KR101840305B1 - Interposer for semiconductor package and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지용 인터포저 및 그 제조 방법에 관한 것으로, 보다 상세하게는 생산 및 원가 절감 효과를 갖는 반도체 패키지용 인터포저 및 그 제조 방법에 관한 것이다.
The present invention relates to an interposer for a semiconductor package and a manufacturing method thereof, and more particularly, to an interposer for a semiconductor package having a production and cost saving effect and a manufacturing method thereof.
최근 전자산업의 소비 성향은 보다 쉽게 휴대하는 것이 가능하면서, 다양한 기능 구현이 가능한 방향으로 빠르게 변화하고 있다. 이러한 경향이 반영되어 IC 패키지(Package) 산업에서도 경박 단소화 및 직접도 향상을 위한 기술적 요구가 지속되고 있다.Recently, consumption tendency of electronic industry is rapidly changing to be able to carry more easily and to realize various functions. This trend has been reflected in the IC package industry, and technical requirements for light weight shortening and direct improvement are continuing.
이에 따라, 최근에는 1개의 기판(Substrate) 상에 로직(Logic), HBM(Memory), 아날로그(Analogue), 컨트롤러(Controller)와 같은 이종 칩(Chip) 간의 통합된 패키지를 구현함으로써 실현 가능하다. 이를 구현하기 위한 기술로 2.5D 실리콘 인터포저(Silicon Interposer) 기술이 개발 및 상용화되고 있다.Accordingly, in recent years, it can be realized by implementing an integrated package of different chips such as logic, HBM (Memory), analogue, and controller on one substrate. 2.5D silicon interposer technology is being developed and commercialized as a technology to realize this.
실리콘 인터포저 기술은 실리콘 기판(Silicon Substrate)을 기반으로 반도체 설비 및 공정을 이용하기 때문에 고 I/O(High I/O) 및 어셈블리(Assembly) 특성에 유리한 강점이 있지만, 반도체 기술의 활용으로 인한 생산 비용 증가가 단점으로 부각되고 있다.Silicon interposer technology is advantageous for high I / O (high I / O) and assembly characteristics because it uses semiconductor equipment and process based on silicon substrate. However, Increasing production costs are becoming a drawback.
따라서, 최근에는 PCB 산업의 유기 기판(Organic Substrate)을 활용한 저비용 인터포저 기술에 대한 요구가 증대되고 있다.Therefore, recently, there is a growing demand for a low-cost interposer technology utilizing an organic substrate of the PCB industry.
관련 선행문헌으로는 대한민국 공개특허공보 제10-2016-0093949호(2016.08.09 공개)가 있으며, 상기 문헌에는 인터포저를 이용한 반도체 패키지 및 이의 제조 방법이 기재되어 있다.
A related prior art is Korean Patent Laid-Open Publication No. 10-2016-0093949 (published on Aug. 20, 2016), which discloses a semiconductor package using an interposer and a method of manufacturing the same.
본 발명의 목적은 생산 및 원가 절감 효과를 갖는 반도체 패키지용 인터포저 및 그 제조 방법을 제공하는 것이다.
An object of the present invention is to provide an interposer for a semiconductor package having a production and cost saving effect and a method of manufacturing the same.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 패키지용 인터포저는 적어도 둘 이상이 수직적으로 스택된 인터포저 유닛들을 포함하며, 상기 각 인터포저 유닛은 비아 홀을 갖는 현상액 반응형 절연 필름; 상기 현상액 반응형 절연 필름의 비아 홀 내에 삽입된 비아 전극; 및 상기 현상액 반응형 절연 필름 상에 부착되며, 내부에 회로 패턴이 삽입 배치된 감광성 절연패턴 필름;을 포함하며, 상기 인터포저 유닛들은 상기 비아 전극 상호 간이 서로 맞닿도록 스택된 것을 특징으로 한다.
According to an aspect of the present invention, there is provided an interposer for a semiconductor package, the interposer including at least two vertically stacked interposer units, wherein each of the interposer units has a via hole; A via-electrode inserted into a via-hole of the developer-reactive-type insulating film; And a photosensitive insulation pattern film adhered on the developer reaction type insulating film and having a circuit pattern inserted therein, wherein the interposer units are stacked such that the via electrodes are in contact with each other.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 패키지용 인터포저 제조 방법은 (a) 캐리어 기판 상에 현상액 반응형 절연 필름 및 드라이 필름을 차례로 적층하는 단계; (b) 상기 드라이 필름 및 현상액 반응형 절연 필름의 일부만을 선택적인 노광 및 현상으로 제거하여 비아 홀을 형성한 후, 상기 드라이 필름을 제거하는 단계; (c) 상기 비아 홀 및 현상액 반응형 절연 필름을 덮는 감광성 절연 필름을 부착한 후, 선택적인 노광 및 현상으로 비아 전극 형성 영역 및 회로 패턴 형성 영역의 감광성 절연 필름만을 선택적으로 제거하여, 감광성 절연패턴 필름을 형성하는 단계; (d) 상기 비아 홀 및 감광성 절연패턴 필름에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역에 매립되어 상기 감광성 절연패턴 필름을 덮는 금속층을 형성하는 단계; 및 (e) 상기 감광성 절연패턴 필름을 덮는 금속층의 일부를 제거하여, 상기 비아 전극 형성 영역 및 회로 패턴 형성 영역에 비아 전극 및 회로 패턴을 형성하여 인터포저 유닛을 형성하는 단계;를 포함하는 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a method of manufacturing an interposer for a semiconductor package, including: (a) sequentially stacking a developer-reactive insulating film and a dry film on a carrier substrate; (b) selectively removing only a part of the dry film and the developer reaction type insulating film by selective exposure and development to form a via hole, and then removing the dry film; (c) attaching a photosensitive insulating film covering the via hole and the developer reactive type insulating film, selectively removing only the photosensitive insulating film of the via-electrode forming region and the circuit pattern forming region by selective exposure and development, Forming a film; (d) forming a metal layer embedded in the via-hole forming region and the circuit pattern forming region exposed by the via hole and the photosensitive insulating pattern film to cover the photosensitive insulating pattern film; And (e) forming a via electrode and a circuit pattern on the via-electrode formation region and the circuit pattern formation region by removing a portion of the metal layer covering the photosensitive insulation pattern film to form an interposer unit .
상기 목적을 달성하기 위한 본 발명의 변형예에 따른 반도체 패키지용 인터포저 제조 방법은 (a) 캐리어 기판 상에 감광성 절연 필름을 부착한 후, 선택적인 노광 및 현상으로 비아 전극 형성 영역 및 회로 패턴 형성 영역에 배치된 감광성 절연 필름만을 선택적으로 제거하여, 감광성 절연패턴 필름을 형성하는 단계; (b) 상기 감광성 절연패턴 필름에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역에 매립되어 상기 감광성 절연패턴 필름을 덮는 제1 금속층을 형성하는 단계; (c) 상기 감광성 절연패턴 필름을 덮는 제1 금속층의 일부를 제거하여, 상기 비아 전극 형성 영역 및 회로 패턴 형성 영역에 패드부 및 회로 패턴을 형성하는 단계; (d) 상기 패드부 및 회로 패턴이 형성된 감광성 절연패턴 필름 상에 현상액 반응형 절연 필름 및 드라이 필름을 차례로 적층하는 단계; (e) 상기 드라이 필름 및 현상액 반응형 절연 필름의 일부만을 선택적인 노광 및 현상으로 제거하여 비아 홀을 형성한 후, 상기 드라이 필름을 제거하는 단계; (f) 상기 비아 홀에 의해 노출된 패드부와 현상액 반응형 절연 필름을 덮는 제2 금속층을 형성하는 단계; 및 (g) 상기 현상액 반응형 절연 필름을 덮는 제2 금속층의 일부를 제거하여, 상기 패드부에 접속되는 관통부를 형성하여 인터포저 유닛을 형성하는 단계;를 포함하는 것을 특징으로 한다.
According to another aspect of the present invention, there is provided a method of manufacturing an interposer for a semiconductor package, comprising: (a) attaching a photosensitive insulating film on a carrier substrate; Selectively removing only the photosensitive insulating film disposed in the region, thereby forming a photosensitive insulating pattern film; (b) forming a first metal layer embedded in the via-electrode formation region and the circuit pattern formation region exposed by the photosensitive insulation pattern film to cover the photosensitive insulation pattern film; (c) removing a portion of the first metal layer covering the photosensitive insulation pattern film to form a pad portion and a circuit pattern in the via-electrode formation region and the circuit pattern formation region; (d) sequentially stacking a developer-reactive insulating film and a dry film on the photosensitive insulating pattern film on which the pad portion and the circuit pattern are formed; (e) removing only a part of the dry film and the developer reactive type insulating film by selective exposure and development to form a via hole, and then removing the dry film; (f) forming a second metal layer covering the pad portion exposed by the via hole and the developer-reactive insulating film; And (g) removing a portion of the second metal layer covering the developer-reactive insulation film to form a penetration portion connected to the pad portion to form an interposer unit.
본 발명에 따른 반도체 패키지용 인터포저 및 그 제조 방법은 스캔 방식으로 수행되는 레이저 드릴링 방식으로 비아 홀을 형성하는 것이 아니라, 현상 공정으로 현상액 반응형 절연 필름을 관통하는 비아 홀을 일괄적으로 한번의 공정으로 다수의 미세한 비아 홀을 형성할 수 있으므로, 생산 및 원가를 절감할 수 있는 효과가 있다.The interposer for a semiconductor package and the method of manufacturing the same according to the present invention can be used not only for forming a via hole by a laser drilling method performed by a scanning method but also for forming a via hole passing through a developer- A plurality of minute via holes can be formed by the process, so that production and cost can be reduced.
이에 더불어, 본 발명에 따른 반도체 패키지용 인터포저 및 그 제조 방법은 감광성 절연 필름을 노광 및 현상 공정을 통하여 트렌치 형태의 패턴 이미지로 패터닝하는 것에 의해 감광성 절연패턴 필름을 형성하게 되므로, SAP 방식과 비교하여 에칭 손실(etching loss)가 적어 미세 패턴 형성에 유리하다.In addition, since the photosensitive insulating film is formed by patterning the photosensitive insulating film into a trench pattern image through the exposure and development processes, the interposer for a semiconductor package according to the present invention and The etching loss is small, which is advantageous for forming a fine pattern.
또한, 본 발명에 따른 반도체 패키지용 인터포저 및 그 제조 방법은 감광성 절연 필름을 이용한 트렌치 패턴 형성 방식을 이용하기 때문에 높은 밀착 특성이 필요 없으므로, 스퍼터링 공정 생략을 통해 원가를 절감할 수 있다.
In addition, since the interposer for a semiconductor package and the method of manufacturing the same according to the present invention use a trench pattern forming method using a photosensitive insulating film, a high adhesion property is not required, and cost can be reduced by omitting a sputtering process.
도 1은 본 발명의 실시예에 따른 반도체 패키지용 인터포저를 나타낸 단면도.
도 2는 도 1의 인터포저를 갖는 반도체 패키지를 나타낸 단면도.
도 3 내지 도 16은 본 발명의 실시예에 따른 반도체 패키지용 인터포저 제조 방법을 나타낸 공정 단면도.
도 17 내지 도 32는 본 발명의 변형예에 따른 반도체 패키지용 인터포저 제조 방법을 나타낸 공정 단면도.1 is a sectional view showing an interposer for a semiconductor package according to an embodiment of the present invention;
2 is a cross-sectional view of a semiconductor package having an interposer of FIG. 1;
FIGS. 3 to 16 are process sectional views showing a method of manufacturing an interposer for a semiconductor package according to an embodiment of the present invention.
17 to 32 are process cross-sectional views illustrating a method of manufacturing an interposer for a semiconductor package according to a modification of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지용 인터포저 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.
Hereinafter, an interposer for a semiconductor package according to preferred embodiments of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 반도체 패키지용 인터포저를 나타낸 단면도이다.1 is a cross-sectional view illustrating an interposer for a semiconductor package according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지용 인터포저(100)는 적어도 둘 이상이 수직적으로 스택된 인터포저 유닛(150)들을 포함한다. 이때, 인터포저 유닛(150)들은 비아 전극(120) 상호 간이 서로 맞닿도록 스택된다.Referring to FIG. 1, an
이러한 인터포저 유닛(150)들 각각은 현상액 반응형 절연 필름(110), 비아 전극(120) 및 감광성 절연패턴 필름(130)을 갖는다.
Each of these
현상액 반응형 절연 필름(110, Developable Dielectric : NPD)은 상면(110a) 및 하면(110b)을 가지며, 상면(110a) 및 하면(110b)을 관통하는 비아 홀(V)을 갖는다. 이때, 비아 홀(V)은 현상액 반응형 절연 필름(110)의 가장자리에 배치되는 것이 바람직하나, 반드시 이에 제한되는 것은 아니다.The developer reaction type
특히, 본 발명에서는 비아 홀(V)의 형성시, 비아 홀 형성 영역과 대응되는 위치에 배치되는 드라이 필름(미도시) 부분이 현상액에 의해 제거되면서 그 하부에 배치되는 현상액 반응형 절연 필름(110)이 함께 제거되는 방식이 적용된다.Particularly, in the present invention, when a via hole (V) is formed, a portion of the dry film (not shown) disposed at a position corresponding to the via hole forming region is removed by a developing solution, ) Are removed together.
이를 위해, 현상액 반응형 절연 필름(110)은 현상액에 의해 제거가 가능한 절연 수지 재질이라면 특별히 제한 없이 사용될 수 있다. 이때, 현상액 반응형 절연 필름(110)은 에폭시 계열의 수지를 베이스로 하며, 필러가 더 첨가될 수 있으나, 이에 제한되는 것은 아니다.For this purpose, the developer reaction
일 예로, 현상액 반응형 절연 필름(110)은 아래의 [표 1]에 기재된 물성 값을 가질 수 있다.
For example, the developer-reactive
[표 1][Table 1]
이와 같이, 본 발명에서는 스캔 방식으로 수행되는 레이저 드릴링 방식으로 비아 홀을 형성하는 것이 아니라, 현상 공정으로 현상액 반응형 절연 필름(110)을 관통하는 비아 홀(V)을 일괄적으로 한 번에 형성함으로써 원가 절감 효과를 도모할 수 있게 된다.As described above, in the present invention, instead of forming the via hole by the laser drilling method performed by the scanning method, the via holes (V) passing through the developer reaction type insulating film (110) are collectively formed The cost reduction effect can be achieved.
또한, 레이저 드릴링 방식을 이용한 비아 홀 형성 방식은 샷(sot) 수 증가에 따른 많은 레이저 설비 투자를 필요로 하게 되고, 비아 홀의 사이즈 축소에 따른 고가의 레이저 설비를 필요로 하게 되나, 본 발명에서와 같이, 현상 공정으로 비아 홀(V)을 형성하는 방식은 한번의 공정으로 다수의 미세한 비아 홀(V)을 형성할 수 있으므로, 생산 및 원가 측면에서 유리한 효과를 기대할 수 있다. 이 결과, 본 발명에서는 현상 공정을 이용하여 비아 홀(V)을 형성하기 때문에 10 ~ 100㎛의 미세한 직경을 가질 수 있게 된다.
Further, in the via hole forming method using the laser drilling method, a lot of laser equipment investment is required in accordance with an increase in the number of sots, and an expensive laser equipment is required due to the reduction in the size of the via hole. Likewise, the method of forming the via-holes V by the developing process can form a large number of minute via-holes V in a single step, so that a favorable effect can be expected in terms of production and cost. As a result, in the present invention, since the via hole (V) is formed by using the developing process, it is possible to have a fine diameter of 10 to 100 탆.
비아 전극(120)은 현상액 반응형 절연 필름(110)의 비아 홀(V) 내에 삽입된다. 구체적으로 설명하면, 비아 전극(120)은 현상액 반응형 절연 필름(110)의 상면(110a) 상에 배치된 패드부(122)와, 비아 홀(V) 내에 삽입 배치되어, 패드부(122)에 전기적으로 접속된 관통부(124)를 갖는다. 이 결과, 비아 전극(120)은, 단면 상으로, T자 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
The via-
감광성 절연패턴 필름(130)은 현상액 반응형 절연 필름(110)의 상면(110a) 상에 부착되며, 내부에 회로 패턴(125)이 삽입 배치된다. 이에 따라, 감광성 절연패턴 필름(130)은 내부에 회로 패턴(125)이 삽입 배치되는 임베디드 형태(embedded type)를 갖는다.The photosensitive
이러한 감광성 절연패턴 필름(130)은 광 반응성 물질이 첨가된 절연 수지라면 특별히 제한 없이 사용될 수 있다. 일 예로, 감광성 절연패턴 필름(130)으로는 PPG 수지에 감광제가 첨가된 것이 이용될 수 있으나, 이에 제한되는 것은 아니다.Such a photosensitive
일반적으로, 종래에는 절연 필름을 부착하고, 절연 필름 상에 다시 별도의 감광막을 형성한 후 노광 및 현상 공정을 통하여 패턴 이미지를 형성하는 SAP 방식이 적용되어 왔으나, 본 발명에서는 감광성 절연 필름을 노광 및 현상 공정을 통하여 트렌치 형태의 패턴 이미지로 패터닝하는 것에 의해 감광성 절연패턴 필름(130)을 형성하게 되므로, SAP 방식과 비교하여 에칭 손실(etching loss)이 적어 미세 패턴 형성에 유리하다.In general, a conventional SAP method of attaching an insulating film, forming a separate photoresist film on an insulating film, and forming a pattern image through exposure and development processes has been applied. However, in the present invention, Since the photosensitive
또한, 종래에는 미세 패턴 형성 방식에 있어서 절연 필름과 패턴 이미지 간의 높은 밀착 특성이 요구되었으며, 이로 인해 고가의 스퍼터링 공정을 필요로 하였으나, 본 발명에서는 감광성 절연 필름을 이용한 트렌치 패턴 형성 방식을 이용하기 때문에 높은 밀착 특성이 필요 없어 후술하는 도금 공정을 적용할 수 있으므로, 스퍼터링 공정 생략을 통해 원가를 절감할 수 있다. 이를 위해, 감광성 절연패턴 필름(130)은 매우 얇은 두께로 형성해야 하며, 바람직하게는 1 ~ 20㎛의 두께를 갖는 것이 좋다. 이에 따라, 감광성 절연패턴 필름(130)은 회로 패턴(125) 및 패드부(122)와 각각 동일한 두께를 갖는다.In addition, in the conventional method of forming a fine pattern, a high adhesion property between an insulating film and a pattern image is required, and thus an expensive sputtering process is required. However, in the present invention, a trench pattern forming method using a photosensitive insulating film is used A high adhesion property is not required, and a plating process to be described later can be applied. Therefore, the cost can be reduced by omitting the sputtering process. For this, the photosensitive
이에 더불어, 종래의 트렌치 형태의 패턴 형성 방식은 다층 구조에 있어서 1개의 층에만 미세 패턴을 형성하는 것이 가능하였으나, 본 발명에서는 다층 구조에서 각각의 층에 대하여 미세 패턴을 형성하는 것이 가능한 구조적인 이점이 있다.
In addition, in the conventional trench-type pattern forming method, it is possible to form a fine pattern on only one layer in a multilayer structure. However, in the present invention, it is possible to form a fine pattern on each layer in a multi- .
전술한 본 발명의 실시예에 따른 반도체 패키지용 인터포저는 스캔 방식으로 수행되는 레이저 드릴링 방식으로 비아 홀을 형성하는 것이 아니라, 현상 공정으로 현상액 반응형 절연 필름을 관통하는 비아 홀을 일괄적으로 한번의 공정으로 다수의 미세한 비아 홀을 형성할 수 있으므로, 생산 및 원가를 절감할 수 있는 효과가 있다.The interposer for a semiconductor package according to the above-described embodiment of the present invention is not limited to forming a via hole by a laser drilling method performed by a scanning method, but a via hole passing through a developer- A plurality of minute via holes can be formed by the process of FIG.
이에 더불어, 본 발명의 실시예에 따른 반도체 패키지용 인터포저는 감광성 절연 필름을 노광 및 현상 공정을 통하여 트렌치 형태의 패턴 이미지로 패터닝하는 것에 의해 감광성 절연패턴 필름을 형성하게 되므로, SAP 방식과 비교하여 에칭 손실(etching loss)가 적어 미세 패턴 형성에 유리하다.In addition, the interposer for a semiconductor package according to an embodiment of the present invention forms a photosensitive insulating pattern film by patterning a photosensitive insulating film into a trench pattern image through exposure and development processes, The etching loss is small, which is advantageous for forming a fine pattern.
또한, 본 발명의 실시예에 따른 반도체 패키지용 인터포저는 감광성 절연 필름을 이용한 트렌치 패턴 형성 방식을 이용하기 때문에 높은 밀착 특성이 필요 없으므로, 스퍼터링 공정 생략을 통해 원가를 절감할 수 있다.
In addition, since the interposer for a semiconductor package according to an embodiment of the present invention uses a trench pattern forming method using a photosensitive insulating film, a high adhesion property is not needed, so that a cost can be reduced by omitting a sputtering process.
한편, 도 2는 도 1의 인터포저를 갖는 반도체 패키지를 나타낸 단면도이다.2 is a cross-sectional view showing a semiconductor package having the interposer of FIG.
도 2를 참조하면, 본 발명의 실시예에 따른 인터포저를 갖는 반도체 패키지(300)는 메인 기판(210) 상에 인터포저(100)를 매개로 복수의 칩(240)이 실장되는 구조를 갖는다.2, a
이때, 메인 기판(210)은 상면, 하면 및 내부에 배치된 회로배선(220)을 갖는다. 여기서, 메인 기판(210)의 하면에 배치된 회로배선(220)에는 외부접속단자(230)가 부착된다.At this time, the
메인 기판(210) 상에는 인터포저(100)가 적층된다. 이때, 메인 기판(210)과 인터포저(100) 간의 전기적인 접속은 메인 기판(210)의 상면 상에 배치된 회로배선(220)과 최하부의 인터포저 유닛(105)의 비아 전극(120)을 범프(250)를 매개로 연결하는 것에 의해 이루어질 수 있다.On the
그리고, 복수의 칩(240)은 최상부 인터포저 유닛(105)의 회로 패턴(125) 상에 실장된다. 여기서, 복수의 칩(240)은 메모리 칩, 로직 칩, 아날로그 칩, 컨트롤러 칩 등에서 선택될 수 있으며, 도 2에서는 좌측에부터 메모리 칩, 로직 칩 및 아날로그 칩이 수평적으로 실장된 구조를 일 예로 나타내었다.
The plurality of
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 패키지용 인터포저 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method of manufacturing an interposer for a semiconductor package according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 3 내지 도 16은 본 발명의 실시예에 따른 반도체 패키지용 인터포저 제조 방법을 나타낸 공정 단면도이다.3 to 16 are cross-sectional views illustrating a method of manufacturing an interposer for a semiconductor package according to an embodiment of the present invention.
도 3에 도시된 바와 같이, 캐리어 기판(10) 상에 현상액 반응형 절연 필름(110)을 부착한다. 이때, 캐리어 기판(10)은 실리콘 기판(silicon substrate), 유기 기판(organic substrate) 및 금속 기판(metal substrate) 중 어느 하나로 이루어진 기재(12)와, 기재(12) 상에 배치된 동박(14)을 갖는다.As shown in FIG. 3, a developer-reactive
여기서, 현상액 반응형 절연 필름(110)은 상면(110a) 및 하면(110b)을 가지며, 현상액 반응형 절연 필름(110)의 하면(110b)이 캐리어 기판(10)의 상면과 맞닿도록 부착한다. 이러한 현상액 반응형 절연 필름(110)은 현상액에 의해 제거가 가능한 절연 수지 재질이라면 특별히 제한 없이 사용될 수 있다. 일 예로, 현상액 반응형 절연 필름(110)은 에폭시 계열의 수지를 베이스로 하며, 필러가 더 첨가될 수 있으나, 이에 제한되는 것은 아니다.
The developer reaction
다음으로, 도 4에 도시된 바와 같이, 현상액 반응형 절연 필름(110) 상에 드라이 필름(140)을 적층한다. 이러한 드라이 필름(140)은 현상액 반응형 절연 필름(110)의 상면(110a) 상에 부착된다.
Next, as shown in FIG. 4, the
도 5에 도시된 바와 같이, 캐리어 기판(10) 상에 차례로 적층된 현상액 반응형 절연 필름(110) 및 드라이 필름(140) 상에 비아 홀 형성 영역을 차단시키는 노광 마스크(M)를 정렬한 후, 드라이 필름(140)을 노광한다.As shown in FIG. 5, after a developer-reactive
이때, 노광 마스크(M)는 광원(미도시)으로부터의 광을 차단하는 차단부(T)와, 광원으로부터의 광을 투과시키는 투과부를 갖는다. 이때, 노광 마스크(M)의 차단부(T)는 비아 홀 형성 영역과 대응되는 위치에 배치되는 것이 바람직하다.At this time, the exposure mask M has a blocking portion T for blocking light from a light source (not shown) and a transmitting portion for transmitting light from the light source. At this time, the blocking portion T of the exposure mask M is preferably disposed at a position corresponding to the via-hole forming region.
이러한 노광 공정을 실시하는 것에 의해, 비아 홀 형성 영역을 제외한 드라이 필름(140) 부분만이 선택적으로 광 반응하여 성질이 변형된다.
By performing such an exposure process, only the portion of the
다음으로, 도 6에 도시된 바와 같이, 드라이 필름(140)을 현상액으로 현상하여, 비아 홀 형성 영역에 배치된 드라이 필름(140) 및 현상액 반응형 절연 필름(110)을 차례로 제거하여 비아 홀(V)을 형성한다. 이때, 현상액으로는 NaOH, KOH, TMAH, TEAH 등에서 선택된 1종 이상이 이용될 수 있다.6, the
이와 같이, 본 발명에서는 노광 공정에 의한 광 반응으로 성질이 변형된 드라이 필름(140)은 현상액에 의해 씻겨나가지 않게 된다. 이 결과, 광 반응이 이루어지지 않은 비아 홀 형성 영역과 대응되는 위치에 배치되는 드라이 필름(140)만을 선택적으로 제거하는 것이 가능해질 수 있다.As described above, in the present invention, the
이와 동시에, 비아 홀 형성 영역과 대응되는 위치에 배치되는 드라이 필름(140) 부분이 현상액에 의해 제거되면서 그 하부에 배치되는 현상액 반응형 절연 필름(110)이 함께 제거되는 것에 의해 비아 홀 형성 영역에는 현상액 반응형 절연 필름(110)을 관통하는 비아 홀(V)이 형성된다.At the same time, the portion of the
이와 같이, 본 발명에서는 스캔 방식으로 수행되는 레이저 드릴링 방식으로 비아 홀(V)을 형성하는 것이 아니라, 현상 공정으로 현상액 반응형 절연 필름(110)을 관통하는 비아 홀(V)을 일괄적으로 한 번에 형성함으로써 원가 절감 효과를 도모할 수 있다.As described above, in the present invention, the via hole (V) is not formed by the laser drilling method performed by the scanning method, but the via holes (V) passing through the developer reaction type insulating film The cost reduction effect can be achieved.
또한, 레이저 드릴링 방식을 이용한 비아 홀 형성 방식은 샷(sot) 수 증가에 따른 많은 레이저 설비 투자를 필요로 하게 되고, 비아 홀의 사이즈 축소에 따른 고가의 레이저 설비를 필요로 하게 되나, 본 발명에서와 같이, 현상 공정으로 비아 홀(V)을 형성하는 방식은 한번의 공정으로 다수의 미세한 비아 홀(V)을 형성할 수 있으므로, 생산 및 원가 측면에서 유리한 효과를 기대할 수 있다. 이 결과, 본 발명에서는 현상 공정을 이용하여 비아 홀(V)을 형성하기 때문에 10 ~ 100㎛의 미세한 직경을 가질 수 있게 된다.
Further, in the via hole forming method using the laser drilling method, a lot of laser equipment investment is required in accordance with an increase in the number of sots, and an expensive laser equipment is required due to the reduction in the size of the via hole. Likewise, the method of forming the via-holes V by the developing process can form a large number of minute via-holes V in a single step, so that a favorable effect can be expected in terms of production and cost. As a result, in the present invention, since the via hole (V) is formed by using the developing process, it is possible to have a fine diameter of 10 to 100 탆.
다음으로, 도 7에 도시된 바와 같이, 비아 홀(V)이 형성된 현상액 반응형 절연 필름(110)으로부터 드라이 필름(도 6의 140)을 제거한 후, 현상액 반응형 절연 필름(110)을 큐어링하여 경화시킨다.Next, as shown in FIG. 7, after the dry film (140 in FIG. 6) is removed from the developer reaction
이와 같이, 큐어링 공정을 통해 현상액 반응형 절연 필름(110)을 경화시키는 것에 의해, 우수한 강성 및 강도와 낮은 열팽창계수를 확보하는 것이 가능하므로 박판 공정에 유리한 바, 최근 전자 산업의 추세인 경박 단소화에도 적합하다고 할 수 있다.
As described above, since the developer-reactive
도 8에 도시된 바와 같이, 비아 홀(V) 및 현상액 반응형 절연 필름(110)을 덮는 감광성 절연 필름(135)을 부착한다. 이때, 감광성 절연 필름(135)은 광 반응성 물질이 첨가된 절연 수지라면 특별히 제한 없이 사용될 수 있다. 일 예로, 감광성 절연 필름(135)으로는 PPG 수지에 감광제가 첨가된 것이 이용될 수 있으나, 이에 제한되는 것은 아니다.
As shown in Fig. 8, a photosensitive
도 9에 도시된 바와 같이, 비아 홀(V) 및 현상액 반응형 절연 필름(110)을 덮도록 부착된 감광성 절연 필름(135)에 대한 선택적인 노광 공정을 실시하여 비아 전극 형성 영역 및 회로 패턴 형성 영역을 제외한 감광성 절연 필름(135)만을 광 반응시킨다.
The photosensitive
다음으로, 도 10에 도시된 바와 같이, 선택적인 노광을 실시한 감광성 절연 필름(도 9의 135)을 현상하여, 광 반응이 이루어지지 않은 비아 전극 형성 영역 및 회로 패턴 형성 영역의 감광성 절연 필름만을 선택적으로 제거하여, 감광성 절연패턴 필름(130)을 형성한다. 이에 따라, 비아 전극 형성 영역에 배치된 비아 홀(V)과 회로 패턴 형성 영역에 배치된 현상액 반응형 절연 필름(110)의 일부가 외부로 노출된다.Next, as shown in Fig. 10, the photosensitive insulating film (135 in Fig. 9) subjected to the selective exposure is developed to form only the photosensitive insulating film of the via-electrode forming region and the circuit pattern forming region, To form a photosensitive
일반적으로, 종래에는 절연 필름을 부착하고, 절연 필름 상에 다시 별도의 감광막을 형성한 후 노광 및 현상 공정을 통하여 패턴 이미지를 형성하는 SAP 방식이 적용되어 왔으나, 본 발명에서는 감광성 절연 필름을 노광 및 현상 공정을 통하여 트렌치 형태의 패턴 이미지로 패터닝하는 것에 의해 감광성 절연패턴 필름(130)을 형성하게 되므로, SAP 방식과 비교하여 에칭 손실(etching loss)이 적어 미세 패턴 형성에 유리하다.In general, a conventional SAP method of attaching an insulating film, forming a separate photoresist film on an insulating film, and forming a pattern image through exposure and development processes has been applied. However, in the present invention, Since the photosensitive
또한, 종래에는 미세 패턴 형성 방식에 있어서 절연 필름과 패턴 이미지 간의 높은 밀착 특성이 요구되었으며, 이로 인해 고가의 스퍼터링 공정을 필요로 하였으나, 본 발명에서는 감광성 절연 필름을 이용한 트렌치 패턴 형성 방식을 이용하기 때문에 높은 밀착 특성이 필요 없으므로, 스퍼터링 공정 생략을 통해 원가를 절감할 수 있다. 이를 위해, 감광성 절연패턴 필름(130)은 매우 얇은 두께로 형성해야 하며, 바람직하게는 1 ~ 20㎛의 두께를 갖는 것이 좋다.In addition, in the conventional method of forming a fine pattern, a high adhesion property between an insulating film and a pattern image is required, and thus an expensive sputtering process is required. However, in the present invention, a trench pattern forming method using a photosensitive insulating film is used Since high adhesion properties are not required, the cost can be reduced by omitting the sputtering process. For this, the photosensitive
이에 더불어, 종래의 트렌치 형태의 패턴 형성 방식은 다층 구조에 있어서 1개의 층에만 미세 패턴을 형성하는 것이 가능하였으나, 본 발명에서는 다층 구조에서 각각의 층에 대하여 미세 패턴을 형성하는 것이 가능한 구조적인 이점이 있다.
In addition, in the conventional trench-type pattern forming method, it is possible to form a fine pattern on only one layer in a multilayer structure. However, in the present invention, it is possible to form a fine pattern on each layer in a multi- .
도 11에 도시된 바와 같이, 비아 홀(V) 및 감광성 절연패턴 필름(130)에 의해 노출된 캐리어 기판(10) 및 현상액 반응형 절연 필름(110)과 감광성 절연패턴 필름(130) 상에 씨드층(165)을 형성한다. 이때, 씨드층(165)은 캐리어 기판(10)의 동박(14)을 매개로 한 전해 도금이나, 무전해 도금 방식에 의해 형성될 수 있다.
11, on the
도 12에 도시된 바와 같이, 씨드층(도 11의 14)을 매개로 도금을 실시하여, 비아 홀(V) 및 감광성 절연패턴 필름(130)에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역을 매립하여 감광성 절연패턴 필름(130)을 덮는 금속층(160)을 형성한다. 이에 따라, 감광성 절연패턴 필름(130)의 전 표면이 금속층(160)에 의해 덮인 구조를 갖는다.
As shown in Fig. 12, plating is performed through the seed layer (14 in Fig. 11) to form via-hole forming areas and circuit pattern forming areas exposed by the via hole (V) and the photosensitive
도 13에 도시된 바와 같이, 감광성 절연패턴 필름(130)을 덮는 금속층(도 12의 160)의 일부를 제거하여, 비아 전극 형성 영역 및 회로 패턴 형성 영역에 비아 전극(120) 및 회로 패턴(125)을 형성하여 인터포저 유닛(150)을 형성한다.12, a part of the metal layer 160 (FIG. 12) covering the photosensitive
본 단계에서, 감광성 절연패턴 필름(130)을 덮는 금속층의 일부를 플래시 에칭으로 제거하여, 감광성 절연패턴 필름(130)의 상면을 노출시키는 것에 의해 금속층이 패턴화되어 비아 전극 형성 영역에는 비아 전극(120)이 배치되고, 회로 패턴 형성에는 회로 패턴(125)이 배치된다. 여기서, 비아 전극(120)은 현상액 반응형 절연 필름(110)의 상면(110a) 상에 배치된 패드부(122)와, 비아 홀(V) 내에 삽입 배치되어, 패드부(122)에 전기적으로 접속된 관통부(124)를 갖는다.In this step, a part of the metal layer covering the photosensitive
이때, 인터포저 유닛(150)은 비아 홀(V)을 갖는 현상액 반응형 절연 필름(110)과, 현상액 반응형 절연 필름(110)의 비아 홀(V) 내에 삽입된 비아 전극(120)과, 현상액 반응형 절연 필름(110) 상에 부착되며, 내부에 회로 패턴(125)이 삽입 배치된 감광성 절연패턴 필름(130)을 포함한다.
The
도 14 및 도 15에 도시된 바와 같이, 인터포저 유닛(150) 상에 적어도 하나 이상의 인터포저 유닛(150)을 더 적층 형성한다. 이때, 도 14에서는 인터포저 유닛(150) 상에 1개의 인터포저 유닛(150)을 더 적층한 예를 나타낸 것이고, 도 15에서는 인터포저 유닛(150) 상에 2개의 인터포저 유닛(150)을 더 적층한 예를 나타낸 것이다.As shown in FIGS. 14 and 15, at least one or
여기서, 인터포저 유닛(150) 상에 적층되는 적어도 하나 이상의 인터포저 유닛(150)은 도 3 내지 도 13에서 도시하고 설명한 공정을 반복 실시하는 것에 의해 형성될 수 있다.Here, at least one or
도면으로 상세히 나타내지는 않았지만, 인터포저 유닛(150) 상에 적층되는 인터포저 유닛(150)은 인터포저 유닛(150)을 스크라이빙 공정을 통해 복수개로 분리한 후, 분리된 복수의 인터포저 유닛(150) 상호 간을 위치 정렬시켜 스택하는 것에 의해 제조될 수도 있다.
Although not shown in detail in the drawings, the
도 15에 도시된 바와 같이, 적층된 인터포저 유닛(150)들로부터 캐리어 기판(도 15의 10)을 제거한다. 여기서, 캐리어 기판의 제거는 적층된 인터포저 유닛(150)들로부터 실리콘 기판(도 15의 12)을 1차적으로 제거한 후, 실리콘 기판의 제거로 노출된 동박(도 15의 14)을 플래시 에칭을 이용하여 2차적으로 제거하는 방식으로 실시될 수 있다.
As shown in FIG. 15, the carrier substrate (10 in FIG. 15) is removed from the stacked
전술한 본 발명의 실시예에 따른 반도체 패키지용 인터포저 제조 방법은 스캔 방식으로 수행되는 레이저 드릴링 방식으로 비아 홀을 형성하는 것이 아니라, 현상 공정으로 현상액 반응형 절연 필름을 관통하는 비아 홀을 일괄적으로 한번의 공정으로 다수의 미세한 비아 홀을 형성할 수 있으므로, 생산 및 원가를 절감할 수 있는 효과가 있다.The method of fabricating an interposer for a semiconductor package according to the above-described embodiment of the present invention is not limited to forming a via hole by a laser drilling method performed by a scanning method, but may be a method of forming a via hole passing through a developer- , It is possible to form a large number of minute via holes in a single process, thereby reducing the production and cost.
이에 더불어, 본 발명의 실시예에 따른 반도체 패키지용 인터포저 제조 방법은 감광성 절연 필름을 노광 및 현상 공정을 통하여 트렌치 형태의 패턴 이미지로 패터닝하는 것에 의해 감광성 절연패턴 필름을 형성하게 되므로, SAP 방식과 비교하여 에칭 손실(etching loss)가 적어 미세 패턴 형성에 유리하다.In addition, the method of manufacturing an interposer for a semiconductor package according to an embodiment of the present invention forms a photosensitive insulating pattern film by patterning a photosensitive insulating film into a trench pattern image through exposure and development processes, It is advantageous in forming a fine pattern because the etching loss is small.
또한, 본 발명의 실시예에 따른 반도체 패키지용 인터포저 제조 방법은 감광성 절연 필름을 이용한 트렌치 패턴 형성 방식을 이용하기 때문에 높은 밀착 특성이 필요 없으므로, 스퍼터링 공정 생략을 통해 원가를 절감할 수 있다.
In addition, since the method of manufacturing an interposer for a semiconductor package according to an embodiment of the present invention uses a method of forming a trench pattern using a photosensitive insulating film, a high adhesion property is not needed, and thus a cost can be reduced by omitting a sputtering process.
이하, 첨부된 도면을 참조하여 본 발명의 변형예에 따른 반도체 패키지용 인터포저 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method of manufacturing an interposer for a semiconductor package according to a modification of the present invention will be described with reference to the accompanying drawings.
도 17 내지 도 32는 본 발명의 변형예에 따른 반도체 패키지용 인터포저 제조 방법을 나타낸 공정 단면도이다.17 to 32 are process cross-sectional views illustrating a method for fabricating an interposer for a semiconductor package according to a modification of the present invention.
도 17에 도시된 바와 같이, 캐리어 기판(10) 상에 감광성 절연 필름(135)을 부착한다. 이때, 캐리어 기판(10)은 실리콘 기판(silicon substrate), 유기 기판(organic substrate) 및 금속 기판(metal substrate) 중 어느 하나로 이루어진 기재(12)와, 기재(12) 상에 배치된 동박(14)을 갖는다.As shown in Fig. 17, a photosensitive
감광성 절연 필름(135)은 광 반응성 물질이 첨가된 절연 수지라면 특별히 제한 없이 사용될 수 있다. 일 예로, 감광성 절연 필름(135)으로는 PPG 수지에 감광제가 첨가된 것이 이용될 수 있으나, 이에 제한되는 것을 아니다.
The photosensitive
도 18에 도시된 바와 같이, 캐리어 기판(10) 상에 부착된 감광성 절연 필름(110)에 대한 선택적인 노광 공정을 실시하여 비아 전극 형성 영역 및 회로 패턴 형성 영역을 제외한 감광성 절연 필름(135)만을 광 반응시킨다.
18, a selective exposure process is performed on the photosensitive
다음으로, 도 19에 도시된 바와 같이, 선택적인 노광을 실시한 감광성 절연 필름(도 18의 135)을 현상하여, 광 반응이 이루어지지 않은 비아 전극 형성 영역 및 회로 패턴 형성 영역의 감광성 절연 필름만을 선택적으로 제거하여, 감광성 절연패턴 필름(130)을 형성한다.Next, as shown in Fig. 19, the photosensitive insulating film (135 in Fig. 18) subjected to selective exposure is developed so that only the photosensitive insulating film of the via-electrode forming region and the circuit pattern forming region, To form a photosensitive
이에 따라, 비아 전극 형성 영역과 회로 패턴 형성 영역에 배치된 캐리어 기판(10)의 일부가 외부로 노출된다.Thus, a part of the
일반적으로, 종래에는 절연 필름을 부착하고, 절연 필름 상에 다시 별도의 감광막을 형성한 후 노광 및 현상 공정을 통하여 패턴 이미지를 형성하는 SAP 방식이 적용되어 왔으나, 본 발명에서는 감광성 절연 필름을 노광 및 현상 공정을 통하여 트렌치 형태의 패턴 이미지로 패터닝하는 것에 의해 감광성 절연패턴 필름(130)을 형성하게 되므로, SAP 방식과 비교하여 에칭 손실(etching loss)이 적어 미세 패턴 형성에 유리하다.In general, a conventional SAP method of attaching an insulating film, forming a separate photoresist film on an insulating film, and forming a pattern image through exposure and development processes has been applied. However, in the present invention, Since the photosensitive
또한, 종래에는 미세 패턴 형성 방식에 있어서 절연 필름과 패턴 이미지 간의 높은 밀착 특성이 요구되었으며, 이로 인해 고가의 스퍼터링 공정을 필요로 하였으나, 본 발명에서는 감광성 절연 필름을 이용한 트렌치 패턴 형성 방식을 이용하기 때문에 높은 밀착 특성이 필요 없어 후술하는 도금 공정을 적용할 수 있으므로, 스퍼터링 공정 생략을 통해 원가를 절감할 수 있다. 이를 위해, 감광성 절연패턴 필름(130)은 매우 얇은 두께로 형성해야 하며, 바람직하게는 1 ~ 20㎛의 두께를 갖는 것이 좋다.In addition, in the conventional method of forming a fine pattern, a high adhesion property between an insulating film and a pattern image is required, and thus an expensive sputtering process is required. However, in the present invention, a trench pattern forming method using a photosensitive insulating film is used A high adhesion property is not required, and a plating process to be described later can be applied. Therefore, the cost can be reduced by omitting the sputtering process. For this, the photosensitive
이에 더불어, 종래의 트렌치 형태의 패턴 형성 방식은 다층 구조에 있어서 1개의 층에만 미세 패턴을 형성하는 것이 가능하였으나, 본 발명에서는 다층 구조에서 각각의 층에 대하여 미세 패턴을 형성하는 것이 가능한 구조적인 이점이 있다.
In addition, in the conventional trench-type pattern forming method, it is possible to form a fine pattern on only one layer in a multilayer structure. However, in the present invention, it is possible to form a fine pattern on each layer in a multi- .
도 20에 도시된 바와 같이, 비아 전극 형성 영역 및 회로 패턴 형성 영역으로 노출된 캐리어 기판(10) 및 감광성 절연패턴 필름(130) 상에 제1 씨드층(165)을 형성한다. 이때, 제1 씨드층(165)은 캐리어 기판(10)의 동박(14)을 매개로 한 전해 도금이나, 무전해 도금 방식에 의해 형성될 수 있다.
The
도 21에 도시된 바와 같이, 제1 씨드층(도 20의 165)을 매개로 도금을 실시하여, 감광성 절연패턴 필름(130)에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역을 매립하여 감광성 절연패턴 필름(130)을 덮는 제1 금속층(160)을 형성한다. 이에 따라, 감광성 절연패턴 필름(130)의 전 표면이 제1 금속층(160)에 의해 덮인 구조를 갖는다.
As shown in Fig. 21, plating is performed through the first seed layer (165 in Fig. 20) to fill the via-electrode formation region and the circuit pattern formation region exposed by the photosensitive
도 22에 도시된 바와 같이, 감광성 절연패턴 필름(130)을 덮는 제1 금속층(도 21의 160)의 일부를 제거하여, 비아 전극 형성 영역 및 회로 패턴 형성 영역에 패드부(122) 및 회로 패턴(125)을 형성한다.22, a part of the first metal layer (160 in FIG. 21) covering the photosensitive
이때, 감광성 절연패턴 필름(130)을 덮는 제1 금속층의 일부를 플래시 에칭으로 제거하여, 감광성 절연패턴 필름(130)의 상면을 노출시키는 것에 의해 제1 금속층이 패턴화되어 비아 전극 형성 영역에는 패드부(122)가 배치되고, 회로 패턴 형성 영역에는 회로 패턴(125)이 배치된다. 이에 따라, 감광성 절연패턴 필름(130)은 내부에 회로 패턴(125)이 삽입 배치되는 임베디드 형태(embedded type)를 갖는다.
At this time, a part of the first metal layer covering the photosensitive
도 23에 도시된 바와 같이, 패드부(122) 및 회로 패턴(125)이 형성된 감광성 절연패턴 필름(130) 상에 현상액 반응형 절연 필름(110)을 부착한다.23, the developer-reactive
여기서, 현상액 반응형 절연 필름(110)은 상면(110a) 및 하면(110b)을 가지며, 현상액 반응형 절연 필름(110)의 상면(110a)이 캐리어 기판(10)의 상면과 맞닿도록 부착한다. 이러한 현상액 반응형 절연 필름(110)은 현상액에 의해 제거가 가능한 절연 수지 재질이라면 특별히 제한 없이 사용될 수 있다. 일 예로, 현상액 반응형 절연 필름(110)은 에폭시 계열의 수지를 베이스로 하며, 필러가 더 첨가될 수 있으나, 이에 제한되는 것은 아니다.
The developer reaction
도 24에 도시된 바와 같이, 현상액 반응형 절연 필름(110) 상에 드라이 필름(140)을 적층한다. 이러한 드라이 필름(140)은 현상액 반응형 절연 필름(110)의 하면(110b) 상에 부착된다.
As shown in Fig. 24, the
도 25에 도시된 바와 같이, 감광성 절연패턴 필름(130) 상에 차례로 적층된 현상액 반응형 절연 필름(110) 및 드라이 필름(140) 상에 비아 홀 형성 영역을 차단시키는 노광 마스크(미도시)를 정렬한 후, 드라이 필름(140)을 선택적으로 노광한다.25, an exposure mask (not shown) for blocking the via-hole forming area is formed on the developer-reactive
도면으로 상세히 나타내지는 않았지만, 노광 마스크는 광원으로부터의 광을 차단하는 차단부와, 광원으로부터의 광을 투과시키는 투과부를 갖는다. 이때, 노광 마스크의 차단부는 비아 홀 형성 영역과 대응되는 위치에 배치되는 것이 바람직하다.Although not shown in detail in the drawing, the exposure mask has a blocking portion for blocking light from the light source and a transmitting portion for transmitting light from the light source. At this time, it is preferable that the blocking portion of the exposure mask is disposed at a position corresponding to the via-hole forming region.
이러한 노광 공정을 실시하는 것에 의해, 비아 홀 형성 영역을 제외한 드라이 필름(140) 부분만이 선택적으로 광 반응하여 성질이 변형된다.
By performing such an exposure process, only the portion of the
다음으로, 도 26에 도시된 바와 같이, 드라이 필름(140)을 현상액으로 현상하여, 비아 홀 형성 영역에 배치된 드라이 필름(140) 및 현상액 반응형 절연 필름(110)을 차례로 제거하여 비아 홀(V)을 형성한다. 이때, 현상액으로는 NaOH, KOH, TMAH, TEAH 등에서 선택된 1종 이상이 이용될 수 있다.26, the
이와 같이, 본 발명에서는 노광 공정에 의한 광 반응에 의해 성질이 변형된 드라이 필름(140)은 현상액에 의해 씻겨나가지 않게 된다. 이 결과, 광 반응이 이루어지지 않은 비아 홀 형성 영역과 대응되는 위치에 배치되는 드라이 필름(140)만을 선택적으로 제거하는 것이 가능해질 수 있다.As described above, in the present invention, the
이와 동시에, 비아 홀 형성 영역과 대응되는 위치에 배치되는 드라이 필름(140) 부분이 현상액에 의해 제거되면서 그 하부에 배치되는 현상액 반응형 절연 필름(110)이 함께 제거되는 것에 의해 비아 홀 형성 영역에는 현상액 반응형 절연 필름(110)을 관통하는 비아 홀(V)이 형성된다. 이러한 비아 홀(V)을 형성하는 것에 의해, 패드부(122)의 일부가 외부로 노출된다.At the same time, the portion of the
이와 같이, 본 발명에서는 스캔 방식으로 수행되는 레이저 드릴링 방식으로 비아 홀(V)을 형성하는 것이 아니라, 현상 공정으로 현상액 반응형 절연 필름(110)을 관통하는 비아 홀(V)을 일괄적으로 한 번에 형성함으로써 원가 절감 효과를 도모할 수 있다.As described above, in the present invention, the via hole (V) is not formed by the laser drilling method performed by the scanning method, but the via holes (V) passing through the developer reaction type insulating film The cost reduction effect can be achieved.
또한, 레이저 드릴링 방식을 이용한 비아 홀 형성 방식은 샷(sot) 수 증가에 따른 많은 레이저 설비 투자를 필요로 하게 되고, 비아 홀의 사이즈 축소에 따른 고가의 레이저 설비를 필요로 하게 되나, 본 발명에서와 같이, 현상 공정으로 비아 홀(V)을 형성하는 방식은 한번의 공정으로 다수의 미세한 비아 홀(V)을 형성할 수 있으므로, 생산 및 원가 측면에서 유리한 효과를 기대할 수 있다. 이 결과, 본 발명에서는 현상 공정을 이용하여 비아 홀(V)을 형성하기 때문에 10 ~ 100㎛의 미세한 직경을 가질 수 있게 된다.Further, in the via hole forming method using the laser drilling method, a lot of laser equipment investment is required in accordance with an increase in the number of sots, and an expensive laser equipment is required due to the reduction in the size of the via hole. Likewise, the method of forming the via-holes V by the developing process can form a large number of minute via-holes V in a single step, so that a favorable effect can be expected in terms of production and cost. As a result, in the present invention, since the via hole (V) is formed by using the developing process, it is possible to have a fine diameter of 10 to 100 탆.
다음으로, 비아 홀(V)이 형성된 현상액 반응형 절연 필름(110)으로부터 드라이 필름(140)을 제거한 후, 현상액 반응형 절연 필름(110)을 큐어링하여 경화시킨다.Next, after the
이와 같이, 큐어링 공정을 통해 현상액 반응형 절연 필름(110)을 경화시키는 것에 의해, 우수한 강성 및 강도와 낮은 열팽창계수를 확보하는 것이 가능하므로 박판 공정에 유리한 바, 최근 전자 산업의 추세인 경박 단소화에도 적합하다고 할 수 있다.
As described above, since the developer-reactive
도 27에 도시된 바와 같이, 비아 홀(V)에 의해 노출된 패드부(122)와 현상액 반응형 절연 필름(110) 상에 제2 씨드층(175)을 형성한다. 이때, 제2 씨드층(175)은 패드부(122)를 매개로 한 전해 도금이나, 무전해 도금 방식에 의해 형성될 수 있다.
The
도 28에 도시된 바와 같이, 제2 씨드층(도 27의 175)을 매개로 도금을 실시하여, 비아 홀(V) 및 현상액 반응형 절연 필름(110)을 덮는 제2 금속층(미도시)을 형성한다.28, a second metal layer (not shown) covering the via hole (V) and the developer reaction
다음으로, 현상액 반응형 절연 필름(110)을 덮는 제2 금속층의 일부를 제거하여, 패드부(122)에 접속되는 관통부(124)를 형성하여 인터포저 유닛(150)을 형성한다.Next, a portion of the second metal layer covering the developer-reactive
본 단계시, 현상액 반응형 절연 필름(110)을 덮는 제2 금속층의 일부를 플래시 에칭으로 제거하여, 현상액 반응형 절연 필름(110)의 하면(110b)을 노출시키는 것에 의해 제2 금속층이 패턴화되어 비아 전극 형성 영역에는 패드부(122)에 접속되는 관통부(124)가 형성된다. 이때, 패드부(122) 및 관통부(124)를 포함하여 비아 전극(120)을 이루게 된다.During this step, a part of the second metal layer covering the developer-reactive
여기서, 인터포저 유닛(150)은 내부에 회로 패턴(125)이 삽입 배치된 감광성 절연패턴 필름(130)과, 감광성 절연패턴 필름(130) 상에 부착되며, 비아 홀(V)을 갖는 현상액 반응형 절연 필름(110)과, 현상액 반응형 절연 필름(110)의 비아 홀(V) 내에 삽입된 비아 전극(120)을 포함한다.
The
도 29 및 도 30에 도시된 바와 같이, 인터포저 유닛(150) 상에 적어도 하나 이상의 인터포저 유닛(150)을 더 적층 형성한다.As shown in FIGS. 29 and 30, at least one or
이때, 도 29에서는 인터포저 유닛(150) 상에 1개의 인터포저 유닛(150)을 더 적층한 예를 나타낸 것이고, 도 30에서는 인터포저 유닛(150) 상에 2개의 인터포저 유닛(150)을 더 적층한 예를 나타낸 것이다.29 shows an example in which one
여기서, 인터포저 유닛(150) 상에 적층되는 적어도 하나 이상의 인터포저 유닛(150)은 도 17 내지 도 28에서 도시하고 설명한 공정을 반복 실시하는 것에 의해 형성될 수 있다.Here, at least one or
도면으로 상세히 나타내지는 않았지만, 인터포저 유닛(150) 상에 적층되는 인터포저 유닛(150)은 인터포저 유닛(150)을 스크라이빙 공정을 통해 복수개로 분리한 후, 분리된 복수의 인터포저 유닛(150) 상호 간을 위치 정렬시켜 스택하는 것에 의해 제조될 수도 있다.
Although not shown in detail in the drawings, the
도 31에 도시된 바와 같이, 적층된 인터포저 유닛(150)들로부터 캐리어 기판(도 30의 10)의 실리콘 기판(도 30의 12)을 1차적으로 제거한다.As shown in Fig. 31, the silicon substrate (12 in Fig. 30) of the carrier substrate (10 in Fig. 30) is primarily removed from the stacked
다음으로, 도 32에 도시된 바와 같이, 적층된 인터포저 유닛(150)들로부터 캐리어 기판의 동박(도 31의 14)을 플래시 에칭을 이용하여 2차적으로 제거한다.
Next, as shown in Fig. 32, the copper foil (14 in Fig. 31) of the carrier substrate from the stacked
전술한 본 발명의 변형예에 따른 반도체 패키지용 인터포저 제조 방법은, 도 3 내지 도 16을 참조하여 설명한 실시예와 제조 방법적인 공정 순서에 차이가 있으므로, 실시예와 실질적으로 동일한 효과를 도모할 수 있게 된다.
The method of manufacturing the interposer for a semiconductor package according to the modified embodiment of the present invention differs in the order of the steps of the embodiment and the manufacturing method described with reference to FIGS. 3 to 16, so that substantially the same effect as the embodiment .
이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.
Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. These changes and modifications may be made without departing from the scope of the present invention. Accordingly, the scope of the present invention should be determined by the following claims.
100 : 반도체 패키지용 인터포저 110 : 현상액 반응형 절연 필름
120 : 비아 전극 122 : 패드부
124 : 관통부 125 : 회로 패턴
130 : 감광성 절연패턴 필름 150 : 인터포저 유닛
V : 비아 홀 100: Interposer for semiconductor package 110: Developer reaction type insulating film
120: via electrode 122: pad portion
124: penetration part 125: circuit pattern
130: Photosensitive insulating pattern film 150: Interposer unit
V: Via hole
Claims (22)
상기 각 인터포저 유닛은
비아 홀을 갖는 현상액 반응형 절연 필름;
상기 현상액 반응형 절연 필름의 비아 홀 내에 삽입된 비아 전극; 및
상기 현상액 반응형 절연 필름 상에 부착되며, 내부에 회로 패턴이 삽입 배치된 감광성 절연패턴 필름;을 포함하며,
상기 현상액 반응형 절연 필름은 현상액에 의해 제거가 가능한 절연 수지 재질로 형성되고, 상기 감광성 절연패턴 필름은 1 ~ 20㎛의 두께를 가지며,
상기 인터포저 유닛들은 상기 비아 전극 상호 간이 서로 맞닿도록 스택된 것을 특징으로 하는 반도체 패키지용 인터포저.
At least two vertically stacked interposer units,
Each interposer unit
A developer reaction type insulating film having via holes;
A via-electrode inserted into a via-hole of the developer-reactive-type insulating film; And
And a photosensitive insulation pattern film attached on the developer reaction type insulating film and having a circuit pattern inserted therein,
Wherein the developer-reactive-type insulating film is formed of an insulating resin material that can be removed by a developing solution, the photosensitive insulating pattern film has a thickness of 1 to 20 탆,
Wherein the interposer units are stacked such that the via electrodes are mutually abutted against each other.
상기 비아 홀은
10 ~ 100㎛의 직경을 갖는 것을 특징으로 하는 반도체 패키지용 인터포저.
The method according to claim 1,
The via-
Wherein the interposer has a diameter of 10 to 100 mu m.
상기 비아 전극은
상기 현상액 반응형 절연 필름의 상면 상에 배치된 패드부와,
상기 비아 홀 내에 삽입 배치되어, 상기 패드부에 전기적으로 접속된 관통부를 갖는 것을 특징으로 하는 반도체 패키지용 인터포저.
The method according to claim 1,
The via-
A pad portion disposed on an upper surface of the developer reaction type insulating film,
And a penetrating portion electrically connected to the pad portion so as to be inserted into the via hole.
상기 감광성 절연패턴 필름은
상기 회로 패턴 및 패드부와 각각 동일한 두께를 갖는 것을 특징으로 하는 반도체 패키지용 인터포저.
4. The method of claim 3,
The photosensitive insulation pattern film
Wherein the circuit pattern and the pad portion have the same thickness as the circuit pattern and the pad portion, respectively.
(b) 상기 드라이 필름 및 현상액 반응형 절연 필름의 일부만을 선택적인 노광 및 현상으로 제거하여 비아 홀을 형성한 후, 상기 드라이 필름을 제거하는 단계;
(c) 상기 비아 홀 및 현상액 반응형 절연 필름을 덮는 감광성 절연 필름을 부착한 후, 선택적인 노광 및 현상으로 비아 전극 형성 영역 및 회로 패턴 형성 영역의 감광성 절연 필름만을 선택적으로 제거하여, 감광성 절연패턴 필름을 형성하는 단계;
(d) 상기 비아 홀 및 감광성 절연패턴 필름에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역에 매립되어 상기 감광성 절연패턴 필름을 덮는 금속층을 형성하는 단계; 및
(e) 상기 감광성 절연패턴 필름을 덮는 금속층의 일부를 제거하여, 상기 비아 전극 형성 영역 및 회로 패턴 형성 영역에 비아 전극 및 회로 패턴을 형성하여 인터포저 유닛을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
(a) stacking a developer-reactive insulating film and a dry film on a carrier substrate in this order;
(b) selectively removing only a part of the dry film and the developer reaction type insulating film by selective exposure and development to form a via hole, and then removing the dry film;
(c) attaching a photosensitive insulating film covering the via hole and the developer reactive type insulating film, selectively removing only the photosensitive insulating film of the via-electrode forming region and the circuit pattern forming region by selective exposure and development, Forming a film;
(d) forming a metal layer embedded in the via-hole forming region and the circuit pattern forming region exposed by the via hole and the photosensitive insulating pattern film to cover the photosensitive insulating pattern film; And
(e) removing a portion of the metal layer covering the photosensitive insulation pattern film to form a via electrode and a circuit pattern in the via-electrode formation region and the circuit pattern formation region to form an interposer unit;
Wherein the step of forming the interposer comprises the steps of:
상기 캐리어 기판은
실리콘 기판(silicon substrate), 유기 기판(organic substrate) 및 금속 기판(metal substrate) 중 어느 하나로 이루어진 기재와,
상기 기재 상에 배치된 동박을 갖는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
The method according to claim 6,
The carrier substrate
A substrate made of any one of a silicon substrate, an organic substrate and a metal substrate,
And a copper foil disposed on the substrate.
상기 (b) 단계는,
(b-1) 상기 캐리어 기판 상에 차례로 적층된 현상액 반응형 절연 필름 및 드라이 필름 상에 비아 홀 형성 영역을 차단시키는 노광 마스크를 정렬한 후, 상기 드라이 필름을 노광하는 단계;
(b-2) 상기 드라이 필름을 현상액으로 현상하여, 상기 비아 홀 형성 영역에 배치된 드라이 필름 및 현상액 반응형 절연 필름을 차례로 제거하여 비아 홀을 형성하는 단계;
(b-3) 상기 비아 홀이 형성된 현상액 반응형 절연 필름으로부터 드라이 필름을 제거한 후, 상기 현상액 반응형 절연 필름을 큐어링하여 경화시키는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
The method according to claim 6,
The step (b)
(b-1) aligning an exposure mask for blocking a via-hole forming region on a developer-reactive insulating film and a dry film sequentially stacked on the carrier substrate, and then exposing the dry film;
(b-2) developing the dry film with a developing solution to sequentially remove the dry film and the developer-reactive insulating film disposed in the via-hole forming region to form via holes;
(b-3) removing the dry film from the developer-reactive insulating film having the via-hole formed therein, and then curing the developer-reactive insulating film;
Wherein the step of forming the interposer comprises the steps of:
상기 (b-2) 단계에서,
상기 비아 홀은
10 ~ 100㎛의 직경을 갖는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
9. The method of claim 8,
In the step (b-2)
The via-
Wherein the interposer has a diameter of 10 to 100 mu m.
상기 (c) 단계에서,
상기 감광성 절연패턴 필름은
1 ~ 20㎛의 두께를 갖는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
The method according to claim 6,
In the step (c)
The photosensitive insulation pattern film
And a thickness of 1 to 20 占 퐉.
상기 (d) 단계는,
(d-1) 상기 비아 홀 및 감광성 절연패턴 필름에 의해 노출된 캐리어 기판 및 현상액 반응형 절연 필름과 감광성 절연패턴 필름 상에 씨드층을 형성하는 단계; 및
(d-2) 상기 씨드층을 매개로 도금을 실시하여, 상기 비아 홀 및 감광성 절연패턴 필름에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역을 매립하여 상기 감광성 절연패턴 필름을 덮는 금속층을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
The method according to claim 6,
The step (d)
(d-1) forming a seed layer on the carrier substrate and the developer-reactive insulation film exposed by the via hole and the photosensitive insulation pattern film and the photosensitive insulation pattern film; And
(d-2) forming a metal layer covering the photosensitive insulation pattern film by plating via the seed layer to embed the via-electrode formation area and the circuit pattern formation area exposed by the via hole and the photosensitive insulation pattern film, ;
Wherein the step of forming the interposer comprises the steps of:
상기 (e) 단계에서,
상기 인터포저 유닛은
비아 홀을 갖는 현상액 반응형 절연 필름과,
상기 현상액 반응형 절연 필름의 비아 홀 내에 삽입된 비아 전극과,
상기 현상액 반응형 절연 필름 상에 부착되며, 내부에 회로 패턴이 삽입 배치된 감광성 절연패턴 필름을 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
The method according to claim 6,
In the step (e)
The interposer unit
A developer reaction type insulating film having via holes,
A via-electrode inserted in a via-hole of the developer-reactive-type insulating film,
And a photosensitive insulation pattern film attached to the developer reaction type insulating film and having a circuit pattern inserted therein.
상기 (e) 단계 이후,
(f) 상기 인터포저 유닛 상에 적어도 하나 이상의 인터포저 유닛을 더 적층 형성하는 단계; 및
(g) 상기 적층된 인터포저 유닛들로부터 상기 캐리어 기판을 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
The method according to claim 6,
After the step (e)
(f) further forming at least one interposer unit on the interposer unit; And
(g) removing the carrier substrate from the stacked interposer units;
Further comprising the steps of: forming an interposer for a semiconductor package;
(b) 상기 감광성 절연패턴 필름에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역에 매립되어 상기 감광성 절연패턴 필름을 덮는 제1 금속층을 형성하는 단계;
(c) 상기 감광성 절연패턴 필름을 덮는 제1 금속층의 일부를 제거하여, 상기 비아 전극 형성 영역 및 회로 패턴 형성 영역에 패드부 및 회로 패턴을 형성하는 단계;
(d) 상기 패드부 및 회로 패턴이 형성된 감광성 절연패턴 필름 상에 현상액 반응형 절연 필름 및 드라이 필름을 차례로 적층하는 단계;
(e) 상기 드라이 필름 및 현상액 반응형 절연 필름의 일부만을 선택적인 노광 및 현상으로 제거하여 비아 홀을 형성한 후, 상기 드라이 필름을 제거하는 단계;
(f) 상기 비아 홀에 의해 노출된 패드부와 현상액 반응형 절연 필름을 덮는 제2 금속층을 형성하는 단계; 및
(g) 상기 현상액 반응형 절연 필름을 덮는 제2 금속층의 일부를 제거하여, 상기 패드부에 접속되는 관통부를 형성하여 인터포저 유닛을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
(a) attaching a photosensitive insulating film on a carrier substrate, selectively removing only the photosensitive insulating film disposed in the via-electrode forming region and the circuit pattern forming region by selective exposure and development to form a photosensitive insulating pattern film ;
(b) forming a first metal layer embedded in the via-electrode formation region and the circuit pattern formation region exposed by the photosensitive insulation pattern film to cover the photosensitive insulation pattern film;
(c) removing a portion of the first metal layer covering the photosensitive insulation pattern film to form a pad portion and a circuit pattern in the via-electrode formation region and the circuit pattern formation region;
(d) sequentially stacking a developer-reactive insulating film and a dry film on the photosensitive insulating pattern film on which the pad portion and the circuit pattern are formed;
(e) removing only a part of the dry film and the developer reactive type insulating film by selective exposure and development to form a via hole, and then removing the dry film;
(f) forming a second metal layer covering the pad portion exposed by the via hole and the developer-reactive insulating film; And
(g) removing a portion of the second metal layer covering the developer-reactive insulating film to form a penetration portion connected to the pad portion to form an interposer unit;
Wherein the step of forming the interposer comprises the steps of:
상기 (a) 단계에서,
상기 캐리어 기판은
실리콘 기판(silicon substrate), 유기 기판(organic substrate) 및 금속 기판(metal substrate) 중 어느 하나로 이루어진 기재와,
상기 기재 상에 배치된 동박을 갖는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
15. The method of claim 14,
In the step (a)
The carrier substrate
A substrate made of any one of a silicon substrate, an organic substrate and a metal substrate,
And a copper foil disposed on the substrate.
상기 (a) 단계에서,
상기 감광성 절연 필름은
1 ~ 20㎛의 두께를 갖는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
15. The method of claim 14,
In the step (a)
The photosensitive insulating film
And a thickness of 1 to 20 占 퐉.
상기 (b) 단계는,
(b-1) 상기 비아 전극 형성 영역 및 회로 패턴 형성 영역으로 노출된 캐리어 기판 및 감광성 절연패턴 필름 상에 제1 씨드층을 형성하는 단계; 및
(b-2) 상기 제1 씨드층을 매개로 도금을 실시하여, 상기 감광성 절연패턴 필름에 의해 노출된 비아 전극 형성 영역 및 회로 패턴 형성 영역을 매립하여 감광성 절연패턴 필름을 덮는 제1 금속층을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
15. The method of claim 14,
The step (b)
(b-1) forming a first seed layer on the carrier substrate and the photosensitive insulation pattern film exposed in the via-electrode formation region and the circuit pattern formation region; And
(b-2) plating via the first seed layer to embed the via-electrode formation area and the circuit pattern formation area exposed by the photosensitive insulation pattern film to form a first metal layer covering the photosensitive insulation pattern film ;
Wherein the step of forming the interposer comprises the steps of:
상기 (e) 단계는,
(e-1) 상기 감광성 절연패턴 필름 상에 차례로 적층된 현상액 반응형 절연 필름 및 드라이 필름 상에 비아 홀 형성 영역을 차단시키는 노광 마스크를 정렬한 후, 상기 드라이 필름을 노광하는 단계;
(e-2) 상기 드라이 필름을 현상액으로 현상하여, 상기 비아 홀 형성 영역에 배치된 드라이 필름 및 현상액 반응형 절연 필름을 차례로 제거하여 비아 홀을 형성하는 단계; 및
(e-3) 상기 비아 홀이 형성된 현상액 반응형 절연 필름으로부터 드라이 필름을 제거한 후, 상기 현상액 반응형 절연 필름을 큐어링하여 경화시키는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
15. The method of claim 14,
The step (e)
(e-1) aligning an exposure mask for blocking a via-hole forming region on a developer-reactive insulating film and a dry film sequentially stacked on the photosensitive insulating pattern film, and then exposing the dry film;
(e-2) developing the dry film with a developer, removing the dry film and the developer-reactive insulation film disposed in the via-hole formation region in order to form via holes; And
(e-3) removing the dry film from the developer-reactive insulating film having the via-hole formed therein, and then curing and curing the developer-reactive insulating film;
Wherein the step of forming the interposer comprises the steps of:
상기 (e-2) 단계에서,
상기 비아 홀은
10 ~ 100㎛의 직경을 갖는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
19. The method of claim 18,
In the step (e-2)
The via-
Wherein the interposer has a diameter of 10 to 100 mu m.
상기 (f) 단계는,
(f-1) 상기 비아 홀에 의해 노출된 패드부와 현상액 반응형 절연 필름 상에 제2 씨드층을 형성하는 단계; 및
(f-2) 상기 제2 씨드층을 매개로 도금을 실시하여, 상기 비아 홀 및 현상액 반응형 절연 필름을 덮는 제2 금속층을 형성하는 단계;
를 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
15. The method of claim 14,
The step (f)
(f-1) forming a second seed layer on the pad portion exposed by the via hole and the developer-reactive insulating film; And
(f-2) plating the second seed layer to form a second metal layer covering the via hole and the developer-reactive insulating film;
Wherein the step of forming the interposer comprises the steps of:
상기 인터포저 유닛은
내부에 회로 패턴이 삽입 배치된 감광성 절연패턴 필름과,
상기 감광성 절연패턴 필름 상에 부착되며, 비아 홀을 갖는 현상액 반응형 절연 필름과,
상기 현상액 반응형 절연 필름의 비아 홀 내에 삽입된 비아 전극을 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.
15. The method of claim 14,
The interposer unit
A photosensitive insulating pattern film in which a circuit pattern is inserted,
A developer-reactive-type insulating film adhered on the photosensitive insulation pattern film and having a via-hole;
And a via electrode inserted into the via hole of the developer reaction type insulating film.
상기 (g) 단계 이후,
(h) 상기 인터포저 유닛 상에 적어도 하나 이상의 인터포저 유닛을 더 적층 형성하는 단계; 및
(i) 상기 적층된 인터포저 유닛들로부터 상기 캐리어 기판을 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지용 인터포저 제조 방법.15. The method of claim 14,
After the step (g)
(h) further forming at least one interposer unit on the interposer unit; And
(i) removing the carrier substrate from the stacked interposer units;
Further comprising the steps of: forming an interposer for a semiconductor package;
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160160380A KR101840305B1 (en) | 2016-11-29 | 2016-11-29 | Interposer for semiconductor package and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020160160380A KR101840305B1 (en) | 2016-11-29 | 2016-11-29 | Interposer for semiconductor package and method of manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101840305B1 true KR101840305B1 (en) | 2018-03-20 |
Family
ID=61910589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160160380A KR101840305B1 (en) | 2016-11-29 | 2016-11-29 | Interposer for semiconductor package and method of manufacturing the same |
Country Status (1)
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|---|---|
| KR (1) | KR101840305B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11145637B2 (en) | 2019-03-26 | 2021-10-12 | Samsung Electronics Co., Ltd. | Semiconductor package including a substrate having two silicon layers formed on each other |
| WO2024053877A1 (en) * | 2022-09-05 | 2024-03-14 | 삼성전자주식회사 | Electronic device comprising printed circuit board |
-
2016
- 2016-11-29 KR KR1020160160380A patent/KR101840305B1/en active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11145637B2 (en) | 2019-03-26 | 2021-10-12 | Samsung Electronics Co., Ltd. | Semiconductor package including a substrate having two silicon layers formed on each other |
| US11721679B2 (en) | 2019-03-26 | 2023-08-08 | Samsung Electronics Co., Ltd. | Semiconductor package and method of fabricating the same |
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