KR101838279B1 - Multi bit field-effect transistor and its controlling apparatus - Google Patents

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Abstract

본 발명에 따른 다중비트 전계효과 트랜지스터 제어장치는 기판 상에 형성된 소스 전극 및 드레인 전극, 그 사이에 형성되고 각각 상이한 문턱전압을 갖는 복수의 채널, 복수의 채널에 형성된 게이트 절연막, 게이트 절연막 상에 형성된 제1 게이트 전극 및 제2 게이트 전극 및 제1 게이트 전극 및 상기 제2 게이트 전극 중 어느 하나에 전압을 인가하여 제1 게이트 전극과 제2 게이트 전극 사이의 전위 분포를 변경함으로써, 상기 복수의 채널의 온/오프를 개별적으로 제어하는 컨트롤러를 포함한다. 이에 의하면, 다중비트 처리가 가능할 뿐만 아니라, 높은 직접도를 가진 회로를 구현할 수 있다. A multi-bit field-effect transistor controller according to the present invention includes: a source electrode and a drain electrode formed on a substrate; a plurality of channels formed therebetween, each having a different threshold voltage; a gate insulating film formed on the plurality of channels; By varying the potential distribution between the first gate electrode and the second gate electrode by applying a voltage to either the first gate electrode, the second gate electrode, the first gate electrode, or the second gate electrode, And a controller for individually controlling on / off. According to this, not only multi-bit processing is possible, but also a circuit having high directivity can be realized.

Description

다중비트 전계효과 트랜지스터 및 그의 제어장치{MULTI BIT FIELD-EFFECT TRANSISTOR AND ITS CONTROLLING APPARATUS}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multi-bit field-

본 발명은 전계효과 트랜지스터 및 그의 제어장치에 관한 것으로, 더욱 상세하게는 다중비트 구현이 가능한 전계효과 트랜지스터 및 그의 제어장치에 관한 것이다.Field of the Invention [0002] The present invention relates to a field effect transistor and a control apparatus thereof, and more particularly, to a field effect transistor capable of multi-bit implementation and its control apparatus.

벨(Bell) 연구소에서 MOSFET 트랜지스터가 최초로 발명된 이후, 무어의 법칙(Moore's law)에 따라 트랜지스터의 최소 선폭은 꾸준히 감소해 왔다. 트랜지스터의 선폭 감소는 소모 전력 감소와 더불어 동작 속도의 향상을 가져왔다. 트랜지스터의 선폭 감소로 인해 얻을 수 있는 가장 큰 장점은 칩의 수율 증가와 단가 감소에 있다. 칩의 단가가 감소함에 따라 고가의 컴퓨터가 저렴한 가격으로 급속히 대중에 보급될 수 있었다.Since the first MOSFET transistor was invented at Bell Labs, the minimum line width of transistors has been steadily decreasing according to Moore's law. Reducing the line width of a transistor has resulted in a reduction in power consumption and an improvement in the operating speed. The biggest advantage of the reduction of the line width of the transistor is the increase of the chip yield and the decrease of the cost. As the unit price of chips has decreased, expensive computers have been rapidly available to the public at low prices.

현재 시점에서는 더욱 작은 선폭을 가지는 트랜지스터에 대한 연구와 개발이 진행되고 있지만, 여전히 (Sub 10nm) 최소 선폭을 가지는 트랜지스터를 제작하는 데에는 적지 않은 어려움을 겪고 있다. At present, research and development of transistors having smaller linewidths is under way, but it is still difficult to fabricate transistors with a minimum line width (Sub 10 nm).

이는 리소그래피 공정의 물리적 한계에 기인한다. 노광에 사용된 빛의 파장이 짧을수록 더 세밀한 최소 선폭을 형성할 수 있지만, 예컨대, EUV, 13.5nm 정도의 짧은 파장의 빛은 고유의 높은 에너지 때문에 모든 물질에 흡수되는 성질이 있다. 그 결과, 발열이 높고, 수율이 낮아 현재로서는 양산에 이용되지 않고 있다.This is due to the physical limitations of the lithographic process. The shorter the wavelength of the light used for the exposure, the finer the line width can be formed. However, for example, EUV light having a short wavelength of about 13.5 nm is absorbed by all materials due to inherent high energy. As a result, the heat generation is high and the yield is low, and it is not used for mass production at present.

이를 보완하고자 SPT(spacer patterning), OPC(optical proximity correction), Phase Shift, Water Immersion 등의 방법이 현업에서 사용되고 있지만, 이러한 기술만으로는 더 이상 최소 선폭을 줄이기에 역부족이다. 따라서, 무어의 법칙을 만족시키는 주기가 점점 길어지고 있고, 반도체 칩의 집적도 향상 정도도 정체되고 있는 것이 현실이다.In order to compensate this, SPT (spacer patterning), optical proximity correction (OPC), phase shift, and water immersion methods are used in the field. However, these techniques are no longer sufficient to reduce the minimum line width. Therefore, the period satisfying the Moore's Law is getting longer and the degree of improvement of the degree of integration of the semiconductor chip is also stagnating.

반도체의 집적도를 더욱 향상시키기 위해서는 기존의 무어의 법칙과 같이 단순히 물리적 최소 선폭을 줄이는 것에서 벗어나 새로운 구조를 가진 트랜지스터를 연구하고 개발하는 것이 필요하다. In order to further improve the integration density of semiconductors, it is necessary to study and develop a transistor with a new structure, rather than merely reducing the physical minimum line width as in the existing Moore's Law.

본 발명은 상술한 기술적 요구를 감안하여 안출된 것으로, 본 발명의 목적은 단일 비트로만 동작하던 종래 트랜지스터에서 벗어나, 하나의 트랜지스터에서 다중비트를 구현하여 더 높은 집적도를 도모할 수 있는 가지는 다중비트 전계효과 트랜지스터 및 그의 제어장치를 제공함에 있다. SUMMARY OF THE INVENTION The present invention has been made in view of the above technical needs, and it is an object of the present invention to provide a multi-bit field effect transistor which can realize multi- An effect transistor and a control device thereof.

상기 목적을 달성하기 위한 본 발명에 따른 다중비트 전계효과 트랜지스터 제어장치는, 기판 상에 형성된 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극 사이에 형성되며, 각각 상이한 문턱전압을 갖는 복수의 채널; 상기 복수의 채널에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 제1 게이트 전극 및 제2 게이트 전극; 및 상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 어느 하나에 전압을 인가하여 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 전위 분포를 변경함으로써, 상기 복수의 채널의 온/오프를 개별적으로 제어하는 컨트롤러;를 포함한다.According to an aspect of the present invention, there is provided an apparatus for controlling a multi-bit field-effect transistor comprising: a source electrode and a drain electrode formed on a substrate; A plurality of channels formed between the source electrode and the drain electrode, each channel having a different threshold voltage; A gate insulating film formed on the plurality of channels; A first gate electrode and a second gate electrode formed on the gate insulating film; And applying a voltage to either one of the first gate electrode and the second gate electrode to change the potential distribution between the first gate electrode and the second gate electrode, thereby turning on / off the plurality of channels individually And a controller for controlling the controller.

그리고, 상기 복수의 채널은 각각 상기 제1 게이트 전극 또는 상기 제2 게이트 전극으로부터의 거리가 상이할 수 있다.The plurality of channels may have different distances from the first gate electrode or the second gate electrode, respectively.

또한, 상기 복수의 채널은 채널을 이루는 물질, 도핑 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나가 다를 수 있다.In addition, at least one of the channel forming material, the kind, the depth, the concentration and the angle of the doping ions may be different from the plurality of channels.

그리고, 상기 복수의 채널은 패턴의 크기, 식각 물질의 종류, 식각 시간, 진공도 및 식각 온도 중 적어도 하나가 다른 환경에서 식각이 이루어질 수 있다.The plurality of channels may be etched in at least one of the pattern size, the kind of the etching material, the etching time, the degree of vacuum, and the etching temperature.

또한, 상기 복수의 채널 각각의 단면은 상이한 형상 또는 면적을 가질 수 있다.In addition, the cross-section of each of the plurality of channels may have a different shape or area.

그리고, 상기 복수의 채널은 상기 기판에 수직인 방향 또는 상기 기판에 수평한 방향으로 배열될 수 있다.The plurality of channels may be arranged in a direction perpendicular to the substrate or in a direction parallel to the substrate.

또한, 상기 복수의 채널은 상기 기판에 수직 및 수평 방향의 N×M(N,M은 자연수) 어레이로 배열될 수 있다.The plurality of channels may be arranged in an array of N × M (N, M is a natural number) in the vertical and horizontal directions on the substrate.

본 발명에 따른 다중비트 전계효과 트랜지스터 제어장치에 의하면, 다중비트 처리가 가능할 뿐만 아니라, 높은 직접도를 가진 회로를 구현할 수 있다. According to the multi-bit field-effect transistor controller of the present invention, a multi-bit process is possible, and a circuit having a high degree of directivity can be realized.

도 1은 본 발명에 따른 다중비트 전계효과 트랜지스터의 모식도이다.
도 2는 도 1에 도시된 다중비트 전계효과 트랜지스터의 상면도이다.
도 3은 본 발명에 따른 다중비트 전계효과 트랜지스터의 구동원리를 설명하는 도면으로, "00" 상태의 다중비트 전계효과 트랜지스터를 도시한다.
도 4는 본 발명에 따른 다중비트 전계효과 트랜지스터의 구동원리를 설명하는 도면으로, "10" 상태(또는 "01" 상태)의 다중비트 전계효과 트랜지스터를 도시한다.
도 5는 본 발명에 따른 다중비트 전계효과 트랜지스터의 구동원리를 설명하는 도면으로, "11" 상태의 다중비트 전계효과 트랜지스터를 도시한다.
도 6은 본 발명에 따른 다중비트 전계효과 트랜지스터의 전기적 특징을 나타내며, 실제 측정된 데이터에 기초한 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 다중비트 전계효과 트랜지스터를 나타내는 모식도이다.
도 8은 본 발명에 따른 다중비트 전계효과 트랜지스터 제어장치의 블록도이다. 1 is a schematic diagram of a multi-bit field-effect transistor according to the present invention.
2 is a top view of the multi-bit field effect transistor shown in FIG.
FIG. 3 is a view for explaining a driving principle of a multi-bit field-effect transistor according to the present invention, and shows a multi-bit field-effect transistor in the "00" state.
FIG. 4 is a diagram illustrating a driving principle of a multi-bit field-effect transistor according to the present invention, showing a multi-bit field-effect transistor in a "10" state (or "01" state).
FIG. 5 is a view for explaining a driving principle of a multi-bit field-effect transistor according to the present invention, showing a multi-bit field-effect transistor in the "11" state.
Figure 6 is a graph based on actual measured data showing the electrical characteristics of a multi-bit field effect transistor in accordance with the present invention.
7 is a schematic diagram illustrating a multi-bit field-effect transistor according to another embodiment of the present invention.
8 is a block diagram of an apparatus for controlling a multi-bit field-effect transistor according to the present invention.

후술하는 본 발명의 설명은 실시 가능한 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 설명되는 실시예는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시하기에 충분한 정도로 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.The following description of the invention refers to the accompanying drawings which illustrate, by way of example, specific embodiments that may be practiced. The described embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is to be limited only by the appended claims, along with the full scope of equivalents to which such claims are entitled, if properly explained. In the drawings, like reference numerals refer to the same or similar functions throughout the several views.

도 1은 본 발명에 따른 다중비트 전계효과 트랜지스터의 모식도이고, 도 2는 도 1에 도시된 다중비트 전계효과 트랜지스터의 상면도이다.FIG. 1 is a schematic diagram of a multi-bit field-effect transistor according to the present invention, and FIG. 2 is a top view of a multi-bit field-effect transistor shown in FIG.

도 1 및 2에 도시된 바와 같이, 본 발명에 따른 전계효과 트랜지스터(100)는 기판(107) 상에 형성된 드레인 전극(101), 소스 전극(102), 상기 드레인 전극(101)과 소스 전극(102) 사이에 형성된 복수의 채널(105-1…105-n), 보조 게이트 전극(103), 컨트롤 게이트 전극(104) 및 STI 산화층(106)을 포함한다.1 and 2, a field effect transistor 100 according to the present invention includes a drain electrode 101 formed on a substrate 107, a source electrode 102, a drain electrode 101 and a source electrode A plurality of channels 105-1 to 105-n formed between the source and drain electrodes 102 and 102, an assist gate electrode 103, a control gate electrode 104 and an STI oxide layer 106.

STI 산화층(106)은 드레인 전극(101)과 소스 전극(102) 사이의 누설 전류 혹은 서로 다른 트랜지스터들 사이에서 발생하는 누설 전류를 감소시킨다. 이는 기상화학증착(CVD)나 옥시데이션(oxidation)을 이용하여, 실리콘산화막(SiO2)으로 형성될 수 있다.The STI oxidation layer 106 reduces the leakage current between the drain electrode 101 and the source electrode 102 or the leakage current generated between different transistors. It may be formed of a silicon oxide film (SiO 2 ) using vapor-phase chemical vapor deposition (CVD) or oxidation.

기판(107)은 벌크 웨이퍼, 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 절연층 매몰 스트레인드 실리콘 웨이퍼, Ⅲ-Ⅴ(3족 및 5족 원소) 재료의 웨이퍼 및 실리콘 게르마늄(SiGe) 웨이퍼 중 어느 하나일 수 있지만, 이에 한정되지 않는다.The substrate 107 may be a bulk wafer, an insulating layer buried silicon wafer, an insulating layer buried germanium wafer, an insulating layer buried strained germanium wafer, an insulating layer buried strained silicon wafer, a wafer of a III-V (III and V group element) And silicon germanium (SiGe) wafers, but is not limited thereto.

보조 게이트 전극(103)과 컨트롤 게이트 전극(104)은 금속 또는 폴리실리콘으로 이루어질 수 있다. 보조 게이트 전극(103)과 컨트롤 게이트 전극(104)은 알루미늄(Al), 몰리브덴(Mo), 마그네슘(Mg), 크롬(Cr), 팔라듐(Pd), 금(Au), 백금(Pt), 타이타늄(Ti) 또는 이들의 임의의 조합 중 어느 하나로 이루어질 수 있고, 폴리실리콘(polycrystalline Silicon), 고농도의 p타입으로 도핑된 폴리실리콘, 전기 전도도가 높은 고분자 또는 유기물이 이용될 수 있다. 또한, 보조 게이트 전극(103)과 컨트롤 게이트 전극(104)은 NiSi, WSi, CoSi와 같은 금속 실리사이드막 또는 이와 유사한 재료가 이용될 수 있지만, 상기 언급한 물질에 한정되지 않는다.The assist gate electrode 103 and the control gate electrode 104 may be made of metal or polysilicon. The auxiliary gate electrode 103 and the control gate electrode 104 may be formed of a metal such as aluminum (Al), molybdenum (Mo), magnesium (Mg), chromium (Cr), palladium (Pd), gold (Au), platinum (Ti) or any combination thereof, and polycrystalline silicon, a high concentration p-type doped polysilicon, a high electric conductivity polymer or an organic material may be used. The auxiliary gate electrode 103 and the control gate electrode 104 may be made of a metal silicide film such as NiSi, WSi, CoSi, or the like, but are not limited to the above-mentioned materials.

나아가, 보조 게이트 전극(103)과 컨트롤 게이트 전극(104)은 평면형 FET 구조, GAA(Gate All Around) FET 구조, FinFET 구조, 더블 게이트 FET 구조, 트라이 게이트 FET 구조 또는 오메가 게이트 구조 등을 가질 수 있다.Further, the assist gate electrode 103 and the control gate electrode 104 may have a planar FET structure, a gate all around (GAA) FET structure, a FinFET structure, a double gate FET structure, a tri-gate FET structure, or an omega gate structure .

보조 게이트 전극(103)과 컨트롤 게이트 전극(104)은 두께, 폭, 높이, 단면의 형상, 모양, 형태 및 재료가 동일할 수도 있지만, 서로 상이하게 제작될 수도 있다.The auxiliary gate electrode 103 and the control gate electrode 104 may be formed to be different from each other in thickness, width, height, cross-sectional shape, shape, shape, and material.

본 발명에 따른 전계효과 트랜지스터(100)는 복수의 채널(105-1…150-n)을 형성하기 위해 2차원 재료를 사용할 수 있고, 그때의 재료로서, 그래핀, 탄소나노튜브, MoS2, MoSe2, WSe2 또는 WS2가 이용될 수 있다. 복수의 채널(105-1…150-n)을 형성하는 2차원 재료는 박리(Exfoliate) 공정, ALD(Atomic Layer Deposition) 공정, CVD(Chemical Vapor Deposition) 공정을 이용하여 제작되거나, 솔벤트(Solvent)와 혼합하여 솔루션(solution) 상태로 제작될 수 있다.The field-effect transistor 100 according to the present invention can use a two-dimensional material to form a plurality of channels 105-1 ... 150-n, and the materials at this time include graphene, carbon nanotubes, MoS 2 , MoSe 2 , WSe 2 or WS 2 may be used. The two-dimensional material forming the plurality of channels 105-1 to 150-n may be fabricated using an Exfoliate process, an ALD (Atomic Layer Deposition) process, a CVD (Chemical Vapor Deposition) process, And can be manufactured in a solution state.

본 발명에 따른 전계효과 트랜지스터(100)에 구비된 복수의 채널(105-1…150-n)은 이를 이루는 물질, 도핑 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나가 다를 수 있다. 또, 복수의 채널(105-1…150-n)은 패턴의 크기, 식각 물질의 종류, 식각 시간, 진공도 및 식각 온도 중 적어도 하나가 다른 환경에서 식각이 이루어질 수 있고, 복수의 채널(105-1…150-n) 각각은 단면과 면적이 동일할 수도 있지만, 단면의 형상이 상이하거나 그 면적이 다를 수 있다. The plurality of channels 105-1 to 150-n included in the field effect transistor 100 according to the present invention may have at least one of the material, depth, concentration, and angle of the doping ions. The plurality of channels 105-1 to 150-n may be etched in at least one of the pattern size, the kind of the etching material, the etching time, the degree of vacuum, and the etching temperature, 1 ... 150-n may have the same cross-sectional area and the same cross-sectional area, but may have different cross-sectional shapes or different areas.

이에 따라, 전계효과 트랜지스터(100)에 구비된 복수의 채널(105-1…150-n) 각각은 고유의 문턱전압을 갖게 된다. 다시 말해, 각각의 채널(105-1…150-n)을 개별적으로 구동시키려면, 해당 채널이 갖는 고유의 문턱전압에 대응하는 전압이 인가되어야 한다. 이와 관련해서는, 아래에서 더욱 상세히 설명하기로 한다.Accordingly, each of the plurality of channels 105-1 to 150-n provided in the field effect transistor 100 has a unique threshold voltage. In other words, in order to individually drive each of the channels 105-1 ... 150-n, a voltage corresponding to the inherent threshold voltage of the corresponding channel must be applied. This will be described in more detail below.

나아가, 본 발명에 따른 전계효과 트랜지스터(100)에 구비된 복수의 채널(105-1…150-n)은 기판(107)에 수평한 방향으로 배열될 수 있다. 이때, 복수의 채널(105-1…150-n)은 동일한 이격 거리를 갖도록 배열될 수도 있지만, 센싱 마진(sensing margin)을 충분히 확보하기 위하여 상이한 이격 거리를 갖도록 배열될 수도 있다.Furthermore, the plurality of channels 105-1 to 150-n provided in the field effect transistor 100 according to the present invention may be arranged in a horizontal direction with respect to the substrate 107. At this time, the plurality of channels 105-1 ... 150-n may be arranged to have the same spacing distance, but may be arranged to have a different spacing distance to secure a sufficient sensing margin.

아래에서 더욱 상세히 설명하겠지만, 발명에 따른 전계효과 트랜지스터(100)에 구비된 복수의 채널(105-1…150-n)은 기판(107)에 수직인 방향으로 배열될 수 있다. 다시 말해, 복수의 채널(105-1…150-n)이 수직 적층형 구조를 가질 수 있다. 이 경우에도, 복수의 채널(105-1…150-n)은 동일한 이격 거리를 갖도록 배열될 수도 있지만, 센싱 마진(sensing margin)을 충분히 확보하기 위하여 상이한 이격 거리를 갖도록 배열될 수도 있다.As will be described in greater detail below, the plurality of channels 105-1 ... 150-n provided in the field effect transistor 100 according to the invention may be arranged in a direction perpendicular to the substrate 107. In other words, the plurality of channels 105-1 ... 150-n may have a vertically stacked structure. In this case as well, the plurality of channels 105-1 ... 150-n may be arranged to have the same spacing distance, but may be arranged to have a different spacing distance to secure a sufficient sensing margin.

나아가, 복수의 채널은 기판(107)에 수직 및 수평 방향의 N×M(N,M은 자연수) 어레이로 배열될 수도 있다. Further, the plurality of channels may be arranged in an array of N x M (N, M is a natural number) in the vertical and horizontal directions on the substrate 107.

본 발명에 따른 전계효과 트랜지스터(100)는, 고 유전상수(High-k) 유전체 및 금속 게이트 전극을 이용한 트랜지스터일 수 있고, 이때, 고 유전상수 유전체는 4 이상의 유전상수를 가지는 무기물, 유기물, 고분자 화합물, HfO2, 4 이상의 유전상수를 가지는 무기물, 유기물 또는 고분자 화합물이 이용될 수 있다. The field-effect transistor 100 according to the present invention may be a transistor using a high-k dielectric and a metal gate electrode, wherein the high-k dielectric is an inorganic material, an organic material, a polymer having a dielectric constant of 4 or higher A compound, HfO 2 , an inorganic substance having an organic constant of 4 or more, an organic substance, or a polymer compound may be used.

또한, 전계효과 트랜지스터(100)는, 저 유전상수(low-k) 유전체를 이용한 트랜지스터일 수 있고, 저 유전상수 유전체로서 공기(air), 진공(vacuum), 4 이하의 유전상수를 가지는 무기물, 유기물 또는 고분자 화합물이 이용될 수 있다.The field effect transistor 100 may also be a transistor using a low-k dielectric and may be a low dielectric constant dielectric such as air, vacuum, an inorganic material having a dielectric constant of 4 or less, Organic materials or macromolecular compounds may be used.

한편, 도 1 및 2에 도시되지는 않았지만, 본 발명에 따른 전계효과 트랜지스터(100)의 복수의 채널(105-1…150-n)에 절연막이 형성될 수 있고, 그 외 층간 절연막(미도시)이나 매몰 절연층(미도시)을 더 포함할 수 있다. Although not shown in FIGS. 1 and 2, an insulating film may be formed on the plurality of channels 105-1 to 150-n of the field effect transistor 100 according to the present invention, ) Or an insulating layer (not shown).

나아가, 본 발명에 따른 전계효과 트랜지스터(100)는 금속 산화물 반도체 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)인 것이 바람직하지만 이에 한정되지 않는다. 또한, 전계효과 트랜지스터(100)는 실리콘 재료를 사용한 트랜지스터, Ⅲ-Ⅳ 재료를 사용한 트랜지스터, 게르마늄 원소를 첨가한 트랜지스터, 2차원 초박막 재료를 사용한 트랜지스터, 고 유전상수(high-k) 유전체 및 금속 게이트 전극을 갖춘 트랜지스터, 무접합(junctionless) 트랜지스터, 고분자 유기물을 재료로 한 트랜지스터일 수 있지만, 공통적으로, 2개 이상의 게이트 전극을 포함하는 것이 바람직하다.Furthermore, the field effect transistor 100 according to the present invention is preferably a Metal Oxide Semiconductor Field Effect Transistor (MOSFET), but is not limited thereto. In addition, the field effect transistor 100 may include a transistor using a silicon material, a transistor using a III-IV material, a transistor doped with a germanium element, a transistor using a two-dimensional ultra thin film material, a high- Although it may be a transistor having electrodes, a junctionless transistor, or a transistor made of a polymer organic material, it is preferable to include two or more gate electrodes in common.

용도로 분류하는 경우, 본 발명에 따른 전계효과 트랜지스터(100)는 로직(logic) 회로를 구현하기 위해 이용되는 트랜지스터, 플래쉬 메모리의 셀이나 어레이에 사용되는 트랜지스터, 디램의 셀이나 어레이에 사용되는 트랜지스터, 1T-디램을 위한 트랜지스터, URAM(Unified Random Access Memory)을 위한 트랜지스터, 바이오 및 가스의 감지를 위해 사용되는 트랜지스터 또는 외부 침입 감지를 위한 하드웨어 보안용 트랜지스터일 수 있지만, 이에 한정되지 않는다.The field effect transistor 100 according to the present invention may be applied to a transistor used for implementing a logic circuit, a transistor used for a cell or array of a flash memory, a transistor used for a cell or an array of a DRAM, , A transistor for 1T-DRAM, a transistor for Unified Random Access Memory (URAM), a transistor used for biosensing and gas sensing, or a hardware security transistor for external intrusion detection.

구조로 분류하는 경우, 본 발명에 따른 전계효과 트랜지스터(100)는 플로팅 바디(floating body) 구조를 가진 GAA(Gate-All-Around) 트랜지스터, 수직 적층형 나노와이어를 기반으로 제작된 GAA 트랜지스터, 절연층 매몰 실리콘 웨이퍼를 사용해 제작된 FinFET 트랜지스터 또는 GAA와 같은 멀티플 게이트 구조의 트랜지스터일 수 있지만, 이에 한정되지 않는다.The field effect transistor 100 according to the present invention may be classified into a gate-all-around (GAA) transistor having a floating body structure, a GAA transistor fabricated on the basis of a vertical stacked nanowire, A FinFET transistor fabricated using buried silicon wafers, or a multiple gate structure transistor such as GAA, but is not limited thereto.

이하에서는 도 3 내지 5를 참조하면서, 본 발명에 따른 다중비트 전계효과 트랜지스터(100)의 구동 원리에 대해 상세히 설명하기로 한다. 도 3 내지 5의 다중비트 전계효과 트랜지스터(100)는 2개의 채널(105-1,105-2)을 상정한 것으로, 2비트의 상태로 동작할 수 있다. Hereinafter, the driving principle of the multi-bit field-effect transistor 100 according to the present invention will be described in detail with reference to FIGS. The multi-bit field-effect transistor 100 of FIGS. 3-5 assumes two channels 105-1 and 105-2, and can operate in a two-bit state.

먼저, 도 3은 다중비트 전계효과 트랜지스터(100)가 "00" 상태에 있는 경우 나타낸다. 도 3에서 제1 채널(105-1)과 제2 채널(105-2)은 서로 상이한 문턱전압을 갖도록 형성된다. 문턱전압의 차이는 채널을 이루는 물질, 도핑 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나를 다르게 함으로써 이루어질 수 있다.First, FIG. 3 shows the case where the multi-bit field effect transistor 100 is in the "00" state. In FIG. 3, the first channel 105-1 and the second channel 105-2 are formed to have different threshold voltages. The difference in threshold voltage can be achieved by making at least one of the material, doping ion, depth, concentration and angle of the channel different.

또, 패턴의 크기, 식각 물질의 종류, 식각 시간, 진공도 및 식각 온도 중 적어도 하나가 다른 환경에서 각 채널을 식각함으로써 이루어질 수도 있고, 단면의 형상이나 면적을 달리함으로써 문턱전압을 다르게 할 수 있다. 또, 각 채널의 문턱전압의 차이는 게이트 전극의 모양을 달리하거나, 각 게이트 전극이 서로 상이한 일함수(work function)를 갖도록 형성함으로써 이루어질 수도 있다.Also, at least one of the pattern size, the kind of the etching material, the etching time, the degree of vacuum, and the etching temperature may be formed by etching each channel in another environment, and the threshold voltage may be made different by changing the shape or area of the cross section. The difference in the threshold voltage of each channel may be formed by changing the shape of the gate electrode or by forming each gate electrode to have a different work function.

각각 서로 다른 고유의 문턱전압을 갖는 제1 채널(105-1)과 제2 채널(105-2)은 충돌 이온화 현상을 발생시키는 각자의 고유한 동작 전압을 갖기 때문에, 각채널을 구동시키려면, 해당 채널이 갖는 고유의 문턱전압에 대응하는 전압을 인가해야 한다. Since the first channel 105-1 and the second channel 105-2, which have different intrinsic threshold voltages, have their own operating voltages that cause a collision ionization phenomenon, in order to drive each channel, It is necessary to apply a voltage corresponding to the inherent threshold voltage of the corresponding channel.

본 실시예에서는 제1 채널(105-1)을 온(ON) 상태로 만들기 위한 고유의 문턱전압을 제1 문턱전압(VTH1)이라 하고, 제2 채널(105-2)을 온 상태로 만들기 위한 고유의 문턱전압을 제2 문턱전압(VTH2)이라 칭하기로 한다.In this embodiment, the threshold voltage for turning on the first channel 105-1 is referred to as a first threshold voltage V TH1 and the second channel 105-2 is turned on Is referred to as a second threshold voltage V TH2 .

소스 전극(102)과 보조 게이트 전극(103)의 전위를 0V 또는 그라운드(GND)에 접지시키고, 컨트롤 게이트 전극(104)에 인가되는 전압을 점점 증가시키면, 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 전위 분포가 발생한다. 전위 분포는 컨트롤 게이트 전극(104) 측에서 가장 높게 형성되고, 보조 게이트 전극(103) 측에서 가장 낮게 형성된다. 이때, 전위분포는 컨트롤 게이트 전극(104)과 보조 게이트 전극(103) 사이에서 점진적으로 형성된다(즉, 보조 게이트 전극(103) 측으로 갈수록 점진적으로 전위가 낮아진다). When the potential of the source electrode 102 and the assist gate electrode 103 is grounded to 0 V or the ground GND and the voltage applied to the control gate electrode 104 is gradually increased, A potential distribution is generated between the gate electrode and the gate electrode. The potential distribution is formed to be the highest on the control gate electrode 104 side and the lowest on the assist gate electrode 103 side. At this time, the potential distribution is gradually formed between the control gate electrode 104 and the assist gate electrode 103 (that is, the potential gradually decreases toward the assist gate electrode 103).

도 3에 도시된 다중비트 전계효과 트랜지스터(100)는, 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제1 문턱전압(VTH1) 미만에 해당하는 경우를 나타낸다. The multi-bit field-effect transistor 100 shown in FIG. 3 has a structure in which when the potential distribution generated between the grounded auxiliary gate electrode 103 and the control gate electrode 104 is less than the first threshold voltage V TH1 .

이 경우, 제1 채널(105-1)과 제2 채널(105-2)이 모두 오프(OFF)상태가 된다. 따라서, 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제1 문턱전압(VTH1) 이하에 해당하는 도 3의 경우에는 다중비트 전계효과 트랜지스터(100)의 상태가 "00"이 된다. In this case, both the first channel 105-1 and the second channel 105-2 are turned off. 3, in which the potential distribution generated between the grounded auxiliary gate electrode 103 and the control gate electrode 104 is equal to or less than the first threshold voltage V TH1 , the potential of the multi-bit field effect transistor 100 The state becomes "00 ".

도 4는 "10" 상태(또는 "01" 상태)의 다중비트 전계효과 트랜지스터(100)를 도시한다. 구체적으로, 도 4에 도시된 다중비트 전계효과 트랜지스터(100)에는 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제1 문턱전압(VTH1) 이상 제2 문턱전압(VTH2) 이하에 해당하는 경우를 도시한다. 이 경우, 컨트롤 게이트 전극(104)에 가깝게 위치한 제1 채널(105-1)은 온 상태가 되는 반면 멀리 위치한 제2 채널(105-2)은 오프 상태를 유지한다. 따라서, 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제1 문턱전압(VTH1) 이상 제2 문턱전압(VTH2) 이하에 해당하는 도 4의 다중비트 전계효과 트랜지스터(100)는 "10"의 상태를 갖는다.Figure 4 shows a multi-bit field effect transistor 100 in the "10" state (or "01" state). Specifically, in the multi-bit field effect transistor 100 shown in FIG. 4, the potential distribution generated between the grounded auxiliary gate electrode 103 and the control gate electrode 104 is greater than the first threshold voltage V TH1 , And corresponds to a threshold voltage (V TH2 ) or less. In this case, the first channel 105-1 located close to the control gate electrode 104 is in an ON state while the second channel 105-2 located far away is maintained in an OFF state. Therefore, the potential distribution generated between the grounded auxiliary gate electrode 103 and the control gate electrode 104, a first threshold voltage (V TH1) at least a second multi-bit in Fig. 4 for the below the threshold voltage (V TH2) The field effect transistor 100 has a state of "10 ".

도 5는 "11" 상태의 다중비트 전계효과 트랜지스터(100)를 도시한다. 도 5에 도시된 다중비트 전계효과 트랜지스터(100)에는 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제2 문턱전압(VTH2) 이상에 해당하는 경우이다. 5 shows a multi-bit field effect transistor 100 in the "11" state. In the multi-bit field effect transistor 100 shown in FIG. 5, the potential distribution generated between the grounded auxiliary gate electrode 103 and the control gate electrode 104 corresponds to the second threshold voltage V TH2 or more .

도 5의 경우, 컨트롤 게이트 전극(104)에 가깝게 위치한 제1 채널(105-1)뿐만 아니라 멀리 위치한 제2 채널(105-2)까지 모두 온 상태로 바뀌게 된다.In the case of FIG. 5, not only the first channel 105-1 located close to the control gate electrode 104, but also the second channel 105-2 located far away are all turned on.

특히, 도 5에 도시된 바와 같이, 제2 채널(105-2)은 제1 채널(105-1)에 비해 단면적이 크고, 이는 제2 채널(105-2)이 제1 채널(105-1)에 비해 더 높은 전류를 흐르게 한다. 이처럼 제2 채널(105-2)이 제1 채널(105-1)에 비해 훨씬 높은 전류량을 갖게 되면, 센싱 마진(sensing margin)이 충분한 차이를 가질 수 있다. 따라서, 본 발명에 따른 전계효과 트랜지스터는 제2 채널(105-2)의 단면적이 제1 채널(105-1)의 단면적보다 큰 것이 바람직하다. 5, the second channel 105-2 has a larger cross-sectional area than the first channel 105-1, which means that the second channel 105-2 is larger than the first channel 105-1 ). ≪ / RTI > As described above, when the second channel 105-2 has a much higher current amount than the first channel 105-1, the sensing margin may have a sufficient difference. Therefore, it is preferable that the cross-sectional area of the second channel 105-2 is larger than the cross-sectional area of the first channel 105-1.

따라서, 컨트롤 게이트 전극(104)에 제2 문턱전압(VTH2) 이상의 전압이 인가된 도 5의 다중비트 전계효과 트랜지스터(100)는 "11"의 상태를 갖는다.Therefore, the multi-bit field-effect transistor 100 of FIG. 5, to which the voltage equal to or higher than the second threshold voltage V TH2 is applied to the control gate electrode 104, has a state of "11 ".

이와 같이, 서로 다른 고유의 문턱전압을 갖는 복수의 채널, 그리고 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 형성되는 전위분포를 이용하여, 2비트 이상의 상태를 갖는 트랜지스터를 구현할 수 있다. 이를 확장시켜 서로 다른 문턱전압을 갖는 n개의 채널(105-1…105-n)을 형성시키는 경우, 2n 비트의 상태를 갖는 트랜지스터를 구현할 수 있게 되어, 논리 동작을 수행하기 위한 트랜지스터의 수를 획기적으로 줄일 수 있고, 이를 통해 반도체 칩의 집적도를 획기적으로 향상시킬 수 있게 된다. As described above, it is possible to realize a transistor having a state of two or more bits by using a plurality of channels having different threshold voltages different from each other and a potential distribution formed between the assist gate electrode 103 and the control gate electrode 104 . In the case of forming n channels 105-1 to 105-n having different threshold voltages by expanding them, it is possible to implement a transistor having a state of 2 n bits, so that the number of transistors for performing a logic operation is It is possible to drastically reduce the integration degree of the semiconductor chip.

도 6은 본 발명에 따른 다중비트 전계효과 트랜지스터의 전기적 특징을 나타내며, 실제 측정된 데이터에 기초한 그래프이다. 도 6의 그래프에서 세로축은 드레인 전류(ID)를 의미하고, 가로축은 컨트롤 게이트 전극(104)에 인가되는 전압을 의미한다. Figure 6 is a graph based on actual measured data showing the electrical characteristics of a multi-bit field effect transistor in accordance with the present invention. In the graph of FIG. 6, the vertical axis represents the drain current (ID), and the horizontal axis represents the voltage applied to the control gate electrode 104.

위에서 설명한 바와 같이, 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제1 문턱전압(VTH1) 이하에 해당하는 경우에 제1 채널(105-1)과 제2 채널(105-2)은 오프 상태가 되므로 "00" 상태를 갖고, 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제1 문턱전압(VTH1)과 제2 문턱전압(VTH2) 사이에 해당하는 경우, 제1 채널(105-1)만 온 상태가 되므로 "10" 상태를 가지며, 접지된 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이에 발생하는 전위 분포가 제2 문턱전압(VTH2) 이상에 해당하는 경우, 제1 채널(105-1)과 제2 채널(105-2) 모두가 온 상태가 되므로 "11" 상태를 갖게 된다.As described above, when the potential distribution generated between the grounded auxiliary gate electrode 103 and the control gate electrode 104 is equal to or less than the first threshold voltage VTH1, 00 "state because the two channels 105-2 are in the OFF state and the potential distribution generated between the grounded auxiliary gate electrode 103 and the control gate electrode 104 is equal to the first threshold voltage V TH1 10 "because only the first channel 105-1 is in the ON state when the first auxiliary gate electrode 103 and the control gate electrode 104 are between the ground potential and the second threshold voltage V TH2 , 11 "since both the first channel 105-1 and the second channel 105-2 are turned on when the potential distribution generated in the first channel 105-1 corresponds to the second threshold voltage V TH2 or more .

이때, 제1 문턱전압(VTH1)에서의 전류 크기와 제2 문턱전압(VTH2)에서의 전류 크기는 충분히 센싱 마진(sensing margin)이 확보될 수 있도록 제작이 가능하며, 이를 통해, 다중비트 전계효과 트랜지스터(100)의 활용도를 높일 수 있다.At this time, the current magnitude at the first threshold voltage (V TH1 ) and the current magnitude at the second threshold voltage (V TH2 ) can be fabricated so that a sufficient sensing margin can be secured, The utilization efficiency of the field effect transistor 100 can be increased.

도 7은 본 발명의 다른 실시예에 따른 다중비트 전계효과 트랜지스터를 나타내는 모식도이다. 도 7은 도 1 내지 5에 도시된 다중비트 전계효과 트랜지스터(100)와 달리 수직 적층형 채널 구조를 갖는다. 동작 원리와 기능은 도 1 내지 5의 다중비트 전계효과 트랜지스터와 동일하지만, 도 7과 같이 복수의 채널(105-1…105-n)을 수직 적층형 구조로 구현하는 경우, 칩의 단면적을 줄일 수 있기 때문에, 더 높은 집적도를 도모할 수 있다.7 is a schematic diagram illustrating a multi-bit field-effect transistor according to another embodiment of the present invention. FIG. 7 illustrates a vertical stacked channel structure, unlike the multi-bit field effect transistor 100 shown in FIGS. 1-5. Although the operation principle and function are the same as those of the multi-bit field-effect transistors of FIGS. 1 to 5, when the plurality of channels 105-1 to 105-n are implemented as a vertical stacking structure as shown in FIG. 7, So that a higher degree of integration can be achieved.

도 8은 본 발명에 따른 다중비트 전계효과 트랜지스터 제어장치(1000)의 블록도이다. 다중비트 전계효과 트랜지스터 제어장치(1000)는 다중비트 전계효과 트랜지스터(100), 컨트롤러(200) 및 전원(300)을 포함한다. 다중비트 전계효과 트랜지스터(100)는 위에서 설명한 바와 같이, 기판(107) 상에 형성된 드레인 전극(101) 및 소스 전극(102), 그 사이에 형성되며, 각각 상이한 문턱전압을 갖는 복수의 채널(105-1…105-n), 상기 복수의 채널 상에 형성된 게이트 절연막(미도시), 게이트 절연막 상에 형성된 보조 게이트 전극(103) 및 컨트롤 게이트 전극(104)을 포함한다. 8 is a block diagram of an apparatus 1000 for controlling a multi-bit field-effect transistor according to the present invention. The multi-bit field effect transistor controller 1000 includes a multi-bit field effect transistor 100, a controller 200 and a power source 300. The multi-bit field-effect transistor 100 includes a drain electrode 101 and a source electrode 102 formed on a substrate 107, a plurality of channels 105 formed therebetween, each having a different threshold voltage -1 ... 105-n, a gate insulating film (not shown) formed on the plurality of channels, an assist gate electrode 103 formed on the gate insulating film, and a control gate electrode 104.

컨트롤러(200)는 전원(300)에 연결되어, 컨트롤 게이트 전극(104)에 전압을 인가하여, 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이의 전위 분포를 변경함으로써, 복수의 채널(105-1…105-n)의 온/오프를 개별적으로 제어한다.The controller 200 is connected to the power source 300 to apply a voltage to the control gate electrode 104 to change the potential distribution between the assist gate electrode 103 and the control gate electrode 104, 105-1 ... 105-n are individually controlled on / off.

이때, 복수의 채널(105-1…105-n)은 서로 상이한 문턱전압을 갖는다. 채널을 이루는 물질, 도핑 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나를 달리 하거나, 패턴의 크기, 식각 물질의 종류, 식각 시간, 진공도 및 식각 온도 중 적어도 하나가 다른 환경에서 식각을 수행하거나, 단면의 형상이나 면적을 달리 함으로써, 복수의 채널(105-1…105-n)은 서로 다른 문턱전압을 가질 수 있다.At this time, the plurality of channels 105-1 to 105-n have different threshold voltages. At least one of the material of the channel, the kind of the doping ion, the depth, the concentration, and the angle, or at least one of the pattern size, the kind of the etching material, the etching time, the degree of vacuum and the etching temperature, By varying the shape or area of the cross section, the plurality of channels 105-1 ... 105-n can have different threshold voltages.

또한, 복수의 채널(105-1…105-n)은 보조 게이트 전극(103) 또는 컨트롤 게이트 전극(104)으로부터의 거리가 상이하며, 기판(107)에 수직인 방향으로 배열되거나 수평한 방향으로 배열될 수 있고, 어떤 실시예에서는, 복수의 채널(105-1…105-n)이 기판(107)에 수직 및 수평 방향으로 배열된 N×M(N,M은 자연수) 어레이로 구현될 수 있다. The plurality of channels 105-1 to 105-n have different distances from the assist gate electrode 103 or the control gate electrode 104 and are arranged in a direction perpendicular to the substrate 107 or in a horizontal direction (N, M is a natural number) array in which a plurality of channels 105-1 ... 105-n are arranged in the substrate 107 in the vertical and horizontal directions, in some embodiments, have.

도 8의 다중비트 전계효과 트랜지스터 제어장치(1000)는 상이한 문턱전압을 갖는 복수의 채널(105-1…105-n)을 갖는 다중비트 전계효과 트랜지스터(100)에 대하여, 보조 게이트 전극(103)과 컨트롤 게이트 전극(104) 사이의 전위 분포를 조절함으로써 다중비트의 트랜지스터를 구현할 수 있게 된다. The multi-bit field-effect transistor control apparatus 1000 of FIG. 8 includes an auxiliary gate electrode 103 for a multi-bit field effect transistor 100 having a plurality of channels 105-1 ... 105-n with different threshold voltages. And the control gate electrode 104, thereby realizing a multi-bit transistor.

본 발명에 따른 전계효과 트랜지스터(100)는, "0" 과 "1" 상태의 1비트만을 가질 수 있었던 종래의 트랜지스터와는 달리, 게이트 전극에서 발생하는 전위 분포와 다양한 문턱전압을 갖는 복수의 채널을 활용하여 다중비트 상태를 구현한다.The field effect transistor 100 according to the present invention is different from the conventional transistor in which only one bit of "0" and "1" state can be provided. In the field effect transistor 100, a plurality of channels To implement a multi-bit state.

이는 온과 오프의 2가지 전류 레벨에서 벗어나 더욱 다양한 전류 레벨을 구현할 수 있게 만든다. 나아가 논리 동작을 수행하기 위한 트랜지스터의 수를 획기적으로 줄일 수 있게 되어 반도체 칩의 집적도 향상에 크게 기여할 수 있다.This makes it possible to achieve more current levels than two current levels, on and off. Furthermore, the number of transistors for performing logic operations can be drastically reduced, which contributes greatly to the improvement of the integration degree of the semiconductor chip.

이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in one embodiment of the present invention and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Accordingly, it is intended that the present invention cover the modifications and variations of this invention provided they come within the scope of the appended claims and their equivalents.

또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.

100 : 다중비트 전계효과 트랜지스터
101 : 드레인 전극
102 : 소스 전극
103 : 보조 게이트 전극 (제1 게이트 전극)
104 : 컨트롤 게이트 전극 (제2 게이트 전극)
105-1…105-n : 채널
106 : STI 산화층
107 : 기판
1000 : 다중비트 전계효과 트랜지스터 제어장치100: multi-bit field-effect transistor
101: drain electrode
102: source electrode
103: Auxiliary gate electrode (first gate electrode)
104: control gate electrode (second gate electrode)
105-1 ... 105-n: channel
106: STI oxide layer
107: substrate
1000: Multi-bit field-effect transistor controller

Claims (6)

기판 상에 형성된 소스 전극 및 드레인 전극;
상기 소스 전극 및 드레인 전극 사이에 형성되며, 각각 상이한 문턱전압을 갖는 복수의 채널;
상기 복수의 채널에 형성된 게이트 절연막;
상기 게이트 절연막 상에, 상기 복수의 채널과 교차하는 방향의 양 끝단에 각각 형성된 제1 게이트 전극 및 제2 게이트 전극; 및
상기 제1 게이트 전극 및 상기 제2 게이트 전극 중 적어도 하나에 전압을 인가하여 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이의 전위 분포를 변경함으로써, 상기 복수의 채널의 온/오프를 개별적으로 제어하는 컨트롤러;를 포함하고,
상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에서 상기 전위 분포는 점진적으로 형성되는, 다중비트 전계효과 트랜지스터 제어장치.A source electrode and a drain electrode formed on the substrate;
A plurality of channels formed between the source electrode and the drain electrode, each channel having a different threshold voltage;
A gate insulating film formed on the plurality of channels;
A first gate electrode and a second gate electrode formed on both sides of the gate insulating film in a direction crossing the plurality of channels; And
Wherein a voltage is applied to at least one of the first gate electrode and the second gate electrode to change the potential distribution between the first gate electrode and the second gate electrode so that on / The controller comprising:
Wherein the potential distribution between the first gate electrode and the second gate electrode is progressively formed. 제1항에 있어서,
상기 복수의 채널은 각각 상기 제1 게이트 전극 또는 상기 제2 게이트 전극으로부터의 거리가 상이한 다중비트 전계효과 트랜지스터 제어장치.The method according to claim 1,
Wherein the plurality of channels have different distances from the first gate electrode or the second gate electrode, respectively. 제1항에 있어서,
상기 복수의 채널은 채널을 이루는 물질, 도핑 이온의 종류, 깊이, 농도 및 각도 중 적어도 하나가 다른 다중비트 전계효과 트랜지스터 제어장치.The method according to claim 1,
Wherein the plurality of channels are different from each other in at least one of a material forming a channel, a type, a depth, a concentration and an angle of a doping ion. 제1항에 있어서,
상기 복수의 채널은 패턴의 크기, 식각 물질의 종류, 식각 시간, 진공도 및 식각 온도 중 적어도 하나가 다른 환경에서 식각이 이루어지는 다중비트 전계효과 트랜지스터 제어장치.The method according to claim 1,
Wherein the plurality of channels are etched in at least one of a pattern size, an etching material type, an etching time, a vacuum degree, and an etching temperature in different environments. 제1항에 있어서,
상기 복수의 채널 각각의 단면은 상이한 형상 또는 면적을 갖는 다중비트 전계효과 트랜지스터 제어장치.The method according to claim 1,
Wherein a cross-section of each of the plurality of channels has a different shape or area. 제1항에 있어서,
상기 복수의 채널은 상기 기판에 수직인 방향 또는 상기 기판에 수평한 방향으로 배열되는 다중비트 전계효과 트랜지스터 제어장치.The method according to claim 1,
Wherein the plurality of channels are arranged in a direction perpendicular to the substrate or in a direction parallel to the substrate.
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