KR101820539B1 - Semiconductor substrate and method thereof - Google Patents

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Abstract

반도체 기판은 성장 기판 상에 배치된 비 도전형 반도체층과, 비 도전형 반도체층 상에 배치된 도전형 반도체층과, 비 도전형 반도체층의 아래, 비도전형 반도체층의 위 및 비 도전형 반도체층 내부 중 하나에 배치되는 응력 제어층을 포함한다. 응력 제어층은 적어도 Al을 포함하는 다수의 질화물 반도체층을 포함한다. 다수의 질화물 반도체층 중 적어도 하나의 질화물 반도체층은 도펀트를 포함한다.The semiconductor substrate includes a non-conductive semiconductor layer disposed on a growth substrate, a conductive semiconductor layer disposed on the non-conductive semiconductor layer, and a non-conductive semiconductor layer disposed under the non-conductive semiconductor layer, And a stress control layer disposed in one of the layers. The stress control layer includes a plurality of nitride semiconductor layers including at least Al. At least one of the plurality of nitride semiconductor layers includes a dopant.

Description

반도체 기판 및 그 제조 방법{Semiconductor substrate and method thereof}Semiconductor substrate and method < RTI ID = 0.0 >

실시예는 반도체 기판에 관한 것이다.An embodiment relates to a semiconductor substrate.

실시예는 반도체 기판의 제조 방법에 관한 것이다.An embodiment relates to a method of manufacturing a semiconductor substrate.

화합물 반도체 재질을 이용한 다양한 전자 소자가 개발되고 있다.Various electronic devices using compound semiconductor materials have been developed.

특히, 질화물 기반 화합물 반도체 재질은 광을 생성하기 위한 반도체 발광 소자에 사용되고 있다.In particular, a nitride-based compound semiconductor material is used in a semiconductor light emitting device for generating light.

이러한 반도체 발광 소자는 성장 기판과 그 위에 성장되는 화합물 반도체층 간의 열 팽창 계수(thermal expansion coefficient) 차이와 격자 부정합(lattice mismatch)로 인해 화합물 반도체층에 크랙(cracks)이 발생된다.In such a semiconductor light emitting device, cracks are generated in the compound semiconductor layer due to a difference in thermal expansion coefficient and a lattice mismatch between the growth substrate and the compound semiconductor layer grown thereon.

이러한 열 팽창 계수에 의해 응력(strain)이 발생된다. 상기 화합물 반도체층은 다수의 층들을 포함하고, 이들 층들에 의해 수축형 응력(compressive strain)이 커지게 되어 결국 다수의 층들에 크랙이 발생되고, 성장 기판 또한 깨지게 된다.Such a thermal expansion coefficient causes a strain. The compound semiconductor layer includes a plurality of layers, and the compressive strain is increased by these layers, so that cracks are generated in the plurality of layers, and the growth substrate is also broken.

실시예는 응력을 제어하여 크랙이나 성장 기판의 깨짐을 방지할 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate that can control cracking and crack growth of a growth substrate by controlling stress.

실시예는 상기 반도체 기판의 제조 방법을 제공한다.The embodiment provides a method of manufacturing the semiconductor substrate.

실시예에 따르면, 반도체 기판은, 성장 기판; 상기 성장 기판 상에 배치된 비 도전형 반도체층; 상기 비 도전형 반도체층 상에 배치된 도전형 반도체층; 및 상기 비 도전형 반도체층의 아래, 상기 비도전형 반도체층의 위 및 상기 비 도전형 반도체층 내부 중 하나에 배치되는 응력 제어층을 포함하고, 상기 응력 제어층은 적어도 Al을 포함하는 다수의 질화물 반도체층을 포함하고, 상기 다수의 질화물 반도체층 중 적어도 하나의 질화물 반도체층은 도펀트를 포함한다.According to an embodiment, a semiconductor substrate includes a growth substrate; A non-conductive semiconductor layer disposed on the growth substrate; A conductive semiconductor layer disposed on the non-conductive semiconductor layer; And a stress control layer disposed under the non-conductive semiconductor layer, on the non-conductive semiconductor layer, and in the non-conductive semiconductor layer, wherein the stress control layer comprises a plurality of nitride Wherein at least one of the plurality of nitride semiconductor layers comprises a dopant.

실시예에 따르면, 반도체 기판의 제조 방법은, 성장 기판을 마련하는 단계; 상기 성장 기판 상에 제1 비 도전형 반도체층을 형성하는 단계; 상기 제1 비 도전형 반도체층 상에 적어도 Al을 포함하는 다수의 질화물 반도체층을 포함하는 응력 제어층을 형성하는 단계; 상기 응력 제어층 상에 제2 비 도전형 반도체층을 형성하는 단계; 및 상기 제2 비 도전형 반도체층 상에 도전형 반도체층을 형성하는 단계를 포함한다. 상기 응력 제어층은, 제1 질화물 반도체층을 형성하는 단계; 상기 제1 질화물 반도체층 상에 제2 질화물 반도체층을 형성하는 단계; 및 상기 제2 질화물 반도체층 상에 제3 질화물 반도체층을 형성하는 단계를 포함한다. 상기 제2 질화물 반도체층에 적어도 0.1μmol 이상의 도펀트가 도핑된다.According to an embodiment, a method of manufacturing a semiconductor substrate includes: providing a growth substrate; Forming a first non-conductive semiconductor layer on the growth substrate; Forming a stress control layer including a plurality of nitride semiconductor layers including at least Al on the first non-conductive semiconductor layer; Forming a second non-conductive semiconductor layer on the stress control layer; And forming a conductive type semiconductor layer on the second non-conductive type semiconductor layer. Wherein the stress control layer comprises: forming a first nitride semiconductor layer; Forming a second nitride semiconductor layer on the first nitride semiconductor layer; And forming a third nitride semiconductor layer on the second nitride semiconductor layer. And the second nitride semiconductor layer is doped with at least 0.1 mu mol or more of a dopant.

실시예는 응력을 제어하는 응력 제어층에 도핑을 하여, 수축형 응력을 줄여줌으로써, 과도한 수축형 응력에 의해 도전형 반도체층에 크랙이 발생되거나 기판이 깨지는 것을 방지하여 줄 수 있다. Embodiments can reduce the shrinkable stress by doping the stress control layer for controlling the stress, thereby preventing cracks from being generated in the conductive type semiconductor layer due to excessive shrinkage stress or breaking of the substrate.

도 1은 제1 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2a 내지 도 2d는 도 1의 응력 제어층에서 다수의 질화물 반도체층의 농도 분포를 도시한 도면이다.
도 3은제2 실시예에 따른 반도체 기판의 응력 제어층을 도시한 단면도이다.
도 4는 제3 실시예에 따른 반도체 기판의 응력 제어층을 도시한 단면도이다.
도 5는 실시예에 따른 반도체 기판의 응력 상태를 도시한 그래프이다.1 is a cross-sectional view of a semiconductor substrate according to a first embodiment.
2A to 2D are diagrams showing concentration distributions of a plurality of nitride semiconductor layers in the stress control layer of FIG.
3 is a cross-sectional view showing a stress control layer of the semiconductor substrate according to the second embodiment.
4 is a cross-sectional view showing a stress control layer of the semiconductor substrate according to the third embodiment.
5 is a graph showing a stress state of the semiconductor substrate according to the embodiment.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment according to the invention, in the case of being described as being formed "above" or "below" each element, the upper (upper) or lower (lower) Directly contacted or formed such that one or more other components are disposed between the two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.

도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor substrate according to an embodiment.

도 1을 참조하면, 실시예에 따른 반도체 기판은 성장 기판(1), 버퍼층(3), 제1 및 제2 비 도전형 반도체층(5, 15), 응력 제어층(13) 및 도전형 반도체층(17)을 포함할 수 있다. Referring to FIG. 1, a semiconductor substrate according to an embodiment includes a growth substrate 1, a buffer layer 3, first and second non-conductive semiconductor layers 5 and 15, a stress control layer 13, Layer (17).

상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15), 상기 응력 제어층(13) 및 상기 도전형 반도체층(17)은 III-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 3, the first and second non-conductive semiconductor layers 5 and 15, the stress control layer 13, and the conductive semiconductor layer 17 are formed of a III-V compound semiconductor material But is not limited to this.

실시예의 반도체 기판은 전자 소자나 발광 소자를 제조하기 위한 베이스 기판으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.The semiconductor substrate of the embodiment can serve as a base substrate for manufacturing an electronic device or a light emitting device, but the present invention is not limited thereto.

상기 성장 기판(1)과 상기 성장 기판(1) 상에 성장되는 에피층, 예컨대 발광 소자의 발광 구조물 사이에는 열 팽창 계수 차이로 인한 응력이 발생하여 성장 기판이 휘어질 수 있고, 상기 성장 기판과 상기 에피층 사이의 격자 상수로 인한 전위(dislocation)와 같은 결함이 발생할 수 있다. 상기 발광 구조물은 서로 반대 타입의 제1 및 제2 도전형 반도체층과 이들 사이에 형성된 활성층을 포함하여, 상기 제1 및 제2 도전형 반도체층에서 상기 활성층으로 공급된 제1 및 제2 캐리어, 예컨대 전자와 정공의 재결합에 의해 광이 생성될 수 있다.A stress due to a difference in thermal expansion coefficient may be generated between the growth substrate 1 and the epitaxial layer grown on the growth substrate 1, for example, between the light emitting structure of the light emitting device, A defect such as a dislocation due to a lattice constant between the epilayers may occur. Wherein the light emitting structure includes first and second conductivity type semiconductor layers of opposite types to each other and an active layer formed therebetween, the first and second carriers supplied to the active layer from the first and second conductivity type semiconductor layers, For example, light can be generated by recombination of electrons and holes.

따라서, 상기 성장 기판(1) 상에는 성장 기판(1)이 휘어지는 것을 방지하거나 전위와 같은 결함을 방지하기 위한 다수의 층들이 형성될 수 있다.Accordingly, on the growth substrate 1, a plurality of layers may be formed to prevent the growth substrate 1 from being bent or to prevent defects such as dislocation.

상기 성장 기판(1)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.The growth substrate 1 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3 ), SiC, Si, GaAs, GaN, ZnO, GaP, InP and Ge.

실시예의 성장 기판(1)은 Si를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 1 of the embodiment may include Si, but it is not limited thereto.

상기 버퍼층(3)이 상기 성장 기판(1) 상에 형성될 수 있다. 상기 버퍼층(3)은 상기 성장 기판(1)과 상기 에피층 사이의 격자 상수 차이를 완화하여 주기 위해 형성될 수 있다. 상기 버퍼층(3)은 AlN, AlGaN 및 GaN 중 적어도 하나 또는 이들로 구성된 다중층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 3 may be formed on the growth substrate 1. The buffer layer 3 may be formed to relax the lattice constant difference between the growth substrate 1 and the epi layer. The buffer layer 3 may be formed of at least one of AlN, AlGaN, and GaN, or a multilayer composed of these, but is not limited thereto.

상기 버퍼층(3) 상에 제1 및 제2 비 도전형 반도체층(5, 15)이 형성될 수 있다. 상기 제1 및 제2 비 도전형 반도체층(5, 15)은 도펀트를 포함하지 않을 수 있다. 상기 제1 및 제2 비 도전형 반도체층(5, 15)은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first and second non-conductive semiconductor layers 5 and 15 may be formed on the buffer layer 3. The first and second non-conductive semiconductor layers 5 and 15 may not include a dopant. The first and second non-conductive semiconductor layers 5 and 15 may include GaN, but the present invention is not limited thereto.

실시예에서는 상기 도전형 반도체층(17)의 응력을 제어하는 한편, 상기 도전형 반도체층(17)의 두께를 크랙과 같은 결함 없이 두껍게 형성할 수 있도록 하여 주기 위해 응력 제어층(13)이 형성될 수 있다.The stress control layer 13 is formed in order to control the stress of the conductive type semiconductor layer 17 and make the thickness of the conductive type semiconductor layer 17 thick without a defect such as a crack .

상기 응력 제어층(13)은 상기 제1 및 제2 비 도전형 반도체층(5, 15) 사이에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 제1 비 도전형 반도체층(5) 상에 응력 제어층(13)이 형성되고, 상기 응력 제어층(13) 상에 제2 비 도전형 반도체층(15)이 형성될 수 있다. The stress control layer 13 may be formed between the first and second non-conductive semiconductor layers 5 and 15, but the present invention is not limited thereto. That is, the stress control layer 13 may be formed on the first non-conductive semiconductor layer 5, and the second non-conductive semiconductor layer 15 may be formed on the stress control layer 13.

다른 실시예로서, 상기 제1 및 제2 비 도전형 반도체층(5, 15) 중 어느 하나의 층, 즉 비 도전형 반도체층만 형성되고, 상기 비 도전형 반도체층(5)의 아래 또는 위에 응력 제어층(13)이 형성될 수도 있지만, 이에 대해서는 한정하지 않는다. 만일 상기 응력 제어층(13)이 상기 비 도전형 반도체층(5) 아래에 형성되는 경우, 상기 응력 제어층(13)은 상기 버퍼층(3)과 상기 비 도전형 반도체층(5) 사이에 형성될 수 있다. 만일 상기 응력 제어층(13)이 상기 비 도전형 반도체층(15) 위에 형성되는 경우, 상기 응력 제어층(13)은 상기 비 도전형 반도체층(15)과 상기 도전형 반도체층(17) 사이에 형성될 수 있다.In another embodiment, only one of the first and second non-conductive semiconductor layers 5 and 15, that is, the non-conductive semiconductor layer is formed, and under or over the non-conductive semiconductor layer 5 Although the stress control layer 13 may be formed, it is not limited thereto. If the stress control layer 13 is formed under the non-conductive semiconductor layer 5, the stress control layer 13 is formed between the buffer layer 3 and the non-conductive semiconductor layer 5 . If the stress control layer 13 is formed on the nonconductive semiconductor layer 15, the stress control layer 13 may be formed between the nonconductive semiconductor layer 15 and the conductive semiconductor layer 17, As shown in FIG.

상기 응력 제어층(13)은 다수의 질화물 반도체층(7, 9, 11)을 포함할 수 있다. 예컨대, 응력 제어층(13)은 적어도 최하층, 최상층 및 이들 층들 사이에 형성된 중간층을 포함할 수 있다. 이를 달리 표현하면, 상기 최하층은 제1 질화물 반도체층(7)이라 명명하고, 상기 중간층은 제2 질화물 반도체층(9)이라 명명하고, 상기 최상층은 제3 질화물 반도체층(11)이라 명명할 수 있다. 예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 서로 상이한 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 1 및 제3 질화물 반도체층(7, 9, 11)은 서로 동일한 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11)은 적어도 Al을 포함하는 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The stress control layer 13 may include a plurality of nitride semiconductor layers 7, 9, and 11. For example, the stress control layer 13 may include at least a lowermost layer, an uppermost layer, and an intermediate layer formed between these layers. In other words, the lowest layer is called a first nitride semiconductor layer 7, the intermediate layer is called a second nitride semiconductor layer 9, and the uppermost layer is called a third nitride semiconductor layer 11 have. For example, the first to third nitride semiconductor layers 7, 9, and 11 may be formed of different compound semiconductor materials. For example, the first and third nitride semiconductor layers 7, 9, and 11 may be formed of the same compound semiconductor material. For example, the first to third nitride semiconductor layers 7, 9, and 11 may be formed of a compound semiconductor material containing at least Al, but the present invention is not limited thereto. The second nitride semiconductor layer 9 may include AlN, but the present invention is not limited thereto.

상기 제1 및 제3 질화물 반도체층(7, 9, 11)은 Al(1-x)GaxN(0<x<1)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first and third nitride semiconductor layers 7, 9, and 11 may include Al (1-x) GaxN (0 <x <1), but the present invention is not limited thereto.

바람직하게는 x는 0.05 내지 0.95일 수 있지만, 이에 대해서는 한정하지 않는다. x가 0.05 이하인 경우, Ga의 함량이 커지므로 기판(1)이 수축형 응력(compressive srtain)을 받게 되어 냉각(cool down)시 기판(1)의 휨이 증가되는 문제가 있다. x가 0.95 이상인 경우, 인장형 응력(tensile strain)이 너무 커지게 되어 이후 도전형 반도체층(17)을 성장하는 경우 기판(1)이 수축형 응력을 받지 못하게 되어 크랙이 발생될 수 있다.Preferably, x may be 0.05 to 0.95, but this is not limiting. When x is 0.05 or less, the content of Ga becomes large, so that the substrate 1 is subjected to a compressive stress, which causes a problem that the warpage of the substrate 1 is increased during cool down. When x is 0.95 or more, the tensile strain becomes too large, and when the conductive semiconductor layer 17 is grown thereafter, the substrate 1 is not subjected to the shrinking stress and cracks may be generated.

도 2a 내지 도 2d에 도시한 바와 같이, 제1 내지 제3 질화물 반도체층(7, 9, 11)에서, Ga 함량은 최하 0% 내지 최대 100%일 수 있지만, 이에 대해서는 한정하지 않는다.As shown in Figs. 2A to 2D, in the first to third nitride semiconductor layers 7, 9, and 11, the Ga content may be at least 0% to at most 100%, but the present invention is not limited thereto.

예컨대, 상기 제2 질화물 반도체층(9)에서 Ga함량은 0%가 되므로, 상기 제2 질화물 반도체층(9)은 AlN을 포함할 수 있다. 상기 제2 질화물 반도체층(9)은 성장 시간에 관계없이 Ga은 포함되지 않은 AlN으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.For example, since the Ga content of the second nitride semiconductor layer 9 is 0%, the second nitride semiconductor layer 9 may include AlN. The second nitride semiconductor layer 9 may be formed of AlN not containing Ga, regardless of the growth time, but the present invention is not limited thereto.

이에 반해, 상기 제1 질화물 반도체층(7)의 Ga의 농도는 상기 제1 질화물 반도체층(7)의 두께 또는 성장 시간에 따라 100%로부터 0%로 선형적으로 또는 비선형적으로 감소하고, Al의 농도는 상기 제1 질화물 반도체층(7)의 두께 또는 성장 시간에 따라 0%의 농도로부터 100%로 선형적으로 또는 비선형적으로 증가할 수 있다. 상기 제1 비 도전형 반도체층(5)과 상기 제1 질화물 반도체층(7)의 경계에서 상기 제1 비 도전형 반도체층(5) 및 상기 제1 질화물 반도체층(7)은 GaN을 공통으로 포함할 수 있다. On the other hand, the concentration of Ga in the first nitride semiconductor layer 7 decreases linearly or non-linearly from 100% to 0% according to the thickness or growth time of the first nitride semiconductor layer 7, May be increased linearly or nonlinearly from a concentration of 0% to 100% depending on the thickness of the first nitride semiconductor layer 7 or the growth time. The first non-conductive semiconductor layer 5 and the first nitride semiconductor layer 7 are formed so as to be common to GaN at the boundary between the first non-conductive semiconductor layer 5 and the first nitride semiconductor layer 7 .

상기 제3 질화물 반도체층(11)의 Ga의 농도는 상기 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 0%로부터 100%로 선형적으로 또는 비선형적으로 증가하고, Al의 농도는 상기 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 100%로부터 0%로 선형적으로 또는 비선형적으로 감소할 수 있다. 상기 제3 질화물 반도체층(11)와 상기 제2 비 도전형 반도체층(15)의 경계에서 상기 제3 질화물 반도체층(11)와 상기 제2 비 도전형 반도체층(15)은 GaN을 공통으로 포함할 수 있다.The concentration of Ga in the third nitride semiconductor layer 11 linearly or non-linearly increases from 0% to 100% depending on the thickness or growth time of the third nitride semiconductor layer 11, Can be linearly or nonlinearly reduced from 100% to 0% depending on the thickness or growth time of the third nitride semiconductor layer 11. [ The third nitride semiconductor layer 11 and the second non-conductive semiconductor layer 15 at the boundary between the third nitride semiconductor layer 11 and the second non-conductive semiconductor layer 15 are made of GaN in common .

특히, 도 2c에 도시한 바와 같이, 상기 제1 질화물 반도체층(7) 또는 제3 질화물 반도체층(11)은 Al의 농도 및 Ga의 농도가 상기 제1 질화물 반도체층(7) 또는 제3 질화물 반도체층(11)의 두께 또는 성장 시간에 따라 선형적으로 가변하는 구간과 비선형적으로 가변하는 구간을 모두 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제1 질화물 반도체층(7)의 총 성장 시간의 반인 제1 구간동안 Al의 농도와 Ga의 농도는 선형적으로 가변되고 상기 제1 구간 다음의 제2 구간동안 Al의 농도와 Ga의 농도는 비선형적으로 가변될 수 있다.Particularly, as shown in FIG. 2C, the first nitride semiconductor layer 7 or the third nitride semiconductor layer 11 is formed so that the concentration of Al and the concentration of Ga are higher than the concentration of the first nitride semiconductor layer 7 or the third nitride And may include both a linearly varying section and a nonlinearly varying section depending on the thickness or growth time of the semiconductor layer 11, but the present invention is not limited thereto. For example, the concentration of Al and the concentration of Ga are linearly changed during the first period, which is half of the total growth time of the first nitride semiconductor layer 7, and the concentration of Al and the concentration of Ga during the second period after the first period The concentration can be varied non-linearly.

Al 농도 또는 Ga 농도가 비선형적으로 가변되는 경우, Al소스와 Ga 소스가 일정한 비율로 변화하도록 제어가 가능하여 구현이 용이할 수 있다.When the Al concentration or the Ga concentration varies nonlinearly, it is possible to control the Al source and the Ga source to change at a constant rate, and the implementation can be facilitated.

Al 농도 또는 Ga 농도가 선형적으로 가변되는 경우, 위와 비교하여 응력 제어 효과는 더 뛰어나다.When the Al concentration or the Ga concentration is linearly variable, the stress control effect is superior to the above.

도 2d에 도시한 바와 같이, 상기 제1 질화물 반도체층(7)의 Al의 농도가 0%로부터 제1 농도까지만 증가되고, 상기 제2 질화물 반도체층(9)의 Al의 농도는 제2 농도로부터 0%로 감소될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 및 제2 일정 농도는 동일하거나 상이할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 및 제2 일정 농도는 50%일 수 있지만, 이에 대해서는 한정하지 않는다.The concentration of Al in the first nitride semiconductor layer 7 is increased only from 0% to the first concentration, and the concentration of Al in the second nitride semiconductor layer 9 is increased from the second concentration 0%, but it is not limited thereto. The first and second predetermined concentrations may be the same or different, but the present invention is not limited thereto. The first and second constant concentrations may be 50%, but are not limited thereto.

실시예에 따르면, 상기 응력 제어층(13)의 제2 질화물 반도체층(9)은 도전형 반도체층(17)의 수축형 응력을 줄여주기 위해 n형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 응력 제어층(13)은 p형 도펀트를 포함할 수도 있다.According to the embodiment, the second nitride semiconductor layer 9 of the stress control layer 13 may include an n-type dopant to reduce the shrinking stress of the conductive semiconductor layer 17, Do not. That is, the stress control layer 13 may include a p-type dopant.

상기 n형 도펀트로는 Si, Ge, Sn 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트로는 Mg, Zn, Ca, Sr, Ba 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.As the n-type dopant, Si, Ge, Sn, or the like may be used, but the present invention is not limited thereto. As the p-type dopant, Mg, Zn, Ca, Sr, and Ba may be used, but the present invention is not limited thereto.

이러한 도펀트는 상기 도전형 반도체층(17)에 인장형 응력이 증가되도록 하여 주어, 상기 버퍼층(3), 상기 제1 및 제2 비 도전형 반도체층(5, 15) 및 상기 응력 제어층(13)의 제1 및 제3 질화물 반도체층(7, 11)에 의해 증가되는 수축형 응력을 완화시켜 주는 역할을 할 수 있다.The dopant increases the tensile stress on the conductive semiconductor layer 17 and increases the stress of the buffer layer 3, the first and second non-conductive semiconductor layers 5 and 15, and the stress control layer 13 ) Of the first and third nitride semiconductor layers 7 and 11 of the first nitride semiconductor layer 7 and the second nitride semiconductor layer 7 of the second nitride semiconductor layer 7.

상기 도펀트의 농도는 0.5E18/cm3 내지 5E19/cm3일 수 있지만, 이에 대해서는 한정하지 않는다. 0.5E18/cm3는 도전형 반도체층(17)에 걸리는 수축형 응력을 완화시켜 주기 위한 최소값일 수 있고, 5E19/cm3는 제2 질화물 반도체층(9)에 도핑될 수 있는 최대 농도일 수 있다.The concentration of the dopant can be a 0.5E18 / cm 3 to 5E19 / cm 3, not limited for this. 0.5E18 / cm 3 is shaped to ease the contraction stress applied to the conductive semiconductor layer 17 may be a minimum value for cycle, 5E19 / cm 3 will be the maximum concentration that can be doped to the second layer (9) have.

따라서, 상기 도전형 반도체층(17)에 걸리는 수축형 응력을 고려하여 상기 도펀트의 농도가 조절될 수 있다.Therefore, the concentration of the dopant can be controlled in consideration of the shrinking stress applied to the conductive type semiconductor layer 17.

다시 말해, 실시예에 따른 응력 제어층(13), 구체적으로 제2 질화물 반도체층(9)은 상기 도전형 반도체층(17)에 발생된 과도한 수축형 응력에 의해 상기 도전형 반도체층(17)에 발생될 수 있는 크랙을 방지하기 위해 인장형 응력을 발생시킬 뿐만 아니라 도펀트의 농도를 조절하여 인장형 응력의 세기를 조절하여 줄 수 있다.In other words, the stress control layer 13 according to the embodiment, specifically the second nitride semiconductor layer 9, is formed on the conductive type semiconductor layer 17 by the excessive shrinkage stress generated in the conductive type semiconductor layer 17, The tensile stress can be controlled by controlling the concentration of the dopant as well as the tensile stress.

도 5는 실시예에 따른 반도체 기판의 응력 상태를 도시한 그래프이다.5 is a graph showing a stress state of the semiconductor substrate according to the embodiment.

비교예는 응력 제어층(13)의 제2 질화물 반도체층(9)이 Si 도펀트를 포함하지 않은 경우를 나타낸다.The comparative example shows a case where the second nitride semiconductor layer 9 of the stress control layer 13 does not contain a Si dopant.

실시예1은 상기 응력 제어층(13)의 제2 질화물 반도체층(9)이 0.005μmol의 Si으로 도핑되어 성장된 것을 나타낸다.Example 1 shows that the second nitride semiconductor layer 9 of the stress control layer 13 was grown by doping with 0.005 占 퐉 ol of Si.

실시예 2는 상기 응력 제어층(13)의 제2 질화물 반도체층(9)이 0.01μmol의 Si으로 도핑되어 성장된 것을 나타낸다.Example 2 shows that the second nitride semiconductor layer 9 of the stress control layer 13 is grown by doping with 0.01 mu mol of Si.

실시예 3은 상기 응력 제어층(13)의 제2 질화물 반도체층(9)이 0.1μmol의 Si으로 도핑되어 성장된 것을 나타낸다.Example 3 shows that the second nitride semiconductor layer 9 of the stress control layer 13 was grown by doping with 0.1 mu mol of Si.

도 5에 도시한 바와 같이, 비교예 1의 경우 도전형 반도체층(17)에 수축형 응력이 가장 크게 걸리므로, 후공정에 의한 냉각 공정(cool down process)시 도전형 반도체층(17)에 크랙이 발생되거나 성장 기판(1)이 깨질 가능성이 있다.As shown in FIG. 5, in the case of Comparative Example 1, since the shrinking stress is the greatest in the conductive type semiconductor layer 17, the conductivity type semiconductor layer 17 is formed in the cooling down process There is a possibility that cracks are generated or the growth substrate 1 is broken.

실시예 1 내지 실시예 3에서 보여진 바와 같이, 상기 응력 제어층(13)의 제2 질화물 반도체층(9)의 Si의 농도가 증가될수록 도전형 반도체층(17)에 걸리는 수축형 응력이 감소하게 될 수 있다. As shown in Examples 1 to 3, as the concentration of Si in the second nitride semiconductor layer 9 of the stress control layer 13 is increased, the shrinkable stress applied to the conductive semiconductor layer 17 is decreased .

실시예 1과 실시예 2는 여전히 도전형 반도체층(17)에 수축형 응력이 크게 걸리게 되어 냉각 공정시 도전형 반도체층(17)에 크랙이 발생될 가능성이 있다.The first embodiment and the second embodiment still have a large shrinking stress in the conductive type semiconductor layer 17, and there is a possibility that a crack is generated in the conductive type semiconductor layer 17 during the cooling step.

하지만, 실시예 3는 도전형 반도체층(17)에 수축형 응력이 작게 걸리게 되어 냉각 공정시 도전형 반도체층(17)에 크랙도 없고 성장 기판(1)도 깨지지 않으며 또한 성장 기판(1)의 휨도 거의 없는 평면 상태(curvature=0)를 유지하여 줄 수 있다. However, in the third embodiment, the shrinkable stress is small in the conductive type semiconductor layer 17, so that the conductive type semiconductor layer 17 is free from cracks during the cooling step, the growth substrate 1 is not broken, (Curvature = 0) with almost no warpage can be maintained.

따라서, 상기 응력 제어층(13)의 제2 질화물 반도체층(9)은 적어도 0.1μmol 이상의 Si으로 도핑될 수 있지만, 이에 대해서는 한정하지 않는다. Therefore, the second nitride semiconductor layer 9 of the stress control layer 13 may be doped with Si of at least 0.1 mu mol or more, but the present invention is not limited thereto.

상기 제1 및 제3 질화물 반도체층(7, 11)은 어떠한 도펀트도 포함되지 않을 수 있지만, 이에 대해서는 한정하지 않는다. The first and third nitride semiconductor layers 7 and 11 may not include any dopant, but the present invention is not limited thereto.

상기 제1 내지 제3 질화물 반도체층(7, 9, 11) 각각의 두께는 동일하거나 상이할 수 있지만, 이에 대해서는 한정하지 않는다.The thicknesses of the first to third nitride semiconductor layers 7, 9, and 11 may be the same or different, but the present invention is not limited thereto.

상기 제1 및 제3 질화물 반도체층(7, 11)은 서로 동일한 두께를 가질 수 있지만, 이에 대해서는 한정하지 않는다.The first and third nitride semiconductor layers 7 and 11 may have the same thickness but are not limited thereto.

상기 제1 및 제3 질화물 반도체층(7, 11)의 두께는 상기 제2 질화물 반도체층(9)의 두께보다 두껍거나 얇을 수 있지만, 이에 대해서는 한정하지 않는다. The thickness of the first and third nitride semiconductor layers 7 and 11 may be thicker or thinner than the thickness of the second nitride semiconductor layer 9, but the present invention is not limited thereto.

상기 제1 내지 제3 질화물 반도체층(7, 9, 11)의 성장 온도는 서로 간에 동일하거나 상이할 수 있다.The growth temperatures of the first to third nitride semiconductor layers 7, 9, and 11 may be the same or different from each other.

상기 제1 내지 제3 질화물 반도체층(7, 9, 11)의 성장 온도는 상기 제1 및 제2 비 도전형 반도체층(5, 15)과 유사한 성장 온도를 가질 수 있지만, 이에 대해서는 한정하지 않는다.The growth temperatures of the first to third nitride semiconductor layers 7, 9, and 11 may have growth temperatures similar to those of the first and second non-conductive semiconductor layers 5 and 15, but the growth temperature is not limited thereto .

예컨대, 상기 제1 내지 제3 질화물 반도체층(7, 9, 11) 그리고 상기 제1 및 제2 비 도전형 반도체층(5, 15)의 성장 온도는 1000℃ 내지 1200℃일 수 있지만, 이에 대해서는 한정하지 않는다. For example, the growth temperatures of the first to third nitride semiconductor layers 7, 9 and 11 and the first and second non-conductive semiconductor layers 5 and 15 may be 1000 ° C. to 1200 ° C., Not limited.

예컨대, 상기 제1 및 제3 질화물 반도체층(7, 11)의 성장 온도는 상기 제2 질화물 반도체층(9)의 성장 온도보다 높을 수 있지만, 이에 대해서는 한정하지 않는다. For example, the growth temperature of the first and third nitride semiconductor layers 7 and 11 may be higher than the growth temperature of the second nitride semiconductor layer 9, but the growth temperature is not limited thereto.

예컨대, 상기 제1 질화물 반도체층(7)의 배면은 상기 제1 비 도전형 반도체층(5)의 상면과 접하고, 상기 제1 질화물 반도체층(7)의 상면은 상기 제2 질화물 반도체층(9)의 배면과 접할 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 질화물 반도체층(7)은 상기 제1 비 도전형 반도체층(5)과 상기 제2 질화물 반도체층(9) 사이의 격자 상수 값을 가질 수 있지만, 이에 대해서는 한정하지 않는다. For example, the back surface of the first nitride semiconductor layer 7 is in contact with the upper surface of the first non-conductive semiconductor layer 5, and the upper surface of the first nitride semiconductor layer 7 is in contact with the second nitride semiconductor layer 9 , But the present invention is not limited to this. The first nitride semiconductor layer 7 may have a lattice constant value between the first non-conductive semiconductor layer 5 and the second nitride semiconductor layer 9, but the present invention is not limited thereto.

예컨대, 상기 제3 질화물 반도체층(11)의 배면은 상기 제2 질화물 반도체층(9)의 상면과 접하고, 상기 제3 질화물 반도체층(11)의 상면은 상기 제2 비 도전형 반도체층(15)의 배면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.For example, the back surface of the third nitride semiconductor layer 11 is in contact with the upper surface of the second nitride semiconductor layer 9, and the upper surface of the third nitride semiconductor layer 11 is in contact with the second non- , But the present invention is not limited to this.

상기 제3 질화물 반도체층(11)은 상기 제2 질화물 반도체층(9)과 상기 제2 비 도전형 반도체층(15) 사이의 격자 상수 값을 가질 수 있지만, 이에 대해서는 한정하지 않는다. The third nitride semiconductor layer 11 may have a lattice constant value between the second nitride semiconductor layer 9 and the second non-conductive semiconductor layer 15, but the present invention is not limited thereto.

도 3은제2 실시예에 따른 반도체 기판의 응력 제어층을 도시한 단면도이다.3 is a cross-sectional view showing a stress control layer of the semiconductor substrate according to the second embodiment.

제2 실시예는 응력 제어층(13A)에서 다수의 제1 질화물 반도체층과 다수의 제2 질화물 반도체층이 서로 교대로 형성되는 것을 제외하고 제1 실시예에와 동일하다.The second embodiment is the same as the first embodiment except that a plurality of first nitride semiconductor layers and a plurality of second nitride semiconductor layers are alternately formed in the stress control layer 13A.

도 3을 참조하면, 상기 응력 제어층(13A)은 다수의 제1 질화물 반도체층(7_1, 7_2, ..., 7_(n-1), 7_n)과 상기 제1 질화물 반도체층(7_1, 7_2, ..., 7_(n-1), 7_n) 사이에 형성되는 다수의 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)을 포함할 수 있다. Referring to FIG. 3, the stress control layer 13A includes a plurality of first nitride semiconductor layers 7_1, 7_2, ..., 7_ (n-1), 7_n and a plurality of first nitride semiconductor layers 7_1, 9_2, ..., 9_ (n-1), 9_n formed between the first nitride semiconductor layers 9_1, 9_2, ..., 7_ (n-1), 7_n.

즉, 상기 제1 비 도전형 반도체층(5)와 상기 제2 비 도전형 반도체층(15) 사이에 제1 질화물 반도체층(7_1, 7_2, ..., 7_(n-1), 7_n)과 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)이 교대로 형성될 수 있다. In other words, the first nitride semiconductor layers 7_1, 7_2, ..., 7_ (n-1), 7_n are formed between the first non-conductive semiconductor layer 5 and the second non- And the second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), and 9_n may be alternately formed.

상기 응력 제어층(13A)에서 최하층은 제1 질화물 반도체층(7_1)이고 최상층은 제2 질화물 반도체층(9_n)일 수 있지만, 이에 대해서는 한정하지 않는다.The lowest layer in the stress control layer 13A may be the first nitride semiconductor layer 7_1 and the uppermost layer may be the second nitride semiconductor layer 9_n, but the present invention is not limited thereto.

상기 최하층의 제1 질화물 반도체층(7_1)은 상기 제1 비 도전형 반도체층과 접하고, 상기 최상층의 제2 질화물 반도체층(9_n)은 상기 제2 비 도전형 반도체층에 접할 수 있지만, 이에 대해서는 한정하지 않는다.The first nitride semiconductor layer 7_1 of the lowermost layer is in contact with the first non-conductive semiconductor layer and the second nitride semiconductor layer 9_n of the uppermost layer is in contact with the second non-conductive semiconductor layer. Not limited.

상기 제1 질화물 반도체층(7_1, 7_2, ..., 7_(n-1), 7_n)은 Al(1-x)GaxN(0≤x≤1)을 포함하고, 상기 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)은 AlN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first nitride semiconductor layers 7_1 to 7_n include Al (1-x) GaxN (0? X? 1), and the second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), 9_n) may include AlN, but the present invention is not limited thereto.

상기 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)은 도전형 반도체층(17)의 수축형 응력을 줄여주기 위해 n형 도펀트 또는 p형 도펀트를 포함할 수 있다.The second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), and 9_n include an n-type dopant or a p-type dopant to reduce the shrinking stress of the conductive type semiconductor layer 17 .

상기 도펀트의 농도는 0.5E18/cm3 내지 5E19/cm3일 수 있지만, 이에 대해서는 한정하지 않는다.The concentration of the dopant can be a 0.5E18 / cm 3 to 5E19 / cm 3, not limited for this.

상기 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)의 도펀트의 농도는 상기 성장 기판(1) 측으로부터 상기 도전형 반도체층(17) 측으로 갈수록 선형적으로 또는 비선형적으로 커질 수 있지만, 이에 대해서는 한정하지 않는다. 이와 같이, 상기 성장 기판(1) 측으로부터 상기 도전형 반도체층(17) 측으로 갈수록 상기 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)의 도펀트의 농도가 커지게 됨에 따라, 상기 도전형 반도체층(17)의 수축형 응력을 부드럽게 완화시켜 줄 수 있다. The concentration of the dopant in the second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), and 9_n is linearly increased from the growth substrate 1 side toward the conductivity type semiconductor layer 17 side Or non-linearly, but it is not limited thereto. The concentration of the dopant of the second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), and 9_n increases from the growth substrate 1 side toward the conductive semiconductor layer 17 side The shrinking stress of the conductive type semiconductor layer 17 can be smoothly relaxed.

도 4는 제3 실시예에 따른 반도체 기판의 응력 제어층을 도시한 단면도이다.4 is a cross-sectional view showing a stress control layer of the semiconductor substrate according to the third embodiment.

제3 실시예는 최하층과 최상층 모두 제1 질화물 반도체층(7_1, 7_n)인 것을 제외하고는 제2 실시예와 동일하다.The third embodiment is the same as the second embodiment except that both the lowermost layer and the uppermost layer are the first nitride semiconductor layers 7_1 and 7_n.

도 4를 참조하면, 응력 제어층(13B)은 다수의 제1 질화물 반도체층(7_1, 7_2, ..., 7_(n-2), 7_(n-1), 7_n)과 상기 제1 질화물 반도체층(7_1, 7_2, ..., 7_(n-2), 7_(n-1), 7_n) 사이에 형성되는 다수의 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)을 포함할 수 있다. Referring to FIG. 4, the stress control layer 13B includes a plurality of first nitride semiconductor layers 7_1, 7_2, ..., 7_ (n-2), 7_ (n-1), 7_n, A plurality of second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1) formed between the semiconductor layers 7_1, 7_2, -1), 9_n).

상기 응력 제어층(13B)에서 상기 제1 비 도전형 반도체층과 접하는 최하층은 제1 질화물 반도체층(7_1)이고 상기 제2 비 도전형 반도체층과 접하는 최상층은 제1 질화물 반도체층(7_n)일 수 있다.The lowest layer in contact with the first non-conductive semiconductor layer in the stress control layer 13B is the first nitride semiconductor layer 7_1 and the uppermost layer in contact with the second non-conductive semiconductor layer is the first nitride semiconductor layer 7_n .

상기 제1 질화물 반도체층(7_1, 7_2, ..., 7_(n-2), 7_(n-1), 7_n)은 Al(1-x)GaxN(0≤x≤1)을 포함하고, 상기 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)은 AlN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. The first nitride semiconductor layers 7_1, 7_2, ... 7_ (n-2), 7_ (n-1), 7_n include Al (1-x) GaxN (0? X? 1) The second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), and 9_n may include AlN, but the present invention is not limited thereto.

상기 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)은 도전형 반도체층(17)의 수축형 응력을 줄여주기 위해 n형 도펀트 또는 p형 도펀트를 포함할 수 있다.The second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), and 9_n include an n-type dopant or a p-type dopant to reduce the shrinking stress of the conductive type semiconductor layer 17 .

상기 제2 질화물 반도체층(9_1, 9_2, ..., 9_(n-1), 9_n)의 도펀트의 농도는 상기 성장 기판(1) 측으로부터 상기 도전형 반도체층(17) 측으로 갈수록 선형적으로 또는 비선형적으로 커질 수 있지만, 이에 대해서는 한정하지 않는다.The concentration of the dopant in the second nitride semiconductor layers 9_1, 9_2, ..., 9_ (n-1), and 9_n is linearly increased from the growth substrate 1 side toward the conductivity type semiconductor layer 17 side Or non-linearly, but it is not limited thereto.

도시되지 않았지만, 제3 실시예와 달리, 최하층과 최상층 모두가 제2 질화물 반도체층(9_1, 9_n)일 수도 있지만, 이에 대해서는 한정하지 않는다.Although not shown, unlike the third embodiment, both the lowermost layer and the uppermost layer may be the second nitride semiconductor layers 9_1 and 9_n, but the present invention is not limited thereto.

도시되지 않았지만, 제3 실시예와 달리, 최하층은 제2 질화물 반도체층(9_1)이고 최상층은 제1 질화물 반도체층(7_n)일 수도 있지만, 이에 대해서는 한정하지 않는다.Although not shown, unlike the third embodiment, the lowermost layer may be the second nitride semiconductor layer 9_1 and the uppermost layer may be the first nitride semiconductor layer 7_n, but the present invention is not limited thereto.

1: 성장 기판
3: 버퍼층
5, 15: 비 도전형 반도체층
7, 9, 11: 질화물 반도체층
13: 응력 제어층
17: 도전형 반도체층1: growth substrate
3: buffer layer
5, 15: Non-conductive semiconductor layer
7, 9, 11: a nitride semiconductor layer
13: Stress control layer
17: Conductive type semiconductor layer

Claims (22)

성장 기판;
상기 성장 기판 상에 배치되고, 도펀트를 포함하지 않는 제1 및 제2 비 도전형 반도체층;
상기 제2 비 도전형 반도체층 상에 배치된 도전형 반도체층; 및
상기 제1 및 제2 비 도전형 반도체층 사이에 배치되는 응력 제어층을 포함하고,
상기 응력 제어층은 제1 질화물 반도체층, 제2 질화물 반도체층 및 제3 질화물 반도체층을 포함하고,
상기 제1 및 제3 질화물 반도체층은 Al(1-x)GaxN(0<x<1)을 포함하고,
상기 제2 질화물 반도체층은 AlN을 포함하고,
상기 제1 질화물 반도체층의 Ga의 농도는 상기 성장 기판에서 상기 도전형 반도체층을 향하는 제1 방향에 따라 100%로부터 0%으로 감소하고,
상기 제3 질화물 반도체층의 Ga의 농도는 상기 제1 방향을 따라 0%로부터 100%로 증가되며,
상기 제2 질화물 반도체층은 도펀트를 포함하는 반도체 기판.Growth substrate;
First and second non-conductive semiconductor layers disposed on the growth substrate and containing no dopant;
A conductive semiconductor layer disposed on the second non-conductive semiconductor layer; And
And a stress control layer disposed between the first and second non-conductive semiconductor layers,
Wherein the stress control layer includes a first nitride semiconductor layer, a second nitride semiconductor layer, and a third nitride semiconductor layer,
Wherein the first and third nitride semiconductor layers include Al (1-x) GaxN (0 < x < 1)
Wherein the second nitride semiconductor layer comprises AlN,
The concentration of Ga in the first nitride semiconductor layer decreases from 100% to 0% in the first direction from the growth substrate toward the conductive semiconductor layer,
The concentration of Ga in the third nitride semiconductor layer is increased from 0% to 100% along the first direction,
And the second nitride semiconductor layer includes a dopant. 제1항에 있어서,
상기 성장 기판과 상기 비 도전형 반도체층 사이에 배치되는 버퍼층을 더 포함하는 반도체 기판.The method according to claim 1,
And a buffer layer disposed between the growth substrate and the non-conductive semiconductor layer. 제1항에 있어서,
상기 제1 질화물 반도체층은 상기 제1 비 도전형 반도체층에 접하고,
상기 제3 질화물 반도체층은 상기 제2 비 도전형 반도체층에 접하는 반도체 기판.The method according to claim 1,
The first nitride semiconductor layer is in contact with the first non-conductive semiconductor layer,
And the third nitride semiconductor layer is in contact with the second non-conductive semiconductor layer. 제1항에 있어서,
x는 0.05 내지 0.95인 반도체 기판.The method according to claim 1,
and x is 0.05 to 0.95. 제1항에 있어서,
상기 도펀트의 농도는 0.5E18/cm3 내지 5E19/cm3인 반도체 기판.The method according to claim 1,
The concentration of the dopant is 0.5E18 / cm 3 to 5E19 / cm 3 in the semiconductor substrate. 제1항에 있어서,
상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 선형적으로 가변되는 반도체 기판.The method according to claim 1,
Wherein the concentration of Al in the at least one nitride semiconductor layer of the first and third nitride semiconductor layers varies linearly. 제1항에 있어서,
상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 비 선형적으로 가변되는 반도체 기판.The method according to claim 1,
Wherein the concentration of Al in the at least one nitride semiconductor layer of the first and third nitride semiconductor layers varies non-linearly. 제1항에 있어서,
상기 제1 및 제3 질화물 반도체층 중 적어도 하나의 질화물 반도체층에서 Al의 농도는 제1 구간에서 선형적으로 가변되고 제2 구간에서 비선형적으로 가변되는 반도체 기판.The method according to claim 1,
Wherein the concentration of Al in the at least one nitride semiconductor layer of the first and third nitride semiconductor layers linearly varies in the first section and non-linearly varies in the second section. 제1항에 있어서,
상기 제2 질화물 반도체층의 도펀트의 농도는 상기 성장 기판 측으로부터 상기 도전형 반도체층으로 갈수록 커지는 반도체 기판.The method according to claim 1,
Wherein the concentration of the dopant in the second nitride semiconductor layer increases from the growth substrate side toward the conductivity type semiconductor layer. 제1항에 있어서,
상기 도펀트는 n형 도펀트 및 p형 도펀트 중 하나인 반도체 기판.The method according to claim 1,
Wherein the dopant is one of an n-type dopant and a p-type dopant. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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