KR101401228B1 - Semiconductor substrate - Google Patents

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Abstract

A semiconductor substrate includes one or more nitride semiconductor layers which are arranged on a substrate, a conductive semiconductor layer which is arranged on the nitride semiconductor layers, and one or more control layers which are arranged between the nitride semiconductor layers and the conductive semiconductor layers. The control layer includes an AIN layer and an AlGaN layer which is arranged on or/and beneath the AlN layer. The Al concentration of the AlN layer is higher than that of the AlGaN layer. The Al concentration of the AlGaN layer is changeable.

Description

반도체 기판{Semiconductor substrate}[0001]

실시예는 반도체 기판에 관한 것이다.An embodiment relates to a semiconductor substrate.

화합물 반도체 재질을 이용한 다양한 전자 소자가 개발되고 있다.Various electronic devices using compound semiconductor materials have been developed.

전자 소자로는 태양 전지, 광 검출기 또는 발광 소자가 사용될 수 있다. As the electronic device, a solar cell, a photodetector, or a light emitting device can be used.

이러한 전자 소자는 성장 기판과 그 위에 형성되는 화합물 반도체층 간의 격자 상수, 열 팽창 계수 또는 응력(strain) 차이로 인해 다양한 결함이 발생될 수 있다.Such an electronic device may have various defects due to a lattice constant, a thermal expansion coefficient or a strain difference between a growth substrate and a compound semiconductor layer formed thereon.

성장 기판과 화합물 반도체층 간의 격자 상수 차이로 인해, 화합물 반도체층에 전위(dislocation)와 같은 결함이 발생되어 궁극적으로 화합물 반도체층의 결정성이 좋지 않게 되어 전자 소자의 전기적 특성이나 광학적 특성이 저하된다.Due to the difference in lattice constant between the growth substrate and the compound semiconductor layer, defects such as dislocation are generated in the compound semiconductor layer, which ultimately leads to poor crystallinity of the compound semiconductor layer, which degrades the electrical characteristics and optical characteristics of the electronic device .

아울러, 성장 기판과 화합물 반도체층 간의 격자 상수 차이 및 열 팽창 계수 차이는 응력을 야기한다. 즉, 화합물 반도체들의 성장시의 수축형 응력(compressive strain)과 성장 후 상온으로의 냉각시의 인장형 응력(tensile strain)의 균형이 맞지 않게 되어 결국 화합물 반도체층에 크랙(cracks)이 발생되거나 성장 기판이 깨진다.In addition, differences in lattice constant and thermal expansion coefficient between the growth substrate and the compound semiconductor layer cause stress. That is, the balance between the compressive strain at the time of growth of compound semiconductors and the tensile strain at the time of cooling to room temperature after the growth becomes inadequate, resulting in cracks in the compound semiconductor layer, The substrate breaks.

이와 같이, 화합물 반도체층에 크랙이 발생되기 때문에, 태양 전지, 광 검출기 또는 발광 소자로서의 실질적인 기능을 하는 도전형 반도체층의 두께가 두껍게 성장되는데 한계가 있다. As described above, since the cracks are generated in the compound semiconductor layer, there is a limit in that the thickness of the conductive type semiconductor layer that has a substantial function as a solar cell, a photodetector, or a light emitting element is increased.

이를 해결하기 위해 성장 기판과 화합물 반도체층 사이에 800℃~900℃의 저온으로 성장되고 단층으로 이루어진 저온 AlN층이 구비된다. 하지만, 저온 AlN층을 구비하더라도 여전히 화합물 반도체층의 결정성이나 응력이 만족할 만큼 제어되지 않고 있다. To solve this problem, a low-temperature AlN layer formed of a single layer and grown at a low temperature of 800 ° C to 900 ° C is provided between the growth substrate and the compound semiconductor layer. However, even if the low-temperature AlN layer is provided, the crystallinity and the stress of the compound semiconductor layer are still not controlled satisfactorily.

실시예는 결정성을 향상시킬 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of improving crystallinity.

실시예는 응력을 제어하여 크랙과 같은 결함을 방지할 수 있는 반도체 기판을 제공한다.The embodiment provides a semiconductor substrate capable of controlling stress and preventing defects such as cracks.

실시예는 제어층을 이용하여 응력 및 결정성 제어를 통하여 도전성 반도체층 또는 비도전현 반도체층의 두께를 증가시킬 수 있는 기판을 제공한다.The embodiment provides a substrate capable of increasing the thickness of the conductive semiconductor layer or the non-conductive semiconductor layer through stress and crystallinity control using a control layer.

실시예에 따르면, 반도체 기판은, 성장 기판; 상기 성장 기판 상에 배치된 하나 또는 둘 이상의 질화물 반도체층; 상기 질화물 반도체층 상에 배치된 도전형 반도체층; 및 상기 질화물 반도체층과 상기 도전형 반도체층 사이에 배치된 하나 또는 둘 이상의 제어층을 포함한다. 상기 제어층은, AlN층; 및 상기 AlN층의 위 및 아래 중 적어도 하나 이상에 배치된 AlGaN층을 포함한다. 상기 AlN층에서의 Al의 농도는 상기 AlGaN층에서의 Al의 농도보다 크다. 상기 AlN층에서의 Al의 농도는 가변된다.According to an embodiment, a semiconductor substrate includes a growth substrate; One or more nitride semiconductor layers disposed on the growth substrate; A conductive semiconductor layer disposed on the nitride semiconductor layer; And one or more control layers disposed between the nitride semiconductor layer and the conductive semiconductor layer. The control layer includes an AlN layer; And an AlGaN layer disposed on at least one of above and below the AlN layer. The concentration of Al in the AlN layer is larger than the concentration of Al in the AlGaN layer. The concentration of Al in the AlN layer varies.

실시예에 따르면, 반도체 기판은, 성장 기판; 상기 성장 기판 상에 배치된 하나 또는 둘 이상의 질화물 반도체층; 상기 질화물 반도체층 상에 배치된 도전형 반도체층; 및 상기 질화물 반도체층과 상기 도전형 반도체층 사이에 배치된 하나 또는 둘 이상의 제어층을 포함한다. 상기 제어층은, 다수의 AlN층; 및 상기 다수의 AlN층과 교대로 배치되는 다수의 AlGaN층을 포함한다. 상기 AlN층에서의 Al의 농도는 상기 AlGaN층에서의 Al의 농도보다 크다. 상기 AlN층에서의 Al의 농도는 가변된다.According to an embodiment, a semiconductor substrate includes a growth substrate; One or more nitride semiconductor layers disposed on the growth substrate; A conductive semiconductor layer disposed on the nitride semiconductor layer; And one or more control layers disposed between the nitride semiconductor layer and the conductive semiconductor layer. The control layer comprising: a plurality of AlN layers; And a plurality of AlGaN layers alternating with the plurality of AlN layers. The concentration of Al in the AlN layer is larger than the concentration of Al in the AlGaN layer. The concentration of Al in the AlN layer varies.

실시예는 성장 기판과 도전형 반도체층 사이에 하나 또는 둘 이상의 제어층이 구비됨으로써, 이러한 제어층에 의해 그 위에 성장되는 도전형 반도체층의 결정성이 향상되어 궁극적으로 전위의 발생이 억제될 수 있다.In the embodiment, one or two or more control layers are provided between the growth substrate and the conductive type semiconductor layer, so that the crystallinity of the conductive type semiconductor layer grown thereon is improved by such a control layer, have.

실시예는 하나 또는 둘 이상의 제어층에 의해 수축형 응력이 더욱 더 증가되어 이러한 수축형 응력이 나중에 상온으로의 냉각시 발생되는 인장형 응력과 상쇄되어 평형 상태의 성장 기판이 유지되므로 도전형 반도체층에 크랙이 발생되지 않게 하고 성장 기판이 깨지지 않게 할 수 있다.In the embodiment, the shrinking stress is further increased by one or two or more control layers, and the shrinking stress is canceled with the tensile stress generated at the time of cooling to room temperature later, so that the growth substrate in the equilibrium state is held, So that cracks are not generated in the growth substrate and the growth substrate is not broken.

실시예는 하나 또는 둘 이상의 제어층에 의해 수축형 응력이 더욱 더 증가되므로, 제어층 위에 성장되는 도전형 반도체층이 크랙 없이 최대한 두꺼운 두께로 성장될 수 있다. In the embodiment, since the shrinkable stress is further increased by one or two or more control layers, the conductivity type semiconductor layer grown on the control layer can be grown to the maximum thickness without cracks.

실시예는 저온 AlN층 대비, 적은 수의 제어층으로 도전형 반도체층이 최대한 두꺼운 두께로 성장될 수 있다.The embodiment can grow the conductive semiconductor layer to a thickness as thick as possible with a small number of control layers as compared with the low temperature AlN layer.

도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2는 제1 실시예에 따른 제어층을 도시한 단면도이다.
도 3은 제2 실시예에 따른 제어층을 도시한 단면도이다.
도 4는 제3 실시예에 따른 제어층을 도시한 단면도이다.
도 5는 제4 실시예에 따른 제어층을 도시한 단면도이다.
도 6은 제5 실시예에 따른 제어층을 도시한 단면도이다.
도 7은 제6 실시예에 따른 제어층을 도시한 단면도이다.
도 8은 제7 실시예에 따른 제어층을 도시한 단면도이다.
도 9는 제8 실시예에 따른 제어층을 도시한 단면도이다.
도 10은 실시예에 따른 반도체 기판에서 Al, AlN 및 AlGaN의 농도 분포를 도시한 그래프이다.
도 11은 비교예 및 실시예의 결정성을 도시한 그래프이다.
도 12는 비교예 및 실시예의 응력 상태를 도시한 그래프이다.
도 13a 및 도 13b는 비교예 및 실시예의 크랙 발생 여부를 도시한 도면이다.1 is a cross-sectional view showing a semiconductor substrate according to an embodiment.
2 is a cross-sectional view showing a control layer according to the first embodiment.
3 is a cross-sectional view showing a control layer according to the second embodiment.
4 is a cross-sectional view showing a control layer according to the third embodiment.
5 is a cross-sectional view showing a control layer according to the fourth embodiment.
6 is a cross-sectional view showing a control layer according to the fifth embodiment.
7 is a cross-sectional view showing a control layer according to the sixth embodiment.
8 is a cross-sectional view showing a control layer according to the seventh embodiment.
9 is a cross-sectional view showing a control layer according to an eighth embodiment.
10 is a graph showing concentration distributions of Al, AlN and AlGaN in the semiconductor substrate according to the embodiment.
11 is a graph showing the crystallinity of Comparative Examples and Examples.
12 is a graph showing the stress states of Comparative Examples and Examples.
13A and 13B are diagrams showing the occurrence of cracks in Comparative Examples and Examples.

발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In describing an embodiment according to the invention, in the case of being described as being formed "above" or "below" each element, the upper (upper) or lower (lower) Directly contacted or formed such that one or more other components are disposed between the two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.

도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.1 is a cross-sectional view showing a semiconductor substrate according to an embodiment.

도 1을 참조하면, 실시예에 따른 반도체 기판은 성장 기판(1), 버퍼층(3), 하나 또는 둘 이상의 질화물 반도체층(5, 20, 40), 하나 또는 둘 이상의 제어층(10, 30, 50) 및 도전형 반도체층(60)을 포함할 수 있다. 1, a semiconductor substrate according to an embodiment includes a growth substrate 1, a buffer layer 3, one or more nitride semiconductor layers 5, 20 and 40, one or more control layers 10, 30, 50 and the conductive semiconductor layer 60. [

상기 질화물 반도체층(5, 20, 40), 상기 제어층(10, 30, 50) 및 상기 도전형 반도체층(60) 중 적어도 하나 이상은 1000℃ 내지 1200℃의 고온으로 성장될 수 있다.At least one of the nitride semiconductor layers 5, 20 and 40, the control layer 10, 30 and 50 and the conductive semiconductor layer 60 may be grown at a high temperature of 1000 ° C to 1200 ° C.

특히, 상기 제어층(10, 30, 50)은 1000℃ 내지 1200℃의 고온으로 성장될 수 있다. 바람직하게, 상기 제어층(10, 30, 50)은 1040℃로 성장될 수 있지만, 이에 대해서는 한정하지 않는다. In particular, the control layer 10, 30, 50 may be grown at a high temperature of 1000 ° C to 1200 ° C. Preferably, the control layer 10, 30, 50 can be grown at 1040 DEG C, but this is not limiting.

상기 버퍼층(3), 상기 질화물 반도체층(5, 20, 40), 상기 제어층(10, 30, 50) 및 상기 도전형 반도체층(60)은 III-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 3, the nitride semiconductor layers 5, 20 and 40, the control layers 10 and 30 and the conductive semiconductor layer 60 may be formed of a III-V compound semiconductor material , But this is not limitative.

실시예의 반도체 기판은 전자 소자, 즉 태양 전지, 광 검출기 또는 발광 소자를 제조하기 위한 베이스 기판으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.The semiconductor substrate of the embodiment can serve as a base substrate for manufacturing an electronic device, that is, a solar cell, a photodetector, or a light emitting device, but the present invention is not limited thereto.

상기 성장 기판(1)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.The growth substrate 1 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, GaP, InP and Ge.

실시예의 성장 기판(1)은 Si를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.The growth substrate 1 of the embodiment may include Si, but it is not limited thereto.

상기 성장 기판(1)과 상기 성장 기판(1) 상에 성장되는 층, 예컨대 도전형 반도체층(60) 사이에는 격자 상수로 인한 전위(dislocation) 또는 격자 상수와 열 팽창 계수로 인한 응력이 발생될 수 있다. 이러한 응력은 직간접적으로 도전형 반도체층(60)에 크랙이 발생되는데 기여할 수 있다.A stress due to a dislocation or a lattice constant due to a lattice constant and a thermal expansion coefficient is generated between the growth substrate 1 and a layer grown on the growth substrate 1, for example, the conductive semiconductor layer 60 . Such a stress can contribute to the generation of cracks in the conductive semiconductor layer 60 directly or indirectly.

이러한 결함을 완화시켜 주기 위해, 예컨대 성장 기판(1)과 도전형 반도체층(60) 사이에 버퍼층(3)이 성장될 수 있다In order to alleviate these defects, for example, the buffer layer 3 may be grown between the growth substrate 1 and the conductive semiconductor layer 60

상기 버퍼층(3)에 의해 상기 성장 기판(1)과 상기 도전형 반도체층(60) 사이의 격자 상수 차이를 완화시켜 주어 도전형 반도체층(60)에 발생되는 전위를 억제할 수 있다. The difference in lattice constant between the growth substrate 1 and the conductive semiconductor layer 60 can be alleviated by the buffer layer 3 and the potential generated in the conductive semiconductor layer 60 can be suppressed.

상기 버퍼층(3)은 AlN, AlGaN 및 GaN 중 적어도 하나 또는 이들로 구성된 다중층으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.The buffer layer 3 may be formed of at least one of AlN, AlGaN, and GaN, or a multilayer composed of these, but is not limited thereto.

예컨대, 상기 성장 기판(1) 상에 언도프트 GaN을 포함하는 질화물 반도체층(5)이 성장되는 경우, 상기 성장 기판(1)과 상기 질화물 반도체층(5) 사이의 격자 상수가 크므로, 상기 질화물 반도체층(5) 상에 성장되는 도전형 반도체층(60)에 전위가 발생될 수 있다.For example, when the nitride semiconductor layer 5 including the undoped GaN is grown on the growth substrate 1, since the lattice constant between the growth substrate 1 and the nitride semiconductor layer 5 is large, A potential can be generated in the conductive semiconductor layer 60 grown on the nitride semiconductor layer 5. [

이러한 경우, 상기 성장 기판(1)과 상기 도전형 반도체층(60) 사이의 격자 상수값을 갖는 AlGaN을 포함하는 버퍼층(3)이 상기 성장 기판(1)과 상기 도전형 반도체층(60) 사이에 형성될 수 있다. 이러한 버퍼층(3)이 상기 성장 기판(1)과 상기 도전형 반도체층(60) 사이의 격자 상수의 차이를 완화시켜 주므로, 상기 버퍼층(3) 상에 성장되는 도전형 반도체층(60)에 전위의 발생 가능성을 줄여 줄 수 있다. In this case, a buffer layer 3 including AlGaN having a lattice constant value between the growth substrate 1 and the conductive semiconductor layer 60 is formed between the growth substrate 1 and the conductive semiconductor layer 60 As shown in FIG. This buffer layer 3 relaxes the difference in lattice constant between the growth substrate 1 and the conductive semiconductor layer 60 so that the potential difference between the conductive semiconductor layer 60 grown on the buffer layer 3 Can be reduced.

이러한 버퍼층(3)과 함께 상기 버퍼층(3)과 상기 도전형 반도체층(60) 사이에 하나 또는 둘 이상의 질화물 반도체층(5, 20, 40)과 하나 또는 둘 이상의 제어층(10, 30, 50)이 성장될 수 있다.One or two or more nitride semiconductor layers 5, 20 and 40 and one or more control layers 10, 30 and 50 are formed between the buffer layer 3 and the conductive semiconductor layer 60 together with the buffer layer 3. ) Can be grown.

상기 버퍼층(3)과 상기 도전형 반도체층(60) 사이에 질화물 반도체층(5, 20, 40)과 제어층(10, 30, 50)이 교대로 형성될 수 있다.The nitride semiconductor layers 5, 20 and 40 and the control layers 10, 30 and 50 may be alternately formed between the buffer layer 3 and the conductive semiconductor layer 60.

예컨대, 상기 버퍼층(3)과 상기 도전형 반도체층(60) 사이에 제1 내지 제3 질화물 반도체층(5, 20, 40)과 제1 내지 제3 제어층(10, 30, 50)이 교대로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.For example, the first to third nitride semiconductor layers 5, 20, 40 and the first to third control layers 10, 30, 50 alternate between the buffer layer 3 and the conductive semiconductor layer 60 But it is not limited thereto.

예컨대, 상기 버퍼층(3) 상에 제1 질화물 반도체층(50)이 성장되고, 상기 제1 질화물 반도체층(5) 상에 제1 제어층(10)이 성장되고, 상기 제1 제어층(10) 상에 제2 질화물 반도체층(20)이 성장되며, 상기 제2 질화물 반도체층(20) 상에 제2 제어층(30)이 성장될 수 있다. 이어서, 상기 제2 제어층(30) 상에 제3 질화물 반도체층(40)이 성장되고, 상기 제3 질화물 반도체층(40) 상에 제3 제어층(50)이 성장되며, 상기 제3 제어층(50) 상에 상기 도전형 반도체층(60)이 성장될 수 있다.For example, a first nitride semiconductor layer 50 is grown on the buffer layer 3, a first control layer 10 is grown on the first nitride semiconductor layer 5, and the first control layer 10 The second nitride semiconductor layer 20 may be grown on the second nitride semiconductor layer 20 and the second control layer 30 may be grown on the second nitride semiconductor layer 20. Next, a third nitride semiconductor layer 40 is grown on the second control layer 30, a third control layer 50 is grown on the third nitride semiconductor layer 40, The conductive semiconductor layer 60 may be grown on the layer 50.

예컨대, 상기 제1 질화물 반도체층(5)은 상기 버퍼층(3)에 접하고, 상기 제3 제어층(50)은 상기 도전형 반도체층(60)에 접할 수 있지만, 이에 대해서는 한정하지 않는다.For example, the first nitride semiconductor layer 5 may be in contact with the buffer layer 3, and the third control layer 50 may be in contact with the conductive semiconductor layer 60, but the present invention is not limited thereto.

상기 제1 내지 제3 질화물 반도체층(5, 20, 40)은 GaN일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 내지 제3 질화물 반도체층(5, 20, 40)은 도펀트를 포함하지 않는 비도전형(non-conductive type) 반도체층이거나 도펀트를 포함하는 도전형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.The first to third nitride semiconductor layers 5, 20 and 40 may be GaN, but the present invention is not limited thereto. The first to third nitride semiconductor layers 5, 20 and 40 may be a non-conductive type semiconductor layer not containing a dopant or a conductive semiconductor layer containing a dopant, but the present invention is not limited thereto.

상기 제1 내지 제3 질화물 반도체층(5, 20, 40)은 서로 동일한 두께를 가지거나 서로 상이한 두께를 가질 수 있다.The first to third nitride semiconductor layers 5, 20 and 40 may have the same thickness or different thicknesses from each other.

상기 제1 내지 제3 제어층(10, 30, 50) 각각은 다수의 층들을 포함할 수 있다.Each of the first to third control layers 10, 30, and 50 may include a plurality of layers.

예컨대, 도 2에 도시한 바와 같이, 제1 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 제1 및 제2 AlGaN층과 상기 제1 및 제2 AlGaN층 사이에 형성된 AlN층을 포함할 수 있다. For example, as shown in FIG. 2, each of the first to third control layers 10, 30, and 50 according to the first embodiment includes first and second AlGaN layers and first and second AlGaN layers And an AlN layer formed on the AlGaN layer.

상기 제1 AlGaN층은 상기 1 내지 제3 질화물 반도체층(5, 20, 40)의 상면에 접하며, 상기 제2 AlGaN층은 상기 제2 및 제3 질화물 반도체층(20, 40) 및 상기 도전형 반도체층(60)의 배면에 접할 수 있다.The first AlGaN layer is in contact with the upper surfaces of the first to third nitride semiconductor layers 5, 20 and 40 and the second AlGaN layer is in contact with the second and third nitride semiconductor layers 20 and 40, It may be in contact with the back surface of the semiconductor layer 60.

상기 AlN층은 배면은 상기 제1 AlGaN층의 상면과 접하고, 상기 AlN층의 상면은 상기 제2 AlGaN층의 배면에 접할 수 있다.The AlN layer may have a backside contacting the upper surface of the first AlGaN layer and an upper surface of the AlN layer contacting the backside of the second AlGaN layer.

예컨대, 도 3에 도시한 바와 같이, 제2 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 AlN층과 제2 AlGaN층을 포함할 수 있다. For example, as shown in FIG. 3, each of the first to third control layers 10, 30, and 50 according to the second embodiment may include an AlN layer and a second AlGaN layer.

제2 실시예는 제1 실시예에서 제1 AlGaN층을 제거한 것이다. 즉, 제2 실시예에서, 상기 AlN층은 상기 제1 내지 제3 질화물 반도체층(5, 20, 40)의 상면에 직접 접할 수 있다.The second embodiment is obtained by removing the first AlGaN layer in the first embodiment. That is, in the second embodiment, the AlN layer may directly contact the upper surfaces of the first, second, and third nitride semiconductor layers 5, 20, and 40.

예컨대, 도 4에 도시한 바와 같이, 제3 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 제1 AlGaN층과 AlN층을 포함할 수 있다.For example, as shown in FIG. 4, each of the first to third control layers 10, 30, and 50 according to the third embodiment may include a first AlGaN layer and an AlN layer.

제3 실시예는 제1 실시예에서 제2 AlGaN층을 제거한 것이다. 즉, 제3 실시예에서, 상기 AlN층은 상기 제2 및 제3 질화물 반도체층(20, 40) 및 상기 도전형 반도체층(60)의 배면에 직접 접할 수 있다.The third embodiment is obtained by removing the second AlGaN layer in the first embodiment. That is, in the third embodiment, the AlN layer can directly contact the back surfaces of the second and third nitride semiconductor layers 20 and 40 and the conductive semiconductor layer 60.

예컨대, 도 5에 도시한 바와 같이, 제4 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 제1 및 제2 AlGaN층(32a, 35a), 상기 제1 및 제2 AlGaN층(32a, 35a) 사이에 형성된 제1 AlN층(34a), 제3 및 제4 AlGaN층(32b, 36b), 상기 제3 및 제4 AlGaN층(32b, 36b) 사이에 형성된 제2 AlN층(34b)을 포함할 수 있다. For example, as shown in FIG. 5, each of the first to third control layers 10, 30, and 50 according to the fourth embodiment includes first and second AlGaN layers 32a and 35a, The first AlN layer 34a, the third AlGaN layer 32b and the AlGaN layer 32b formed between the second AlGaN layers 32a and 35a and the third AlGaN layers 32b and 36b 2 AlN layer 34b.

상기 제1 AlGaN층(32a), 상기 제1 AlN층(34a) 및 상기 제2 AlGaN층(36a)은 제1 제어 쌍을 구성하고, 상기 제3 AlGaN층(32b), 상기 제2 AlN층(34b) 및 상기 제4 AlGaN층(36b)은 제2 제어 쌍을 구성할 수 있다.The first AlGaN layer 32a, the first AlN layer 34a and the second AlGaN layer 36a constitute a first control pair and the third AlGaN layer 32b and the second AlN layer 34b and the fourth AlGaN layer 36b may constitute a second control pair.

도면에는 제1 및 제2 제어 쌍을 도시하고 있지만, 제4 실시예에 따른 제1 내지 제3 제어층(10, 30, 50) 가각은 다수의 제어 쌍을 포함할 수 있다.Although the first and second control pairs are shown in the drawing, the first to third control layers 10, 30 and 50 according to the fourth embodiment may include a plurality of control pairs.

상기 제1 AlGaN층(32a)은 상기 제1 내지 제3 질화물 반도체층(5, 20, 40)의 상면과 접하고, 상기 제4 AlGaN층(36b)은 상기 제2 및 제3 질화물 반도체층(20, 40) 및 상기 도전형 반도체층(60)의 배면과 접할 수 있다.The first AlGaN layer 32a is in contact with the upper surfaces of the first to third nitride semiconductor layers 5 and 20 and 40 and the fourth AlGaN layer 36b is in contact with the second and third nitride semiconductor layers 20 , 40 and the back surface of the conductive semiconductor layer 60.

상기 제2 및 제3 AlGaN층(36a, 32b)은 서로 직접 접할 수 있다. 상기 제2 및 제3 AlGaN층(36a, 32b)은 서로 상이한 AlGaN의 농도를 가질 수 있지만, 이에 대해서는 한정하지 않는다.The second and third AlGaN layers 36a and 32b may be in direct contact with each other. The second and third AlGaN layers 36a and 32b may have different concentrations of AlGaN, but the present invention is not limited thereto.

도 10에 도시한 바와 같이, 제3 AlGaN층(32b)에서의 AlGaN의 농도는 제2 AlGaN층(36a)에서의 AlGaN의 농도보다 클 수 있다.As shown in Fig. 10, the concentration of AlGaN in the third AlGaN layer 32b may be larger than the concentration of AlGaN in the second AlGaN layer 36a.

상기 제1 및 제2 AlGaN층(32a, 36a)은 서로 동일한 AlGaN의 농도를 갖거나 서로 상이한 AlGaN의 농도를 가질 수 있다. 예컨대, 상기 제2 AlGaN층(36a)에서의 AlGaN의 농도는 상기 제1 AlGaN층(32a)에서의 AlGaN의 농도와 같거나 클 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 AlGaN층(36a)에서의 AlGaN의 농도와 상기 제1 AlGaN층(32a)에서의 AlGaN의 농도의 비는 1 내지 1.2일 수 있지만, 이에 대해서는 한정하지 않는다.The first and second AlGaN layers 32a and 36a may have the same AlGaN concentration or different AlGaN concentrations. For example, the concentration of AlGaN in the second AlGaN layer 36a may be equal to or greater than the concentration of AlGaN in the first AlGaN layer 32a, but the present invention is not limited thereto. The ratio of the concentration of AlGaN in the second AlGaN layer 36a to the concentration of AlGaN in the first AlGaN layer 32a may be 1 to 1.2, but is not limited thereto.

상기 제3 및 제4 AlGaN층(32b, 36b)은 서로 동일한 AlGaN의 농도를 갖거나 서로 상이한 AlGaN의 농도를 가질 수 있다. 예컨대, 상기 제4 AlGaN층(36b)에서의 AlGaN의 농도는 상기 제3 AlGaN층(32b)에서의 AlGaN의 농도와 같거나 클 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제4 AlGaN층(36b)에서의 AlGaN의 농도와 상기 제3 AlGaN층(32b)에서의 AlGaN의 농도의 비는 1 내지 1.2일 수 있지만, 이에 대해서는 한정하지 않는다.The third and fourth AlGaN layers 32b and 36b may have the same AlGaN concentration or different AlGaN concentrations. For example, the concentration of AlGaN in the fourth AlGaN layer 36b may be equal to or greater than the concentration of AlGaN in the third AlGaN layer 32b, but the present invention is not limited thereto. The ratio of the concentration of AlGaN in the fourth AlGaN layer 36b to the concentration of AlGaN in the third AlGaN layer 32b may be 1 to 1.2, but the present invention is not limited thereto.

상기 제1 AlN층(34a)에서의 Al의 농도는 상기 제1 및 제2 AlGaN층(32a, 36a)에서의 Al의 농도보다 크고, 상기 제2 AlN층(34b)에서의 Al의 농도는 상기 제3 및 제4 AlGaN층(32b, 36b)에서의 Al의 농도보다 클 수 있다. The concentration of Al in the first AlN layer 34a is larger than the concentration of Al in the first and second AlGaN layers 32a and 36a and the concentration of Al in the second AlN layer 34b is larger than the concentration of Al in the second AlN layer 34b. And may be larger than the concentration of Al in the third and fourth AlGaN layers 32b and 36b.

상기 제1 내지 제4 AlGaN층(32a, 36a, 32b, 36b) 각각에서 Al의 농도는 선형적으로 또는 계단식으로 가변될 수 있지만, 이에 대해서는 한정하지 않는다. The concentration of Al in each of the first to fourth AlGaN layers 32a, 36a, 32b, and 36b can be varied linearly or stepwise, but the present invention is not limited thereto.

예컨대, 제1 AlGaN층(32a)의 배면으로부터 상면으로 갈수록 Al의 농도는 선형적으로 또는 계단식으로 증가하고, 상기 제2 AlGaN층(36a)의 배면으로부터 상면으로 갈수록 Al 농도는 선형적으로 또는 계단식으로 감소할 수 있다.For example, the concentration of Al increases linearly or stepwise from the back surface of the first AlGaN layer 32a to the top surface, and the Al concentration increases linearly or stepwise from the back surface to the top surface of the second AlGaN layer 36a . ≪ / RTI >

예컨대, 제3 AlGaN층(32b)의 배면으로부터 상면으로 갈수록 Al 농도는 선형적으로 또는 계단식으로 증가하고, 상기 제4 AlGaN층(36b)의 배면으로부터 상면으로 갈수로 Al 농도는 선형적으로 또는 계단식으로 감소할 수 있다.For example, the Al concentration increases linearly or stepwise from the back surface of the third AlGaN layer 32b to the top surface, and the Al concentration increases linearly or stepwise from the back surface of the fourth AlGaN layer 36b to the top surface, . ≪ / RTI >

상기 제1 AlN층(34a)과 제2 AlN층(34b)에서 Al 농도는 포화 상태가 유지될 수 있다. 이에 반해, AlGaN의 농도는 상기 제1 및 제2 AlGaN층(32a, 36a)보다 상기 제1 AlN층(34a)에서 더 작고, 상기 제3 및 제4 AlGaN층(32b, 36b)보다 상기 제2 AlN층(34b)에서 더 작아질 수 있다.The Al concentration in the first AlN layer 34a and the second AlN layer 34b can be kept saturated. On the contrary, the concentration of AlGaN is smaller in the first AlN layer 34a than in the first and second AlGaN layers 32a and 36a, and the concentration of AlGaN is smaller in the second AlN layer 34a than in the second and third AlGaN layers 32b and 36b. AlN layer 34b.

AlGaN의 농도를 보면, 제1 및 제2 AlGaN층(32a, 36a)은 제1 AlN층(34a)보다 크고, 제3 및 제4 AlGaN층(32b, 36b)은 제2 AlN층(34b)보다 클 수 있다.The first and second AlGaN layers 32a and 36a are larger than the first AlN layer 34a and the third and fourth AlGaN layers 32b and 36b are larger than the second AlN layer 34b It can be big.

따라서, 제1 AlGaN층(32a), 제1 AlN층(34a) 및 제2 AlGaN층(36a)으로 구성된 제1 제어 쌍에서 AlGaN의 농도는 M 형상을 가지며, 제3 AlGaN층(32b), 제2 AlN층(34b) 및 제4 AlGaN층(36b)으로 구성된 제2 제어 쌍에서 AlGaN의 농도는 M 형상을 가질 수 있다.Therefore, in the first control pair composed of the first AlGaN layer 32a, the first AlN layer 34a and the second AlGaN layer 36a, the concentration of AlGaN has an M shape, and the third AlGaN layer 32b, 2 AlN layer 34b and the fourth AlGaN layer 36b, the concentration of AlGaN may have an M shape.

제4 실시예에서, 제1 및 제2 제어 쌍 각각에 분포된 M 형상의 AlGaN 농도는 제1 실시예의 제1 AlGaN층(32), AlN층(34) 및 제2 AlGaN층(36)에도 동일하게 분포될 수 있다. In the fourth embodiment, the M-shaped AlGaN concentration distributed in each of the first and second control pairs is the same for the first AlGaN layer 32, the AlN layer 34 and the second AlGaN layer 36 of the first embodiment Lt; / RTI >

예컨대, 도 6에 도시한 바와 같이, 제5 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 제1 AlGaN층(32a), 제1 AlN층(34a), 제2 AlN층(34b) 및 제4 AlGaN층(36b)을 포함할 수 있다.For example, as shown in FIG. 6, each of the first to third control layers 10, 30, and 50 according to the fifth embodiment includes a first AlGaN layer 32a, a first AlN layer 34a, 2 AlN layer 34b and a fourth AlGaN layer 36b.

제5 실시예는 제4 실시예에서 제2 AlGaN층(36a)과 제3 AlGaN층(32b)을 제거한 것이다. 즉, 상기 제1 AlN층(34a)과 상기 제2 AlN층(34b)은 서로 접할 수 있다.The fifth embodiment is obtained by removing the second AlGaN layer 36a and the third AlGaN layer 32b in the fourth embodiment. That is, the first AlN layer 34a and the second AlN layer 34b may be in contact with each other.

상기 제1 AlGaN층(32a), 상기 제1 AlN층(34a), 상기 제2 AlN층(34b) 및 상기 제4 AlGaN층(36b)에서 AlGaN의 농도는 M 형상을 가질 수 있다.The concentration of AlGaN in the first AlGaN layer 32a, the first AlN layer 34a, the second AlN layer 34b, and the fourth AlGaN layer 36b may have an M-shape.

예컨대, 도 7에 도시한 바와 같이, 제6 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 제1 AlGaN층(32a), 제1 AlN층(34a), 제2 AlGaN층(36a) 및 제3 AlGaN층(32b) 중 하나의 AlGaN층, 제2 AlN층(34b) 및 제4 AlGaN층(36b)을 포함할 수 있다.7, each of the first to third control layers 10, 30, and 50 according to the sixth embodiment includes a first AlGaN layer 32a, a first AlN layer 34a, The second AlN layer 34b and the fourth AlGaN layer 36b of one of the AlGaN 2 AlGaN layer 36a and the third AlGaN layer 32b.

제6 실시예는 제4 실시예에서 상기 제2 AlGaN층(36a) 및 제3 AlGaN층(32b) 중 하나의 AlGaN층만을 사용하는 것이다. 상기 제2 AlGaN층(36a) 및 상기 제3 AlGaN층(32b)은 서로 상이한 AlGaN의 농도를 가질 수 있다. The sixth embodiment uses only one AlGaN layer of the second AlGaN layer 36a and the third AlGaN layer 32b in the fourth embodiment. The second AlGaN layer 36a and the third AlGaN layer 32b may have different concentrations of AlGaN.

예를 들어, 제1 제어 쌍의 최상층과 제2 제어 쌍의 최하층으로 상기 제2 및 제3 AlGaN층(36a, 32b) 중 하나의 AlGaN층이 공통으로 사용될 수 있다.For example, the AlGaN layer of one of the second and third AlGaN layers 36a and 32b may be commonly used as the lowest layer of the uppermost layer and the second control pair of the first control pair.

이러한 경우, 상기 하나의 AlGaN층의 AlGaN의 농도는 상기 1 AlGaN층(32a)의 AlGaN의 농도보다 크고, 상기 제4 AlGaN층(36b)의 농도보다 작을 수 있지만, 이에 대해서는 한정하지 않는다.In this case, the concentration of AlGaN in the one AlGaN layer may be larger than the concentration of AlGaN in the first AlGaN layer 32a and less than the concentration of the fourth AlGaN layer 36b, but the present invention is not limited thereto.

예컨대, 도 8에 도시한 바와 같이, 제7 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 제1 내지 제3 AlGaN층(101a, 101b, 101c)과 제1 및 제2 AlN층(103a, 103b)이 교대로 형성될 수 있다. For example, as shown in FIG. 8, each of the first to third control layers 10, 30, and 50 according to the seventh embodiment includes first to third AlGaN layers 101a, 101b, and 101c, And the second AlN layers 103a and 103b may be alternately formed.

상기 제1 내지 제3 제어층(10, 30, 50) 각각의 최하층은 제1 AlGaN층(101a)이고, 최상층은 제3 AlGaN층(101c)일 수 있다. 즉, 상기 제1 AlGaN층(101a)은 상기 제1 내지 제3 질화물 반도체층(5, 20, 40)의 상면에 접하고, 상기 제3 AlGaN층(101c)은 상기 제2 및 제3 질화물 반도체층(20, 40) 및 상기 도전형 반도체층(60)의 배면에 접할 수 있다.The lowest layer of each of the first to third control layers 10, 30 and 50 may be the first AlGaN layer 101a and the uppermost layer may be the third AlGaN layer 101c. That is, the first AlGaN layer 101a is in contact with the upper surfaces of the first to third nitride semiconductor layers 5, 20 and 40, and the third AlGaN layer 101c is in contact with the second and third nitride semiconductor layers 5, (20, 40) and the back surface of the conductive semiconductor layer (60).

이와 달리, 상기 제1 내지 제3 제어층(10, 30, 50) 각각의 최하층 및 최상층 중 하나는 AlGaN층이고, 다른 하나는 AlN층일 수 있지만, 이에 대해서는 한정하지 않는다.Alternatively, one of the lowest layer and the uppermost layer of each of the first to third control layers 10, 30 and 50 may be an AlGaN layer and the other may be an AlN layer, but the present invention is not limited thereto.

상기 제1 내지 제3 AlGaN층(101a, 101b, 101c)에서의 AlGaN의 농도는 서로 같거나 상이할 수 있다. 예컨대, 상기 제2 AlGaN층(101b)에서의 AlGaN의 농도는 상기 제1 AlGaN층(101a)에서의 AlGaN의 농도보다 크고, 상기 제3 AlGaN층(101c)에서의 AlGaN의 농도는 상기 제2 AlGaN층(101b)에서의 AlGaN의 농도보다 클 수 있다. The concentrations of AlGaN in the first to third AlGaN layers 101a, 101b, and 101c may be equal to or different from each other. For example, the concentration of AlGaN in the second AlGaN layer 101b is greater than the concentration of AlGaN in the first AlGaN layer 101a, and the concentration of AlGaN in the third AlGaN layer 101c is greater than the concentration of AlGaN in the second AlGaN layer 101b. May be greater than the concentration of AlGaN in layer 101b.

상기 제2 AlN층(103b)에서의 AlGaN의 농도는 상기 제1 AlN층(103a)에서의 AlGaN의 농도보다 클 수 있지만, 이에 대해서는 한정하지 않는다.The concentration of AlGaN in the second AlN layer 103b may be larger than the concentration of AlGaN in the first AlN layer 103a, but the present invention is not limited thereto.

상기 제2 AlN층(103b)에서의 Al의 농도는 상기 제1 AlN층(103a)에서의 Al의 농도보다 클 수 있지만, 이에 대해서는 한정하지 않는다. The concentration of Al in the second AlN layer 103b may be larger than the concentration of Al in the first AlN layer 103a, but the present invention is not limited to this.

예컨대, 도 9에 도시한 바와 같이, 제8 실시예에 따른 상기 제1 내지 제3 제어층(10, 30, 50) 각각은 제1 내지 제3 AlN층(103a, 103b, 103c)과 상기 제1 및 제2 AlGaN층(101a, 101b)이 교대로 형성될 수 있다. For example, as shown in FIG. 9, each of the first to third control layers 10, 30, and 50 according to the eighth embodiment includes first to third AlN layers 103a, 103b, and 103c, 1 and the second AlGaN layers 101a and 101b may be alternately formed.

상기 제1 내지 제3 제어층(10, 30, 50) 각각의 최하층은 제1 AlN층(103a)이고, 최상층은 제3 AlN층(103c)일 수 있다. 즉, 상기 제1 AlN층(103a)은 상기 제1 내지 제3 질화물 반도체층(5, 20, 40)의 상면에 접하고, 상기 제3 AlN층(103c)은 상기 제2 및 제3 질화물 반도체층(20, 40) 및 상기 도전형 반도체층(60)의 배면에 접할 수 있다.The lowest layer of each of the first to third control layers 10, 30 and 50 may be the first AlN layer 103a and the uppermost layer may be the third AlN layer 103c. That is, the first AlN layer 103a is in contact with the upper surfaces of the first to third nitride semiconductor layers 5, 20 and 40, and the third AlN layer 103c is in contact with the second and third nitride semiconductor layers 5, (20, 40) and the back surface of the conductive semiconductor layer (60).

이와 달리, 상기 제1 내지 제3 제어층(10, 30, 50) 각각의 최하층 및 최상층 중 하나는 AlGaN층이고, 다른 하나는 AlN층일 수 있지만, 이에 대해서는 한정하지 않는다.Alternatively, one of the lowest layer and the uppermost layer of each of the first to third control layers 10, 30 and 50 may be an AlGaN layer and the other may be an AlN layer, but the present invention is not limited thereto.

상기 제1 내지 제3 AlN층(103a, 103b, 103c)에서의 Al의 농도는 서로 상이할 수 있다. 예컨대, 상기 제2 AlN층(103b)에서의 Al의 농도는 상기 제1 AlN층(103a)에서의 Al의 농도보다 크고, 상기 제3 AlN층(103c)에서의 Al의 농도는 상기 제2 AlN층(103b)에서의 Al의 농도보다 클 수 있다. The concentrations of Al in the first to third AlN layers 103a, 103b, and 103c may be different from each other. For example, the concentration of Al in the second AlN layer 103b is higher than the concentration of Al in the first AlN layer 103a, and the concentration of Al in the third AlN layer 103c is higher than the concentration of Al in the second AlN layer 103b. Layer 103b may be larger than the concentration of Al in the layer 103b.

상기 제2 AlGaN층(101b)에서의 AlGaN의 농도는 상기 제1 AlGaN층(101a)에서의 AlGaN의 농도보다 클 수 있지만, 이에 대해서는 한정하지 않는다.The concentration of AlGaN in the second AlGaN layer 101b may be larger than the concentration of AlGaN in the first AlGaN layer 101a, but the present invention is not limited thereto.

제1 내지 제8 실시예에서, 제1 내지 제3 AlGaN층은 Al(1-x)GaxN(0<x<1)을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. In the first to eighth embodiments, the first to third AlGaN layers may include Al (1-x) GaxN (0 < x < 1), but the present invention is not limited thereto.

상기 제1 내지 제3 제어층(10, 30, 50)은 그 위에 성장되는 도전형 반도체층(60)의 결정성을 향상시켜 전위의 발생을 억제하는 한편, 수축형 응력을 증가시켜 나중에 상온으로의 냉각시 발생되는 인장형 응력과의 상쇄로 평형 상태의 성장 기판(1)이 유지되도록 하여 도전형 반도체층(60)에 크랙이 발생되지 않게 하고 성장 기판(1)이 깨지지 않게 할 수 있다.The first to third control layers 10, 30, and 50 increase the crystallinity of the conductive type semiconductor layer 60 grown thereon to suppress the generation of dislocations, increase the shrinkage stress, The growth substrate 1 in an equilibrium state is held by the offset of the tensile stress generated during cooling of the growth substrate 1, thereby preventing cracks from being generated in the conductive type semiconductor layer 60 and preventing the growth substrate 1 from breaking.

아울러, 상기 제1 내지 제3 제어층(10, 30, 50)에 의해 수축형 응력을 더욱 증가시켜 줄 수 있으므로, 그 위에 성장되는 도전형 반도체층(60)이 크랙 없이 최대한 두꺼운 두께로 성장될 수 있다. In addition, since the shrinkable stress can be further increased by the first to third control layers 10, 30 and 50, the conductivity type semiconductor layer 60 grown thereon is grown to the maximum thickness without cracks .

다시 도1을 참조하면, 상기 다수의 질화물 반도체층(5, 20, 40) 중 최상층(40) 또는 상기 다수의 제어층(10, 30, 50) 중 최상층(50) 상에 도전형 반도체층(60)이 성장될 수 있다.1, a conductive type semiconductor layer (not shown) is formed on the uppermost layer 40 of the plurality of nitride semiconductor layers 5, 20 and 40 or on the uppermost layer 50 of the plurality of control layers 10, 30 and 50 60 can be grown.

상기 도전형 반도체층(60)은 n형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 도전형 반도체층(60)은 p형 도펀트를 포함할 수도 있다. 상기 n형 도펀트로는 Si, Ge, Sn 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트로는 Mg, Zn, Ca, Sr, Ba 등이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.The conductive semiconductor layer 60 may include an n-type dopant, but the present invention is not limited thereto. That is, the conductive semiconductor layer 60 may include a p-type dopant. As the n-type dopant, Si, Ge, Sn, or the like may be used, but the present invention is not limited thereto. As the p-type dopant, Mg, Zn, Ca, Sr, and Ba may be used, but the present invention is not limited thereto.

도 11은 비교예 및 실시예의 결정성을 도시한 그래프이다.11 is a graph showing the crystallinity of Comparative Examples and Examples.

비교예는 800℃~900℃의 저온으로 성장되고 단층으로 이루어진 저온 AlN층이 성장되고, 그 위에 도전형 반도체층이 형성된 경우, 도전형 반도체층의 결정성을 보여준다.The comparative example shows the crystallinity of the conductive type semiconductor layer when a low-temperature AlN layer of a single layer is grown at a low temperature of 800 ° C to 900 ° C and a conductive type semiconductor layer is formed thereon.

실시예는 제1 내지 제8 실시예의 어느 하나의 실시예에 따른 제어층(10, 30, 50) 상에 도전형 반도체층(60)이 성장된 경우, 도전형 반도체층(60)의 결정성을 보여준다.When the conductive semiconductor layer 60 is grown on the control layer 10, 30 or 50 according to any one of the first to eighth embodiments, the crystallinity of the conductive semiconductor layer 60 Lt; / RTI &gt;

비교예의 반치폭(FWHM)은 1130[arcsec]인데 반해, 실시예의 반치폭은 900[arcsec]이다.The half width (FWHM) of the comparative example is 1130 [arcsec], whereas the half width of the embodiment is 900 [arcsec].

반치폭은 클수록 결정성이 좋지 않으며, 반치폭이 작을수록 결정성이 우수한 것을 나타낸다.The larger the half bandwidth is, the less the crystallinity is, and the smaller the half bandwidth is, the better the crystallinity is.

따라서, 실시예는 비교예에 비해 230[arcsec]만큼 작으므로, 비교예에 비해 우수한 결정성을 가짐을 알 수 있다.Therefore, it can be seen that the embodiment has better crystallinity than the comparative example because it is smaller by 230 [arcsec] than the comparative example.

결국, 실시예와 같이, 하나 또는 둘 이상의 제어층(10, 30, 50)이 성장 기판(1)과 도전형 반도체층(60) 사이에 형성됨으로써, 도전형 반도체층(60)의 결정성이 우수해짐을 알 수 있다.As a result, since one or more control layers 10, 30 and 50 are formed between the growth substrate 1 and the conductive semiconductor layer 60 as in the embodiment, the crystallinity of the conductive semiconductor layer 60 becomes It can be seen that it is getting better.

도 12는 비교예 및 실시예의 응력 상태를 도시한 그래프이다.12 is a graph showing the stress states of Comparative Examples and Examples.

비교예는 800℃~900℃의 저온으로 성장되고 단층으로 이루어진 저온 AlN층이 성장되고, 그 위에 도전형 반도체층이 형성된 경우, 도전형 반도체층의 결정성을 보여준다.The comparative example shows the crystallinity of the conductive type semiconductor layer when a low-temperature AlN layer of a single layer is grown at a low temperature of 800 ° C to 900 ° C and a conductive type semiconductor layer is formed thereon.

실시예는 제1 내지 제8 실시예의 어느 하나의 실시예에 따른 제어층(10, 30, 50) 상에 도전형 반도체층(60)이 성장된 경우, 도전형 반도체층(60)의 결정성을 보여준다.When the conductive semiconductor layer 60 is grown on the control layer 10, 30 or 50 according to any one of the first to eighth embodiments, the crystallinity of the conductive semiconductor layer 60 Lt; / RTI &gt;

비교예는 도전형 반도체층에서 수축형 응력이 (-) 방향으로 증가하지 않고 포화되는 포화 영역이 발생한다.In the comparative example, a saturation region in which the shrinkable stress in the conductive type semiconductor layer is not increased in the (-) direction but saturates occurs.

이에 반해, 실시예는 도전형 반도체층(60)에서 수축형 응력이 (-) 방향으로 더욱 더 증가할 수 있다. 다시 말해, 실시예는 비교예에 비해 수축형 응력이 더욱 더 클 수 있다.On the contrary, the embodiment can further increase the shrinkable stress in the conductive semiconductor layer 60 in the negative (-) direction. In other words, the embodiment may have a greater shrinking stress than the comparative example.

도전형 반도체층을 성장한 후, 상온으로의 냉각시 인장형 응력을 받게 된다. The conductive type semiconductor layer is grown and then subjected to a tensile stress upon cooling to room temperature.

이때, 비교예에서는 냉각 공정이 진행됨에 따라 인장 응력이 지속적으로 증가되어 궁극적으로 수축형 응력보다 인장형 응력이 더욱 커지게 되어, 도전형 반도체층에 크랙이 발생되거나 성장 기판(1)이 깨지게 된다. 도 13a에 도시한 바와 같이, 비교예에 따른 반도체 기판의 표면에 다수의 크랙들이 발생됨을 볼 수 있다.At this time, in the comparative example, as the cooling process progresses, the tensile stress is continuously increased, ultimately the tensile stress becomes greater than the shrinking stress, so that cracks are generated in the conductive type semiconductor layer or the growth substrate 1 is broken . As shown in FIG. 13A, it can be seen that a large number of cracks are generated on the surface of the semiconductor substrate according to the comparative example.

실시예에서는 수축형 응력이 최대한 커진 상태로 유지된 상태이므로, 냉각 공정이 진행됨에 따라 인장형 응력이 지속적으로 증가하더라도 궁극적으로 인장형 응력과 수축형 응력이 서로 상쇄되게 된다. 따라서, 실시예에서는 도전형 반도체층(60)에 어떠한 크랙도 발생되지 않고 성장 기판(1) 또한 깨지지 않게 되어, 양질의 반도체 기판을 얻을 수 있다. 도 13b에 도시한 바와 같이, 실시예에 따른 반도체 기판의 표면에는 크랙들이 없고 깨끗한 상태를 유지함을 알 수 있다.In the embodiment, since the shrinkable stress is maintained at a maximized state, even if the tensile stress continuously increases as the cooling process proceeds, the tensile stress and the shrinkable stress ultimately cancel each other out. Therefore, in the embodiment, no crack is generated in the conductive semiconductor layer 60 and the growth substrate 1 is not broken, and a semiconductor substrate of good quality can be obtained. As shown in FIG. 13B, it can be seen that the surface of the semiconductor substrate according to the embodiment is free from cracks and maintained in a clean state.

도 13a의 반도체 기판의 도전형 반도체층과 도 13b의 반도체 기판의 도전형 반도체층(60)의 두께는 거의 동일하게 성장되었다.The thickness of the conductive type semiconductor layer of the semiconductor substrate of Fig. 13A and the thickness of the conductive type semiconductor layer 60 of the semiconductor substrate of Fig. 13B were substantially the same.

비교예는 800℃~900℃의 저온으로 성장되고 단층으로 이루어진 저온 AlN층이 성장되고, 그 위에 도전형 반도체층이 형성된다.In the comparative example, a low-temperature AlN layer which is a single layer is grown at a low temperature of 800 ° C to 900 ° C, and a conductive semiconductor layer is formed thereon.

실시예는 제1 내지 제8 실시예의 어느 하나의 실시예에 따른 제어층(10, 30, 50) 상에 도전형 반도체층(60)이 성장될 수 있다.The embodiment can grow the conductive semiconductor layer 60 on the control layer 10, 30, or 50 according to any one of the first to eighth embodiments.

비교예에서는 1.44㎛의 두께의 도전형 반도체층이 성장되는데 반해, 실시예에에서는 2.27㎛의 두께의 도전형 반도체층(60)이 성장될 수 있다. In the comparative example, the conductivity type semiconductor layer having a thickness of 1.44 mu m is grown, whereas in the embodiment, the conductive type semiconductor layer 60 having a thickness of 2.27 mu m can be grown.

비교예의 도전형 반도체층의 두께와 실시예의 도전형 반도체층(60)의 두께는 크랙이 없을 상태의 최대 두께를 의미한다. The thickness of the conductive type semiconductor layer of the comparative example and the thickness of the conductive type semiconductor layer 60 of the embodiment mean the maximum thickness without cracks.

따라서, 실시예는 비교예에 비해 크랙이 없으며 더욱 더 큰 두께를 갖는 도전형 반도체층이 성장될 수 있음을 알 수 있다. Therefore, it can be seen that the embodiment has no cracks as compared with the comparative example and a conductive semiconductor layer having a much larger thickness can be grown.

1: 성장 기판
3: 버퍼층
10, 30, 50: 제어층
5, 20, 40: 질화물 반도체층
32, 32a, 32b, 36, 36a, 36b, 101a, 101b, 101c: AlGaN층
34, 34a, 34b, 103a, 103b, 103c: AlN층
60: 도전형 반도체층1: growth substrate
3: buffer layer
10, 30, 50: control layer
5, 20, 40: a nitride semiconductor layer
32, 32a, 32b, 36, 36a, 36b, 101a, 101b, 101c: AlGaN layer
34, 34a, 34b, 103a, 103b, 103c: AlN layer
60: conductive type semiconductor layer

Claims (26)

기판;
상기 기판 상에 배치된 하나 또는 둘 이상의 질화물 반도체층;
상기 질화물 반도체층 상에 배치된 도전형 반도체층; 및
상기 질화물 반도체층과 상기 도전형 반도체층 사이에 배치된 하나 또는 둘 이상의 제어층을 포함하고,
상기 제어층은,
AlN층; 및
상기 AlN층의 위 및 아래 중 적어도 하나 이상에 배치된 AlGaN층을 포함하고,
상기 AlN층 및 상기 AlGaN층은 Al을 포함하며,
상기 AlN층에서의 Al의 농도는 상기 AlGaN층에서의 Al의 농도보다 크며,
상기 AlN층의 Al 농도는 포화 상태를 가지며,
상기 AlGaN층에서의 Al의 농도는 가변되는 반도체 기판.Board;
One or more nitride semiconductor layers disposed on the substrate;
A conductive semiconductor layer disposed on the nitride semiconductor layer; And
And one or more control layers disposed between the nitride semiconductor layer and the conductive semiconductor layer,
Wherein the control layer comprises:
AlN layer; And
And an AlGaN layer disposed on at least one of above and below the AlN layer,
Wherein the AlN layer and the AlGaN layer comprise Al,
The concentration of Al in the AlN layer is greater than the concentration of Al in the AlGaN layer,
The Al concentration of the AlN layer has a saturated state,
Wherein a concentration of Al in the AlGaN layer is variable. 제1항에 있어서,
상기 AlGaN층에서의 Al의 농도는 선형적으로 가변되는 반도체 기판.The method according to claim 1,
Wherein a concentration of Al in the AlGaN layer is linearly variable. 제1항에 있어서,
상기 AlGaN층에서의 Al의 농도는 계단식으로 가변되는 반도체 기판.The method according to claim 1,
Wherein a concentration of Al in said AlGaN layer is variable stepwise. 제1항에 있어서,
상기 AlGaN층은 Al(1-x)GaxN(0<x<1)을 포함하는 반도체 기판.The method according to claim 1,
Wherein the AlGaN layer comprises Al (1-x) GaxN (0 < x < 1). 제1항에 있어서,
상기 AlGaN층은,
상기 AlN층의 아래에 배치된 제1 AlGaN층; 및
상기 AlN층의 위에 배치된 제2 AlGaN층을 포함하는 반도체 기판.The method according to claim 1,
Wherein the AlGaN layer
A first AlGaN layer disposed under the AlN layer; And
And a second AlGaN layer disposed on the AlN layer. 제5항에 있어서,
상기 기판과 상기 질화물 반도체층 사이에 배치된 버퍼층을 더 포함하는 반도체 기판.6. The method of claim 5,
And a buffer layer disposed between the substrate and the nitride semiconductor layer. 제6항에 있어서,
상기 제1 AlGaN층은 상기 질화물 반도체층에 접하고,
상기 제2 AlGaN층은 상기 도전형 반도체층에 접하는 반도체 기판.The method according to claim 6,
The first AlGaN layer is in contact with the nitride semiconductor layer,
And the second AlGaN layer is in contact with the conductive semiconductor layer. 제7항에 있어서,
상기 제1 AlGaN층 및 상기 제2 AlGaN층은 동일한 AlGaN의 농도를 갖는 반도체 기판.8. The method of claim 7,
Wherein the first AlGaN layer and the second AlGaN layer have the same AlGaN concentration. 제7항에 있어서,
상기 제1 AlGaN층, 상기 AlN층 및 상기 제2 AlGaN층에서의 AlGaN의 농도는 M 형상을 갖는 반도체 기판.8. The method of claim 7,
And the concentration of AlGaN in said first AlGaN layer, said AlN layer, and said second AlGaN layer has an M-shape. 제6항에 있어서,
상기 AlN층은 상기 버퍼층에 접하고,
상기 AlGaN층은 상기 도전형 반도체층에 접하는 반도체 기판.The method according to claim 6,
The AlN layer being in contact with the buffer layer,
And the AlGaN layer is in contact with the conductive semiconductor layer. 제6항에 있어서,
상기 AlGaN층은 상기 버퍼층에 접하고,
상기 AlN층은 상기 도전형 반도체층에 접하는 반도체 기판.The method according to claim 6,
Wherein the AlGaN layer is in contact with the buffer layer,
Wherein the AlN layer is in contact with the conductive type semiconductor layer. 제1항에 있어서,
상기 AlN층과 상기 AlGaN층을 하나의 제어 쌍으로 정의하고,
상기 제어층은 둘 이상의 제어 쌍을 포함하는 반도체 기판.The method according to claim 1,
The AlN layer and the AlGaN layer are defined as one control pair,
Wherein the control layer comprises at least two control pairs. 제12항에 있어서,
상기 둘 이상의 제어 쌍은 제1 제어 쌍과 제2 제어 쌍을 포함하고,
상기 제2 제어 쌍은 상기 제1 제어 쌍 위에 배치되는 반도체 기판.13. The method of claim 12,
Wherein the at least two control pairs include a first control pair and a second control pair,
Wherein the second control pair is disposed over the first control pair. 제13항에 있어서,
서로 인접하는 제1 제어 쌍의 AlGaN층과 제2 제어 쌍의 AlGaN층은 접하는 반도체 기판.14. The method of claim 13,
And the AlGaN layer of the first control pair and the AlGaN layer of the second control pair are adjacent to each other. 제14항에 있어서,
상기 제2 제어 쌍의 AlGaN층의 AlGaN의 농도는 상기 제1 제어 쌍의 AlGaN층의 AlGaN의 농도보다 큰 반도체 기판.15. The method of claim 14,
Wherein a concentration of AlGaN in the AlGaN layer of the second control pair is larger than a concentration of AlGaN in the AlGaN layer of the first control pair. 제13항에 있어서,
서로 인접하는 제1 제어 쌍의 AlN층과 상기 제2 제어 쌍의 AlN층은 접하는 반도체 기판.14. The method of claim 13,
And the AlN layer of the first control pair adjacent to each other is in contact with the AlN layer of the second control pair. 제16항에 있어서,
상기 제2 제어 쌍의 AlN층의 Al의 농도는 상기 제1 제어 쌍의 AlN층의 Al의 농도보다 큰 반도체 기판.17. The method of claim 16,
Wherein the concentration of Al in the AlN layer of the second control pair is larger than the concentration of Al in the AlN layer of the first control pair. 제11항에 있어서,
상기 둘 이상의 제어 쌍 각각은,
제1 AlGaN층;
상기 제1 AlGaN층 상에 배치된 AlN층; 및
상기 AlN층 상에 배치된 제2 AlGaN층을 포함하는 반도체 기판.12. The method of claim 11,
Wherein each of the two or more control pairs comprises:
A first AlGaN layer;
An AlN layer disposed on the first AlGaN layer; And
And a second AlGaN layer disposed on the AlN layer. 제18항에 있어서,
상기 제1 AlGaN층 , 상기 AlN층 및 상기 제2 AlGaN층에서의 AlGaN의 농도는 M 형상을 갖는 반도체 기판.19. The method of claim 18,
And the concentration of AlGaN in said first AlGaN layer, said AlN layer, and said second AlGaN layer has an M-shape. 제18항에 있어서,
서로 인접하는 제1 제어 쌍의 최상층 및 제2 제어 쌍의 최하층은 상기 제1 및 제2 AlGaN층 중 하나의 AlGaN층을 공통으로 포함하는 반도체 기판.19. The method of claim 18,
The uppermost layer of the first control pair and the lowermost layer of the second control pair adjacent to each other commonly include one AlGaN layer of the first and second AlGaN layers. 제19항에 있어서,
상기 하나의 AlGaN층에서의 AlGaN의 농도는 상기 제1 제어 쌍의 제1 AlGaN층에서의 AlGaN의 농도와 상기 제2 제어 쌍의 제2 AlGaN층에서의 AlGaN의 농도 사이의 값을 갖는 반도체 기판.20. The method of claim 19,
Wherein the concentration of AlGaN in the one AlGaN layer has a value between the concentration of AlGaN in the first AlGaN layer of the first control pair and the concentration of AlGaN in the second AlGaN layer of the second control pair. 기판;
상기 기판 상에 배치된 하나 또는 둘 이상의 질화물 반도체층;
상기 질화물 반도체층 상에 배치된 도전형 반도체층; 및
상기 질화물 반도체층과 상기 도전형 반도체층 사이에 배치된 하나 또는 둘 이상의 제어층을 포함하고,
상기 제어층은,
다수의 AlN층; 및
상기 다수의 AlN층과 교대로 배치되는 다수의 AlGaN층을 포함하고,
상기 AlN층 및 상기 AlGaN층은 Al을 포함하며,
상기 AlN층에서의 Al의 농도는 상기 AlGaN층에서의 Al의 농도보다 크며,
상기 AlN층의 Al 농도는 포화 상태를 가지며,
상기 AlGaN층에서의 Al의 농도는 가변되는 반도체 기판.Board;
One or more nitride semiconductor layers disposed on the substrate;
A conductive semiconductor layer disposed on the nitride semiconductor layer; And
And one or more control layers disposed between the nitride semiconductor layer and the conductive semiconductor layer,
Wherein the control layer comprises:
A plurality of AlN layers; And
And a plurality of AlGaN layers alternately disposed with the plurality of AlN layers,
Wherein the AlN layer and the AlGaN layer comprise Al,
The concentration of Al in the AlN layer is greater than the concentration of Al in the AlGaN layer,
The Al concentration of the AlN layer has a saturated state,
Wherein a concentration of Al in the AlGaN layer is variable. 제22항에 있어서,
상기 제어층의 최하층 및 최상층 중 하나는 AlGaN층이고 다른 하나는 AlN층인 반도체 기판.23. The method of claim 22,
Wherein one of the lowermost layer and the uppermost layer of the control layer is an AlGaN layer and the other is an AlN layer. 제22항에 있어서,
상기 제어층의 최하층 및 최상층은 AlGaN층인 반도체 기판.23. The method of claim 22,
Wherein the lowest layer and the uppermost layer of the control layer are AlGaN layers. 제22항에 있어서,
상기 제어층의 최하층 및 최상층은 AlN층인 반도체 기판.23. The method of claim 22,
Wherein the lowest and uppermost layers of the control layer are AlN layers. 제1항 또는 제22항에 있어서,
상기 질화물 반도체층은 도전형 반도체층 및 비도전형 반도체층 중 하나인 반도체 기판.The method according to claim 1 or 22,
Wherein the nitride semiconductor layer is one of a conductive semiconductor layer and a non-conductive semiconductor layer.
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JPH11233824A (en) * 1998-02-09 1999-08-27 Toyoda Gosei Co Ltd Gallium nitride compound semiconductor device
KR20120011131A (en) * 2010-07-28 2012-02-07 엘지이노텍 주식회사 a light emitting device and a light emitting device package

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