KR101814894B1 - 제어 디바이스 및 그 제어 디바이스를 이용하는 액세스 시스템 - Google Patents

제어 디바이스 및 그 제어 디바이스를 이용하는 액세스 시스템 Download PDF

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Abstract

제1 메모리와 제2 메모리 사이에 결합되고 실행 유닛, 제1 저장 유닛, 제2 저장 유닛, 선택 유닛 및 프로세싱 유닛을 포함하는 제어 디바이스가 개시된다. 실행 유닛은 제1 및 제2 메모리에 액세스하도록 특정 명령어 세트를 실행한다. 제1 저장 유닛은 제1 명령어 세트를 저장하도록 구성된다. 제2 저장 유닛은 제2 명령어 세트를 저장하도록 구성된다. 선택 유닛은 제어 신호에 따라 특정 명령어 세트로서 역할하도록 제1 및 제2 명령어 세트 중 하나를 출력한다. 프로세싱 유닛은 실행 유닛의 실행 상태에 따라 제어 신호를 발생시킨다.

Description

제어 디바이스 및 그 제어 디바이스를 이용하는 액세스 시스템{CONTROL DEVICE AND ACCESS SYSTEM UTILIZING THE SAME}
관련 출원에 대한 상호 참조
본 출원은 2013년 6월 20일자로 출원된 미국 가출원 제61/837,525호의 이익을 주장하며, 이 기초 출원은 참고로 그 전문이 본 명세서에 편입된다.
본 출원은 2013년 11월 11일자로 출원된 대만 특허 출원 제102140822호의 우선권을 주장하며, 이 기초 출원의 전문은 참고로 본 명세서에 편입된다.
기술분야
본 발명은 제어 디바이스에 관한 것이고, 더 구체적으로는 2개의 메모리 사이에서 액세스 동작을 실행하는 제어 디바이스에 관한 것이다.
일반적으로, 저장 매체는 휘발성 메모리 및 비-휘발성 메모리를 포함한다. 휘발성 메모리는 거기에 저장된 데이터가 메모리에 제공된 전력이 인터럽트될 때 소거되는 메모리이다. 반대로, 비-휘발성 메모리는 거기에 저장된 데이터가 메모리에 제공된 전력이 인터럽트될 때 소거되지 않는 메모리이다.
비-휘발성 메모리는 ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory) 및 플래시 메모리를 포함한다. 부가적으로, 휘발성 메모리는 RAM(random access memory), DRAM(dynamic random access memory) 및 SRAM(static random access memory)을 포함한다.
일 실시예에 의하면, 제어 디바이스는 제1 메모리와 제2 메모리 사이에 결합되고, 실행 유닛, 제1 저장 유닛, 제2 저장 유닛, 선택 유닛 및 프로세싱 유닛을 포함한다. 실행 유닛은 제1 및 제2 메모리에 액세스하도록 특정 명령어 세트를 실행한다. 제1 저장 유닛은 제1 명령어 세트를 저장하도록 구성된다. 제2 저장 유닛은 제2 명령어 세트를 저장하도록 구성된다. 선택 유닛은 제어 신호에 따라 특정 명령어 세트로서 역할하도록 제1 또는 제2 명령어 세트를 출력한다. 프로세싱 유닛은 실행 유닛의 실행 상태에 따라 제어 신호를 발생시킨다.
다른 일 실시예에 의하면, 액세스 시스템은 제1 메모리, 제2 메모리 및 제어 디바이스를 포함한다. 제어 디바이스는 제1 메모리와 제2 메모리 사이에 결합되고, 실행 유닛, 제1 저장 유닛, 제2 저장 유닛, 선택 유닛 및 프로세싱 유닛을 포함한다. 실행 유닛은 제1 및 제2 메모리에 액세스하도록 특정 명령어 세트를 실행한다. 제1 저장 유닛은 제1 명령어 세트를 저장하도록 구성된다. 제2 저장 유닛은 제2 명령어 세트를 저장하도록 구성된다. 선택 유닛은 제어 신호에 따라 특정 명령어 세트로서 역할하도록 제1 및 제2 명령어 세트 중 하나를 출력한다. 프로세싱 유닛은 실행 유닛의 실행 상태에 따라 제어 신호를 발생시킨다.
상세한 설명은 수반 도면을 참조하여 이하의 실시예에서 주어진다.
본 발명은 수반 도면을 참조하여 이하의 상세한 설명 및 예를 참조함으로써 더 충분히 이해될 수 있다.
도 1 및 도 2는, 일부 실시예에 따라, 액세스 시스템의 대표적 실시예의 개략 선도.
본 개시의 실시예의 제작 및 사용이 아래에서 상세하게 논의된다. 그렇지만, 그 실시예는 광범위한 각종 특정 맥락에서 구체화될 수 있는 많은 적용가능한 진보적 개념을 제공한다고 인식되어야 한다. 논의되는 특정 실시예는 단지 예시일 뿐이며, 본 개시의 범위를 한정하지는 않는다.
도 1은, 일부 실시예에 따라, 액세스 시스템의 일례의 실시예의 개략 선도이다. 액세스 시스템(100)은 메모리(110, 120) 및 제어 디바이스(130)를 포함한다. 제어 디바이스(130)는 메모리(110, 120) 사이에서 데이터를 송신하도록 메모리(110, 120) 사이에 결합되어 있다. 이러한 실시예에 있어서, 메모리(110)는 다양한 셀을 포함한다. 셀은 매트릭스로 배열된다.
본 발명은 메모리(110, 120)의 유형을 한정하지는 않는다. 일 실시예에 있어서, 메모리(110)의 유형은 메모리(120)의 유형과 동일하거나 다르다. 다른 일 실시예에 있어서, 제어 디바이스(130)와 메모리(120)는 메모리 디바이스로 집적된다. 그래서, 제어 디바이스(130)에 대해 메모리(120)는 내부 메모리라고 지칭되고 메모리(110)는 외부 메모리라고 지칭된다. 다른 실시예에 있어서, 메모리(110)는 제어 디바이스(130)를 통하여 메모리(120)에 액세스한다. 유사하게, 메모리(120)는 제어 디바이스(130)를 통하여 메모리(110)에 액세스할 수 있다.
이러한 실시예에 있어서, 제어 디바이스(130)는 실행 유닛(131), 저장 유닛(132) 및 프로세싱 유닛(133)을 포함한다. 실행 유닛(131)은 메모리(110, 120)에 액세스하도록 저장 유닛(132)에 저장된 명령어 세트(CMD)를 실행한다. 일 실시예에 있어서, 저장 유닛(130)은 다양한 기록 명령어 및 판독 명령어를 저장하도록 다양한 레지스터에 의해 이루어져 있다.
일 실시예에 있어서, 프로세싱 유닛(133)은 소프트웨어를 실행하여 실행 결과를 발생시키고 그 후 실행 결과에 따라 저장 유닛(132)에 대응하는 명령어 세트를 기록하도록 사용되는 CPU(central processing unit)이다. 다른 일 실시예에 있어서, 프로세싱 유닛(133)은 실행 유닛(131)을 트리거링하도록 트리거 신호(STRG)를 보낸다. 그래서, 실행 유닛(131)은 명령어 세트(CMD)를 실행한다.
일부 실시예에 있어서, 실행 유닛(131)이 저장 유닛(132)에 저장된 명령어 세트(CMD)를 판독할 때, 프로세싱 유닛(133)은 저장 유닛(132)에 새로운 명령어 세트를 기록할 수 없다. 프로세싱 유닛(133)이 명령어 세트(CMD)를 완료한 후에, 프로세싱 유닛(133)은 우선 저장 유닛(132)에 새로운 명령어 세트를 기록하고 그 후 실행 유닛(131)은 저장 유닛(132)에 저장된 새로운 명령어 세트를 판독 및 실행한다. 그래서, 액세스 시스템(100)의 액세스 시간은 더 길다. 액세스 시간을 감축하기 위하여, 도 2는, 일부 실시예에 따라, 액세스 시스템의 다른 일례의 실시예의 개략 선도이다.
도 2에 도시된 바와 같이, 액세스 시스템(200)은 메모리(210, 220) 및 제어 디바이스(230)를 포함한다. 제어 디바이스(230)는 메모리(210, 220) 사이에서 데이터를 송신하도록 메모리(210, 220) 사이에 결합되어 있다. 본 발명은 메모리(210, 220)의 종류를 한정하지는 않는다. 일 실시예에 있어서, 메모리(210)의 종류는 메모리(220)의 종류와 동일하거나 다르다.
예를 들어, 메모리(210)는 다양한 셀을 포함한다. 셀은 매트릭스로 배열된다. 일부 실시예에 있어서, 메모리(210)는 DDR(double data rate) NAND 플래시 메모리와 같은 NAND 플래시 메모리이다. 다른 실시예에 있어서, 메모리(220)는 SRAM이다.
이러한 실시예에 있어서, 제어 디바이스(230)는 실행 유닛(231), 선택 유닛(232), 저장 유닛(233, 234) 및 프로세싱 유닛(235)을 포함한다. 실행 유닛(231)은 메모리(210, 220)에 액세스하도록 특정 명령어 세트(CMDS)를 실행한다. 본 발명은 실행 유닛(231)의 회로 구조를 한정하지는 않는다. 어느 회로라도, 그 회로가 메모리에 액세스할 수 있는 한, 실행 유닛(231)으로서 역할할 수 있다.
더욱, 메모리(210)가 DDR 메모리일 때, 실행 유닛(231)은 메모리(210)에 액세스하도록 DDR 인터페이스를 포함할 필요가 있다. 다른 실시예에 있어서, 실행 유닛(231)은 메모리(220)에 액세스하도록 DMA(direct memory access) 유닛을 더 포함한다.
선택 유닛(232)은 제어 신호(SC)에 따라 특정 명령어 세트(CMDS)로서 역할하도록 명령어 세트(CMD1 또는 CMD2)를 출력한다. 실행 유닛(231)은 특정 명령어 세트(CMDS)를 수신한다. 본 발명은 선택 유닛(232)의 회로 구조를 한정하지는 않는다. 어느 회로라도, 그 회로가 선택적으로 신호를 출력할 수 있는 한, 선택 회로(232)로서 역할할 수 있다. 일 실시예에 있어서, 선택 회로(232)는 MUX(multiplexer)이다.
저장 유닛(233)은 명령어 세트(CMD1)를 저장하도록 구성되고, 저장 유닛(234)은 명령어 세트(CMD2)를 저장하도록 구성된다. 이러한 실시예에 있어서, 각각의 저장 유닛은 다양한 기록 명령어 및 다양한 판독 명령어를 저장하도록 다양한 레지스터를 포함한다. 본 발명은 저장 유닛 내 레지스터의 수를 한정하지는 않는다. 이러한 실시예에 있어서, 저장 유닛(233) 내 레지스터의 수는 저장 유닛(234) 내 레지스터의 수와 동일하다. 다른 일 실시예에 있어서, 저장 유닛(233) 내 레지스터의 수는 저장 유닛(234)의 레지스터의 수와는 다르다.
명확성을 위해, 명령어 세트(CMD1)는 기록 명령어(W1~W3) 및 판독 명령어(R1~R4)를 포함하고, 명령어 세트(CMD2)는 기록 명령어(W4~W7) 및 판독 명령어(R5~R7)를 포함하지만, 본 개시는 거기에 한정되지는 않는다. 일부 실시예에 있어서, 명령어 세트(CMD1, CMD2)의 각각은 다른 수의 명령어를 포함한다.
프로세싱 유닛(234)은 실행 유닛(231)의 실행 상태에 따라 제어 신호(SC)를 발생시킨다. 선택 유닛(232)은 제어 신호(SC)에 따라 실행 유닛(231)에 명령어 세트(CMD1 또는 CMD2)를 출력한다. 선택 유닛(232)이 우선 실행 유닛(231)에 명령어 세트(CMD1)를 출력한다고 상정한다. 실행 유닛(231)은 기록 명령어(W1~W3) 및 판독 명령어(R1~R4)를 순차적으로 실행한다.
실행 유닛(231)은 명령어 세트(CMD1)를 실행하고 동시에 프로세싱 유닛(235)은 저장 유닛(234)에 명령어 세트(CMD2)를 기록한다. 실행 유닛(231)이 명령어 세트(CMD1)를 완료할 때, 프로세싱 유닛(235)은 제어 신호(SC)를 보낸다. 선택 유닛(232)은 제어 신호(SC)에 따라 실행 유닛(231)에 명령어 세트(CMD2)를 출력한다.
일 실시예에 있어서, 프로세싱 유닛(235)은 명령어 세트(CMD2)를 실행하기 위해 실행 유닛(231)을 활성화시키도록 트리거 신호(STRG)를 보낸다. 실행 유닛(231)은 명령어 세트(CMD2)를 실행하고 동시에 프로세싱 유닛(235)은 저장 유닛(233)에 명령어 세트(CMD3)를 기록한다. 도 2에 도시된 바와 같이, 명령어 세트(CMD3)는 기록 명령어(W8~W12) 및 판독 명령어(R8~R11)를 포함한다. 실행 유닛(231)이 명령어 세트(CMD2)를 완료할 때, 프로세싱 유닛(235)은 제어 신호(SC)를 보낸다. 선택 유닛(232)은 제어 신호(SC)에 따라 특정 명령어 세트(CMDS)로서 역할하도록 명령어 세트(CMD3)를 출력한다. 실행 유닛(231)은 명령어 세트(CMD3)를 실행한다.
실행 유닛(231)은 명령어 세트(CMD3)를 실행하고 동시에 프로세싱 유닛(235)은 저장 유닛(234)에 명령어 세트(CMD4)를 기록한다. 도 2에 도시된 바와 같이, 명령어 세트(CMD4)는 기록 명령어(W13~W15) 및 판독 명령어(R12~R14)를 포함한다. 실행 유닛(231)이 명령어 세트(CMD3)를 완료할 때, 프로세싱 유닛(235)은 제어 신호(SC)를 보낸다. 선택 유닛(232)은 제어 신호(SC)에 따라 특정 명령어 세트(CMDS)로서 역할하도록 명령어 세트(CMD4)를 출력한다. 실행 유닛(231)은 명령어 세트(CMD4)를 실행한다.
실행 유닛(231)이 순차적으로 다수의 명령어 세트를 실행하고, 저장 유닛(233 또는 234)에 명령어 세트를 기록하는 프로세싱 유닛(235)을 기다리지 않으므로, 액세스 시스템(200)의 액세스 시간이 감축된다. 부가적으로, 본 발명은 저장 유닛의 수를 한정하지는 않는다. 다른 실시예에 있어서, 저장 유닛의 수는 3보다 더 크다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 모든 용어(기술적 및 과학적 용어를 포함함)는 본 발명이 속하는 분야의 당업자에 의해 보통 이해되는 것과 동일한 의미를 갖는다. 더욱, 보통 사용되는 사전에서 정의된 것들과 같은 용어는 관련 있는 분야의 맥락에서 그들 의미와 일관되는 의미를 갖는 것으로 해석되어야 하고, 이상화되거나 지나치게 형식적인 의미로 본 명세서에서 명확히 정의되지 않는 한 그렇게 해석되지는 않을 것임을 이해할 것이다.
본 발명이 예에 의해 그리고 바람직한 실시예의 관점에서 설명되었기는 하지만, 본 발명은 개시된 실시예로 한정되지는 않는다고 이해되는 것이다. 반대로, (당업자에게 명백할 바와 같은) 다양한 수정 및 유사한 배열을 망라하려는 의도이다. 그래서, 첨부 청구범위의 범위는 모든 그러한 수정 및 유사한 배열을 망라하도록 가장 넓은 해석에 따라야 한다.

Claims (19)

  1. 제1 메모리와 제2 메모리 사이에 결합된 제어 디바이스로서,
    상기 제1 메모리 및 상기 제2 메모리에 액세스하도록 특정 명령어 세트를 실행하는 실행 유닛;
    제1 명령어 세트를 저장하도록 구성된 제1 저장 유닛;
    제2 명령어 세트를 저장하도록 구성된 제2 저장 유닛;
    제어 신호에 따라 상기 특정 명령어 세트로서 역할하도록 상기 제1 명령어 세트 또는 상기 제2 명령어 세트를 출력하는 선택 유닛; 및
    상기 실행 유닛의 실행 상태에 따라 상기 제어 신호를 발생시키는 프로세싱 유닛을 포함하되,
    상기 제1 명령어 세트가 상기 특정 명령어 세트로서 역할하고 이어서 상기 실행 유닛이 상기 특정 명령어 세트를 실행할 때, 상기 프로세싱 유닛은 상기 제2 저장 유닛에 상기 제2 명령어 세트를 저장하는, 제어 디바이스.
  2. 제1항에 있어서, 상기 프로세싱 유닛은 상기 제1 저장 유닛에 상기 제1 명령어 세트를 저장하고 상기 제2 저장 유닛에 상기 제2 명령어 세트를 저장하는, 제어 디바이스.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 저장 유닛은 복수의 명령어를 저장하도록 복수의 레지스터를 포함하고, 상기 명령어는 상기 제1 명령어 세트를 이루는, 제어 디바이스.
  5. 제1항에 있어서, 상기 제1 메모리는 NAND 플래시 메모리인, 제어 디바이스.
  6. 제5항에 있어서, 상기 제1 메모리는 DDR(double data rate) NAND 플래시 메모리인, 제어 디바이스.
  7. 제1항에 있어서, 상기 제2 메모리는 SRAM(static random access memory)인, 제어 디바이스.
  8. 제1항에 있어서, 상기 선택 유닛은 MUX(multiplexer)인, 제어 디바이스.
  9. 제1항에 있어서, 상기 실행 유닛은 상기 제2 메모리에 액세스하도록 DMA(direct memory access) 유닛을 포함하는, 제어 디바이스.
  10. 액세스 시스템으로서,
    제1 메모리;
    제2 메모리; 및
    상기 제1 메모리와 상기 제2 메모리 사이에 결합된 제어 디바이스를 포함하되,
    상기 제어 디바이스는,
    상기 제1 메모리 및 상기 제2 메모리에 액세스하도록 특정 명령어 세트를 실행하는 실행 유닛;
    제1 명령어 세트를 저장하도록 구성된 제1 저장 유닛;
    제2 명령어 세트를 저장하도록 구성된 제2 저장 유닛;
    제어 신호에 따라 상기 특정 명령어 세트로서 역할하도록 상기 제1 명령어 세트 또는 상기 제2 명령어 세트를 출력하는 선택 유닛; 및
    상기 실행 유닛의 실행 상태에 따라 상기 제어 신호를 발생시키는 프로세싱 유닛을 포함하되,
    상기 제1 명령어 세트가 상기 특정 명령어 세트로서 역할하고 이어서 상기 실행 유닛이 상기 특정 명령어 세트를 실행할 때, 상기 프로세싱 유닛은 상기 제2 저장 유닛에 상기 제2 명령어 세트를 저장하는 액세스 시스템.
  11. 제10항에 있어서, 상기 제어 디바이스와 상기 제2 메모리는 메모리 디바이스로 집적되는, 액세스 시스템.
  12. 제10항에 있어서, 상기 프로세싱 유닛은 상기 제1 저장 유닛에 상기 제1 명령어 세트를 저장하고 상기 제2 저장 유닛에 상기 제2 명령어 세트를 저장하는, 액세스 시스템.
  13. 삭제
  14. 제10항에 있어서, 상기 제1 저장 유닛은 복수의 명령어를 저장하도록 복수의 레지스터를 포함하고, 상기 명령어는 상기 제1 명령어 세트를 이루는, 액세스 시스템.
  15. 제10항에 있어서, 상기 제1 메모리는 NAND 플래시 메모리인, 액세스 시스템.
  16. 제15항에 있어서, 상기 제1 메모리는 DDR NAND 플래시 메모리인, 액세스 시스템.
  17. 제10항에 있어서, 상기 제2 메모리는 SRAM인, 액세스 시스템.
  18. 제10항에 있어서, 상기 선택 유닛은 MUX인, 액세스 시스템.
  19. 제10항에 있어서, 상기 실행 유닛은 상기 제2 메모리에 액세스하도록 DMA 유닛을 포함하는, 액세스 시스템.
KR1020157035180A 2013-06-20 2014-06-10 제어 디바이스 및 그 제어 디바이스를 이용하는 액세스 시스템 KR101814894B1 (ko)

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