KR101811808B1 - High Electron Mobility Transistor having Lightly Doped Drain region and method of manufacturing the same - Google Patents

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Abstract

LDD를 갖는 고 전자 이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 적어도 2DEG 채널을 형성시키는 채널 공급층, 상기 채널 공급층에 의해 적어도 2DEG 채널이 형성되는 채널 형성층을 포함하며, 상기 채널 공급층은 분극률이 서로 다른 복수의 반도체층을 포함하고, 상기 채널 공급층의 일부 영역은 리세스(recess)되어 있고, 상기 복수의 반도체층에서 최상층 아래의 반도체 중 하나는 채널 공급층이면서 식각 버퍼층이다.A high electron mobility transistor (HEMT) having an LDD and a method of manufacturing the same are disclosed. The disclosed HEMT includes a channel formation layer including a source electrode, a gate electrode, and a drain electrode and forming at least a 2DEG channel, and a channel formation layer in which at least a 2DEG channel is formed by the channel formation layer, Wherein a part of the channel supply layer is recessed and one of the semiconductors below the uppermost layer in the plurality of semiconductor layers is a channel supply layer and an etching buffer layer.

Description

ＬＤＤ 영역을 갖는 고 전자 이동도 트랜지스터(ＨＥＭＴ) 및 그 제조방법{High Electron Mobility Transistor having Lightly Doped Drain region and method of manufacturing the same}[0001] The present invention relates to a high electron mobility transistor (HEMT) having an LDD region and a method of manufacturing the same,

본 발명의 일 실시예는 파워 소자(power device)에 관한 것으로써, 보다 자세하게는 LDD 영역을 갖는 고 전자 이동도 트랜지스터(High Electron Mobility Transistor)(HEMT) 및 그 제조방법에 관한 것이다.One embodiment of the present invention relates to a power device, and more particularly, to a High Electron Mobility Transistor (HEMT) having an LDD region and a method of manufacturing the same.

HEMT는 밴드갭(band gap)이 다른 반도체들을 포함한다. HEMT에서 밴드갭이 다른 반도체들은 접합되어 있다. HEMT에서 밴드갭이 큰 반도체는 도너역할을 한다. 이러한 밴드갭이 큰 반도체에 의해 밴드갭이 작은 반도체에 2DEG(2-dimensional electron gas)가 형성된다. HEMT에서 2DEG는 채널로 이용될 수 있다.HEMTs include semiconductors with different band gaps. In HEMT, semiconductors with different band gaps are bonded. Semiconductors with large band gaps in HEMTs act as donors. A 2DEG (2-dimensional electron gas) is formed in a semiconductor having a small band gap by the semiconductor having a large band gap. 2DEG in HEMTs can be used as channels.

HEMT는 전자 캐리어의 이동도를 높이는데 사용될 수 있을 뿐만 아니라 전력소자의 하나로써 고내압 트랜지스터로도 사용될 수도 있다. HEMT는 넓은 밴드 갭(wide band gap)을 갖는 반도체, 예컨대 화합물 반도체를 포함한다. 따라서 HEMT는 큰 절연파괴 전압(breakdown voltage)을 가질 수 있다.The HEMT can be used not only to increase the mobility of the electron carriers but also as a high breakdown voltage transistor as one of the power devices. HEMTs include semiconductors having a wide band gap, such as compound semiconductors. HEMTs can therefore have a large breakdown voltage.

2DEG는 밴드갭이 큰 물질에 n-doping 하는 방법이나 분극을 갖는 물질을 사용하는 방법으로 형성할 수 있다.2DEG can be formed by a method of n-doping a substance having a large band gap or a method using a substance having a polarization.

HEMT는 오프 동작시 게이트와 드레인 사이의 2DEG가 제거되면서 공간전하가 남게 되는데, 이러한 공간전하에 의해 전기장이 게이트에 집중된다. 전기장의 게이트 집중에 의해 HEMT의 절연 파괴전압이 낮아질 수 있다.In the HEMT, the 2DEG between the gate and the drain is removed in the OFF operation, and the space charge is left, and the electric field is concentrated on the gate by the space charge. The breakdown voltage of the HEMT can be lowered by the gate concentration of the electric field.

HEMT의 절연 파괴전압을 높이기 위한 방법으로는 채널 공급층의 분극률을 줄이는 방법이나 채널 공급층에 억셉터(acceptor)를 공급해서 2DEG 채널의 전자농도를 줄이는 방법이 있다. 그러나 이러한 방법으로는 2DEG 농도의 제어가 어려울 수 있다. 채널 공급층은 2DEG를 형성시키는 층을 말한다. 곧, 2DEG는 채널 공급층에 의해 형성된다.As a method for increasing the breakdown voltage of the HEMT, there is a method of reducing the polarization ratio of the channel supply layer or a method of reducing the electron concentration of the 2DEG channel by supplying an acceptor to the channel supply layer. However, this method may be difficult to control 2DEG concentration. The channel feed layer refers to the layer that forms the 2DEG. Soon, the 2DEG is formed by the channel feed layer.

또한, 2DEG 채널에서 전자 농도는 채널 공급층의 분극률과 두께 변화에 매우 민감하다. 특히, 채널 공급층의 두께가 얇아질 때, 채널 공급층의 두께 변화에 따른 2DEG 채널에서 전자농도 편차는 더욱 커질 수 있다. 따라서 2DEG 채널에 채널의 다른 영역에 비해 상대적으로 전자농도가 낮은 LDD 영역을 신뢰성 있게 형성하기가 쉽지 않다.Also, the electron concentration in the 2DEG channel is very sensitive to the polarization rate and thickness variation of the channel feed layer. Particularly, when the thickness of the channel supply layer is thinned, the electron concentration deviation in the 2DEG channel according to the change in the thickness of the channel supply layer can be further increased. Therefore, it is not easy to reliably form an LDD region having a lower electron concentration in the 2DEG channel than in other regions of the channel.

본 발명의 일 실시예는 신뢰성 있는 LDD 영역을 갖는 HEMT를 제공한다.One embodiment of the present invention provides a HEMT having a reliable LDD region.

본 발명의 다른 실시예는 이러한 HEMT의 제조방법을 제공한다.Another embodiment of the present invention provides a method of manufacturing such a HEMT.

본 발명의 일 실시예에 의한 HEMT는 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 적어도 2DEG 채널을 형성하는 채널 공급층 및 적어도 상기 2DEG 채널이 형성되는 채널 형성층을 포함하고, 상기 채널 공급층은 분극률이 서로 다른 복수의 반도체층을 포함하고, 상기 채널 공급층의 일부 영역은 리세스(recess) 영역이고, 상기 복수의 반도체층에서 최상층 아래의 반도체층 중 하나는 채널 공급층이면서 식각 버퍼층이다.The HEMT according to an embodiment of the present invention includes a channel forming layer including a source electrode, a gate electrode, and a drain electrode, at least a channel forming layer forming a 2DEG channel, and a channel forming layer forming at least the 2DEG channel, Wherein one of the semiconductor layers below the uppermost layer in the plurality of semiconductor layers is a channel supply layer and is an etch buffer layer .

이러한 HEMT에서, 상기 채널 공급층은 순차적으로 적층된 버퍼층 및 상부층을 포함하고, 상기 상부층의 분극률이 상기 버퍼층보다 클 수 있다.In this HEMT, the channel supply layer includes a sequentially stacked buffer layer and an upper layer, and the polarization ratio of the upper layer may be larger than that of the buffer layer.

상기 버퍼층 아래에 배리어층이 더 구비되고, 상기 배리어층의 분극률이 상기 버퍼층보다 클 수 있다.A barrier layer may be further provided under the buffer layer, and the polarization ratio of the barrier layer may be larger than that of the buffer layer.

상기 리세스는 상기 상부층의 일부 영역이 완전히 제거된 부분이거나 The recess may be a portion in which a part of the upper layer is completely removed

상기 상부층의 일부 영역이 완전히 제거된 부분과 상기 버퍼층의 일부가 제거된 부분일 수 있다.A portion of the upper layer completely removed and a portion of the buffer layer removed.

상기 리세스는 상기 상부층의 일부 영역이 완전히 제거된 부분이거나 The recess may be a portion in which a part of the upper layer is completely removed

상기 상부층의 일부 영역이 완전히 제거된 부분과 상기 버퍼층의 일부가 제거된 부분일 수 있다.A portion of the upper layer completely removed and a portion of the buffer layer removed.

상기 게이트는 상기 채널 공급층의 상기 리세스된 영역 상에 또는 상기 리세스된 영역 둘레에 구비될 수 있다.
The gate may be provided on or around the recessed region of the channel supply layer.

*상기 채널 공급층의 상기 리세스가 존재하는 부분은 산화영역을 포함할 수 있다.The portion where the recess of the channel supply layer exists may include an oxidation region.

상기 산화영역은 상기 리세스 영역 전체로 확장될 수 있다.The oxidation region may extend over the entire recess region.

상기 소스, 상기 드레인 및 상기 게이트 사이의 상기 채널 공급층 상에 채널증가층이 더 구비될 수 있다.A channel enhancement layer may further be provided on the channel supply layer between the source, the drain and the gate.

상기 게이트와 상기 채널 공급층 사이에 절연층이 더 구비될 수 있다.An insulating layer may further be provided between the gate and the channel supply layer.

상기 채널 증가층 상에 절연층이 더 구비될 수 있다.An insulating layer may be further provided on the channel enhancement layer.

상기 게이트와 상기 채널 공급층 사이에 p형 유전층이 더 구비될 수 있다.A p-type dielectric layer may further be provided between the gate and the channel supply layer.

본 발명의 일 실시예에 의한 HEMT의 제조방법은 기판 상에 적어도 2DEG 채널이 형성되는 채널 형성층을 형성하는 단계, 상기 채널 형성층 상에 적어도 상기 2DEG 채널을 형성하는 채널 공급층을 형성하는 단계, 상기 채널 공급층에 리세스를 형성하는 단계 및 상기 리세스 형성 전후에 소스, 드레인 및 게이트를 형성하는 단계를 포함하고, 상기 채널 공급층은 분극률이 서로 다른 복수의 반도체층으로 형성하고, 상기 복수의 반도체층에서 최상층 아래의 반도체층 중 하나는 채널 공급층이면서 식각 버퍼층일 수 있다.A method of manufacturing an HEMT according to an embodiment of the present invention includes forming a channel forming layer on which at least a 2DEG channel is formed on a substrate, forming a channel supply layer for forming at least the 2DEG channel on the channel forming layer, Forming a recess in the channel supply layer, and forming a source, a drain, and a gate before and after the recess formation, wherein the channel supply layer is formed of a plurality of semiconductor layers having different polarizability, One of the semiconductor layers below the uppermost layer in the semiconductor layer of the semiconductor layer may be a channel supply layer and an etching buffer layer.

이러한 제조 방법에서, 기판 상에 적어도 2DEG 채널이 형성되어질 채널 형성층을 형성하는 단계, 상기 채널 형성층에 적어도 상기 2DEG 채널을 형성하는 채널 공급층을 상기 채널 형성층 상에 형성하는 단계, 상기 채널 공급층에 리세스를 형성하는 단계 및 상기 리세스 형성 전후에 소스, 드레인 및 게이트를 형성하는 단계를 포함하고, 상기 채널 공급층은 분극률이 서로 다른 복수의 반도체층으로 형성하고, 상기 복수의 반도체층에서 최상층 아래의 반도체층 중 하나는 채널 공급층이면서 식각 버퍼층일 수 있다.In this manufacturing method, a channel forming layer on which at least a 2DEG channel is to be formed is formed on a substrate, a channel forming layer is formed on the channel forming layer to form at least the 2DEG channel in the channel forming layer, Forming a recess, and forming a source, a drain and a gate before and after forming the recess, wherein the channel supply layer is formed of a plurality of semiconductor layers having different polarization ratios, One of the semiconductor layers under the top layer may be the channel supply layer and the etch buffer layer.

상기 채널 공급층을 형성하는 단계는,Wherein forming the channel supply layer comprises:

상기 채널 형성층 상에 버퍼층을 형성하는 단계, 상기 버퍼층 상에 상기 버퍼층보다 분극률이 큰 상부층을 형성하는 단계를 포함할 수 있다.Forming a buffer layer on the channel forming layer, and forming an upper layer having a higher polarization ratio than the buffer layer on the buffer layer.

상기 버퍼층 아래에 상기 버퍼층보다 분극률이 큰 배리어층을 더 형성할 수 있다.A barrier layer having a higher polarization ratio than the buffer layer may be further formed under the buffer layer.

상기 리세스를 형성하는 단계는,Wherein forming the recess comprises:

상기 상부층의 일부를 완전히 제거하는 단계 또는 상기 상부층의 일부를 완전히 제거한 다음, 상기 버퍼층의 일부를 제거하는 단계를 포함할 수 있다.Completely removing a part of the upper layer or completely removing a part of the upper layer, and then removing a part of the buffer layer.

상기 게이트는 상기 채널 공급층의 상기 리세스 영역 상에 또는 상기 리세스 영역 둘레에 형성할 수 있다.The gate may be formed on or around the recess region of the channel supply layer.

상기 채널 공급층의 상기 리세스가 존재하는 부분의 일부를 산화시켜서 2DEG채널을 완전히 없앨 수 있다.The 2DEG channel can be completely eliminated by oxidizing a part of the portion where the recess of the channel supply layer exists.

상기 소스, 상기 드레인 및 상기 게이트 사이의 상기 채널 공급층 상에 채널증가층을 더 형성할 수 있다.A channel enhancement layer may further be formed on the channel supply layer between the source, the drain, and the gate.

상기 게이트와 상기 채널 공급층 사이에 절연층을 더 형성할 수 있다.An insulating layer may further be formed between the gate and the channel supply layer.

상기 채널 증가층 상에 절연층을 더 형성할 수 있다.An insulating layer may further be formed on the channel increasing layer.

상기 게이트와 상기 채널 공급층 사이에 p형 유전층을 더 형성할 수 있다.A p-type dielectric layer may be further formed between the gate and the channel supply layer.

상기 채널 증가층은 C, Si, Ge, CN, SiN, GeN 및 n형 유전체 중 어느 하나로 형성될 수 있다. 이때, 상기 채널 증가층은 C, Si, Ge의 화합물과 그 화합물의 질화물로 형성될 수도 있다.The channel enhancement layer may be formed of any one of C, Si, Ge, CN, SiN, GeN, and n-type dielectrics. At this time, the channel enhancement layer may be formed of a compound of C, Si, Ge and a nitride of the compound.

본 발명의 일 실시예에 의한 HEMT에서 채널 공급층 중 하나는 식각 버퍼층이거나 채널 공급층이면서 식각 버퍼층일 수 있다. 어느 경우에서나 두께 변화에 따른 분극률 변화가 낮다. HEMT를 형성하는 과정에서 2DEG 채널에 LDD 영역을 형성하기 위한 식각의 저지층으로 상기 식각 버퍼층을 활용함으로써, LDD 형성과정에서 채널 공급층의 식각 두께에 따라 2DEG 채널의 전자농도가 급격히 변화하는 것을 방지할 수 있다. 이에 따라 LDD 영역의 신뢰성과 함께 HEMT의 재현성(reproductivity)에 대한 신뢰성도 확보할 수 있다. 또한, 식각 버퍼 겸용층으로 인해 LDD 형성을 위한 식각 공정의 마진을 크게 할 수 있다.One of the channel supply layers in the HEMT according to an exemplary embodiment of the present invention may be an etch buffer layer or a channel supply layer and an etch buffer layer. In either case, the change in the polarization ratio due to the change in thickness is low. By utilizing the etch buffer layer as an etch stop layer for forming the LDD region in the 2DEG channel in the process of forming the HEMT, it is possible to prevent the electron concentration of the 2DEG channel from drastically changing according to the etching thickness of the channel supply layer in the LDD formation process can do. Accordingly, the reliability of the HEMT with respect to reproductivity can be secured in addition to the reliability of the LDD region. In addition, since the etch buffer serves as a layer, the etching process margin for LDD formation can be increased.

도 1 내지 도 8은 본 발명의 실시예들에 의한 HEMT의 단면도들이다.
도 9 내지 도 11은 본 발명의 실시예에 의한 HEMT의 제조방법을 단계별로 나타낸 단면도들이다.1 to 8 are cross-sectional views of an HEMT according to embodiments of the present invention.
9 to 11 are cross-sectional views illustrating steps of a method of manufacturing an HEMT according to an embodiment of the present invention.

이하, 본 발명의 일 실시예에 의한 LDD 영역을 갖는 고 전자 이동도 트랜지스터(HEMT) 및 그 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.Hereinafter, a high electron mobility transistor (HEMT) having an LDD region according to an embodiment of the present invention and a method of manufacturing the same will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of the layers or regions shown in the figures are exaggerated for clarity of the description.

먼저 본 발명의 여러 실시예에 의한 HEMT를 설명한다.First, a HEMT according to various embodiments of the present invention will be described.

도 1을 참조하면, 기판(10) 상에 버퍼층(12)이 존재한다. 기판(10)은, 예를 들면 사파이어 기판일 수 있다. 버퍼층(12)은 예를 들면 AlN 또는 AlGaN의 적층일 수 있다. 버퍼층(12) 상에 제1 및 제2 물질층(30, 32)이 순차적으로 적층되어 있다. 제1 및 제2 물질층(30, 32)은 분극율이 다르고 밴드 갭이 다른 반도체층일 수 있다. 제1 물질층(30)의 분극률과 밴드 갭은 제2 물질층(32)보다 작을 수 있다. 제1 물질층(30)은 반도체층으로써, 예를 들면 GaN층이나 InGaN층일 수 있고, AlGaN층/GaN층일 수도 있다. 제1 물질층(30)은 2DEG 채널(35)을 포함한다. 2DEG 채널(35)은 LDD 영역(A1)을 포함한다. LDD 영역(A1)은 2DEG 채널(35)의 다른 영역보다 전자 농도가 상대적으로 낮은 영역이다.Referring to FIG. 1, a buffer layer 12 is present on a substrate 10. The substrate 10 may be, for example, a sapphire substrate. The buffer layer 12 may be, for example, a laminate of AlN or AlGaN. First and second material layers 30 and 32 are sequentially stacked on the buffer layer 12. The first and second material layers 30 and 32 may be semiconductor layers having different polarization ratios and different band gaps. The polarization rate and bandgap of the first material layer 30 may be less than the second material layer 32. The first material layer 30 may be a semiconductor layer, for example, a GaN layer or an InGaN layer, or an AlGaN layer / GaN layer. The first material layer 30 comprises a 2DEG channel 35. The 2DEG channel 35 includes the LDD region A1. The LDD region A1 is a region in which the electron concentration is relatively lower than other regions of the 2DEG channel 35. [

제1 물질층(30) 상에 제2 및 제3 물질층(32, 34)이 순차적으로 적층되어 있다. 제2 및 제3 물질층(32, 34)은 제1 물질층(30)에 2DEG 채널(35)을 형성시키는 층, 혹은 제1 물질층(30)에 2DEG 채널(35)이 형성되게 하는 층으로써 채널 공급층일 수 있다. 제3 물질층(34)은 상부층이라할 수 있다. 제2 물질층(32)은 하기한 바와 같이 식각 버퍼층 혹은 버퍼층이라 할 수 있다. 이하, 제2 및 제3 물질층(32, 34)을 제1 채널 공급층이라 한다.The second and third material layers 32 and 34 are sequentially stacked on the first material layer 30. The second and third material layers 32 and 34 may be formed from a layer that forms a 2DEG channel 35 in the first material layer 30 or a layer that allows the 2DEG channel 35 to be formed in the first material layer 30. [ And may be a channel supply layer. The third material layer 34 may be referred to as an upper layer. The second material layer 32 may be an etching buffer layer or a buffer layer as described below. Hereinafter, the second and third material layers 32 and 34 are referred to as a first channel supply layer.

상기 제1 채널 공급층은 제1 물질층(30)보다 분극률이 큰 반도체층이다. 상기 제1 채널 공급층과 제1 물질층(30) 사이의 분극률 차이에 따라 상기 제1 채널 공급층에 분극이 나타나고, 상기 분극에 의해 상기 제1 채널 공급층과 접촉하는, 곧, 제2 물질층(32)과 접촉하는 제1 물질층(30)의 계면에 2DEG가 생성된다. 이렇게 해서, 제1 물질층(30)에 2DEG 채널(35)이 형성된다. 이와 같이, 2DEG 채널(35)은 상기 제1 채널 공급층에 의해 제1 물질층(30)에 형성되어지므로(또는 구비되므로), 제1 물질층(30)은 채널 형성층일 수 있다.The first channel supply layer is a semiconductor layer having a higher polarization ratio than the first material layer 30. Wherein a polarization occurs in the first channel supply layer in accordance with a difference in polarization rate between the first channel supply layer and the first material layer (30), and a second channel supply layer A 2DEG is created at the interface of the first material layer 30 in contact with the material layer 32. In this way, the 2DEG channel 35 is formed in the first material layer 30. As such, since the 2DEG channel 35 is formed (or provided) in the first material layer 30 by the first channel supply layer, the first material layer 30 may be a channel forming layer.

제2 물질층(32)과 제3 물질층(34)은 분극률이 다를 수 있다. 예를 들면, 제3물질층(34)의 분극률이 제2 물질층(32)의 분극률보다 클 수 있다. 제2 물질층(32)의 두께 변화에 따른 제2 물질층(32)의 분극률 변화는 크지 않을 수 있다. 따라서 제2 물질층(32)의 두께 변화, 예컨대 두께 감소에 따른 2DEG의 전자 농도 변화, 예컨대 전자 농도의 감소는 크지 않을 수 있다. 이에 따라 도 1에 도시한 HEMT를 제조하는 과정에서 LDD 영역(A1)을 형성하기 위한 식각 과정에서 식각 저지층으로 제2 물질층(32)을 사용하면, 허용된 편차 내에서 전자 농도가 균일한 LDD 영역(A1)을 구비할 수 있다. 곧, 신뢰성 있는 LDD 영역(A1)을 형성할 수 있다.The second material layer 32 and the third material layer 34 may have different polarization ratios. For example, the polarization ratio of the third material layer 34 may be greater than the polarization ratio of the second material layer 32. The change in the polarization ratio of the second material layer 32 may not be large as the thickness of the second material layer 32 changes. Therefore, a change in thickness of the second material layer 32, for example, a change in the electron concentration of the 2DEG due to the decrease in thickness, for example, a decrease in the electron concentration may not be large. Accordingly, when the second material layer 32 is used as the etch stop layer in the process of forming the LDD region A1 in the process of manufacturing the HEMT shown in FIG. 1, the electron concentration is uniform within the allowable deviation And an LDD region A1. A reliable LDD region A1 can be formed.

이러한 점에서 제2 물질층(32)은 LDD 영역(A1)에 2DEG 채널을 공급하는 층이기도 하지만, 상기 식각과정에서 완충역할을 하는 식각 버퍼층일 수도 있다.In this regard, the second material layer 32 may be a layer supplying a 2DEG channel to the LDD region A1, but may be an etch buffer layer serving as a buffer in the etching process.

제2 및 제3 물질층(32, 34)은 동일 물질 또는 다른 물질일 수도 있다. 예를 들면, 제2 및 제3 물질층(32, 34)은 AlGaN층, AlN층 또는 AlInN층일 수 있다. 제2 및 제3 물질층(32, 34)은 동일 물질이라도 조성이나 성분은 다를 수 있다. 예를 들면, 제2 및 제3 물질층(32, 34)이 모두 AlGaN층일 수 있으나, 제2 물질층(32)보다 상대적으로 분극률이 큰 제3 물질층(34)에서 알루미늄(Al) 비율이 더 높을 수 있다. 제2 물질층(32)의 두께는, 예를 들면 1~100nm 또는 그 이상일 수 있다. 제3 물질층(34)은 제2 물질층(32)의 일부 영역 상에만 존재한다. LDD 영역(A1)에 대응되는 제2 물질층(32) 상에는 제3 물질층(34)이 존재하지 않는다. 따라서 LDD 영역(A1)의 2DEG는 제2 물질층(32)에 의해 생성된다. 제3 물질층(34)의 두께는, 예를 들면 1~100nm 또는 그 이상 일 수 있다. 제2 물질층(32)에서 LDD 영역(A1)에 대응되는 영역의 상부면은 점선으로 도시한 바와 같이 소정 두께가 제거될 수 있다. 제3 물질층(34) 상에 소스 및 드레인(34S, 34D)이 존재한다. 소스(34S)와 드레인(34D)은 LDD 영역(A1)을 중심으로 마주하게 배치된다. 제3 물질층(34) 사이의 제2 물질층(32) 상에, LDD 영역(A1)에 대응하는 제2 물질층(32) 상에 게이트(36)가 존재한다. 게이트(36)와 소스 및 드레인(34S, 34D)은 다른 물질일 수 있다.The second and third material layers 32 and 34 may be the same material or different materials. For example, the second and third material layers 32, 34 may be an AlGaN layer, an AlN layer, or an AlInN layer. The second and third material layers 32 and 34 may have the same composition and composition as the same material. For example, the second and third material layers 32 and 34 may all be AlGaN layers, but the proportion of aluminum (Al) in the third material layer 34 having a relatively higher polarization ratio than the second material layer 32 Can be higher. The thickness of the second material layer 32 may be, for example, 1 to 100 nm or more. The third material layer 34 is present only on a portion of the second material layer 32. The third material layer 34 does not exist on the second material layer 32 corresponding to the LDD region A1. Thus, the 2DEG of the LDD region Al is generated by the second material layer 32. [ The thickness of the third material layer 34 may be, for example, 1 to 100 nm or more. The upper surface of the region corresponding to the LDD region A1 in the second material layer 32 can be removed to a predetermined thickness as shown by the dotted line. Source and drain (34S, 34D) are present on the third material layer (34). The source 34S and the drain 34D are arranged to face the LDD region A1. On the second material layer 32 between the third material layers 34 there is a gate 36 on the second material layer 32 corresponding to the LDD region Al. The gate 36 and source and drain 34S, 34D may be different materials.

도 2는 본 발명의 다른 실시예에 의한 HEMT를 보여준다. 도 2 이하에서는 편의 상, 기판(10)과 버퍼층(12)을 도시하지 않고, 도 1에서 설명한 부재에 대해서는 도 1에서 사용한 참조번호를 그대로 사용하며, 그 부재에 대한 설명은 생략한다.2 shows a HEMT according to another embodiment of the present invention. The substrate 10 and the buffer layer 12 are not shown for convenience in the following description. The reference numerals used in FIG. 1 are used for the members described in FIG. 1, and description of the members is omitted.

도 2를 참조하면, 제2 물질층(32) 상에 중간 물질층(38)이 존재한다. 중간 물질층(38), 제2 물질층(32) 및 제3 물질층(34)은 제2 채널 공급층일 수 있다. 중간 물질층(38)의 두께는, 예를 들면 1~100nm 일 수 있다. 도 2에서 버퍼층 또는 식각 버퍼층은 중간 물질층(38)일 수 있다. 또한, 도 2에서 제2 물질층(32)은 식각 버퍼층이 아니라 배리어(barrier)층일 수 있고, LDD 영역(A1)에 2DEG를 생성하는 역할을 할 수 있다. 중간 물질층(38)이 식각 버퍼층 역할을 하지만, 중간 물질층(38)이 분극률을 갖는 반도체일 경우, 중간 물질층(38)은 제2 물질층(32)과 함께 LDD 영역(A1)에 2DEG를 생성하는데 일조할 수도 있다. 중간 물질층(38)은 분극률을 갖는 반도체층일 수도 있고, 분극률이 없는 단순한 식각 버퍼층일 수도 있다. 중간 물질층(38)이 분극률을 갖는 반도체층일 때, 중간 물질층(38)은 제2 및/또는 제3 물질층(32, 34)과 동일 물질층일 수 있으나, 조성이나 성분의 비율은 다를 수 있다. 이에 따라 중간 물질층(38)의 분극률은 제2 및 제3 물질층(32, 34)보다 작을 수 있다. 도 2의 경우, 배리어층인 제2 물질층(32)의 분극률이 상부층인 제3 물질층(34)보다 클 수도 있다. 중간 물질층(38) 위쪽으로 제3 물질층(34), 소스(34S), 드레인(34D) 및 게이트(36)가 존재하는데, 상호 위치관계는 도 1에서 제2 물질층(32) 위에서와 같다.Referring to FIG. 2, there is an intermediate layer 38 on the second material layer 32. The intermediate layer 38, the second material layer 32 and the third material layer 34 may be a second channel feed layer. The thickness of the intermediate layer 38 may be, for example, 1 to 100 nm. In FIG. 2, the buffer layer or etch buffer layer may be an intermediate layer 38. Also, in FIG. 2, the second material layer 32 may be a barrier layer, not an etch buffer layer, and may serve to create a 2DEG in the LDD region A1. When the intermediate layer 38 serves as an etch buffer layer and the intermediate layer 38 is a semiconductor with a polarization ratio, the intermediate layer 38 is formed with the second material layer 32 in the LDD region Al It can also help to create a 2DEG. The intermediate layer 38 may be a semiconductor layer having a polarization ratio, or may be a simple etching buffer layer having no polarization ratio. The intermediate layer 38 may be the same material layer as the second and / or third material layers 32 and 34 when the intermediate layer 38 is a semiconductor layer having a polarizability, . Thus, the polarization rate of the intermediate layer 38 may be less than the second and third material layers 32 and 34. 2, the polarization ratio of the second material layer 32, which is a barrier layer, may be larger than that of the third material layer 34 which is the upper layer. A third material layer 34, a source 34S, a drain 34D and a gate 36 are present above the intermediate layer 38 with mutual positional relationships being established above the second material layer 32 same.

도 3은 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.3 shows a HEMT according to another embodiment of the present invention.

도 3을 참조하면, 제2 및 제3 물질층(32, 34)과 게이트(36), 소스(34S) 및 드레인(34D)의 위치 관계는 도 1과 동일할 수 있다. 다만, 제2 물질층(32)은 게이트(36) 아래에 산화영역(32A)을 포함하고 있다. 산화영역(32A)은 LDD 영역(A1)에 대응하는 제2 물질층(32) 전체로 확장될 수 있다. 산화영역(32A)은 산소를 포함하는 영역이다. 산화영역(32A)은 제2 물질층(32)의 해당 부분이 산화된 영역일 수 있고, 상기 해당 부분이 억셉터(acceptor)로써 산소이온을 포함하여 형성된 영역일 수도 있다. 산화영역(32A)의 분극률은 제2 물질층(32)의 다른 영역에 비해 분극률이 작다. 따라서 산화영역(32A)과 제1 물질층(30) 사이의 분극률 차는 산화영역(32A) 주변의 제2 물질층(32)과 제1 물질층(30) 사이의 분극률 차보다 작다. 이에 따라 게이트 전극(36) 아래의 제1 물질층(30)의 2DEG 채널(35)의 전자 농도는 감소될 수 있다. 산화영역(32A)이 억셉터로써 산소이온을 포함하는 경우, 2DEG 채널(35)의 전자는 산소이온에 의해 직접 억셉트될 수 있는 바, 게이트(36) 아래의 제1 물질층(30)의 2DEG 채널의 전자농도는 감소될 수 있다.3, the positional relationship between the second and third material layers 32 and 34 and the gate 36, the source 34S, and the drain 34D may be the same as in FIG. However, the second material layer 32 includes an oxide region 32A below the gate 36. [ The oxidation region 32A may extend to the entire second material layer 32 corresponding to the LDD region A1. The oxidation region 32A is a region containing oxygen. The oxidized region 32A may be an oxidized region of the corresponding portion of the second material layer 32 and the corresponding portion may be formed of an acceptor including oxygen ions. The polarization ratio of the oxidized region 32A is smaller than that of the other regions of the second material layer 32. [ The difference in polarization rate between the oxidized region 32A and the first material layer 30 is smaller than the difference in polarization rate between the second material layer 32 and the first material layer 30 around the oxidized region 32A. The electron concentration of the 2DEG channel 35 of the first material layer 30 under the gate electrode 36 can be reduced. If the oxidized region 32A contains oxygen ions as the acceptor, the electrons of the 2DEG channel 35 can be directly asserted by the oxygen ions, and the electrons of the second material layer 30 below the gate 36 The electron concentration of the 2DEG channel can be reduced.

도 4는 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.4 shows a HEMT according to another embodiment of the present invention.

도 4를 참조하면, HEMT의 기본 구성은 도 2와 동일할 수 있다. 다만, 도 4의 HEMT는 중간 물질층(38)의 LDD 영역(A1)에 대응하는 부분은 산화영역(30A)을 포함한다. 산화영역(30A)은 도 3의 산화영역(32A)과 동일할 수 있다. 산화영역(30A)은 아래로 확장되어 제1 물질층(32)의 일부 영역까지 포함한다.산화영역(30A)은 LDD 영역(A1) 상의 중간 물질층(38)과 제1 물질층(32)의 다른 부분까지 확장될 수도 있다.Referring to FIG. 4, the basic structure of the HEMT may be the same as that of FIG. 4, the portion corresponding to the LDD region A1 of the intermediate layer 38 includes the oxidation region 30A. The oxidized region 30A may be the same as the oxidized region 32A of Fig. The oxidized region 30A extends down to a partial region of the first material layer 32. The oxidized region 30A is formed between the intermediate layer 38 and the first material layer 32 on the LDD region A1, To another portion of the < / RTI >

한편, 도 3 및 도 4에서 산화영역(32A, 30A)을 구비하는 대신에 산화영역이 존재하는 위치에 p형 불순물을 도핑하거나 게이트(36)와 그 바로 아래의 물질층 사이에 p형 유전층(미도시)을 구비하여 산화영역을 구비할 때와 동일한 효과를 얻을 수도 있다.3 and 4, instead of having the oxidation regions 32A and 30A, a p-type impurity is doped at a position where an oxidizing region exists, or a p-type impurity is doped between the gate 36 and a material layer immediately below the p- Not shown) to obtain the same effect as the case of providing the oxidizing region.

도 5은 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.5 shows a HEMT according to another embodiment of the present invention.

도 5을 참조하면, HEMT의 기본 구성은 도 1과 같을 수 있다. 다만, 도 5의 HEMT에서 제2 및 제3 물질층(32, 34)의 노출된 상부면은 채널 증가층(40)으로 덮여있다.Referring to FIG. 5, the basic structure of the HEMT may be as shown in FIG. However, the exposed upper surface of the second and third material layers 32, 34 in the HEMT of FIG. 5 is covered by the channel enhancement layer 40.

도 6은 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.6 shows a HEMT according to another embodiment of the present invention.

도 6을 참조하면, HEMT의 기본 구성은 도 2와 동일 할 수 있다. 다만, 도 6의 HEMT에서 중간 물질층(38)과 제3 물질층(34)의 노출된 상부면은 채널 증가층(40)으로 덮여있다.Referring to FIG. 6, the basic structure of the HEMT may be the same as that of FIG. However, in the HEMT of FIG. 6, the exposed upper surface of the intermediate layer 38 and the third material layer 34 is covered by the channel enhancement layer 40.

도 7은 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.7 shows a HEMT according to another embodiment of the present invention.

도 7을 참조하면, 게이트(36)의 위치를 제외하고, HEMT의 기본 구성은 도 6과 동일할 수 있다. 도 7의 HEMT에서 게이트(36)는 LDD 영역(35)에 인접한 제3 물질층(34) 상에 구비되어 있다. 게이트(36)는 소스(34S)와 인접하고, 드레인(34D)과 LDD 영역(35)을 사이에 두고 마주한다. 도 7에서와 같은 게이트(36) 위치의 변경은 도 1 내지 도 5의 HEMT에도 적용될 수 있다.Referring to Fig. 7, except for the position of the gate 36, the basic structure of the HEMT can be the same as in Fig. In the HEMT of FIG. 7, the gate 36 is provided on the third material layer 34 adjacent to the LDD region 35. The gate 36 is adjacent to the source 34S and faces the drain 34D and the LDD region 35 therebetween. The change in the position of the gate 36 as in FIG. 7 can also be applied to the HEMTs of FIGS. 1-5.

도 8은 본 발명의 또 다른 실시예에 의한 HEMT를 보여준다.8 shows a HEMT according to another embodiment of the present invention.

도 8을 참조하면, HEMT의 기본 구성은 도 1과 동일할 수 있다. 다만, 도 8의 HEMT에서 게이트(36)와 제2 물질층(32) 사이에 절연층(50)이 더 구비되어 있다. 절연층(50)은 소스(34S)와 드레인(34D)까지 확장될 수 있다. 절연층(50)은 HEMT의 온 전류(on current)를 증가시키는 역할을 할 수 있다. 절연층(50)은, 예를 들면 Al2O3층, SiO2층 또는 SiN층일 수 있다. 절연층(50)의 두께는, 예를 들면 1nm-50nm일 수 있다. 게이트(36)와 그 아래의 물질층 사이에 절연층(50)이 더 구비되는 경우는 도 2 내지 도 7의 HEMT에도 적용될 수 있다.Referring to FIG. 8, the basic structure of the HEMT may be the same as that of FIG. In the HEMT of FIG. 8, an insulating layer 50 is further provided between the gate 36 and the second material layer 32. The insulating layer 50 may extend to the source 34S and the drain 34D. The insulating layer 50 may serve to increase the on-current of the HEMT. The insulating layer 50 may be, for example, an Al2O3 layer, an SiO2 layer, or a SiN layer. The thickness of the insulating layer 50 may be, for example, 1 nm to 50 nm. The case where the insulating layer 50 is further provided between the gate 36 and the underlying material layer is also applicable to the HEMTs of FIGS.

다음, 도 9 내지 도 11은 본 발명의 실시예에 의한 HEMT의 제조방법을 보여준다.Next, FIGS. 9 to 11 show a method of manufacturing the HEMT according to the embodiment of the present invention.

도 9를 참조하면, 기판(10) 상에 버퍼층(12)을 형성한다. 버퍼층(12) 상에 제1 물질층(30)을 형성한다. 제1 물질층(30) 상에 채널 공급층(70)을 형성한다. 채널 공급층(70)은 복층일 수 있고, 도 1 내지 도 8에서 시사된 물질층들을 포함할 수 있다. 예를 들면, 채널 공급층(70)은 도 1 및 도 2에서 설명한 제1 및 제2 채널 공급층일 수 있고, 도 5의 제3 물질층(34)과 채널 증가층(40)을 포함하는 것일 수도 있다.Referring to FIG. 9, a buffer layer 12 is formed on a substrate 10. A first material layer (30) is formed on the buffer layer (12). A channel supply layer 70 is formed on the first material layer 30. The channel feed layer 70 may be a multi-layer and may include layers of material as illustrated in Figs. 1-8. For example, the channel supply layer 70 can be the first and second channel supply layers described in FIGS. 1 and 2, and includes the third material layer 34 and the channel enhancement layer 40 of FIG. It is possible.

도 10을 참조하면, 채널 공급층(70)을 형성한 후, 채널 공급층(70)의 LDD 영역(35)에 대응되는 부분을 일부 두께 제거한다. 이렇게 해서, 제1 물질층(30)에 LDD 영역(A1)이 형성된다. 이때, 채널 공급층(70)의 제거되는 부분은 제3 물질층(34)의 LDD 영역(35)에 대응되는 부분의 전체 두께, 제3 물질층(34)의 상기 전체 두께와 제2 물질층(32)의 일부 두께, 제3 물질층(34)의 상기 전체 두께와 중간 물질층(38)의 일부 두께 또는 제3 물질층(34)의 LDD 영역(35)에 대응되는 부분의 일부 두께일 수 있다.10, a portion corresponding to the LDD region 35 of the channel supply layer 70 is partially removed after the channel supply layer 70 is formed. In this manner, the LDD region A1 is formed in the first material layer 30. At this time, the removed portion of the channel supply layer 70 is formed by the total thickness of the portion corresponding to the LDD region 35 of the third material layer 34, the total thickness of the third material layer 34, The total thickness of the third material layer 34 and a part of the thickness of the intermediate layer 38 or a part of the thickness of the portion corresponding to the LDD region 35 of the third material layer 34 .

도 11을 참조하면, 채널 공급층(70) 상에 소스(34S), 드레인(34D) 및 게이트(36)을 형성한다. 소스 및 드레인(34S, 34D)을 먼저 형성한 후, 게이트(36)를 형성할 수도 있다. 게이트(36)는 채널 공급층(70)의 일부가 제거된 부분 상에 형성할 수도 있고, 점선으로 도시한 바와 같이 LDD 영역(A1) 둘레의 채널 공급층(70)의 상부면 상에 형성할 수도 있다. 이 경우, 열처리 필요여부에 따라 소스(34S), 드레인(34D) 및 게이트(36)는 LDD 영역(A1) 형성 전이나 후에 형성될 수 있다. 게이트(36)와 채널 공급층(70) 사이에 도 8에 도시한 바와 같은 절연층(50)이 더 형성될 수도 있다. 또한, 게이트(36)와 소스(34S) 및 드레인(34D) 사이의 채널 공급층(70) 상에 채널 증가층(도 5 내지 도 7의 50)이 형성될 수도 있다. 또한, 게이트(36) 형성 전에 게이트(36) 아래의 채널 공급층(70)에 도 3 및 도 4에 도시한 유형의 산화영역을 형성할 수도 있다.Referring to Fig. 11, a source 34S, a drain 34D, and a gate 36 are formed on a channel supply layer 70. As shown in Fig. The source and drain 34S and 34D may be formed first, and then the gate 36 may be formed. The gate 36 may be formed on a portion where the channel supply layer 70 is partially removed or may be formed on the upper surface of the channel supply layer 70 around the LDD region A1, It is possible. In this case, the source 34S, the drain 34D, and the gate 36 may be formed before or after the LDD region A1 is formed, depending on whether or not the heat treatment is required. An insulating layer 50 as shown in Fig. 8 may be further formed between the gate 36 and the channel supply layer 70. [ In addition, a channel enhancement layer (50 in Figs. 5 to 7) may be formed on the channel supply layer 70 between the gate 36 and the source 34S and the drain 34D. 3 and 4 may also be formed in the channel supply layer 70 under the gate 36 prior to the formation of the gate 36. [

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.Although a number of matters have been specifically described in the above description, they should be interpreted as examples of preferred embodiments rather than limiting the scope of the invention. Therefore, the scope of the present invention is not to be determined by the described embodiments but should be determined by the technical idea described in the claims.

10:기판 12:버퍼층
30, 32:제1 및 제2 물질층 30A, 32A:산화영역
34S:소스전극 34D:드레인 전극
35:2DEG 채널 36:게이트 전극
38:중간 물질층 50:절연층
40, 70:채널 증가층 A1:LDD 영역10: substrate 12: buffer layer
30, 32: first and second material layers 30A, 32A:
34S: source electrode 34D: drain electrode
35: 2DEG channel 36: gate electrode
38: intermediate layer 50: insulating layer
40, 70: channel increase layer A1: LDD region

Claims (23)

소스;
드레인;
게이트;
적어도 2DEG 채널을 형성시키는 채널 공급층; 및
적어도 상기 2DEG 채널이 형성되는 채널 형성층을 포함하고,
상기 채널 공급층은 분극률이 서로 다른 복수의 반도체층을 포함하고,
상기 채널 공급층의 일부 영역은 리세스(recess)되어 있고,
상기 복수의 반도체층에서 최상층 아래의 반도체층 중 어느 하나의 반도체층은 채널 공급층이면서 식각 버퍼층이고 상기 채널 형성층과 직접 접촉되며,
상기 채널 공급층의 상기 리세스를 포함하는 층은,
상기 소스와 접촉된 부분; 및
상기 드레인과 접촉된 부분;을 포함하고,
상기 게이트는 상기 소스와 접촉된 부분과 직접 접촉되고, 상기 드레인과 접촉된 부분과 이격된 HEMT.sauce;
drain;
gate;
A channel supply layer forming at least a 2DEG channel; And
And a channel forming layer in which at least the 2DEG channel is formed,
Wherein the channel supply layer includes a plurality of semiconductor layers having different polarization ratios,
A portion of the channel supply layer is recessed,
Wherein one of the semiconductor layers under the uppermost layer in the plurality of semiconductor layers is a channel supply layer and an etching buffer layer and is in direct contact with the channel forming layer,
Wherein the layer comprising the recess of the channel feed layer comprises:
A portion in contact with said source; And
And a portion in contact with the drain,
The gate being in direct contact with the portion in contact with the source and spaced apart from the portion in contact with the drain. 제 1 항에 있어서,
상기 채널 공급층은 순차적으로 적층된 버퍼층 및 상부층을 포함하고,
상기 상부층의 분극률이 상기 버퍼층보다 큰 HEMT.The method according to claim 1,
Wherein the channel supply layer includes a sequentially stacked buffer layer and an upper layer,
And the polarization ratio of the upper layer is larger than that of the buffer layer. 제 2 항에 있어서,
상기 버퍼층 아래에 배리어층이 더 구비되고, 상기 배리어층의 분극률이 상기 버퍼층보다 큰 HEMT.3. The method of claim 2,
A HEMT having a barrier layer below the buffer layer and a polarization ratio of the barrier layer larger than the buffer layer. 제 2 항에 있어서,
상기 리세스는 상기 상부층의 일부 영역이 완전히 제거된 부분이거나
상기 상부층의 일부 영역이 완전히 제거된 부분과 상기 버퍼층의 일부가 제거된 부분인 HEMT.3. The method of claim 2,
The recess may be a portion in which a part of the upper layer is completely removed
Wherein a portion of the upper layer completely removed and a portion of the buffer layer are removed. 제 3 항에 있어서,
상기 리세스는 상기 상부층의 일부 영역이 완전히 제거된 부분이거나
상기 상부층의 일부 영역이 완전히 제거된 부분과 상기 버퍼층의 일부가 제거된 부분인 HEMT.The method of claim 3,
The recess may be a portion in which a part of the upper layer is completely removed
Wherein a portion of the upper layer completely removed and a portion of the buffer layer are removed. 제 1 항에 있어서,
상기 게이트는 상기 채널 공급층의 상기 리세스된 영역 상에 또는 상기 리세스된 영역 둘레에 구비된 HEMT.The method according to claim 1,
Wherein the gate is disposed on or around the recessed region of the channel feed layer. 제 6 항에 있어서,
상기 채널 공급층의 상기 리세스가 존재하는 부분은 산화영역을 포함하는 HEMT. The method according to claim 6,
Wherein the portion of the channel supply layer where the recess is present comprises an oxide region. 제 7 항에 있어서,
상기 산화영역은 상기 리세스 영역 전체로 확장된 HEMT.8. The method of claim 7,
Wherein the oxidation region extends over the entire recess region. 제 6 항에 있어서,
상기 소스, 상기 드레인 및 상기 게이트 사이의 상기 채널 공급층 상에 채널증가층이 더 구비된 HEMT.The method according to claim 6,
And a channel enhancement layer on the channel supply layer between the source, the drain and the gate. 삭제delete 제 9 항에 있어서,
상기 채널 증가층 상에 절연층이 더 구비된 HEMT.10. The method of claim 9,
And an insulating layer on the channel enhancement layer. 삭제delete 기판 상에 적어도 2DEG 채널이 형성되어질 채널 형성층을 형성하는 단계;
상기 채널 형성층에 적어도 상기 2DEG 채널을 형성시키는 채널 공급층을 상기 채널 형성층 상에 형성하는 단계;
상기 채널 공급층에 리세스를 형성하는 단계; 및
상기 리세스 형성 전후에 소스, 드레인 및 게이트를 형성하는 단계를 포함하고,
상기 채널 공급층은,
분극률이 서로 다른 복수의 반도체층으로 형성하고,
상기 복수의 반도체층에서 최상층 아래의 반도체층 중 어느 하나의 반도체층은 채널 공급층이면서 식각 버퍼층이고, 상기 채널 형성층과 직접 접촉되며,
상기 채널 공급층의 상기 리세스를 포함하는 층은,
상기 소스와 접촉된 부분; 및
상기 드레인과 접촉된 부분;을 포함하고,
상기 게이트는 상기 소스와 접촉된 부분과 직접 접촉되고, 상기 드레인과 접촉된 부분과 이격되는 HEMT의 제조방법.Forming a channel forming layer on the substrate on which at least a 2DEG channel is to be formed;
Forming a channel supply layer on the channel forming layer to form at least the 2DEG channel in the channel forming layer;
Forming a recess in the channel feed layer; And
And forming a source, a drain and a gate before and after the recess formation,
Wherein the channel supply layer comprises:
A plurality of semiconductor layers having different polarization ratios,
Wherein one of the semiconductor layers below the uppermost layer in the plurality of semiconductor layers is a channel supply layer and an etch buffer layer and is in direct contact with the channel forming layer,
Wherein the layer comprising the recess of the channel feed layer comprises:
A portion in contact with said source; And
And a portion in contact with the drain,
Wherein the gate is in direct contact with the portion in contact with the source and is spaced apart from the portion in contact with the drain. 제 13 항에 있어서,
상기 채널 공급층을 형성하는 단계는,
상기 채널 형성층 상에 버퍼층을 형성하는 단계;
상기 버퍼층 상에 상기 버퍼층보다 분극률이 큰 상부층을 형성하는 단계를 포함하는 HEMT의 제조방법.14. The method of claim 13,
Wherein forming the channel supply layer comprises:
Forming a buffer layer on the channel forming layer;
And forming an upper layer having a higher polarization ratio than the buffer layer on the buffer layer. 제 14 항에 있어서,
상기 버퍼층 아래에 상기 버퍼층보다 분극률이 큰 배리어층을 더 형성하는 HEMT의 제조방법.15. The method of claim 14,
And a barrier layer having a higher polarization ratio than the buffer layer is further formed under the buffer layer. 제 14 항에 있어서,
상기 리세스를 형성하는 단계는,
상기 상부층의 일부를 완전히 제거하는 단계; 또는
상기 상부층의 일부를 완전히 제거한 다음, 상기 버퍼층의 일부를 제거하는 단계를 포함하는 HEMT의 제조방법.15. The method of claim 14,
Wherein forming the recess comprises:
Completely removing a portion of the upper layer; or
Completely removing a portion of the upper layer, and then removing a portion of the buffer layer. 제 15 항에 있어서,
상기 리세스를 형성하는 단계는,
상기 상부층의 일부를 완전히 제거하는 단계; 또는
상기 상부층의 일부를 완전히 제거한 다음, 상기 버퍼층의 일부를 제거하는 단계를 포함하는 HEMT의 제조방법.16. The method of claim 15,
Wherein forming the recess comprises:
Completely removing a portion of the upper layer; or
Completely removing a portion of the upper layer, and then removing a portion of the buffer layer. 제 13 항에 있어서,
상기 게이트는 상기 채널 공급층의 상기 리세스 상에 또는 상기 리세스 둘레에 형성하는 HEMT의 제조방법.14. The method of claim 13,
Wherein the gate is formed on or around the recess of the channel feed layer. 제 18 항에 있어서,
상기 채널 공급층의 상기 리세스가 존재하는 부분의 일부를 산화시키는 HEMT의 제조방법. 19. The method of claim 18,
Wherein a portion of the channel-supplying layer where the recess is present is oxidized. 제 18 항에 있어서,
상기 소스, 상기 드레인 및 상기 게이트 사이의 상기 채널 공급층 상에 채널증가층을 더 형성하는 HEMT의 제조방법.19. The method of claim 18,
Further comprising a channel enhancement layer on the channel supply layer between the source, the drain and the gate. 삭제delete 제 20 항에 있어서,
상기 채널 증가층 상에 절연층을 더 형성하는 HEMT의 제조방법.21. The method of claim 20,
And an insulating layer is further formed on the channel increasing layer. 삭제delete
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