KR101808622B1 - Method of manufacturing multi-gate single-electron device system operating in room-temperature - Google Patents
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Abstract
상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법이 개시되어 있다. 본 발명은, (a) SOI(Silicon-on-insulator) 웨이퍼에 리소그래피 및 식각을 이용하여 소스, 채널, 드레인 및 1개 이상의 측면게이트로 구성된 상층실리콘층 구조물을 형성하는 단계; (b) 채널 상부에 이온주입마스크를 형성한 후 3족 또는 5족 불술물을 주입하는 단계; (c) 리소그래피를 이용하여 채널 상부 또는 채널 상부와 측면게이트 일부분을 제외한 웨이퍼 표면에 식각마스크를 형성하고, 식각마스크가 형성되어 있지 않은 부분의 상층 실리콘층이 소정의 두께로 남도록 식각하는 단계; (d) 소정의 두께의 상층실리콘층이 남도록 식각한 후 식각마스크를 제거하는 단계; (e) 열산화공정을 통해 실리콘 산화막을 성장시키는 단계; (f) 웨이퍼 표면에 폴리실리콘층 또는 금속 박막을 형성한 후 리소그래피를 이용해 채널 상부와 소스 또는 드레인의 일부를 가리도록 마스크를 형성하고 식각하여 상층게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.A method of fabricating a multi-gate single electron device system operating at room temperature is disclosed. (A) forming a top silicon layer structure on a silicon-on-insulator (SOI) wafer using lithography and etching, the top silicon layer structure comprising a source, a channel, a drain and one or more side gates; (b) forming an ion implantation mask over the channel and implanting Group III or V fluoride; (c) forming an etch mask on the surface of the wafer except for the channel top, channel top and side gate portions using lithography, and etching the top silicon layer of the portion where the etch mask is not formed to a predetermined thickness; (d) etching so that the upper silicon layer of a predetermined thickness remains, and then removing the etching mask; (e) growing a silicon oxide film through a thermal oxidation process; (f) forming a polysilicon layer or a metal thin film on the surface of the wafer, forming a mask so as to cover an upper portion of the channel and a part of the source or drain using lithography, and etching the upper layer gate .
Description
본 발명은 상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법에 대한 것으로서, 더욱 상세하게는 나노선구조물을 이용하여 양자점을 형성시키고 동시에 그 양자점을 에워싸도록 상층게이트를 제작함으로써 상층게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 동시에 상온에서 동작하며, 양자점 주변에 측면게이트를 형성함으로써 센서 및 논리회로 등에 적용될 수 있는 상온에서 동작하는 다중게이트 단전자 소자 시스템 및 그 시스템의 제조방법에 대한 것이다.The present invention relates to a method of manufacturing a multi-gate single electron device system operating at room temperature, and more particularly, to a method of manufacturing a multi-gate single electron device system which operates at room temperature by forming a quantum dot using a nanowire structure and simultaneously forming an upper layer gate A multi-gate single electron device system that operates at room temperature and can operate at room temperature and can be applied to sensors and logic circuits by forming side gates around the quantum dots, while controlling the potential of the quantum dots effectively by minimizing the influence on the tunneling barrier And a manufacturing method of the system.
단전자 소자는 소스, 양자점, 드레인 및 양자점의 에너지 준위를 제어하는 게이트로 구성된다. 전계효과트랜지스터를 포함하여 통상의 전자소자가 소스에서 드레인으로 동시에 최소 수백 개 이상의 전자를 이동시키는데 반해 단전자 소자는 전자를 하나씩 이동시키기 때문에 소비전력이 작으며, ON/OFF가 여러 차례 반복되어 다중치 연산이 가능하고, 전하 민감도가 기존 소자에 비해 적어도 수 백배 이상 높다는 장점이 있다.
기존의 공정방법에 따라 제작된 단전자 소자는 동작온도가 낮아 응용성이 작았다. 또한 단전자 소자의 양자점에 인접한 추가 게이트 형성이 어려워 센서로서의 활용도 또한 낮았다.The single electron device consists of a source, a quantum dot, a drain, and a gate controlling the energy level of the quantum dot. Since a conventional electronic device including a field effect transistor moves at least hundreds of electrons from a source to a drain at the same time, a single electron device moves electrons one by one. Therefore, power consumption is small and ON / OFF is repeated several times And the charge sensitivity is at least several hundred times higher than that of existing devices.
The single electron device fabricated according to the conventional process method has low application temperature due to low operating temperature. In addition, it is difficult to form additional gates adjacent to the quantum dots of the single electron device, and the utilization as a sensor is also low.
본 발명의 목적은 나노선구조물을 이용하여 양자점을 형성시키고 동시에 그 양자점을 에워싸도록 상층게이트를 제작함으로써 상층게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 동시에 상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 양자점에 근접하게 한 개 이상의 측면게이트를 형성함으로써 센서 및 논리회로 등에 적용될 수 있도록 한 상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법을 제공하는 데 있다.An object of the present invention is to provide a method of forming a quantum dot using a nano-wire structure and simultaneously forming an upper layer gate so as to surround the quantum dot, thereby minimizing the influence on the tunneling barrier by the upper layer gate, thereby effectively controlling the potential of the quantum dot, And a method of manufacturing the multi-gate single electron device system.
It is another object of the present invention to provide a method of manufacturing a multi-gate single electron device system operating at room temperature, which can be applied to sensors, logic circuits and the like by forming one or more side gates close to the quantum dots.
상기 목적을 달성하기 위하여, 본 발명에 따른 상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법은
(a) SOI(Silicon-on-insulator) 웨이퍼에 리소그래피 및 식각을 이용하여 소스, 채널, 드레인 및 1개 이상의 측면게이트로 구성된 상층실리콘층 구조물을 형성하는 단계; (b) 채널 상부에 이온주입마스크를 형성한 후 3족 또는 5족 불술물을 주입하는 단계; (c) 리소그래피를 이용하여 채널 상부 또는 채널 상부와 측면게이트 일부분을 제외한 웨이퍼 표면에 식각마스크를 형성하고, 식각마스크가 형성되어 있지 않은 부분의 상층 실리콘층이 소정의 두께로 남도록 식각하는 단계; (d) 소정의 두께의 상층실리콘층이 남도록 식각한 후 식각마스크를 제거하는 단계; (e) 열산화공정을 통해 실리콘 산화막을 성장시키는 단계; (f) 웨이퍼 표면에 폴리실리콘층 또는 금속 박막을 형성한 후 리소그래피를 이용해 채널 상부와 소스 또는 드레인의 일부를 가리도록 마스크를 형성하고 식각하여 상층게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 (b)단계 및 (c)단계 사이에 제1유전막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.
상기 (e)단계와 (f)단계 사이에 제2유전막을 증착하는 단계를 더 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a multi-gate single electron device system operating at room temperature according to the present invention comprises:
(a) forming an upper silicon layer structure on a silicon-on-insulator (SOI) wafer using lithography and etching to form a source, a channel, a drain, and one or more side gates; (b) forming an ion implantation mask over the channel and implanting Group III or V fluoride; (c) forming an etch mask on the surface of the wafer except for the channel top, channel top and side gate portions using lithography, and etching the top silicon layer of the portion where the etch mask is not formed to a predetermined thickness; (d) etching so that the upper silicon layer of a predetermined thickness remains, and then removing the etching mask; (e) growing a silicon oxide film through a thermal oxidation process; (f) forming a polysilicon layer or a metal thin film on the surface of the wafer, forming a mask so as to cover an upper portion of the channel and a part of the source or drain using lithography, and etching the upper layer gate .
And depositing a first dielectric layer between the step (b) and the step (c).
And depositing a second dielectric layer between steps (e) and (f).
본 발명에 따르면, 상온동작이 가능하며 상층게이트 이외에 양자점에 근접한 추가 게이트를 가짐으로써 상온에서 센서 및 로직회로 등에 적용이 가능해진다.
본 발명에 따르면, 나노선구조물을 이용하여 양자점을 형성시키고 동시에 그 양자점을 에워싸도록 상층게이트를 제작함으로써 상층게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 동시에 상온에서 동작할 수 있는 효과가 있다.According to the present invention, it is possible to operate at room temperature and have additional gates close to the quantum dots in addition to the upper gate, thereby being applicable to sensors and logic circuits at room temperature.
According to the present invention, by forming a quantum dot using a nano-wire structure and simultaneously forming an upper layer gate so as to surround the quantum dot, the influence of the upper layer gate on the tunneling barrier can be minimized to effectively control the potential of the quantum dot, It is possible to operate in the < / RTI >
도 1은 매몰산화층 위에 상층실리콘층이 형성되어있는 SOI웨이퍼를 나타낸 평면도.
도 2는 상층실리콘층을 식각하여 소스, 채널, 드레인 및 측면게이트가 형성 되어있는 상태를 나타낸 평면도.
도 3은 채널 상부에 이온주입마스크가 형성되어있는 상태를 나타낸 평면도.
도 4는 채널 상부 및 채널에 근접한 측면게이트의 끝부분을 제외한 나머지 부분에 식각마스크가 형성되어 있는 상태를 나타낸 평면도.
도 5는 채널 상부를 제외한 나머지 부분에 식각마스크가 형성되어 있는 상태를 나타낸 평면도.
도 6은 도 4에 표시된 A-A'의 단면을 나타낸 단면도.
도 7은 채널 상부에 상층게이트가 형성되어 있는 상태를 나타낸 평면도.1 is a plan view showing an SOI wafer in which an upper silicon layer is formed on a buried oxide layer.
2 is a plan view showing a state in which a source, a channel, a drain, and a side gate are formed by etching the upper silicon layer.
3 is a plan view showing a state in which an ion implantation mask is formed on a channel.
FIG. 4 is a plan view showing a state in which an etching mask is formed on the upper portion of the channel and the remaining portion except the end portion of the side gate adjacent to the channel. FIG.
5 is a plan view showing a state in which an etching mask is formed in the remaining portion except for the upper portion of the channel.
6 is a cross-sectional view showing a cross section taken along the line A-A 'shown in Fig. 4;
7 is a plan view showing a state in which an upper layer gate is formed on an upper part of a channel.
이하, 도면을 참조하여 본 발명에 따르는 상온에서 동작하는 다중케이트 단전자 소자 시스템의 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a method of fabricating a multi-cast single electron device system operating at room temperature according to the present invention will be described with reference to the drawings.
도 1은 단전자 소자 시스템을 형성하는데 사용될 SOI(Silicon-on-Insulator)웨이퍼를 나타낸 평면도이다. SOI웨이퍼는 단전자 소자 시스템이 형성될 상층실리콘층(200)과 상층실리콘층(200)을 기판(미도시)으로부터 전기적으로 절연하는 매몰산화층(100) 및 기계적으로 지지하는 기판으로 구성된다. 상층실리콘층(200)은 3족 또는 5족 원소가 낮은 농도로 도핑되어 있을 수 있다.1 is a plan view of a silicon-on-insulator (SOI) wafer used to form a single electron device system. The SOI wafer is composed of an embedding
도 2는 통상의 리소그래피 및 식각을 이용하여 소스(210), 나노선구조물인 채널(220), 드레인(230) 및 2개의 측면게이트(240, 250)로 구성된 상층실리콘층 구조물을 형성하는 제1단계를 나타낸 평면도이다. 소스와 드레인은 채널을 통해 연결되어 있으며 측면게이트1과 측면게이트2는 소정의 간격을 두고 채널과 분리되어 있다. 본 실시예에서는 2개의 측면게이트가 형성되어있으나 1개의 측면게이트를 형성하는 것도 가능하다. Figure 2 illustrates a top view of a first
제1단계 실시 후 식각에 사용된 마스크를 제거하고, 이온주입을 위한 마스크를 리소그래피를 이용해 형성한다. 도 3은 이온주입마스크(300)가 형성되어있는 상태를 나타낸 평면도이다. 이때 이온주입마스크(300)는 채널 상부에만 형성되어있어 나머지 소스(210), 드레인(230), 측면게이트(240, 250)는 모두 3족 또는 5족 원소로 도핑된다. After the first step, the mask used for etching is removed, and a mask for ion implantation is formed by lithography. 3 is a plan view showing a state in which the
이온주입마스크(300)를 이용하여 불순물을 주입하는 제2단계를 거친 후 이온주입마스크(300)를 제거하고, 필요에 따라 화학기상증착(CVD; Chemical Vapor Deposition)을 이용해 제1유전막(500)을 증착하는 단계를 추가할 수 있다. 제1유전막(500)은 후에 형성될 상층게이트(600)와 소스(210), 드레인(230) 및 채널(220) 일부와의 정전용량(Capacitance)을 줄인다.After the second step of implanting impurities using the
다음으로 리소그래피를 이용하여 채널 상부 또는 채널 상부와 측면게이트 일부분을 제외한 웨이퍼 표면에 식각마스크(400)를 형성하는 제3단계를 거친다. 도 4는 채널 상부와 측면게이트 일부를 제외한 웨이퍼 표면에 식각마스크(400)가 형성되어 있는 상태를 나타낸 평면도이고, 도 5는 채널 상부만을 제외한 웨이퍼 표면에 식각마스크(400)가 형성되어있는 상태를 나타낸 평면도이다. 식각마스크(400)가 형성되어있지 않은 부분의 상층실리콘층(200)이 소정의 두께로 남도록 식각한다. 이는 도 6에 도시되어 있으며 도 4에 표시된 A-A'의 단면이다. 이 과정을 거침으로써 채널 내에 형성되는 양자점의 크기를 줄일 수 있다. 상기 제3단계의 식각마스크를 제거한 후 필요에 따라 열산화공정을 이용해 실리콘산화막을 성장시킬 수도 있다. 이는 채널 내에 형성되는 양자점의 크기를 더욱 줄이고, 추후 형성될 상층게이트와 양자점 사이의 정전용량을 줄인다. Next, a third step is performed by using lithography to form an
또한 화학기상증착을 이용해 제2유전막(미도시)을 더 증착시킬 수도 있다. 이는 추후 형성될 상층게이트와 양자점 사이의 정전용량을 줄인다.A second dielectric layer (not shown) may also be deposited using chemical vapor deposition. This reduces the capacitance between the upper gate and the quantum dot to be formed later.
마지막으로 웨이퍼 전체에 폴리실리콘층 또는 금속층을 형성한 후 리소그래피를 이용해 도 7에 도시되어있는 것과 같이 채널 상부와 소스(또는 드레인) 일부를 가리도록 마스크를 형성하고 식각하여 상층게이트(600)을 형성한다.Finally, a polysilicon layer or a metal layer is formed on the entire wafer, and then a mask is formed by using lithography to cover an upper portion of the channel and a part of the source (or drain) as shown in FIG. 7 and etched to form an
비록 본 발명이 상기에 언급한 바람직한 실시예와 관련하여 설명되었지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허청구의 범위에 속함은 자명하다.Although the present invention has been described in connection with the above-mentioned preferred embodiments, various other modifications and variations will be readily apparent to those skilled in the art without departing from the spirit and scope of the invention, It is obvious that the present invention belongs to the scope of the appended claims.
100 : 매몰산화층
200 : 상층실리콘층
210 : 소스
220 : 채널
230 : 드레인
240 : 측면게이트1
250 : 측면게이트2
300 : 이온주입마스크
400 : 식각마스크
500 : 제1유전막
600 : 상층게이트100: buried oxide layer
200: upper layer silicon layer
210: source
220: channel
230: drain
240: side gate 1
250: side gate 2
300: ion implantation mask
400: etch mask
500: first dielectric layer
600: Upper layer gate
Claims (4)
(b) 채널 상부에 이온주입마스크를 형성한 후 3족 또는 5족 불술물을 주입하는 단계;
(c) 리소그래피를 이용하여 채널 상부 또는 채널 상부와 측면게이트 일부분을 제외한 웨이퍼 표면에 식각마스크를 형성하고, 식각마스크가 형성되어 있지 않은 부분의 상층 실리콘층이 소정의 두께로 남도록 식각하는 단계;
(d) 소정의 두께의 상층실리콘층이 남도록 식각한 후 식각마스크를 제거하는 단계;
(e) 열산화공정을 통해 실리콘 산화막을 성장시키는 단계;
(f) 웨이퍼 표면에 폴리실리콘층 또는 금속 박막을 형성한 후 리소그래피를 이용해 채널 상부와 소스 또는 드레인의 일부를 가리도록 마스크를 형성하고 식각하여 상층게이트를 형성하는 단계;
를 포함하는 것을 특징으로 하는 상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법.(a) forming an upper silicon layer structure on a silicon-on-insulator (SOI) wafer using lithography and etching to form a source, a channel, a drain, and one or more side gates;
(b) forming an ion implantation mask over the channel and implanting Group III or V fluoride;
(c) forming an etch mask on the surface of the wafer except for the channel top, channel top and side gate portions using lithography, and etching the top silicon layer of the portion where the etch mask is not formed to a predetermined thickness;
(d) etching so that the upper silicon layer of a predetermined thickness remains, and then removing the etching mask;
(e) growing a silicon oxide film through a thermal oxidation process;
(f) forming a polysilicon layer or a metal thin film on the surface of the wafer, forming a mask to cover a portion of the channel and a portion of the source or drain using lithography, and etching to form an upper layer gate;
Wherein the method comprises the steps of:
상기 (b)단계 및 (c)단계 사이에 제1유전막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법.The method according to claim 1,
The method of claim 1, further comprising depositing a first dielectric layer between steps (b) and (c).
상기 (e)단계와 (f)단계 사이에 제2유전막을 증착하는 단계를 더 포함하는 것을 특징으로 하는 상온에서 동작하는 다중게이트 단전자 소자 시스템의 제조방법.The method according to claim 1,
Further comprising depositing a second dielectric layer between steps (e) and (f). ≪ RTI ID = 0.0 > 11. < / RTI >
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US20050227443A1 (en) * | 2003-05-14 | 2005-10-13 | Chiu-Tsung Huang | Multi-level memory cell and fabricating method thereof |
-
2011
- 2011-07-26 KR KR1020110074326A patent/KR101808622B1/en active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050227443A1 (en) * | 2003-05-14 | 2005-10-13 | Chiu-Tsung Huang | Multi-level memory cell and fabricating method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130012890A (en) | 2013-02-05 |
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