KR101834942B1 - Method of manufacturing dual-gate single-electron device system operating in room-temperature - Google Patents
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Abstract
듀얼게이트 상온동작 단전자 소자 시스템의 제조방법이 개시되어 있다. 본 발명은, (a) SOI웨이퍼에 소정의 두께의 제1유전층을 형성하는 단계; (b) 리소그래피 및 식각을 이용하여 부분적으로 제1유전층 및 상층실리콘층의 일부를 제거하여 소정의 두께의 상층실리콘층을 드러내는 단계; (c) 상기 제2단계에서 드러낸 상층실리콘층을 부분적으로 덮는 식각마스크를 형성하는 단계; (d) 상기 제3단계 후 드러나 있는 상층실리콘층을 모두 식각하여 나노선구조물을 형성하는 단계; (e) 열산화공정을 이용하여 상층실리콘층 표면에 열산화막을 형성하는 단계; (f) 제2유전층을 형성하는 단계; (g) 웨이퍼 표면에 폴리실리콘층 또는 금속 박막을 이용하여 전도층을 형성하는 단계; 및 (h) 상기 (g)단계에서 형성한 폴리실리콘층 또는 금속 박막을 부분적으로 식각하여 식각마스크 상부에서 단절시키는 단계;를 포함하는 것을 특징으로 한다.A method of manufacturing a dual gate ambient temperature single electron device system is disclosed. (A) forming a first dielectric layer of a predetermined thickness on an SOI wafer; (b) partially removing the first dielectric layer and the upper silicon layer using lithography and etching to expose an upper silicon layer of a predetermined thickness; (c) forming an etch mask partially covering the upper silicon layer exposed in the second step; (d) etching the upper silicon layer exposed after the third step to form a nano-wire structure; (e) forming a thermally oxidized film on a surface of the upper silicon layer using a thermal oxidation process; (f) forming a second dielectric layer; (g) forming a conductive layer on the wafer surface using a polysilicon layer or a metal thin film; And (h) partially etching the polysilicon layer or the metal thin film formed in the step (g) to isolate the polysilicon layer or the metal thin film from the upper part of the etching mask.
Description
본 발명은 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법에 대한 것으로서, 더욱 상세하게는 나노선구조물을 이용하여 양자점을 형성시키고 동시에 그 양자점을 각각 좌와 우에서 감싸는 듀얼게이트를 제작함으로써 듀얼게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 동시에 상온에서 동작하며, 듀얼게이트 각각에 전압을 가하거나 적어도 어느 하나를 감지하고자하는 대상에 연결함으로써 논리회로 및 센서 등에 적용될 수 있는 듀얼게이트 상온동작 단전자 소자 시스템 및 그 시스템의 제조방법에 대한 것이다.The present invention relates to a method of fabricating a dual gate ambient temperature single electron device system, and more particularly, to a method of fabricating a dual gate at room temperature using a dual gate by forming a quantum dot using a nanowire structure and simultaneously forming a dual gate The potentials of the quantum dots can be controlled effectively by minimizing the influence on the tunneling barrier, and at the same time, they operate at room temperature and can be applied to logic circuits, sensors and the like by connecting a voltage to each of the dual gates, A dual gate room temperature operation single electron device system and a method of manufacturing the system.
단전자 소자는 소스, 양자점, 드레인 및 양자점의 에너지 준위를 제어하는 게이트로 구성된다. 전계효과트랜지스터(Field Effect Transistor)를 포함하여 통상의 전자소자가 소스에서 드레인으로 동시에 최소 수백 개 이상의 전자를 이동시키는데 반해 단전자 소자는 전자를 하나씩 이동시키기 때문에 소비전력이 작으며, ON/OFF가 여러 차례 반복되어 다중치 연산이 가능하고, 전하 민감도가 기존 소자에 비해 적어도 수 백배 이상 높다는 장점이 있다.
기존의 공정방법에 따라 제작된 단전자 소자는 동작온도가 낮아 응용성이 작다. 또한 단전자 소자의 양자점에 인접한 추가 게이트 형성이 어려워 논리회로 및 센서로서의 활용도 또한 낮다.The single electron device consists of a source, a quantum dot, a drain, and a gate controlling the energy level of the quantum dot. Conventional electronic devices, including field effect transistors, move at least hundreds of electrons from source to drain at the same time, while single electron devices move electrons one by one, so power consumption is low and ON / OFF It is possible to perform multiple arithmetic operations repeatedly several times, and the charge sensitivity is at least several hundred times higher than that of existing devices.
The single-electron device fabricated according to the conventional process method has low application temperature because of its low operating temperature. In addition, it is difficult to form additional gates adjacent to the quantum dots of the single electron device, and the utilization thereof as logic circuits and sensors is also low.
본 발명의 목적은 나노선구조물을 이용하여 양자점을 형성시키고 동시에 그 양자점을 각각 좌와 우에서 감싸도록 듀얼게이트를 제작함으로써 듀얼게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 동시에 상온에서 동작하는 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 듀얼게이트 각각에 전압을 가하거나 적어도 어느 하나를 감지하고자하는 대상에 연결함으로써 센서 및 논리회로 등에 적용될 수 있도록 한 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법을 제공하는 데 있다.An object of the present invention is to provide a dual gate structure in which a quantum dot is formed using a nano-wire structure and a dual gate is formed so as to surround the quantum dots at left and right sides respectively, thereby minimizing the influence of the dual gate on the tunneling barrier, And a method of fabricating a dual gate normal temperature single electron device system that operates at room temperature.
Another object of the present invention is to provide a manufacturing method of a dual gate room temperature operating single electron device system which can be applied to sensors, logic circuits, etc. by connecting a voltage to each of the dual gates or at least one of the objects to be sensed .
상기 목적을 달성하기 위하여, 본 발명에 따른 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법은,
(a) SOI웨이퍼에 소정의 두께의 제1유전층을 형성하는 단계; (b) 리소그래피 및 식각을 이용하여 부분적으로 제1유전층 및 상층실리콘층의 일부를 제거하여 소정의 두께의 상층실리콘층을 드러내는 단계; (c) 상기 제2단계에서 드러낸 상층실리콘층을 부분적으로 덮는 식각마스크를 형성하는 단계; (d) 상기 제3단계 후 드러나 있는 상층실리콘층을 모두 식각하여 나노선구조물을 형성하는 단계; (e) 열산화공정을 이용하여 상층실리콘층 표면에 열산화막을 형성하는 단계; (f) 제2유전층을 형성하는 단계; (g) 웨이퍼 표면에 폴리실리콘층 또는 금속 박막을 이용하여 전도층을 형성하는 단계; 및 (h) 상기 (g)단계에서 형성한 전도층을 부분적으로 식각하여 식각마스크 상부에서 단절시키는 단계;를 포함하는 것을 특징으로 한다.
상기 (h)단계는,
전도층을 식각마스크 상부에서 단절시키기 위해서 리소그래피를 이용해 식각마스크 상부만 개방하고 식각하는 단계; 식각마스크 측면에 형성된 전도층의 두께가 식각마스크 상부에 형성된 전도층의 두께보다 월등히 두꺼운 특성을 이용하여 별도의 마스크 없이 식각마스크 상부에 형성된 전도층의 두께만큼만 식각하는 단계; 및 리소그래피에 사용되는 레지스트를 스핀코팅할 경우 식각마스크 상부에서만 레지스트가 얇게 코팅되는 특성을 이용하여 레지스트를 스핀코팅하고 식각마스크 상부에 형성된 전도층의 두께만큼만 식각하는 단계; 중 어느 하나의 단계를 이용하여 식각마스크 상부에서 전도층을 단절시키는 것을 특징으로 한다.
상기 (d)단계에서 형성되는 나노선구조물 부분을 제외한 나머지 상층실리콘층에 3족 또는 5족 불순물을 주입하는 이온주입공정을 상기 제1단계 이전에 더 포함하는 것을 특징으로 한다.
상기 (c)단계에서 형성하는 식각마스크는 전자빔리소그래피로 형성한 HSQ인 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a dual gate,
(a) forming a first dielectric layer of a predetermined thickness on an SOI wafer; (b) partially removing the first dielectric layer and the upper silicon layer using lithography and etching to expose an upper silicon layer of a predetermined thickness; (c) forming an etch mask partially covering the upper silicon layer exposed in the second step; (d) etching the upper silicon layer exposed after the third step to form a nano-wire structure; (e) forming a thermally oxidized film on a surface of the upper silicon layer using a thermal oxidation process; (f) forming a second dielectric layer; (g) forming a conductive layer on the wafer surface using a polysilicon layer or a metal thin film; And (h) partially etching the conductive layer formed in the step (g) and isolating the conductive layer above the etching mask.
The step (h)
Opening and etching only the top of the etch mask using lithography to disconnect the conductive layer from above the etch mask; Etching only the thickness of the conductive layer formed on the upper side of the etching mask without using a separate mask using the characteristic that the thickness of the conductive layer formed on the side of the etching mask is much thicker than the thickness of the conductive layer formed on the upper side of the etching mask; And spin-coating the resist using a property that the resist is thinly coated only on the top of the etching mask when the resist used for lithography is spin-coated, and etching only the thickness of the conductive layer formed on the top of the etching mask; The conductive layer is disconnected from the upper portion of the etching mask.
The method further includes an ion implantation step for implanting Group III or Group V impurities into the upper silicon layer except for the nanowire structure portion formed in the step (d), before the first step.
The etching mask formed in the step (c) is HSQ formed by electron beam lithography.
본 발명에 따르면, 상온동작이 가능하며, 듀얼게이트 각각에 전압을 가하거나 적어도 어느 하나를 감지하고자하는 대상에 연결함으로써 상온에서 센서 및 로직회로 등에 적용이 가능해진다.
본 발명에 따르면, 나노선구조물을 이용하여 양자점을 형성시키고 동시에 그 양자점을 각각 좌와 우에서 감싸도록 듀얼게이트를 제작함으로써 듀얼게이트에 의해 터널링 장벽에 미치는 영향을 최소화하여 효과적으로 양자점의 전위를 제어할 수 있는 동시에 상온에서 동작할 수 있는 효과가 있다.According to the present invention, it is possible to operate at a normal temperature, and a voltage is applied to each of the dual gates, or at least one of the gates is connected to an object to be sensed, so that it can be applied to sensors and logic circuits at room temperature.
According to the present invention, a dual gate is formed so as to form quantum dots using a nano-wire structure and simultaneously surround the quantum dots at left and right sides, thereby minimizing the influence of the dual gate on the tunneling barrier, And it is possible to operate at room temperature.
도 1은 매몰산화층 위에 상층실리콘층이 형성되어있는 SOI웨이퍼를 나타낸 투시도.
도 2는 상층실리콘층 위에 제1유전층이 형성되어있는 상태를 나타낸 투시도.
도 3은 소정의 두께의 상층실리콘층이 남도록 부분적으로 제1유전층 및 상층실리콘층 일부가 식각되어있는 상태를 나타낸 투시도.
도 4는 상층실리콘층을 부분적으로 식각하기위한 식각마스크가 형성되어있는 상태를 나타낸 투시도.
도 5는 상층실리콘층을 식각하여 나노선구조물이 형성되어있는 상태를 나타낸 투시도.
도 6은 도 5의 나노선구조물의 길이 방향에 수직인 단면을 나타낸 단면도
도 7은 전도층을 소정의 두께로 식각하여 식각마스크 상부에서 단절된 상태
를 나타낸 단면도.1 is a perspective view showing an SOI wafer in which an upper silicon layer is formed on a buried oxide layer.
2 is a perspective view showing a state in which a first dielectric layer is formed on an upper silicon layer;
3 is a perspective view showing a state in which a part of a first dielectric layer and a part of an upper silicon layer are etched so that an upper silicon layer having a predetermined thickness remains.
4 is a perspective view showing a state in which an etching mask for partially etching the upper silicon layer is formed.
5 is a perspective view showing a state in which a nano-wire structure is formed by etching an upper silicon layer.
Fig. 6 is a cross-sectional view showing a cross section perpendicular to the longitudinal direction of the nano-
7 shows a state in which the conductive layer is etched to a predetermined thickness and is disconnected from the top of the etching mask
Fig.
이하, 도면을 참조하여 본 발명에 따르는 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a method for fabricating a dual gate room temperature operation single electron device system according to the present invention will be described with reference to the drawings.
도 1은 단전자 소자 시스템을 형성하는데 사용될 SOI(Silicon-On-Insulator)웨이퍼를 나타낸 투시도이다. SOI웨이퍼는 단전자 소자 시스템이 형성될 상층실리콘층(200)과 상층실리콘층(200)을 기판(미도시)으로부터 전기적으로 절연하는 매몰산화층(100) 및 기계적으로 지지하는 기판으로 구성된다. 상층실리콘층(200)은 진성(Intrinsic)이거나 3족 또는 5족 원소가 낮은 농도로 도핑되어 있을 수 있다.Figure 1 is a perspective view of a Silicon-On-Insulator (SOI) wafer to be used to form a single electron device system. The SOI wafer is composed of an embedding
도 2는 SOI웨이퍼 표면에 제1유전층(300)을 형성하는 제1단계 후의 상태를 나타낸 투시도이다. 제1유전층은 나노선구조물과 듀얼게이트 사이의 정전용량(Capacitance)를 줄여 상온동작이 보다 용이해지는 역할을 한다.2 is a perspective view showing the state after the first step of forming the first
도 3은 리소그래피 및 식각을 이용하여 부분적으로 제1유전층 및 상층실리콘층의 일부를 제거하여 소정의 두께의 상층실리콘층을 드러내는 제2단계 후의 상태를 나타낸 투시도이다.3 is a perspective view showing a state after a second step of partially removing the first dielectric layer and the upper silicon layer by using lithography and etching to expose an upper silicon layer of a predetermined thickness.
식각에 의해 얇아진 상층실리콘층 좌우의 두꺼운 상층실리콘층은 소스 및 드레인이 형성되는 부분이며, 얇아진 상층실리콘층에 나노선구조물이 형성되게 된다. 소스 및 드레인은 두꺼운 상층실리콘층에 형성됨으로써 소자의 저항을 줄이며, 양자점이 형성되는 나노선구조물 부분의 두께를 얇게 함으로써 양자점의 정전용량을 줄여 상온동작을 용이하게 한다.The thick upper silicon layer on the left and right of the upper silicon layer thinned by etching is a portion where the source and the drain are formed, and a nanowire structure is formed on the thinned upper silicon layer. The source and drain are formed on the thick upper silicon layer to reduce the resistance of the device and thin the thickness of the nanowire structure portion where the quantum dots are formed, thereby reducing the capacitance of the quantum dots and facilitating operation at room temperature.
도 4는 상기 제2단계에서 드러낸 상층실리콘층을 부분적으로 덮는 식각마스크(400)를 형성하는 제3단계 후의 상태를 나타낸 투시도이다.4 is a perspective view showing a state after the third step of forming the
상기 식각마스크는 전자빔리소그래피로 형성한 음성레지스트인 HSQ(Hydrogen Silsesquioxane)인 것이 가장 바람직하지만, 실리콘질화막과 같이 부도체이며, 반도체 식각공정에 적용 가능한 물질을 증착한 후 리소그래피 및 식각을 이용해 형성하는 것도 가능함은 물론이다.Most preferably, the etching mask is HSQ (Hydrogen Silsesquioxane), which is an negative resist formed by electron beam lithography. However, it may be formed by depositing a material applicable to a semiconductor etching process, such as a silicon nitride film, and then using lithography and etching. Of course.
도 5는 상기 제3단계 후 드러나 있는 상층실리콘층을 모두 식각하여 식각마스크 하부에 나노선구조물을 형성하는 제4단계 후의 상태를 나타낸 투시도이다.FIG. 5 is a perspective view showing a state after the fourth step in which the upper silicon layer exposed after the third step is etched to form a nano-wire structure under the etching mask.
나노선구조물의 양단은 두꺼운 상층실리콘층과 연결되어있는데 나노선구조물을 제외한 나머지 상층실리콘층에 3족 또는 5족 불순물을 주입하는 이온주입공정을 상기 제1단계 이전에 더 포함할 수도 있다.Both ends of the nanowire structure are connected to a thicker upper silicon layer. An ion implantation process for implanting Group 3 or Group 5 impurity into the upper silicon layer except for the nanowire structure may be further included before the first step.
제5단계는 나노선구조물과 두꺼운 상층실리콘층을 듀얼게이트와 전기적으로 절연하고 나노선구조물의 폭을 감소시켜 상온동작을 보다 용이하게 하기 위해 열산화공정을 이용하여 상층실리콘층 표면에 열산화막을 형성하는 단계이다.In the fifth step, a nano-wire structure and a thick upper silicon layer are electrically insulated from the dual gate, and a thermal oxidation process is used to reduce the width of the nano- .
상기 제5단계 이후에는 상층실리콘층과 듀얼게이트 사이의 정전용량을 줄이기 위해 제2유전층(310)을 형성하는 단계를 더 포함할 수 있다.After the fifth step, a second
도 6은 상기 제5단계 후에 제2유전층을 더 형성한 상태에서 전도층(500)을 형성하는 제6단계 후의 상태를 나타낸 단면도로서, 나노선구조물의 길이 방향에 수직인 단면을 나타낸 것이다.6 is a cross-sectional view showing a state after the sixth step of forming the
상기 전도층은 도핑된 폴리실리콘층 또는 금속 박막이며, 증발(Evaporation), 스퍼터링(Sputtering), 화학기상증착(Chemical Vapor Deposition), 원자층증착(Atomic Layer Deposition), 분자빔에피택시(Molecular Beam Epitaxy) 등의 방법으로 형성된다.The conductive layer may be a doped polysilicon layer or a metal thin film and may be formed by a method such as evaporation, sputtering, chemical vapor deposition, atomic layer deposition, molecular beam epitaxy ) Or the like.
도 7은 상기 제6단계에서 형성한 전도층을 부분적으로 식각하여 식각마스크 상부에서 단절시키는 제7단계 후의 상태를 나타낸 단면도이다.7 is a cross-sectional view showing a state after the seventh step in which the conductive layer formed in the sixth step is partly etched and cut off from the top of the etching mask.
전도층을 식각마스크 상부에서 단절시키기 위해서 리소그래피를 이용해 식각마스크 상부만 개방하고 식각하는 방법, 식각마스크 측면에 형성된 전도층의 두께가 식각마스크 상부에 형성된 전도층의 두께보다 월등히 두꺼운 특성을 이용하여 별도의 마스크 없이 식각마스크 상부에 형성된 전도층의 두께만큼만 식각하는 방법, 리소그래피에 사용되는 레지스트를 스핀코팅할 경우 식각마스크 상부에서만 레지스트가 얇게 코팅되는 특성을 이용하여 레지스트를 스핀코팅하고 식각마스크 상부에 형성된 전도층의 두께만큼만 식각하는 방법 중 어느 하나를 이용하여 식각마스크 상부에서 전도층을 단절시킨다.A method of opening and etching the upper surface of the etching mask using lithography in order to disconnect the conductive layer from the top of the etching mask, a method in which the thickness of the conductive layer formed on the side of the etching mask is much thicker than the thickness of the conductive layer formed on the etching mask The resist is spin-coated using a thin resist coating only on the top of the etching mask when the resist used for lithography is spin-coated, and the resist is spin-coated on the top of the etching mask And the conductive layer is cut off from the top of the etching mask by using any one of the methods of etching only the thickness of the conductive layer.
비록 본 발명이 상기에 언급한 바람직한 실시예와 관련하여 설명되었지만, 본 발명의 요지와 범위로부터 벗어남이 없이 다른 다양한 수정 및 변형가능한 것은 당업자라면 용이하게 인식할 수 있을 것이며, 이러한 변경 및 수정은 모두 첨부된 특허청구의 범위에 속함은 자명하다.Although the present invention has been described in connection with the above-mentioned preferred embodiments, various other modifications and variations will be readily apparent to those skilled in the art without departing from the spirit and scope of the invention, It is obvious that the present invention belongs to the scope of the appended claims.
100 : 매몰산화층
200 : 상층실리콘층
210 : 열산화막
300 : 제1유전층
310 : 제2유전층
400 : 식각마스크
500 : 전도층100: buried oxide layer
200: upper layer silicon layer
210: thermal oxide film
300: first dielectric layer
310: second dielectric layer
400: etch mask
500: Conductive layer
Claims (4)
(b) 리소그래피 및 식각을 이용하여 부분적으로 제1유전층 및 상층실리콘층의 일부를 제거하여 소정의 두께의 상층실리콘층을 드러내는 단계;
(c) 상기 (b)단계에서 드러낸 상층실리콘층을 부분적으로 덮는 식각마스크를 형성하는 단계;
(d) 상기 (c)단계 후 드러나 있는 상층실리콘층을 모두 식각하여 나노선구조물을 형성하는 단계;
(e) 열산화공정을 이용하여 상층실리콘층 표면에 열산화막을 형성하는 단계;
(f) 제2유전층을 형성하는 단계;
(g) 웨이퍼 표면에 폴리실리콘층 또는 금속 박막을 이용하여 전도층을 형성하는 단계; 및
(h) 상기 (g)단계에서 형성한 전도층을 부분적으로 식각하여 식각마스크 상부에서 단절시키는 단계;
를 포함하는 것을 특징으로 하는 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법.(a) forming a first dielectric layer of a predetermined thickness on an SOI wafer;
(b) partially removing the first dielectric layer and the upper silicon layer using lithography and etching to expose an upper silicon layer of a predetermined thickness;
(c) forming an etch mask partially covering the upper silicon layer exposed in the step (b);
(d) etching all the upper silicon layers exposed after the step (c) to form a nano-wire structure;
(e) forming a thermally oxidized film on a surface of the upper silicon layer using a thermal oxidation process;
(f) forming a second dielectric layer;
(g) forming a conductive layer on the wafer surface using a polysilicon layer or a metal thin film; And
(h) partially etching the conductive layer formed in the step (g) and isolating the conductive layer from the upper part of the etching mask;
Lt; RTI ID = 0.0 > 2, < / RTI >
상기 (h)단계는,
전도층을 식각마스크 상부에서 단절시키기 위해서 리소그래피를 이용해 식각마스크 상부만 개방하고 식각하는 단계;
식각마스크 측면에 형성된 전도층의 두께가 식각마스크 상부에 형성된 전도층의 두께보다 월등히 두꺼운 특성을 이용하여 별도의 마스크 없이 식각마스크 상부에 형성된 전도층의 두께만큼만 식각하는 단계; 및
리소그래피에 사용되는 레지스트를 스핀코팅할 경우 식각마스크 상부에서만 레지스트가 얇게 코팅되는 특성을 이용하여 레지스트를 스핀코팅하고 식각마스크 상부에 형성된 전도층의 두께만큼만 식각하는 단계; 중 어느 하나의 단계를 이용하여 식각마스크 상부에서 전도층을 단절시키는 것을 특징으로 하는 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법.The method according to claim 1,
The step (h)
Opening and etching only the top of the etch mask using lithography to disconnect the conductive layer from above the etch mask;
Etching only the thickness of the conductive layer formed on the upper side of the etching mask without using a separate mask using the characteristic that the thickness of the conductive layer formed on the side of the etching mask is much thicker than the thickness of the conductive layer formed on the upper side of the etching mask; And
Coating a resist by spin coating using a resist coating thinly only on the top of the etching mask when the resist used for lithography is spin-coated, and etching only the thickness of the conductive layer formed on the top of the etching mask; Wherein the conductive layer is disconnected from the top of the etch mask using any one of the steps.
상기 (d)단계에서 형성되는 나노선구조물 부분을 제외한 나머지 상층실리콘층에 3족 또는 5족 불순물을 주입하는 이온주입공정을 상기 (a)단계 이전에 더 포함하는 것을 특징으로 하는 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법.The method according to claim 1,
The method of claim 1, further comprising, before step (a), an ion implantation process for implanting Group 3 or Group 5 impurities into the upper silicon layer except for the nanowire structure portion formed in the step (d) A method of manufacturing an electronic device system.
상기 (c)단계에서 형성하는 식각마스크는 전자빔리소그래피로 형성한 HSQ인 것을 특징으로 하는 듀얼게이트 상온동작 단전자 소자 시스템의 제조방법.The method according to claim 1,
Wherein the etch mask formed in step (c) is HSQ formed by electron beam lithography.
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