KR101801585B1

KR101801585B1 - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법

Info

Publication number: KR101801585B1
Application number: KR1020167000886A
Authority: KR
Inventors: 문상철; 고우석; 홍성룡; 김진우; 신종웅
Original assignee: 엘지전자 주식회사
Priority date: 2013-08-01
Filing date: 2014-08-01
Publication date: 2017-11-27
Also published as: CN105519100B; EP3028426B1; EP3028449A4; WO2015016665A1; US20180034674A1; EP3028449A1; MX352013B; EP3028426A4; JP2016533082A; CN105493461A; CN105493461B; CN105519100A; EP3028426A1; MX2016001355A; KR20160019545A; WO2015016674A1; KR101801586B1; US10142147B2; US20170118052A1; US9571127B2

Abstract

본 발명은 방송 신호를 송신하는 장치를 제공한다. 방송 신호 송신 장치는 서비스 데이터를 인코딩하는 인코더, 상기 인코딩된 서비스 데이터를 맵핑함으로써 적어도 하나의 신호 프레임을 빌드(build)하는 프레임 빌더, 빌드된 신호 프레임 내의 데이터를 OFDM(orthogonal frequency division multiplexing) 방법에 의해 변조하는 모듈레이터 및 상기 변조된 데이터를 갖는 방송 신호를 송신하는 트랜스미터를 포함할 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법{APPARATUS FOR TRANSMITTING BROADCAST SIGNALS, APPARATUS FOR RECEIVING BROADCAST SIGNALS, METHOD FOR TRANSMITTING BROADCAST SIGNALS AND METHOD FOR RECEIVING BROADCAST SIGNALS}

본 발명은 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호를 송수신하는 방법에 관한 것이다.

아날로그 방송 신호 송신이 끝남에 따라, 디지털 방송 신호를 송수신하는 다양한 기술이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호보다 더 많은 양의 비디오/오디오 데이터를 포함할 수 있고, 비디오/오디오 데이터에 더하여 다양한 타입의 추가 데이터를 더 포함할 수 있다.

즉, 디지털 방송 시스템은 고화질(HD; high definition) 영상, 멀티 채널 오디오 및 다양한 추가 서비스를 제공할 수 있다. 그러나, 디지털 방송을 위해, 많은 양의 데이터의 송신을 위한 데이터 송신 효율, 송수신 네트워크의 강건함(robustness) 및 모바일 수신 장비를 고려한 네트워크 유연성이 개선될 필요가 있다.

본 발명의 목적은 방송 신호를 송신하여 시간 도메인에서 2개 이상의 상이한 방송 서비스를 제공하는 방송 송수신 시스템의 데이터를 멀티플렉싱하고 동일한 RF 신호 대역폭을 통해 멀티플렉싱된 데이터를 송신하는 장치 및 방법 및 그에 대응하는 방송 신호를 수신하는 장치 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 방송 신호를 송신하는 장치, 방송 신호를 수신하는 장치 및 방송 신호를 송수신하여 컴포넌트에 의해 서비스에 대응하는 데이터를 분류하고 각 컴포넌트에 대응하는 데이터를 데이터 파이프로서 송신하고 데이터를 수신 및 처리하는 방법을 제공하는 것이다.

본 발명의 다른 목적은 방송 신호를 송신하는 장치, 방송 신호를 수신하는 장치 및 방송 신호를 송수신하여 방송 신호를 제공하는데 필요한 시그널링 정보를 시그널링하는 방법을 제공하는 것이다.

본 발명의 목적 및 다른 이점을 달성하기 위하여, 본 발명은 방송 신호를 송신하는 장치를 제공한다. 방송 신호를 송신하는 장치는 서비스 데이터를 인코딩하는 인코더; 상기 인코딩된 서비스 데이터를 맵핑함으로써 적어도 하나의 신호 프레임을 빌드(build)하는 프레임 빌더; 빌드된 신호 프레임 내의 데이터를 OFDM(orthogonal frequency division multiplexing) 방법에 의해 변조하고 상기 변조된 데이터를 갖는 방송 신호를 송신하는 트랜스미터를 포함한다.

본 발명은 각 서비스 또는 서비스 컴포넌트에 대한 QoS(Quality of Services)를 제어하는 서비스 특성에 따라 데이터를 처리하여 다양한 방송 서비스를 제공할 수 있다.

본 발명은 동일한 RF 신호 대역폭을 통해 다양한 방송 서비스를 송신함으로써 송신 유연성을 달성할 수 있다.

본 발명은 데이터 송신 효율을 개선하고 MIMO 시스템을 이용하여 방송 신호의 송수신의 강건함을 증가시킬 수 있다.

본 발명에 따르면, 모바일 수신 장비로 또는 실내 환경에서도 에러없이 디지털 방송 신호를 수신할 수 있는 방송 신호 송신 및 수신 방법 및 장치를 제공할 수 있다.

본 발명의 추가의 이해를 제공하기 위하여 포함되고 본 출원의 일부에 포함되거나 그 일부를 구성하는 첨부된 도면은 본 발명의 실시예(들)을 나타내고 설명과 함께 본 발명의 원리를 설명한다.
도 1은 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치의 구조를 나타내는 도면.
도 2는 본 발명의 일 실시예에 따른 입력 포맷팅 블록을 나타내는 도면.
도 3은 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면.
도 4는 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면.
도 5는 본 발명의 실시예에 따른 BICM 블록을 나타내는 도면.
도 6은 본 발명의 다른 실시예에 따른 BICM 블록을 나타내는 도면.
도 7은 본 발명의 일 실시예에 따른 프레임 빌딩 블록을 나타내는 도면.
도 8은 본 발명의 실시예에 따른 OFMD 생성 블록을 나타내는 도면.
도 9는 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치의 구조를 나타내는 도면.
도 10은 본 발명의 실시예에 따른 프레임 구조를 나타내는 도면.
도 11은 본 발명의 실시예에 따른 프레임의 시그널링 계층 구조를 나타내는 도면.
도 12는 본 발명의 실시예에 따른 프리엠블 시그널링 데이터를 나타내는 도면.
도 13은 본 발명의 실시예에 따른 PLS1 데이터를 나타내는 도면.
도 14는 본 발명의 실시예에 따른 PLS2 데이터를 나타내는 도면.
도 15는 본 발명의 다른 실시예에 따른 PLS2 데이터를 나타내는 도면.
도 16은 본 발명의 실시예에 따른 프레임의 논리 구조를 나타내는 도면.
도 17은 본 발명의 실시예에 따른 PLS 맵핑을 나타내는 도면.
도 18은 본 발명의 실시예에 따른 EAC 맵핑을 나타내는 도면.
도 19는 본 발명의 실시예에 따른 FIC 맵핑을 나타내는 도면.
도 20은 본 발명의 실시예에 따른 DP의 타입을 나타내는 도면.
도 21은 본 발명의 실시예에 따른 DP 맵핑을 나타내는 도면.
도 22는 본 발명의 실시예에 따른 FEC 구조를 나타내는 도면.
도 23은 본 발명의 실시예에 따른 비트 인터리빙을 나타내는 도면.
도 24는 본 발명의 실시예에 따른 셀-워드 디멀티플렉싱을 나타내는 도면.
도 25는 본 발명의 실시예에 따른 시간 인터리빙을 나타내는 도면.
도 26은 본 발명의 실시예에 따른 QC-IRA LDPC 코드의 패리티 체크 매트릭스를 나타내는 도면.
도 27은 본 발명의 실시예에 따른 QC-IRA LDPC 코드를 이용한 인코딩 프로세스를 나타내는 도면.
도 28은 본 발명의 실시예에 따른 패리티 체크 매트릭스 퍼뮤테이션 프로세스를 나타내는 도면.
도 29는 본 발명의 실시예에 따른 패리티 체크 매트릭스의 주소들의 테이블을 나타내는 도면.
도 30은 본 발명의 다른 실시예에 따른 패리티 체크 매트릭스의 주소들의 테이블을 나타내는 도면.
도 31은 본 발명의 실시예에 따른 QC-IRA LDPC 코드를 시퀀셜하게 인코딩하는 방법을 나타내는 도면.
도 32는 본 발명의 실시예에 따른 LDPC 인코더를 나타내는 도면.
도 33은 본 발명의 실시예에 따른 주파수 인터리빙을 나타낸 도면.
도 34는 본 발명의 실시예에 따른 방송 신호를 전송하는 방법을 나타내는 도면.
도 35는 본 발명의 실시예에 따른 방송 신호를 수신하는 방법을 나타내는 도면.
도 36는 본 발명의 실시예에 따른 트위스트 행-열 블록 인터리버의 기본 동작을 나타내는 도면.
도 37은 본 발명의 다른 실시예에 따른 트위스트 행-열 블록 인터리버의 기본 동작을 나타내는 도면.
도 38은 본 발명의 실시예에 따른 트위스트 행-열 블록 인터리버의 대각선 방향 판독 패턴을 나타내는 도면.
도 39은 본 발명의 실시예에 따른 각 인터리빙 어레이로부터의 인터리빙된 XFECBLOCK을 나타내는 도면.
도 40은 본 발명의 다른 실시예에 따른 패리티 체크 매트릭스의 주소들의 테이블을 나타내는 도면.
도 41은 본 발명의 다른 실시예에 따른 패리티 체크 매트릭스의 주소들의 테이블을 나타내는 도면.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 첨부된 도면을 참조하여 이하에서 설명하는 상세한 설명은 본 발명에 따라 구현될 수 있는 실시예만을 나타내기 보다는 본 발명의 예시적인 실시예를 설명하기 위한 것이다. 다음의 상세한 설명은 본 발명의 완벽한 이해를 제공하기 위하여 특정한 세부사항을 포함한다. 그러나, 본 발명은 이러한 특정한 세부사항없이 실행될 수 있음은 당업자에게 자명하다.

본 발명에서 사용되는 대부분의 용어들은 본 기술에서 널리 사용되는 것으로부터 선택되었지만, 일부 용어는 출원인에 의해 임의로 선택된 것이며, 그 의미는 필요에 따라 다음의 설명에서 상세히 설명한다. 따라서, 본 발명은 단순한 이름 또는 의미보다는 용어의 의도된 의미에 기초하여 이해되어야 한다.

본 발명은 미래의 방송 서비스를 위한 방송 신호를 송수신하는 장치 및 방법을 제공한다. 본 발명의 실시예에 따른 미래의 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 포함한다. 본 발명은 일 실시예에 따라 넌-MIMO(multiple input multiple output) 또는 MIMO를 통해 미래의 방송 서비스를 위한 방송 신호를 처리할 수 있다. 본 발명의 실시예에 따른 넌-MIMO 방식은 MISO(multiple input single output) 방식, SISO(single input single output) 방식 등을 포함할 수 있다.

MISO 또는 MIMO가 설명의 편의를 위해 다음에서 2개의 안테나를 사용하지만, 본 발명은 2개 이상의 안테나를 이용하는 시스템에 적용될 수 있다.

본 발명은 특정한 사용 케이스를 위해 요구되는 성능을 획득하면서 수신기 복잡도를 최소화하기에 각각 최적화된 3개의 물리층(PL) 프로파일(베이스, 핸드헬드 및 어드밴스드 프로파일)을 정의할 수 있다. 물리층(PHY) 프로파일은 해당 수신기가 구현해야 하는 모든 구성의 서브세트이다.

3개의 PHY 프로파일은 기능 블록의 대부분을 공유하지만 특정 블록 및/또는 파라미터에 있어서 약간 다르다. 추가의 PHY 프로파일이 미래에 정의될 수 있다. 시스템 진화를 위해, 미래의 프로파일은 또한 FEF(future extension frame)을 통해 단일 RF 채널 내의 기존 프로파일과 멀티플렉싱될 수 있다. 각각의 PHY 프로파일의 세부사항은 이하에서 설명한다.

1. 베이스 프로파일

베이스 프로파일은 루프톱(roof-top) 안테나에 통상 접속되는 고정 수신 장치에 대한 주요 사용 케이스를 나타낸다. 베이스 프로파일은 또한 어느 장소로 운반될 수 있지만 비교적 정지된 수신 카테고리에 속하는 포터블 장치를 포함한다. 베이스 프로파일의 사용은 임의의 개선된 구현예에 의해 핸드헬드 장치 또는 심지어 차량 장치로 확장될 수 있지만, 이들 사용 케이스는 베이스 프로파일 수신기 동작에 대해서는 기대되지 않는다.

수신의 타겟 SNR 범위는 대략 10 내지 20 dB이고, 이는 기존 방송 시스템(예를 들어, ATSC A/53)의 15dB SNR 수신 능력을 포함한다. 수신기 복잡도 및 소비 파워는 핸드헬드 프로파일을 사용하는 배터리 동작 핸드헬드 장치에서처럼 중요하지 않다. 베이스 프로파일에 대한 중요한 시스템 파라미터는 이하의 표 1에 열거된다.

LDPC 코드워드 길이	16K, 64K 비트
성상(constellation) 사이즈	4-10 bpcu (채널 용도별 비트)
시간 디인터리빙 메모리 사이즈	≤2¹⁹ 데이터 셀
파일럿 패턴	고정 수신을 위한 파일럿 패턴
FFT 사이즈	16K, 32K 포인트

2. 핸드헬드 프로파일

핸드헬드 프로파일은 배터리 파워로 동작하는 핸드헬드 및 차량 장치에 사용되도록 설계되었다. 장치는 보행자 또는 차량 속도로 이동할 수 있다. 수신기 복잡도 뿐만 아니라 소비 파워는 핸드헬드 프로파일의 장치의 구현에 매우 중요하다. 핸드헬드 프로파일의 타겟 SNR 범위는 대략 0 내지 10dB이지만, 더 깊은 실내 수신을 대상으로 할 때 0dB 미만에 도달하도록 구성될 수 있다.

낮은 SNR 능력에 더하여, 수신기 이동도에 의해 유발된 도플러 효과에 대한 탄력성은 핸드헬드 프로파일의 가장 중요한 성능 속성이다. 핸드헬드 프로파일에 대한 중요한 파라미터는 이하의 표 2에 열거된다.

LDPC 코드워드 길이	16K 비트
성상(constellation) 사이즈	2-8 bpcu
시간 디인터리빙 메모리 사이즈	■2¹⁸ 데이터 셀
파일럿 패턴	모바일 및 실내 수신을 위한 파일럿 패턴
FFT 사이즈	8K, 16K 포인트

3. 어드밴스드 프로파일

어드밴스드 프로파일은 더 많은 구현 복잡도를 희생하고 가장 높은 채널 용량을 제공한다. 이 프로파일은 MIMO 송신 및 수신의 이용을 요구하고 UHDTV 서비스는 이 프로파일이 특별히 설계된 타겟 사용 케이스이다. 증가된 용량은 또한 주어진 대역폭 내에서 증가된 수의 서비스, 예를 들어, SDTV 또는 HDTV 서비스를 허용하도록 사용될 수 있다.

어드밴스드 프로파일의 타겟 SNR 범위는 대략 20 내지 30dB이다. MIMO 송신은 초기에 기존의 타원 편파(elliptically-polarized) 송신 장치를 이용할 수 있지만, 미래에 풀 파워 교차 편파 송신(full-power cross-polarized transmission)으로 확장된다. 어드밴스드 프로파일에 대한 중요한 시스템 파라미터는 이하의 표 3에 열거된다.

LDPC 코드워드 길이	16K, 64K 비트
성상(constellation) 사이즈	8-12 bpcu
시간 디인터리빙 메모리 사이즈	■2¹⁹ 데이터 셀
파일럿 패턴	고정 수신을 위한 파일럿 패턴
FFT 사이즈	16K, 32K 포인트

이 경우, 베이스 프로파일은 지상파 방송 서비스 및 모바일 방송 서비스 모두를 위한 프로파일로서 사용될 수 있다. 즉, 베이스 프로파일은 모바일 프로파일을 포함하는 프로파일의 개념을 정의하는데 사용될 수 있다. 또한, 어드밴스드 프로파일은 MIMO를 갖는 베이스 프로파일을 위한 어드밴스드 프로파일 및 MIMO를 갖는 핸드헬드 프로파일을 위한 어드밴스드 프로파일로 분리될 수 있다. 또한, 3개의 프로파일은 설계자의 의도에 따라 변경될 수 있다.

다음의 용어 및 정의가 본 발명에 적용될 수 있다. 다음의 용어 및 정의는 설계에 따라 변경될 수 있다.

보조 스트림: 아직 정의되지 않은 변조 및 코딩의 데이터를 전달하는 셀의 시퀀스로서, 미래 확장을 위해 또는 브로드캐스터 또는 네트워크 오퍼레이터에 의한 요구대로 사용될 수 있다.

베이스 데이터 파이프: 서비스 시그널링 데이터를 전달하는 데이터 파이프

베이스밴드 프레임(또는 BBFRAME): 하나의 FEC 인코딩 프로세스(BCH 및 LDPC 인코딩)으로의 입력을 형성하는 Kbch 비트의 세트

셀: OFDM 송신의 하나의 캐리어에 의해 전달되는 변조 값

코딩 블록: PLS1 데이터의 LDPC 인코딩 블록 또는 PLS2 데이터의 LDPC 인코딩 블록 중의 하나

데이터 파이프: 서비스 데이터 또는 관련 메타데이터를 전달하는 물리층 내의 논리 채널로서, 하나 또는 다수의 서비스(들) 또는 서비스 컴포넌트(들)를 전달할 수 있다.

데이터 파이프 단위: 프레임 내의 DP로 데이터 셀을 할당하는 기본 단위

데이터 심볼: 프리앰블 심볼이 아닌 프레임 내의 OFDM 심볼 (프레임 시그널링 심볼 및 프레임 에지 심볼은 데이터 심볼에 포함된다.)

DP_ID: 이 8 비트 필드는 SYSTEM_ID에 의해 식별된 시스템 내의 DP 를 고유하게 식별한다.

더미 셀: PLS 시그널링, DP 또는 보조 스트림에 사용되지 않는 나머지 용량을 채우는데 사용되는 의사 랜덤 값을 전달하는 셀

비상 경계 채널(emergency alert channel; EAS): EAS 정보 데이터를 전달하는 프레임의 일부

프레임: 프리앰블로 시작하고 프레임 에지 심볼로 종료하는 물리층 시간 슬롯

프레임 수신 eksdnl: FET를 포함하는 동일 또는 상이한 물리층 프로파일에 속하는 프레임 세트로서, 수퍼 프레임 내에서 8회 반복된다.

고속 정보 채널: 서비스 및 대응 베이스 DP 사이의 맵핑 정보를 전달하는 프레임 내의 논리 채널

FECBLOCK: DP 데이터의 LDPC 인코딩 비트의 세트

FFT 사이즈: 특정 모드에 사용되는 공칭 FFT 사이즈로, 기본 기간((elementary period)(T)의 주기로 표현되는 액티브 심볼 기간(Ts)과 동일하다.

프레임 시그널링 심볼: FFT 사이즈, 보호 구간(guard interval) 및 분산형 파일럿 패턴의 소정의 조합으로 프레임의 시작시에 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼로, PLS 데이터의 일부를 전달한다.

프레임 에지 심볼: FFT 사이즈, 보호 구간(guard interval) 및 분산형 파일럿 패턴의 소정의 조합으로 프레임의 종료시에 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼

프레임 그룹: 수퍼 프레임 내의 동일한 PHY 프로파일 타입을 갖는 모든 프레임의 세트

미래 확장 프레임: 미래 확장을 위해 사용될 수 있는 수퍼 프레임 내의 물리층 시간 슬롯으로서, 프리앰블로 시작한다.

퓨처캐스트(futurecast) UTB 시스템: 입력이 하나 이상의 MPEG2-TS 또는 IP 또는 일반 스트림(들)이고 출력이 RF 신호인 제안된 물리층 방송 시스템

입력 스트림: 시스템에 의해 엔드 사용자에게 전달되는 서비스의 앙상블을 위한 데이터의 스트림

정상 데이터 심볼: 프레임 시그널링 심볼 및 프레임 에지 심볼을 제외한 데이터 심볼

PHY 프로파일: 해당 수신기가 구현해야 하는 모든 구성의 서브세트

PLS: PSL1 및 PLS2로 구성된 물리층 시그널링 데이터

PLS1: 고정 사이즈, 코딩 및 변조를 갖는 FSS 심볼에서 전달되는 PLS 데이터의 제1 세트로서, PLS2를 디코딩하는데 필요한 파라미터 뿐만 아니라 시스템에 관한 기본 정보를 전달한다.

주(note): 프레임 그룹의 듀레이션을 위해 PLS1 데이터는 일정하게 유지된다.

PLS2: FSS 심볼에서 송신되는 PLS 데이터의 제2 세트로서, 시스템 및 DP에 대한 더 세부적인 PLS 데이터를 전달한다.

PLS2 동적 데이터: 프레임별로 동적으로 변할 수 있는 PLS2 데이터

PLS2 정적 데이터: 프레임 그룹의 듀레이션 동안 정적으로 유지되는 PLS2 데이터

프리앰블 시그널링 데이터: 프리앰블 심볼에 의해 전달되고 시스템의 기본 모드를 식별하는데 사용되는 시그널링 데이터

프리앰블 심볼: 기본 PLS 데이터를 전달하고 프레임의 초기에 위치하는 고정 길이 파일럿 심볼

주: 프리앰블 심볼은 주로 고속 초기 밴드 스캔을 위해 사용되어 시스템 신호, 그 타이밍, 주파수 오프셋 및 FFT 사이즈를 검출한다.

미래 사용을 위해 예약: 현재 문서에서는 정의되지 않지만 미래에 정의될 수 있다.

수퍼 프레임: 8개의 프레임 반복 단위의 세트

시간 인터리빙 블록(TI 블록): 시간 인터리버 메모리의 하나의 용도에 대응하는 시간 인터리빙이 수행되는 셀의 세트

TI 그룹: 특정 DP을 위한 동적 용량 할당이 수행되는 단위로서, 정수, 즉, 동적으로 변하는 수의 XFECBLOCK으로 구성된다.

주: TI 그룹은 하나의 프레임에 직접 맵핑되거나 다수의 프레임에 맵핑될 수 있다. 이것은 하나 이상의 TI 블록을 포함할 수 있다.

타입 1 DP: 모든 DP가 TDM 방식으로 맵핑되는 프레임의 DP

타입 2 DP: 모든 DP가 FDM 방식으로 맵핑되는 프레임의 DP

XFECBLOCK: 하나의 LDPC FECBLOCK의 모든 비트를 전달하는 Ncells 셀의 세트

도 1은 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치의 구조를 나타내는 도면이다.

본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치는 입력 포맷팅 블록(1000), BICM(bit interleaved coding & modulation) 블록(1010), 프레임 구조 블록(1020), OFDM(orthogonal frequency division multiplexing) 생성 블록(1030), 시그널링 생성 블록(1040)을 포함할 수 있다. 방송 신호를 송신하는 장치의 각 모듈의 동작을 이하에서 설명한다.

IP 스트림/패킷 및 MPEG2-TS는 메인 입력 포맷이고, 다른 스트림 타입은 일반 스트림으로서 처리된다. 이들 데이터 입력에 더하여, 관리 정보가 입력되어 각 입력 스트림에 대한 해당 대역폭의 스케줄링 및 할당을 제어한다. 하나 또는 다수의 TS 스트림(들), IP 스트림(들) 및/또는 일반 스트림(들) 입력이 동시에 허용된다.

입력 포맷팅 블록(1000)은 각 입력 스트림을 하나 또는 다수의 데이터 파이프(들)로 디멀티플렉스하고, 독립 코딩 및 변조가 데이터 파이프에 적용된다. 데이터 파이프(DP)는 강건함 제어를 위한 기본 단위로, QoS에 영향을 준다. 하나 또는 다수의 서비스(들) 또는 서비스 컴포넌트(들)는 단일 DP에 의해 전달될 수 있다. 입력 포맷팅 블록(1000)의 동작의 세부사항은 후술한다.

데이터 파이프는 서비스 데이터 또는 관련 메타데이터를 전달하는 물리층 내의 논리 채널로, 하나 또는 다수의 서비스(들) 또는 서비스 컴포넌트(들)를 전달할 수 있다.

또한, 데이터 파이프 단위는 프레임 내의 DP에 데이터 셀을 할당하는 기본 유닛이다.

BICM 블록(1010)에서, 패리티 데이터가 에러 정정을 위해 추가되고, 인코딩된 비트 스트림은 복소수값 성상 심볼에 맵핑된다. 심볼은 해당 DP에 사용되는 특정 인터리빙 깊이를 가로질러 인터리빙된다. 어드밴스드 프로파일에 대하여, MIMO 인코딩이 BICM 블록(1010)에서 수행되고 추가의 데이터 경로는 MIMO 송신을 위한 출력에서 더해진다. BICM 블록(1010)의 세부사항은 후술한다.

프레임 빌딩 블록(1020)은 입력 DP의 데이터 셀을 프레임 내의 OFDM 심볼로 맵핑할 수 있다. 맵핑 후, 주파수 인터리빙은 주파수 도메인 다이버시티에 사용되어 특히 주파수 선택 페이딩 채널을 방지한다. 프레임 빌딩 블록(1020)의 동작의 세부사항은 후술한다.

각 프레임의 초기에 프리앰블을 삽입한 후에, OFDM 생성 블록(1030)은 보호 구간으로서 순환 전치(cyclic prefix)를 갖는 종래의 OFDM 변조를 적용할 수 있다. 안테나 공간 다이버시트리를 위하여, 분산형 MISO 방식이 송신기에 적용된다. 또한, PAPR(peak-to-average power reduction) 방식이 시간 도메인에서 수행된다. 유연한 네트워크 계획을 위해, 이 제안은 다양한 FFT 사이즈, 보호 구간 길이 및 해당 파일럿 패턴의 세트를 제공한다.

시그널링 생성 블록(1040)은 각 기능 블록의 동작에 사용되는 물리층 시그널링 정보를 생성할 수 있다. 이 시그널링 정보는 또한 관심있는 서비스가 수신측에서 적절히 회복되도록 송신된다. 시그널링 생성 블록(1040)의 동작의 세부사항은 후술한다.

도 2, 3 및 4는 본 발명의 실시예에 따른 입력 포맷팅 블록(1000)을 나타낸다. 각 도면에 대하여 설명한다.

도 2는 본 발명의 일 실시예에 따른 입력 포맷팅 블록을 나타내는 도면이다. 도 2는 입력 신호가 단일 입력 스트림일 때의 입력 포맷팅 블록을 나타낸다.

도 2에 도시된 입력 포맷팅 블록은 도 1을 참조하여 설명한 입력 포맷팅 블록(1000)의 실시예에 해당한다.

물리층으로의 입력은 하나 또는 다수의 데이터 스트림으로 구성될 수 있다. 각 데이터 스트림은 하나의 DP에 의해 전달된다. 모드 적응 모듈은 들어오는 데이터 스트림을 베이스밴드 프레임(BBF)의 데이터 필드로 슬라이스한다. 시스템은 3가지 타입의 입력 데이터 스트림, 즉, MPEG2-TS, 인터넷 프로토콜(IP) 및 GS(generic stream)를 지원한다. MPEG2-TS는 고정 길이(188 바이트) 패킷으로 특성화되고, 제1 바이트는 싱크(sync) 바이트(0x47)이다. IP 스트림은 IP 패킷 헤더 내에서 시그널링되는 가변 길이 IP 데이터그램 패킷으로 구성된다. 시스템은 IP 스트림을 위한 IPv4 및 IPv6를 지원한다. GS는 캡슐화 패킷 헤더 내에서 시그널링되는 가변 길이 패킷 또는 고정 길이 패킷으로 구성될 수 있다.

(a)는 신호 DP를 위한 모드 적응 블록(2000) 및 스트림 적응 블록(2010)을 나타내고, (b)는 PLS 신호를 생성하고 처리하는 PLS 생성 블록(2020) 및 PLS 스크램블러(2030)를 나타낸다. 각 블록의 동작을 설명한다.

입력 스트림 스플리터는 입력 TS, IP, GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오, 등) 스트림으로 분리한다. 모드 적응 모듈(2010)은 CRC 인코더, BB(baseband) 프레임 슬라이서 및 BB 프레임 헤더 삽입 블록으로 구성된다.

CRC 인코더는 사용자 패킷(UP) 레벨, 즉, CRC-8, CRC-16 및 CRC-32에서 에러 정정을 위한 3가지 타입의 CRC 인코딩을 제공한다. 계산된 CRC 바이트는 UP 후에 첨부된다. CRC-8는 TS 스트림에 사용되고 CRC-32는 IP 스트림에 사용된다. GS 스트림이 CRC 인코딩을 제공하지 않으면, 제안된 CRC 인코딩이 적용되어야 한다.

BB 프레임 슬라이서는 입력을 내부 논리 비트 포맷으로 맵핑한다. 처음 수신된 비트는 MBS인 것으로 정의된다. BB 프레임 슬라이서는 이용가능한 데이터 필드 용량과 동일한 다수의 입력 비트를 할당한다. BBF 페이로드와 동일한 다수의 입력 비트를 할당하기 위하여, UP 패킷 스트림은 BBF의 데이터 필드에 맞도록 슬라이스된다.

BB 프레임 헤더 삽입 블록은 2바이트의 고정 길이 BBF 헤더를 BB 프레임의 앞에 삽입할 수 있다. BBF 헤더는 STUFFI (1 비트), SYNCD(13 비트) 및 RFU(2 비트)로 구성된다. 고정 2바이트 BBF 헤더에 더하여, BBF는 2바이트 BBF 헤더의 끝에 확장 필드(1 또는 3 바이트)를 가질 수 있다.

스트림 적응 블록(2010)은 스터핑(stuffing) 삽입 블록 및 BB 스크램블러로 구성된다.

스터핑 삽입 블록은 스터핑 필드를 BB 프레임의 페이로드에 삽입할 수 있다. 스트림 적응으로의 입력 데이터가 BB 프레임을 채우기에 충분하면, STUFFI는 "0"으로 설정되고 BBF는 스터핑 필드를 갖지 않는다. 그렇지 않으면, STUFFI가 "1"로 설정되고 스터핑 필드가 BBF 헤더 직후에 삽입된다. 스터핑 필드는 2 바이트의 스터핑 필드 헤더 및 가변 사이즈의 스터핑 데이터를 포함한다.

BB 스크램블러는 에너지 분산(energy dispersal)을 위해 완전한 BBF를 스크램블링한다. 스크램블링 시퀀스는 BBF와 동시 발생한다. 스크램블링 시퀀스는 피드백된 시프트 레지스터에 의해 생성된다.

PLS 생성 블록(2020)은 물리층 시그널링(PLS) 데이터를 생성할 수 있다. PLS는 수신기에 물리층 DP를 액세스하는 수단을 제공한다. PLS 데이터는 PLS1 데이터 및 PLS2 데이터로 구성된다.

PLS1 데이터는 고정 사이즈, 코딩 및 변조를 갖는 프레임 내의 FSS 심볼에서 전달되는 PLS 데이터의 제1 세트로서, PLS2 데이터를 디코딩하는데 필요한 파라미터 뿐만 아니라 시스템에 관한 기본 정보를 전달한다. PLS1 데이터는 PLS2 데이터의 수신 및 디코딩을 가능하게 하는데 요구되는 파라미터를 포함하는 기본 송신 파라미터를 제공한다. 또한, PLS1 데이터는 프레임 그룹의 듀레이션 동안 일정하게 유지된다.

PLS2 데이터는 FSS 심볼에서 전송되는 PLS 데이터의 제2 세트로서, 시스템 및 DP에 대한 더 상세한 PLS 데이터를 전달한다. PLS2는 수신기에게 충분한 데이터를 제공하여 원하는 DP를 디코딩하는 파라미터를 포함한다. PLS2 시그널링은 또한 2가지 타입의 파라미터, 즉, PLS2 정적 데이터(PLS2-STAT 데이터) 및 PLS2 동적 데이터(PLS2-DYN 데이터)로 구성된다. PLS2 정적 데이터는 프레임 그룹의 듀레이션 동안 정적으로 남아 있는 PLS2 데이터이고, PLS2 동적 데이터는 프레임별로 동적으로 변할 수 있는 PLS2 데이터이다.

PLS 데이터의 세부사항은 후술한다.

PLS 스크램블러(2030)는 에너지 분산을 위해 생성된 PLS 데이터를 스크램블링할 수 있다.

상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.

도 3은 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면이다.

도 3에 도시된 입력 포맷팅 블록은 도 1을 참조하여 설명한 입력 포맷팅 블록(1000)의 실시예에 해당한다.

도 3은 입력 신호가 다수의 입력 스트림에 대응할 때 입력 포맷팅 블록의 모드 적응 블록을 나타낸다.

다수의 입력 스트림을 처리하는 입력 포맷팅 블록의 모드 적응 블록은 독립적으로 다수의 입력 스트림을 처리할 수 있다.

도 3을 참조하면, 다수의 입력 스트림을 각각 처리하는 모드 적응 블록은 입력 스트림 스플리터(3000), 입력 스트림 동기화기(3010), 보상 지연 블록(3020), 널(null) 패킷 삭제 블록(3030), 헤드 압축 블록(3040), CRC 인코더(3050), BB 프레임 슬라이서(3060) 및 BB 헤더 삽입 블록(3070)을 포함할 수 있다. 모드 적응 블록의 각 블록을 이하에서 설명한다.

CRC 인코더(3050), BB 프레임 슬라이서(3060) 및 BB 헤더 삽입 블록(3070)의 동작은 도 2를 참조하여 설명한 CRC 인코더, BB 프레임 슬라이서 및 BB 헤더 삽입 블록에 대응하므로 그 설명은 생략한다.

입력 스트림 스플리터(3000)는 입력 TS, IP GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오, 등) 스트림으로 분리할 수 있다.

입력 스트림 동기화기(3010)는 ISSY라 할 수 있다. ISSY는 임의의 입력 데이터 포맷에 대한 일정한 엔드-투-엔드 송신 지연 및 CBR(constant bit rate)을 보장하는 적절한 수단을 제공할 수 있다. ISSY는 항상 TS를 전달하는 다수의 DP의 경우에 사용되고, 선택적으로, GS 스트림을 전달하는 DP에 사용된다.

보상 지연 블록(3020)은 ISSY 정보의 삽입 후에 분리된 TS 패킷 스트림을 지연하여 수신기 내의 추가의 메모리를 요구하지 않고 TS 패킷 재결합 메커니즘을 허용할 수 있다.

널 패킷 삭제 블록(3030)은 TS 입력 스트림 케이스에만 사용된다. 임의의 TS 입력 스트림 또는 분리된 TS 스트림은 CBR TS 스트림에 VBR(variable bit-rate) 서비스를 수용하기 위하여 존재하는 다수의 널 패킷을 가질 수 있다. 이 경우, 불필요한 송신 오버헤드를 피하기 위하여, 널 패킷이 식별되고 송신되지 않는다. 수신기에서, 제거된 널 패킷은 송신시에 삽입된 DNP(deleted null-packet) 카운터를 참조하여 본래에 있던 정확한 장소에 재삽입되어, 일정한 비트 레이트를 보장하고 타임스탬프(PCR) 업데이트에 대한 필요성을 피할 수 있다.

헤드 압축 블록(3040)은 패킷 헤더 압축을 제공하여 TS 또는 IP 입력 스트림에 대한 송신 효율을 증가시킬 수 있다. 수신기가 헤더의 소정 부분에 대한 선험적 정보(a priori information)를 가질 수 있으므로, 이 기지의 정보는 송신기에서 삭제될 수 있다.

전송 스트림에 대하여, 수신기는 싱크-바이트 구성(0x47) 및 패킷 길이(188 바이트)에 관한 선험적 정보를 갖는다. 입력 TS 스트림이 단 하나의 PID를 갖는 콘텐츠를 전달하면, 즉, 하나의 서비스 컴포넌트(비디오, 오디오 등) 또는 서비스 서브 컴포넌트(SVC 베이스층, SVC 인핸스먼트층, MVC 베이스 뷰 또는 MVC 종속 뷰)에 대해서만, TS 패킷 헤더 압축이 (선택적으로) 전송 스트림에 적용될 수 있다. 입력 스트림이 IP 스트림이면, IP 패킷 헤더 압축이 선택적으로 사용된다.

상술한 블록은 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체딜 수 있다.

도 4는 본 발명의 다른 실시예에 따른 입력 포맷팅 블록을 나타내는 도면이다.

도 4에 도시된 입력 포맷팅 블록은 도 1을 참조하여 설명한 입력 포맷팅 블록(1000)의 실시예에 해당한다.

도 4는 입력 신호가 다수의 입력 스트림에 대응할 때 입력 포맷팅 모듈의 스트림 적응 블록을 나타낸다.

도 4를 참조하면, 다수의 입력 스트림을 각각 처리하는 모드 적응 블록은 스케줄러(4000), 1프레임 지연 블록(4010), 스터핑 삽입 블록(4020), 인밴드(in-band) 시그널링(4030), BB 프레임 스크램블러(4040), PLS 생성 블록(4050) 및 PLS 스크램블러(4060)를 포함할 수 있다. 스트림 적응 블록의 각각의 블록을 이하에서 설명한다.

스터핑 삽입 블록(4020), BB 프레임 스크램블러(4040), PLS 생성 블록(4050) 및 PLS 스크램블러(4060)의 동작은 도 2를 참조하여 설명한 스터핑 삽입 블록, BB 스크램블러, PLS 생성 블록 및 PLS 스크램블러에 대응하므로 그 설명은 생략한다.

스케줄러(4000)는 각각의 DP 의 FECBLOCK의 양으로부터 전체 프레임에 걸친 전체 셀 할당을 결정할 수 있다. PLS, EAC 및 FIC에 대한 할당을 포함하여, 스케줄러는 PLS2-DYN 데이터의 값을 생성하고, 이는 프레임의 FSS 내의 인밴드 시그널링 또는 PLS 셀로서 송신된다. FECBLOCK, EAC 및 FIC의 세부사항은 후술한다.

1프레임 지연 블록(4010)은 입력 데이터를 1 송신 프레임만큼 지연시켜 다음 프레임에 관한 스케줄링 정보가 DP로 삽입될 인밴드 시그널링 정보에 대한 현재 프레임을 통해 송신되도록 할 수 있다.

인밴드 시그널링(4030)은 PLS2 데이터의 지연되지 않은 부분을 프레임의 DP로 삽입할 수 있다.

도 5는 본 발명의 실시예에 따른 BICM 블록을 나타내는 도면이다.

도 5에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 실시예에 해당한다.

상술한 바와 같이, 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 제공할 수 있다.

QoS는 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치에 의해 제공되는 서비스의 특성에 의존하므로, 각 서비스에 대응하는 데이터는 상이한 방식을 통해 처리될 필요가 있다. 따라서, 본 발명의 실시예에 따른 BICM 블록은 SISO, MISO 및 MIMO 방식을 데이터 경로에 각각 대응하는 데이터 파이프에 독립적으로 적용함으로써 그에 입력된 DP 를 독립적으로 처리할 수 있다. 결과적으로, 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 송신하는 장치는 각각의 DP 를 통해 송신되는 각각의 서비스 또는 서비스 컴포넌트에 대한 QoS를 제어할 수 있다.

(a)는 베이스 프로파일 및 핸드헬드 프로파일에 의해 공유된 BICM 블록을 나타내고, (b)는 어드밴스드 프로파일의 BICM 블록을 나타낸다.

베이스 프로파일 및 핸드헬드 프로파일에 의해 공유된 BICM 블록 및 어드밴스드 프로파일에 의해 공유된 BICM 블록은 각 DP 를 처리하는 복수의 처리 블록을 포함할 수 있다.

베이스 프로파일 및 핸드헬드 프로파일을 위한 BICM 블록 및 어드밴스드 프로파일을 위한 BICM 블록의 각각의 처리 블록을 이하에서 설명한다.

베이스 프로파일 및 핸드헬드 프로파일을 위한 BICM 블록의 처리 블록(5000)은 데이터 FEC 인코더(5010), 비트 인터리버(5020), 성상 맵퍼(5030), SSD(signal space diversity) 인코딩 블록(5040) 및 시간 인터리버(5050)를 포함할 수 있다.

데이터 FEC 인코더(5010)는 입력 BBF에 대하여 FEC 인코딩을 수행하여 아우터 코딩(BCH) 및 이너 코딩(LDPC)를 이용하여 FECBLOCK 절차를 생성할 수 있다. 아우터 코딩(BCH)는 선택적인 코딩 방법이다. 데이터 FEC 인코더(5010)의 동작의 세부사항은 후술한다.

비트 인터리버(5020)는 데이터 FECT 인코더(5010)의 출력을 인터리빙하여 효율적으로 구현가능한 구조를 제공하면서 LDPC 코드 및 변조 방식의 조합으로 최적화된 성능을 달성할 수 있다. 비트 인터리버(5020)의 동작의 세부사항은 후술한다.

성상 맵퍼(5030)는 QPSK, QAM-16, 불균일 QAM(NUQ-64, NUQ-256, NUQ-1024) 또는 불균일 성상(NUC-16, NUC-64, NUC-256, NUC-1024)을 이용하여 베이스 및 핸드헬드 프로파일 내의 비트 인터리버(5020)로부터의 각 셀 워드 및 어드밴스드 프로파일 내의 셀-워드 디멀티플렉서(5010-1)로부터의 셀 워드를 변조하여 파워 정규화 성상 포인트를 제공할 수 있다. 이 성상 맵핑은 DP 에 대해서만 적용된다. QAM-16 및 NUQ가 방형(square shaped)이지만 NUC는 임의의 형상을 갖는다. 각각의 성상이 90도의 임의의 배수로 회전하면, 회전된 성상은 정확히 본래의 성상과 중첩한다. 이 "회전-감각(rotation-sense) 대칭 특성은 실수 성분 및 허수 성분의 평균 파워 및 용량이 서로 같아지게 한다. NUQ 및 NUC는 각 코드 레이트에 대하여 특별히 정의되고 사용되는 특정한 하나가 PLS2 데이터에서 제출된 파라미터(DP_MOD)에 의해 시그널링된다.

SSD 인코딩 블록(5040)은 2(2D), 3(3D) 및 4(4D) 차원으로 셀을 프리코딩하여 상이한 페이딩 조건 하에서 수신 강건함을 증가시킬 수 있다.

시간 인터리버(5050)는 DP 레벨에서 동작할 수 있다. 시간 인터리빙(TI)의 파라미터는 각 DP 에 대하여 상이하게 설정될 수 있다. 시간 인터리버(5050)의 동작의 세부사항은 후술한다.

어드밴스드 프로파일을 위한 BICM 블록의 처리 블록(5000-1)은 데이터 FEC 인코더, 비트 인터리버, 성상 맵퍼 및 시간 인터리버를 포함할 수 있다. 그러나, 처리 블록(5000-1)은 처리 블록(5000)와 구별되며, 셀-워드 디멀티플렉서(5010-1) 및 MIMO 인코딩 블록(5020-1)을 더 포함한다.

또한, 처리 블록(5000-1)의 데이터 FEC 인코더, 비트 인터리버, 성상 맵퍼 및 시간 인터리버의 동작은 상술한 데이터 FEC 인코더(5010), 비트 인터리버(5020), 성상 맵퍼(5030) 및 시간 인터리버(5050)에 대응하므로 그 설명은 생략한다.

셀-워드 디멀티플렉서(5010-1)는 어드밴스드 프로파일의 DP에 사용되어 단일 셀-워드 스트림을 MIMO 처리를 위한 듀얼 셀-워드 스트림으로 분리한다. 셀-워드 디멀티플렉서(5010-1)의 동작의 세부사항은 후술한다.

MIMO 인코딩 블록(5020-1)은 MIMO 인코딩 방식을 이용하여 셀-워드 디멀티플렉서(5010-1)의 출력을 처리할 수 있다. MIMO 인코딩 방식은 방송 신호 송신을 위해 최적화되었다. MIMO 기술은 MIMO 기술은 용량을 증가시키는 우수한 방식이지만 채널 특성에 의존한다. 특히, 브로드캐스팅에 대하여, 상이한 신호 전파 특성에 의해 유발된 2개의 안테나 사이의 수신된 신호 파워의 차 또는 채널의 강한 LOS 성분은 MIMO로부터 용량 이득을 얻기 어렵게 만들 수 있다. 제안된 MIMO 인코딩 방식은 MIMO 출력 신호 중의 하나의 회전 기반 프리코딩 및 위상 랜덤화를 이용하여 이 문제를 극복한다.

MIMO 인코딩은 송신기 및 수신기에서 적어도 2개의 안테나를 필요로 하는 2x2 MIMO 시스템을 목적으로 할 수 있다. 이 제안에서 2개의 MIMO 인코딩 모드, 즉, FR-SM(full-rate spatial multiplexing) 및 FRFD-SM(full-rate full-diversity spatial multiplexing)가 정의된다. FR-SM 인코딩은 수신기측에서 비교적 작은 복잡도 증가와 함께 용량 증가를 제공하지만, FRFD-SM 인코딩은 수신기측에서 큰 복잡도 증가와 함께 용량 증가 및 추가의 다이버시티 이득을 제공한다. 제안된 MIMO 인코딩 방식은 안테나 극성 구성에 대한 제한을 갖지 않는다.

MIMO 처리는 어드밴스드 프로파일 프레임을 위해 요구될 수 있고, 이는 어드밴스드 프로파일 프레임 내의 모든 DP가 MIMO 인코더에 의해 처리되는 것을 의미한다. MIMO 처리는 DP 레벨에서 적용될 수 있다. 성상 맵퍼 출력(constellation mapper output)(NUQ)의 쌍(e_1,i 및 e_2,i)은 MIMO 인코더의 입력으로 공급될 수 있다. MIMO 인코더 출력의 쌍(g_1,i 및 g_2,i)은 각각의 TX 안테나의 OFDM 심볼(l) 및 동일 캐리어(k)에 의해 송신될 수 있다.

도 6은 본 발명의 다른 실시예에 따른 BICM 블록을 나타내는 도면이다.

도 6에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 실시예에 해당한다.

도 6은 물리층 시그널링(PLS), 비상 경계 채널(EAC) 및 고속 정보 채널(FIC)의 보호를 위한 BICM 블록을 나타낸다. EAC는 EAS 정보를 전달하는 프레임의 일부이고 FIC는 서비스 및 해당 베이스 DP 사이의 맵핑 정보를 전달하는 프레임 내의 논리 채널이다. EAC 및 FIC의 세부사항은 후술한다.

도 6을 참조하면, PLS, EAC 및 FIC의 보호를 위한 BICM 블록은 PLS FEC 인코더(6000), 비트 인터리버(6010), 성상 맵퍼(6020) 및 타임 인터리버(6030)를 포함할 수 있다.

또한, PLS FEC 인코더(6000)는 스크램블러, BCH 인코딩/제로 삽입 블록, LDPC 인코딩 블록 및 LDPC 패리터 펑쳐링 블록을 포함할 수 있다. BICM 블록의 각 블록을 이하에서 설명한다.

PLS FEC 인코더(6000)는 스크램블링된 PLS 1/2 데이터, EAC 및 FIC 섹션을 인코딩할 수 있다.

스크램블러는 BCH 인코딩 및 단축 및 펑쳐링된 LDPC 인코딩 전에 PLS1 데이터 및 PLS2 데이터를 스크램블링할 수 있다.

BCH 인코딩/제로 삽입 블록은 PLS 보호를 위해 단축된 BCH 코드를 이용하여 스크램블링된 PLS 1/2 데이터에 대하여 아우터 인코딩을 수행하고 BCH 인코딩 후 제로 비트를 삽입할 수 있다. PLS1 데이터에 대해서만, LDPC 인코딩 전에 제로 삽입의 출력 비트가 퍼뮤팅(permute)될 수 있다.

LDPC 인코딩 블록은 LDPC 코드를 이용하여 BCH 인코딩/제로 삽입 블록의 출력을 인코딩할 수 있다. 완전한 코딩 블록(C_ldpc)을 생성하기 위하여, 패리티 비트(Pldpc)가 각각의 제로 삽입 PLS 정보 블록(I_ldpc)로부터 조직적으로 인코딩되고 그 후 첨부된다.

PLS1 및 PLS2에 대한 LDPC 코드 파라미터는 다음의 표 4와 같다.

LDPC 패리티 펑쳐링 블록은 PLS1 데이터 및 PLS2 데이터에 대하여 펑쳐링을 수행할 수 있다.

PLS1 데이터 보호에 단축이 적용되면, 임의의 LDPC 패리티 비트는 LDPC 인코딩 후에 펑쳐링된다. 또한, PLS2 데이터 보호를 위해, PLS2의 LDPC 패리티 비트는 LDPC 인코딩 후에 펑쳐링된다. 이들 펑쳐링된 비트는 송신되지 않는다.

비트 인터리버(6010)는 각각 단축 및 평쳐링된 PLS1 데이터 및 PLS2 데이터를 인터리빙한다.

성상 맵퍼(6020)는 비트 인터리빙된 PLS1 데이터 및 PLS2 데이터를 성상에 맵핑할 수 있다.

시간 인터리버(6030)는 맵핑된 PLS1 데이터 및 PLS2 데이터를 인터리빙할 수 있다.

도 7은 본 발명의 일 실시예에 따른 프레임 빌딩 블록을 나타내는 도면이다.

도 7에 도시된 프레임 빌딩 블록은 도 1을 참조하여 설명한 프레임 빌딩 블록(1020)의 실시예에 해당한다.

도 7을 참조하면, 프레임 빌딩 블록은 지연 보상 블록(7000), 셀 맵퍼(7010) 및 주파수 인터리버(7020)를 포함할 수 있다. 프레임 빌딩 블록의 각각의 블록을 이하에서 설명한다.

지연 보상 블록(7000)은 데이터 파이프 및 대응 PLS 데이터 간의 타이밍을 조절하여 송신단에서 시간이 함께 맞추어지도록 보장할 수 있다. PLS 데이터는 입력 포맷팅 블록 및 BICM 블록에 의해 유발된 데이터 파이프의 지연을 처리함으로써 데이터 파이프와 동일한 양만큼 지연된다. BICM 블록의 지연은 주로 시간 인터리버(5050)에 의한다. 인밴드 시그널링 데이터가 다음의 TI 그룹의 정보를 전달하여 시그널링될 DP 보다 하나의 프레임만큼 빠르게 전달된다. 따라서, 지연 보상 블록은 인밴드 시그널링 데이터를 지연한다.

셀 맵퍼(7010)는 PLS, EAC, FIC, DP, 보조 스트림 및 더미 셀을 프레임 내의 OFDM 심볼의 액티브 캐리어로 맵핑할 수 있다. 셀 맵퍼(7010)의 기본 기능은, 만약에 있다면, DP, PLS 셀 및 EAC/FIC 셀의 각각에 대하여 TI에 의해 생성된 데이터 셀을 프레임 내의 OFDM 심볼의 각각에 대응하는 액티브 OFDM 셀의 어레이로 맵핑하는 것이다. 서비스 시그널링 데이터(PSI(program specific information)/SI))는 데이터 파이프에 의해 개별적으로 모아 전송될 수 있다. 셀 맵퍼는 스케줄러에 의해 생성된 동적 정보 및 프레임 구조의 구성에 따라 동작한다. 프레임의 세부사항은 후술한다.

주파수 인터리버(7020)는 셀 맵퍼(7010)로부터 수신된 데이터 셀을 랜덤하게 인터리빙하여 주파수 다이버시티를 제공할 수 있다. 또한, 주파수 인터리버(7020)는 상이한 인터리빙 시드(interleaving-seed) 순서를 이용하여 2개의 순차적인 OFDM 심볼로 구성되는 OFDM 심볼 쌍에 대하여 동작하여 단일 프레임 내의 최대 인터리빙 이득을 얻을 수 있다. 주파수 인터리버(7020)의 동작의 세부사항은 후술한다.

도 8은 본 발명의 실시예에 따른 OFDM 생성 블록을 나타내는 도면이다.

도 8에 도시된 OFDM 생성 블록은 도 1을 참조하여 설명한 OFDM 생성 블록(1030)의 실시예에 해당한다.

OFDM 생성 블록은 프레임 빌딩 블록에 의해 생성된 셀에 의해 OFDM 캐리어를 변조하고, 파일럿을 삽입하고, 송신될 시간 도메인 신호를 생성한다. 또한, 이 블록은 순차적으로 보호 구간을 삽입하고 PAPR(peak-to-average power ratio) 감소 처리를 적용하여 최종 RF 신호를 생성한다.

도 8을 참조하면, 프레임 빌딩 블록은 파일럿 및 예약 톤 삽입 블록(8000), 2D-eSFN 인코딩 블록(8010), IFFT(inverse fast Fourier transform) 블록(8020), PAPR 감소 블록(8030), 보호 구간 삽입 블록(8040), 프리앰블 삽입 블록(8050), 다른 시스템 삽입 블록(8060) 및 DAC 블록(8070)을 포함할 수 있다. 프레임 빌딩 블록의 각각의 블록을 이하에서 설명한다.

파일럿 및 예약 톤 삽입 블록(8000)은 파일럿 및 예약 톤을 삽입할 수 있다.

OFDM 심볼 내의 다양한 셀은 파일럿으로 알려진 기준 정보로 변조되고, 파일럿은 수신기에서 선험적으로 알려진 송신 값을 갖는다. 파일럿 셀의 정보는 분산된 파일럿, 반복 파일럿(continual pilot), 에지 파일럿, FSS(frame signaling symbol) 파일럿 및 FES(frame edge symbol) 파일럿으로 구성된다. 각각의 파일럿은 파일럿 타입 및 파일럿 패턴에 따라 특정 부스팅 파워 레벨에서 송신된다. 파일럿 정보의 값은 임의의 주어진 심볼 상의 각각의 송신된 캐리어에 대하여 일련의 값인 기준 시퀀스로부터 도출된다. 파일럿은 프레임 동기화, 주파수 동기화, 시간 동기화, 채널 추정 및 송신 모드 식별에 사용될 수 있고, 또한 위상 잡음을 팔로윙(following)하는데 사용될 수 있다.

기준 시퀀스로부터 취해진 기준 정보는 프레임의 프리앰블, FSS 및 FES를 제외한 모든 심볼에서 분산된 파일럿 셀에서 송신된다. 반복 파일럿은 프레임의 모든 심볼에 삽입된다. 반복 파일럿의 수와 위치는 FFT 사이즈 및 분산된 파일럿 패턴에 의존한다. 에지 캐리어는 프리앰블 심볼을 제외한 모든 심볼 내의 에지 파일럿이다. 이들은 스펙트럼의 에지까지 주파수 보간을 허용하기 위하여 삽입된다. FSS 파일럿은 FSS(들)에 삽입되고 FES 파일럿은 FES에 삽입된다. 이들은 프레임의 에지까지 시간 보간을 허용하기 위하여 삽입된다.

본 발명의 실시예에 따른 시스템은 SFN 네트워크를 지원하고, 분산형 MISO 방식은 선택적으로 매우 강건한 송신 모드를 지원하는데 사용된다. 2D-eSFN은 다수의 TX 안테나를 이용하는 분산형 MISO 방식이고, 각각의 TX 안테나는 SFN 네트워크 내의 상이한 송신측에 배치된다.

2D-eSFN 인코딩 블록(8010)은, SFN 구성에서 시간 및 주파수 다이버시티를 생성하기 위하여, 2D-eSFN 처리를 수행하여 다수의 송신기로부터 송신된 신호의 위상을 왜곡할 수 있다. 그러므로, 오랜 시간 동안의 낮은 플랫 페이딩 또는 깊은 페이딩에 의한 버스트 에러가 완화될 수 있다.

IFFT 블록(8020)은 OFDM 변조 방식을 이용하여 2D-eSFN 인코딩 블록(8010)으로부터의 출력을 변조할 수 있다. 파일럿으로서 (또는 예약 톤으로서) 지정되지 않은 데이터 심볼 내의 임의의 셀은 주파수 인터리버로부터의 데이터 셀 중의 하나를 전달한다. 셀은 OFDM 캐리어에 맵핑된다.

PAPR 감소 블록(8030)은 시간 도메인 내의 다양한 PAPR 감소 알고리즘을 이용하여 입력 신호에 대한 PAPR 감소를 수행할 수 있다.

보호 구간 삽입 블록(8040)은 보호 구간을 삽입할 수 있고, 프리앰블 삽입 블록(8050)은 신호의 앞에 프리앰블을 삽입할 수 있다. 프리앰블의 구조의 세부사항은 후술한다. 다른 시스템 삽입 블록(8060)은 시간 도메인에서 복수의 방송 송수신 시스템의 신호를 멀티플렉싱하여 방송 서비스를 제공하는 2개 이상의 상이한 방송 송신/수신 시스템의 데이터가 동일한 RF 신호 대역폭에서 동시에 송신될 수 있다. 이 경우, 2개 이상의 상이한 방송 송수신 시스템은 상이한 방송 서비스를 제공하는 시스템을 지칭한다. 상이한 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 지칭한다. 각각의 방송 서비스와 관련된 데이터는 상이한 프레임을 통해 송신될 수 있다.

DAC 블록(8070)은 입력 디지털 신호를 아날로그 신호르 변환하고 아날로그 신호를 출력할 수 있다. DAC 블록(8070)으로부터 출력된 신호는 물리층 프로파일에 따라 다수의 출력 안테나를 통해 송신될 수 있다. 본 발명의 실시예에 따른 TX 안테나는 수직 또는 수평 극성(polarity)을 가질 수 있다.

도 9는 본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치의 구조를 나타내는 도면이다.

본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치는 도 1을 참조하여 설명한 미래의 방송 서비스를 위해 방송 신호를 송신하는 장치에 대응할 수 있다.

본 발명의 실시예에 따라 미래의 방송 서비스를 위한 방송 신호를 수신하는 장치는 동기화 및 복조 모듈(9000), 프레임 파싱 모듈(9010), 디맵핑 및 디코딩 모듈(9020), 출력 프로세서(9030) 및 시그널링 디코딩 모듈(9040)을 포함할 수 있다. 방송 신호를 수신하는 장치의 각 모듈의 동작을 이하에서 설명한다.

동기화 및 복조 모듈(9000)은 m개의 Rx 안테나를 통해 입력 신호를 수신하고 방송 신호를 수신하는 장치에 대응하는 시스템에 대하여 신호 검출 및 동기화를 수행하고 방송 신호를 송신하는 장치에 의해 수행되는 절차의 역 절차에 대응하는 복조를 수행할 수 있다.

프레임 파싱 모듈(9100)은 입력 신호 프레임을 파싱하고 사용자에 의해 선택된 서비스가 송신되는 데이터를 추출할 수 있다. 방송 신호를 송신하는 장치가 인터리빙을 수행하면, 프레임 파싱 모듈(9100)은 인터리빙의 역 절차에 대응하는 디인터리빙을 수행할 수 있다. 이 경우, 추출될 필요가 있는 신호 및 데이터의 위치는 시그널링 디코딩 모듈(9400)로부터 출력된 데이터를 디코딩하여 방송 신호를 송신하는 장치에 의해 생성된 시그널링 정보를 회복함으로써 얻어질 수 있다.

디맵핑 및 디코딩 모듈(9200)은 입력 신호를 비트 도메인 데이터로 변환한 후 필요에 따라 디인터리빙할 수 있다. 디맵핑 및 디코딩 모듈(9200)은 송신 효율을 위해 적용된 맵핑에 대하여 디맵핑을 수행하고 디코딩을 통해 송신 채널에 대하여 생성된 에러를 정정할 수 있다. 이 경우, 디맵핑 및 디코딩 모듈(9200)은 시그널링 디코딩 모듈(9400)로부터 출력된 데이터를 디코딩함으로써 디맵핑 및 디코딩에 필요한 송신 파라미터를 얻을 수 있다.

출력 프로세서(9300)는 방송 신호를 송신하여 송신 효율을 개선하는 장치에 의해 적용되는 다양한 압축/신호 처리 절차의 역 절차를 수행할 수 있다. 이 경우, 출력 프로세서(9300)는 시그널링 디코딩 모듈(9400)로부터 출력된 데이터로부터 필요한 제어 정보를 얻을 수 있다. 출력 프로세서(8300)의 출력은 방송 신호를 송신하는 장치로 입력되는 신호에 대응하고 MPEG-TS, IP 스트림(v4 또는 v6) 및 일반 스트림일 수 있다.

시그널링 디코딩 모듈(9400)은 동기화 및 복조 모듈(9000)에 의해 복조된 신호로부터 PLS 정보를 얻을 수 있다. 상술한 바와 같이, 프레임 파싱 모듈(9100), 디맵핑 및 디코딩 모듈(9200) 및 출력 프로세서(9300)는 시그널링 디코딩 모듈(9400)로부터 출력된 데이터를 이용하여 그 기능을 실행할 수 있다.

도 10은 본 발명의 실시예에 따른 프레임 구조를 나타내는 도면이다.

도 10은 수퍼프레임 내의 프레임 타입 및 FRU의 예시적인 구성을 나타낸다. (a) 본 발명의 실시예에 따른 수퍼 프레임을 나타내고, (b)는 본 발명의 실시예에 따른 FRU(frame repetition unit)를 나타내고, (c)는 FRU 내의 가변 PHY 프로파일의 프레임을 나타내고, (d)는 프레임의 구조를 나타낸다.

수퍼 프레임은 8개의 FRU로 구성될 수 있다. FRU는 프레임의 TDM을 위한 기본 멀티플렉싱 단위이고 수퍼프레임 내에서 8번 반복된다.

FRU 내의 각 프레임은 PHY 프로파일(베이스, 핸드헬드, 어드밴스드) 또는 FET 중의 하나에 속한다. FRU 내의 프레임의 최대 허용수는 4이고 주어진 PHY 프로파일은 FRU(예를 들어, 베이스, 베이스, 핸드헬드, 어드밴스드)에서 0배 내지 4배까지의 임의의 횟수만큼 나타날 수 있다. PHY 프로파일 정의는 필요하다면 프리앰블 내의 PHY_PROFILE의 예약 값을 이용하여 확장될 수 있다.

FET 부분은 포함된다면 FRU의 끝에 삽입된다. FET가 FRU에 포함되면, 수퍼 프레임에서 FET의 최소수는 8이다. FET 부분이 서로 인접하는 것은 추천되지 않는다.

하나의 프레임은 또한 다수의 OFDM 심볼 및 프리앰블로 분리된다. (d)에 도시된 바와 같이, 프레임은 프리앰블, 하나 이상의 프레임 시그널링 심볼(FSS), 정상 데이터 심볼 및 프레임 에지 심볼(FES)을 포함한다.

프리앰블은, 고속 퓨어캐스트 UTB 시스템 신호 검출이 가능하고 신호위 효율적인 송수신을 위한 기본 송신 파라미터의 세트를 제공하는 특수 심볼이다. 프리앰블의 세부 설명은 후술한다.

FSS(들)의 주요 목적은 PLS 데이터를 전달하는 것이다. 고속 동기화 및 채널 추정 및 PLS 데이터의 고속 디코딩을 위해, FSS는 정상 데이터 심볼보다 더 밀집한 파일럿 패턴을 갖는다. FES는 정확히 FSS와 동일한 파일럿을 갖고, 이는 FES 직전의 심볼에 대하여 외삽하지 않고 FES 내의 주파수 전용 보간 및 시간 보간을 가능하게 한다.

도 11은 본 발명의 실시예에 따른 프레임의 시그널링 계층 구조를 나타내는 도면이다.

도 11은 3개의 주요 부분, 즉, 프리앰블 시그널링 데이터(11000), PLS1 데이터(11010) 및 PLS2 데이터(11020)로 분리된 시그널링 계층 구조를 나타낸다. 모든 프레임에서 프리앰블 심볼에 의해 전달되는 프리앰블의 목적은 그 프레임의 송신 타입 및 기본 송신 파라미터를 지시하는 것이다. PLS1은 수신기가 PLS2 데이터를 액세스 및 디코딩하도록 하고, 이는 관심있는 DP를 액세스하는 파라미터를 포함한다. PLS2는 모든 프레임에서 전달되고 2개의 주요 부분, 즉, PLS2-STAT 데이터 및 PLS2-DYN 데이터로 분리된다. PLS2 데이터의 정적 및 동적 부분은 필요하면 패딩이 뒤따른다.

도 12는 본 발명의 실시예에 따른 프리엠블 시그널링 데이터를 나타내는 도면이다.

프리앰블 시그널링 데이터는 프레임 구조 내에서 수신기가 PLS 데이터를 액세스하고 DP를 트레이싱하도록 하는데 필요한 정보의 21 비트를 전달한다. 프리앰블 시그널링의 세부사항은 다음과 같다.

PHY_PROFILE: 이 3 비트 필드는 현재 프레임의 PHY 프로파일 타입을 나타낸다. 상이한 PHY 프로파일 타입의 맵핑은 이하 표 5에 주어진다.

값	PHY 프로파일
000	베이스 프로파일
001	핸드헬드 프로파일
010	어드밴스드 프로파일
011-110	예약
111	FET

FFT_SIZE: 이 2 비트 필드는 이하의 표 6에 기재된 바와 같이 프레임 그룹 내의 현재 프레임의 FFT 사이즈를 나타낸다.

값	FFT 사이즈
00	8K FFT
01	16K FFT
10	32K FFT
11	예약

GI_FRACTION: 이 3 비트 필드는 이하의 표 7에 기재된 바와 같이 현재의 수퍼 프레임 내의 보호 구간 분수(fraction) 값을 나타낸다.

값	GI_FRACTION
000	1/5
001	1/10
010	1/20
011	1/40
100	1/80
101	1/160
110-111	예약

EAC_FLAG: 이 1 비트 필드는 EAC가 현재의 프레임에 제공되는지를 나타낸다. 이 필드가 "1"로 설정되면, EAS(emergency alert service)가 현재의 프레임에서 제공된다. 이 필드가 "0"으로 설정되면, EAS가 현재의 프레임에서 전달되지 않는다. 이 필드는 수퍼 프레임 내에서 동적으로 스위칭될 수 있다.

PILOT_MODE: 이 1 비트 필드는 프로파일 모드가 현재의 프레임 그룹 내의 현재의 프레임에 대하여 모바일 모드인지 고정 모드인지를 지시한다. 이 필드가 "0"로 설정되면, 모바일 파일럿 모드가 사용된다. 필드가 "1"로 설정되면, 고정 파일럿 모드가 사용된다.

PAPR_FLAG: 이 1 비트 필드는 PAPR 감소가 현재의 프레임 그룹 내의 현재의 프레임에 사용되는지를 지시한다. 이 필드가 "1"로 설정되면, PAPR 감소에 톤 예약(tone reservation)이 사용된다. 이 필드가 "0"으로 설정되면, PAPR 감소가 사용되지 않는다.

FRU_CONFIGURE: 이 3 비트 필드는 현재의 수퍼 프레임 내에 존재하는 FRU(frame repetition unit)의 PHY 프로파일 타입 구성을 나타낸다. 현재의 수퍼 프레임에서 전달되는 모든 프로파일 타입은 현재의 수퍼 프레임 내의 모든 프레임 내의 이 필드에서 식별된다. 3 비트 필드는 이하의 표 8에 도시된 바와 같이 각 프로파일에 대한 상이한 정의를 갖는다.

	현재의 PHY_PROFILE="000" (베이스)	현재의 PHY_PROFILE="001" (핸드헬드)	현재의 PHY_PROFILE="010" (어드밴스드)	현재의 PHY_PROFILE="111" (FET)
FRU_CONFIGURE=000	베이스 프로파일만 존재	핸드헬드 프로파일만 존재	어드밴스드 프로파일만이 존재	FET만이 존재
FRU_CONFIGURE=1XX	핸드헬드 프로파일이 존재	베이스 프로파일이 존재	베이스 프로파일이 존재	베이스 프로파일이 존재
FRU_CONFIGURE=X1X	어드밴스드 프로파일이 존재	어드밴스드 프로파일이 존재	핸드헬드 프로파일이 존재	핸드헬드 프로파일이 존재
FRU_CONFIGURE=XX1	FET가 존재	FET가 존재	FET가 존재	어드밴스드 프로파일이 존재

RESERVED: 이 7 비트 필드가 미래의 사용을 위해 예약된다.

도 13은 본 발명의 실시예에 따른 PLS1 데이터를 나타내는 도면이다.

PLS1 데이터는 PLS2의 수신 및 디코딩을 가능하게 하는데 필요한 파라미터를 포함하는 기본 송신 파라미터를 제공한다. 상술한 바와 같이, PLS1 데이터는 하나의 프레임 그룹의 전체 듀레이션 동안 변경되지 않는다. PLS1 데이터의 시그널링 필드의 상세한 정의는 다음과 같다.

PREAMBLE_DATA: 이 20 비트 필드는 EAC_FLAG를 제외한 프리앰블 시그널링 데이터의 사본이다.

NUM_FRAME_FRU: 이 2 비트 필드는 FRU당 프레임의 수를 나타낸다.

PAYLOAD_TYPE: 이 3 비트 필드는 프레임 그룹에서 전달되는 페이로드 데이터의 포맷을 지시한다. PAYLOAD_TYPE은 표 9에 도시된 바와 같이 시그널링된다.

값	페이로드 타입
1XX	TS 스트림이 송신됨
X1X	IP 스트림이 송신됨
XX1	GS 스트림이 송신됨

NUM_FSS: 이 2 비트 필드는 현재의 프레임 내의 FSS 심볼의 수를 나타낸다.

SYSTEM_VERSION: 이 8 비트 필드는 송신된 신호 포맷의 버전을 나타낸다. SYSTEM_VERSION은 2개의 4 비트 필드, 즉 메이저 버전 및 마이너 버전으로 분리된다.

메이저 버전: SYSTEM_VERSION 필드의 MSB 4 비트는 메이저 버전 정보를 나타낸다. 메이저 버전 필드의 변화는 비-하위-호환(non-backward-compatible) 변화를 나타낸다. 디폴트 값은 "0000"이다. 이 표준에 기재된 버전에서, 값은 "0000"으로 설정된다.

마이너 버전: SYSTEM_VERSION의 LSB 4 비트는 마이너 버전 정보를 나타낸다. 마이너 버전 필드의 변화는 하위 호환성이다.

CELL_ID: 이것은 ATSC 네트워크에서 지리적인 셀을 고유하게 식별하는 16 비트 필드이다. ATSC 셀 커버리지 영역은 퓨어캐스트 UTB 시스템에 사용되는 주파수의 수에 의존하여 하나 이상의 주파수로 구성될 수 있다. CELL_ID의 값이 알려져 있지 않거나 특정되지 않으면, 이 필드는 "0"으로 설정된다.

NETWORK_ID: 이것은 현재의 ATSC 네트워크를 고유하게 식별하는 16 비트 필드이다.

SYSTEM_ID: 이 16 비트 필드는 ATSC 네트워크 내의 퓨어캐스트 UTB 시스템을 고유하게 식별한다. 퓨어캐스트 UTB 시스템은 입력이 하나 이상의 입력 스트림(TS, IP, GS)이고 출력이 RF 신호인 지상파 방송 시스템이다. 퓨어캐스트 UTB 시스템은 만약 있다면 하나 이상의 PHY 프로파일 및 FET를 전달한다. 동일한 퓨어캐스트 UTB 시스템은 상이한 입력 스트림을 전달할 수 있고 상이한 지리적 영역에서 상이한 RF 주파수를 사용하여 로컬 서비스 삽입을 허용한다. 프레임 구조 및 스케줄링은 하나의 장소에서 제어되고 퓨어캐스트 UTB 시스템 내에서 모든 송신에 대하여 동일하다. 하나 이상의 퓨어캐스트 UTB 시스템은 모두 동일한 물리층 구조 및 구성을 갖는다는 것을 의미하는 동일한 SYSTEM_ID를 가질 수 있다.

다음의 루프는 각 프레임 타입의 FRU 구성 및 길이를 지시하는데 사용되는 FRU_PHY_PROFILE, FRU_FRAME_LENGTH, FRU_GI_FRACTION 및 RESERVED로 구성된다. 루프 사이즈는 고정되어 4개의 PHY 프로파일(FET를 포함)이 FRU 내에서 시그널링된다. NUM_FRAME_FRU가 4보다 작으면, 사용되지 않은 필드는 제로로 채워진다.

FRU_PHY_PROFILE: 이 3 비트 필드는 연관된 FRU의 (i+1)번째 (i는 루프 인덱스이다) 프레임의 PHY 프로파일 타입을 나타낸다. 이 필드는 표 8에 도시된 바와 같이 동일한 시그널링 포맷을 사용한다.

FRU_FRAME_LENGTH: 이 2 비트 필드는 연관된 FRU의 (i+1)번째 프레임의 길이를 나타낸다. FRU_GI_FRACTION과 함께 FRU_FRAME_LENGTH를 이용하여, 프레임 듀레이션의 정확한 값이 얻어질 수 있다.

FRU_GI_FRACTION: 이 3 비트 필드는 연관된 FRU의 (i+1)번째 프레임의 보호 구간 분수 값을 나타낸다. FRU_GI_FRACTION은 표 7에 따라 시그널링된다.

RESERVED: 이 4 비트 필드가 미래의 사용을 위해 예약된다.

다음의 필드는 PLS2 데이터를 디코딩하는 파라미터를 제공한다.

PLS2_FEC_TYPE: 이 2 비트 필드는 PLS2 보호에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링된다. LDPC 코드의 세부사항은 후술한다.

콘텐츠	PLS2 FEC 타입
00	4K-1/4 및 7K-3/10 LDPC 코드
01-11	예약

PLS2_MOD: 이 3 비트 필드는 PLS2에 의해 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링된다.

값	PLS2_MODE
000	BPSK
001	QPSK
010	QAM-16
011	NUQ-64
100-111	예약

PLS2_SIZE_CELL: 이 15 비트 필드는 현재의 프레임 그룹에서 전달되는 PLS2에 대한 풀 코딩 블록(full coded blocks)의 모음(collection)의 사이즈(QAM 셀의 수로서 특정됨)(C_{total_partial_block})를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_STAT_SIZE_BIT: 이 14 비트 필드는 현재의 프레임 그룹에 대한 PLS2-STAT의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_DYN_SIZE_BIT: 이 14 비트 필드는 현재의 프레임 그룹에 대한 PLS2-DYN의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_REP_FLAG: 이 1 비트 플래그는 현재의 프레임 그룹에서 PLS2 반복 모드가 사용되는지를 나타낸다. 이 필드가 값 "1"로 설정되면, PLS2 반복 모드가 활성화된다. 이 필드가 값 "0"으로 설정되면, PLS2 반복 모드가 비활성화된다.

PLS2_REP_SIZE_CELL: 이 15 비트 필드는 PLS2 반복이 사용될 때 현재의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 대한 부분 코딩 블록(partial coded blocks)의 모음(collection)의 사이즈(QAM 셀의 수로서 특정됨)(C_{total_partial_block})를 나타낸다. 반복이 사용되지 않으면, 이 필드의 값은 0과 동일하다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_NEXT_FEC_TYPE: 이 2 비트 필드는 다음의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링된다.

PLS2_NEXT_MOD: 이 3 비트 필드는 다음의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링된다.

PLS2_NEXT_REP_FLAG: 이 1 비트 필드는 다음의 프레임 그룹에서 PLS2 반복 모드가 사용되는지를 나타낸다. 이 필드가 값 "1"로 설정되면, PLS2 반복 모드가 활성화된다. 이 필드가 값 "0"으로 설정되면, PLS2 반복 모드가 비활성화된다.

PLS2_NEXT_REP_SIZE_CELL: 이 15 비트 필드는 PLS2 반복이 사용될 때 다음의 프레임 그룹의 모든 프레임에서 전달되는 PLS2에 대한 풀 코딩 블록(full coded blocks)의 모음(collection)의 사이즈(QAM 셀의 수로서 특정됨)(C_{total_partial_block})를 나타낸다. 다음의 프레임 그룹에서 반복이 사용되지 않으면, 이 필드의 값은 0과 동일하다. 이 값은 현재의 프레임 그룹에서 일정하다.

PLS2_NEXT_REP_STAT_SIZE_BIT: 이 14 비트 필드는 다음의 프레임 그룹에 대한 PLS2-STAT의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹에서 일정하다.

PLS2_NEXT_REP_DYN_SIZE_BIT: 이 14 비트 필드는 다음의 프레임 그룹에 대한 PLS2-DYN의 비트 사이즈를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_AP_MODE: 이 2 비트 필드는 현재의 프레임 그룹 내의 PLS2에 추가의 패리티가 제공되는지를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다. 하기의 표 12는 이 필드의 값을 나타낸다. 이 필드가 "00"으로 설정되면, 현재의 프레임에서 PLS2에 대하여 추가의 패리티가 사용되지 않는다.

값	PLS2-AP 모드
00	AP는 제공되지 않음
01	AP1 모드
10-11	예약

PLS2_AP_SIZE_CELL: 이 15 비트 필드는 PLS2의 추가의 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_NEXT_AP_MODE: 이 2 비트 필드는 다음의 프레임 그룹에서 PLS2에 추가의 패리티가 제공되는지를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다. 표 12는 이 필드의 값을 정의한다.

PLS2_NEXT_AP_SIZE_CELL: 이 15 비트 필드는 다음의 프레임 그룹의 모든 프레임에서 PLS2의 추가의 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

RESERVED: 이 32 비트 필드가 미래의 사용을 위해 예약된다.

CRC_32: 전체 PLS1 시그널링에 적용되는 32 비트 에러 검출 코드

도 14는 본 발명의 실시예에 따른 PLS2 데이터를 나타내는 도면이다.

도 14는 PLS2 데이터의 PLS2-STAT 데이터를 나타낸다. PLS2-STAT 데이터는 프레임 그룹 내에서 동일하지만, PLS2-DYN 데이터는 현재의 프레임에 특정된 정보를 제공한다.

PLS2-STAT 데이터의 필드의 세부사항은 다음과 같다.

FIC_FLAG: 이 1 비트 필드는 FIC가 현재의 프레임 그룹에 사용되는지를 나타낸다. 이 필드가 "1"로 설정되면, FIC가 현재의 프레임에서 제공된다. 이 필드가 "0"으로 설정되면, FIC가 현재의 프레임에서 전달되지 않는다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

AUX_FLAG: 이 1 비트 필드는 현재의 프레임 그룹에서 보조 스트림(들)이 사용되는지를 나타낸다. 이 필드가 "1"로 설정되면, 보조 스트림에 현재의 프레임에서 제공된다. 이 필드가 "0"으로 설정되면, 보조 스트림이 현재의 프레임에서 전달되지 않는다. 이 값은 현재의 프레임 그룹의 전체 듀레이션 동안 일정하다.

NUM_DP: 이 6 비트 필드는 현재의 프레임에서 전달되는 DP의 수를 나타낸다. 이 필드의 값은 1 내지 64의 범위 내에 있고 DP의 수는 NUM_DP+1이다.

DP_ID: 이 6 비트 필드는 PHY 프로파일 내에서 DP를 고유하게 식별한다.

DP_TYPE: 이 3 비트 필드는 DP의 타입을 나타낸다. 이것은 이하의 표 13에 따라 시그널링된다.

값	DP 타입
000	DP 타입 1
001	DP 타입 2
010-111	예약

DP_GROUP_ID: 이 8 비트 필드는 현재의 DP가 연관된 DP 그룹을 식별한다. 이것은 수신기가 특정 서비스와 연관된 서비스 컴포넌트의 DP를 액세스하는데 사용될 수 있고, 이들 DP는 동일한 DP_GROUP_ID를 갖는다.

BASE_DP_ID: 이 6 비트 필드는 관리층에서 사용되는 서비스 시그널링 데이터(PSI/SI)를 전달하는 DP를 나타낸다. BASE_DP_ID로 지시된 DP는 서비스 시그널링 데이터만을 전달하는 전용 DP 또는 서비스 데이터와 함께 서비스 시그널링 데이터를 전달하는 정상 DP일 수 있다.

DP_FEC_TYPE: 이 2비트 필드는 연관된 DP에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 이하의 표 14에 따라 시그널링된다.

값	FEC_TYPE
00	16K LDPC
01	64K LDPC
10-11	예약

DP_COD: 이 4 비트 필드는 연관된 DP에 의해 사용되는 코드 레이트를 나타낸다. 코드 레이트는 이하의 표 15에 따라 시그널링된다.

값	코드 레이트
0000	5/15
0001	6/15
0010	7/15
0011	8/15
0100	9/15
0101	10/15
0110	11/15
0111	12/15
1000	13/15
1001-111	예약

DP_MOD: 이 4비트 필드는 연관된 DP에 의해 사용되는 변조를 나타낸다. 변조는 이하의 표 16에 따라 시그널링된다.

값	변조
0000	QPSK
0001	QAM-16
0010	NUQ-64
0011	NUQ-256
0100	NUQ-1024
0101	NUC-16
0110	NUC-64
0111	NUC-256
1000	NUC-1024
1001-111	예약

DP_SSD_FLAG: 이 1 비트 필드는 SSD 모드가 연관된 DP 에서 사용되는지를 나타낸다. 이 필드가 값 "1"로 설정되면, SSD가 사용된다. 이 필드가 값 "0"으로 설정되면, SSD가 사용되지 않는다.

PHY_PROFILE이 어드밴스드 프로파일을 나타내는 "010"과 동일한 경우에만 다음의 필드가 나타난다.

DP_MIMO: 이 3 비트 필드는 연관된 DP에 어떤 타입의 MIMO 인코딩 프로세스가 적용되는지를 나타낸다. MIMO 인코딩 프로세스의 타입은 표 17에 따라 시그널링된다.

값	MIMO 인코딩
000	FR-SM
001	FRFD-SM
010-111	예약

DP_TI_TYPE: 이 1 비트 필드는 시간 인터리빙의 타입을 나타낸다. "0"의 값은 하나의 TI 그룹이 하나의 프레임에 대응하고 하나 이상의 TI 블록을 포함하는 것을 나타낸다. "1"의 값은 하나의 TI 그룹이 1보다 많은 프레임에서 전달되고 단 하나의 TI 블록만을 포함하는 것을 나타낸다.

DP_TI_LENGTH: 2 비트 필드의 사용(허용되는 값이 단지 1, 2, 4, 8임)은 다음과 같이 DP_TI_TYPE 필드 내에 설정된 값에 의해 결정된다.

DP_TI_LENGTH가 값 "1"로 설정되면, 이 필드는 PI, 즉, 각 TI 그룹이 맵핑되는 프레임의 수를 나타내고, TI 그룹당 하나의 TI 블록이 있다(NTI=1). 2 비트 필드를 갖는 허용된 PI 값은 이하의 표 18에서 정의된다.

DP_TI_TYPE이 "0"으로 설정되면, 이 필드는 TI 그룹당 TI 블록의 수(NTI)를 나타내고 프레임당 하나의 TI 그룹이 있다(PI=1). 2 비트 필드를 갖는 허용된 PI 값은 이하의 표 18에서 정의된다.

2 비트 필드	P_I	N_TI
00	1	1
01	2	2
10	4	3
11	8	4

DP_FRAME_INTERVAL: 이 2 비트 필드는 연관된 DP에 대한 프레임 그룹 내의 프레인 구간(I_JUMP)를 나타내고, 허용되는 값은 1, 2, 4, 8이다(대응하는 2 비트 필드는 각각 "00", "01", "10", "11"이다). 프레임 그룹의 모든 프레임에서 나타나지 않는 DP에 대하여, 이 필드의 값은 연속적인 프레임 간의 간격과 동일하다. 예를 들어, DP가 프레임 1, 5, 9, 13 등에서 나타나면, 이 필드는 "4"로 설정된다. 모든 프레임에서 나타나는 DP에 대하여, 이 필드는 "1"로 설정된다.

DP_TI_BYPASS: 이 1 비트 필드는 시간 인터리버(5050)의 이용가능성을 결정한다. DP에 대하여 시간 인터리빙이 사용되지 않으면, 이는 "1"로 설정된다. 시간 인터리빙이 사용되면, 이는 "0"으로 설정된다.

DP_FIRST_FRAME_IDX: 이 5 비트 필드는 현재 DP 가 발생하는 수퍼 프레임의 제1 프레임의 인덱스를 나타낸다. DP_FIRST_FRAME_IDX의 값은 0 내지 31의 범위 내에 있다.

DP_NUM_BLOCK_MAX: 이 10 비트 필드는 이 DP 에 대하여 DP_NUM_BLOCKS의 최대 값을 나타낸다. 이 필드의 값은 DP_NUM_BLOCKS와 동일한 범위를 갖는다.

DP_PAYLOAD_TYPE: 이 2 비트 필드는 주어진 DP 에 의해 전달되는 페이로드 데이터의 타입을 나타낸다. DP_PAYLOAD_TYPE은 이하의 표 19에 따라 시그널링된다.

값	페이로드 타입
00	TS
01	IP
10	GS
11	예약

DP_INBAND_MODE: 이 2 비트 필드는 현재의 DP 가 인밴드 시그널링 정보를 전달하는지를 나타낸다. 인밴드 시그널링 타입은 이하의 표 20에 따라 시그널링된다.

값	인밴드 모드
00	인밴드 시그널링이 전달되지 않음
01	INBAND-PLS만이 전달됨
10	INBAND-ISSY만이 전달됨
11	INBAND-PLS 및 INBAND-ISSY이 전달됨

DP_PROTOCOL_TYPE: 이 2 비트 필드는 주어진 DP에 의해 전달되는 페이로드의 프로토콜 타입을 나타낸다. 입력 페이로드 타입이 선택되면, 이하의 표 21에 따라 시그널링된다.

값	DP_PAYLOAD_TYPE이 TS인 경우	DP_PAYLOAD_TYPE이 IP인 경우	DP_PAYLOAD_TYPE이 GS인 경우
00	MPEG2-TS	IPv4	(주)
01	예약	IPv6	예약
10	예약	예약	예약
11	예약	예약	예약

DP_CRC_MODE: 이 2 비트 필드는 입력 포맷팅 블록에서 CRC 인코딩이 사용되는지를 나타낸다. CRC 모드는 이하의 표 22에 따라 시그널링된다.

값	CRC 모드
00	사용되지 않음
01	CRC-8
10	CRC-16
11	CRC-32

DNP_MODE: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정될 때 연관된 DP에 의해 사용되는 널-패킷 삭제 모드를 나타낸다. DNP_MODE는 이하의 표 23에 따라 시그널링된다. DP_PAYLOAD_TYPE이 TS("00")가 아니면, DNP_MODE는 값 "00"으로 설정된다.

값	널-패킷 삭제 모드
00	사용되지 않음
01	DNP-NORMAL
10	DNP-OFFSET
11	예약

ISSY_MODE: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정될 때 연관된 DP에 의해 사용되는 ISSY 모드를 나타낸다. ISSY_MODE는 이하의 표 24에 따라 시그널링된다. DP_PAYLOAD_TYPE이 TS("00")가 아니면, ISSY_MODE는 값 "00"으로 설정된다.

값	ISSY 모드
00	사용되지 않음
01	ISSY-UP
10	ISSY-BBF
11	예약

HC_MODE_TS: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정될 때 연관된 DP에 의해 사용되는 TS 헤더 압축 모드를 나타낸다. HC_MOD_TS는 이하의 표 25에 따라 시그널링된다.

값	헤더 압축 모드
00	HC_MODE_TS 1
01	HC_MODE_TS 2
10	HC_MODE_TS 3
11	HC_MODE_TS 4

HC_MODE_IP: 이 2 비트 필드는 DP_PAYLOAD_TYPE이 IP ("01")으로 설정될 때의 IP 헤더 압축 모드를 나타낸다. HC_MOD_IP는 이하의 표 26에 따라 시그널링된다.

값	헤더 압축 모드
00	압축하지 않음
01	HC_MODE_IP 1
10-11	예약

PID: 이 13 비트 필드는 DP_PAYLOAD_TYPE이 TS("00")으로 설정되고 HC_MODE_TS가 "01" 또는 "10"으로 설정될 때의 TS 헤더 압축을 위한 PID 번호를 나타낸다.

RESERVED: 이 8 비트 필드는 미래의 사용을 위해 예약된다.

FIC_FLAG가 "1"과 동일한 경우에만 다음의 필드가 나타난다.

FIC_VERSION: 이 8 비트 필드는 FIC의 버전 번호를 나타낸다.

FIC_LENGTH_BYTE: 이 13 비트 필드는 FIC의 바이트 길이를 나타낸다.

RESERVED: 이 8 비트 필드는 미래의 사용을 위해 예약된다.

AUX_FLAG가 "1"과 동일한 경우에만 다음의 필드가 나타난다.

NUM_AUX: 이 4 비트 필드는 보조 스트림의 수를 나타낸다. 제로는 보조 스트림이 사용되지 않는 것을 의미한다.

AUX_CONFIG_RFU: 이 8 비트 필드는 미래의 사용을 위해 예약된다.

AUX_STREAM_TYPE: 이 4 비트 필드는 현재의 보조 스트림의 타입을 나타내기 위한 미래의 사용을 위해 예약된다.

UX_PRIVATE_CONFIG: 이 28 비트 필드는 보조 스트림을 시그널링 하기 위한 미래의 사용을 위해 예약된다.

도 15는 본 발명의 다른 실시예에 따른 PLS2 데이터를 나타내는 도면이다.

도 15는 PLS2 데이터의 PLS2-DYN 데이터를 나타낸다. PLS2-DYN 데이터의 값은 하나의 프레임 그룹의 듀레이션 동안 변할 수 있고, 필드의 사이즈는 일정하게 유지된다.

PLS2-DYN 데이터의 필드의 세부사항은 다음과 같다.

FRAME_INDEX: 이 5 비트 필드는 수퍼 프레임 내의 현재의 프레임의 프레임 인덱스를 나타낸다. 수퍼 프레임의 제1 프레임의 인덱스는 "0"으로 설정된다.

PLS_CHANGE_COUNTER: 이 4 비트 필드는 구성이 변경되기 전의 수퍼 프레임의 수를 나타낸다. 구성에 있어서 변경된 다음의 수퍼 프레임은 이 필드 내에서 시그널링되는 값에 의해 지시된다. 이 필드가 값 "0000"으로 설정되면, 스케줄링된 변화가 예상되지 않은 것을 의미하고, 값 "1"은 다음 수퍼 프레임에서 변화가 있다는 것을 의미한다.

FIC_CHANGE_COUNTER: 이 4 비트 필드는 구성(즉, FIC의 내용)이 변경되기 전의 수퍼 프레임의 수를 나타낸다. 구성에 있어서 변경된 다음의 수퍼 프레임은 이 필드 내에서 시그널링되는 값에 의해 지시된다. 이 필드가 값 "0000"으로 설정되면, 스케줄링된 변화가 예상되지 않은 것을 의미하고, 값 "0001"은 다음 수퍼 프레임에서 변화가 있다는 것을 의미한다.

RESERVED: 이 16 비트 필드는 미래의 사용을 위해 예약된다.

NUM_DP를 통해 루프에서 다음의 필드가 나타나고, 이는 현재의 프레임에서 전달되는 DP와 연관된 파라미터를 나타낸다.

DP_ID: 이 6 비트 필드는 PHY 프로파일 내의 DP를 고유하게 지시한다.

DP_START: 이 15 비트 (또는 13 비트) 필드는 DPU 어드레싱 방식을 이용하여 제1 DP의 시작 위치를 나타낸다. DP_START 필드는 이하의 표 27에 도시된 바와 같이 PHY 프로파일 및 FFT 사이즈에 따라 다른 길이를 갖는다.

PHY 프로파일	DP_START 필드 사이즈
PHY 프로파일	64K	16K
베이스	13 비트	15 비트
핸드헬드	-	13 비트
어드밴스드	13 비트	15 비트

DP_NUM_BLOCK: 이 10 비트 필드는 현재의 DP에 대한 현재의 TI 그룹 내의 FEC 블록의 수를 나타낸다. DP_NUM_BLOCK의 값은 0 내지 1023 범위 내에 있다.

RESERVED: 이 8 비트 필드는 미래의 사용을 위해 예약된다.

다음의 필드는 EAC와 연관된 FIC 파라미터를 나타낸다.

EAC_FLAG: 이 1 비트 필드는 현재의 프레임 내의 EAC의 존대를 나타낸다. 이 비트는 프리앰블 내의 EAC_FLAG와 동일한 값이다.

EAS_WAKE_UP_VERSION_NUM: 이 8 비트 필드는 웨이크업 지시의 버전 번호를 나타낸다.

EAC_FLAG 필드가 "1"과 동일하면, 다음의 12 비트는 EAC_LENGTH_BYTE 필드에 대하여 할당된다. EAC_FLAG 필드가 "0"과 동일하면, 다음의 12 비트는 EAC_COUNTER에 할당된다.

EAC_LENGTH_BYTE: 이 12 비트 필드는 EAC의 바이트 길이를 나타낸다.

EAC_COUNTER: 이 12 비트 필드는 EAC가 도달하는 프레임 전의 프레임의 수를 나타낸다.

AUX_FLAG 필드가 "1"과 동일한 경우에만 다음의 필드가 나타난다.

AUX_PRIVATE_DYN: 이 48 비트 필드는 보조 스트림을 시그널링하기 위한 미래 사용을 위해 예약된다. 이 필드의 의미는 구성가능한 PLS2-STAT 내의 AUX_STREAM_TYPE의 값에 의존한다.

CRC_32: 전체 PLS2에 적용되는 32 비트 에러 검출 코드.

도 16은 본 발명의 실시예에 따른 프레임의 논리 구조를 나타내는 도면이다.

상술한 바와 같이, PLS, EAC, FIC, DP, 보조 스트림 및 더미 셀은 프레임 내의 OFDM 심볼의 액티브 캐리어에 맵핑된다. PLS1 및 PLS2는 먼저 하나 이상의 FSS(들)에 맵핑된다. 그 후, 있다면, EAC 셀이 PLS 필드 직후에 맵핑되고, 그 후, 있다면, FIC 셀이 맵핑된다. 있다면, DP는 PLS 또는 EAC, FIC 후에 맵핑된다. 타입 1 DP가 먼저 뒤따르고 그 후 타입 2 DP가 뒤따른다. DP의 타입의 세부사항은 후술한다. 임의의 경우, DP는 EAS를 위한 임의의 특수 데이터 또는 서비스 시그널링 데이터를 전달할 수 있다. 있다면, 보조 스트림 또는 스트림들이 DP를 뒤따르고, 그 후, 더미 셀이 뒤따른다. 이들 모두를 상술한 순서, 즉, PLS, EAC, FIC, DP, 보조 스트림 및 더미 데이터 셀의 순서로 맵핑하는 것은 프레임 내의 셀 용량을 정확히 채운다.

도 17은 본 발명의 실시예에 따른 PLS 맵핑을 나타내는 도면이다.

PLS 셀은 FSS(들)의 액티브 캐리어에 맵핑된다. PLS에 의해 점유된 셀의 수에 의존하여, 하나 이상의 심볼이 FSS(들)로서 지정되고, FSS(들)의 수(N_FSS)는 PLS1 내의 NUM_FSS에 의해 시그널링된다. FSS는 PLS 셀을 전달하는 특수 심볼이다. 강건함 및 레이턴시(latency)는 PLS의 중요한 문제이므로, FSS(들)는 FSS 내의 주파수 전용 보간 및 고속 동기화를 허용하는 더 높은 밀도의 파일럿을 갖는다.

PLS 셀은 도 17의 예에 도시된 바와 같이 탑-다운(top-down) 방식으로 N_FSS 개의 FSS(들)의 액티브 캐리어에 맵핑된다. PLS1 셀은 셀 인덱스의 증가 순서로 제1 FSS의 제1 셀로부터 먼저 맵핑된다. PLS2 셀은 PLS1의 마지막 셀 직후에 맵핑되고 제1 FSS의 마지막 셀 인덱스까지 맵핑이 하향으로 계속된다. 요구되는 PLS 셀의 총 수가 하나의 FSS의 액티브 캐리어의 수를 초과하면, 맵핑은 다음의 FSS로 진행하고 제1 FSS와 정확히 동일한 방식으로 계속된다.

PLS 맵핑이 완료된 후, DP가 다음에 전달된다. EAC, FIC 또는 EAC 및 FIC가 현재의 프레임에 존재하면, 이들은 PLS 및 "정상" DP 사이에 배치된다.

도 18은 본 발명의 실시예에 따른 EAC 맵핑을 나타내는 도면이다.

EAC는 EAS 메시지를 전달하는 전용 채널이며 EAS에 대한 DP에 링크된다. EAS 지원은 제공되지만, EAC 자체는 모든 프레임에 존재할 수도 있고 존재하지 않을 수도 있다. 있다면, EAC는 PLS2 셀 직후에 맵핑된다. EAC가 PLS 셀 이외에 FIC, DP, 보조 스트림 또는 더미 셀 중의 어느 것의 후에 오지 않는다. EAC 셀을 맵핑하는 절차는 PLS와 정확히 동일하다.

EAC 셀은 도 18에 도시된 바와 같이 셀 인덱스의 증가 순서로 PLS2의 다음 셀로부터 맵핑된다. EAS 메시지 사이즈에 따라, EAC 셀은 도 18에 도시된 바와 같이 몇 개의 심볼을 점유한다.

EAC 셀은 PLS2의 마지막 셀 직후에 맵핑되고, 맵핑은 마지막 FSS의 마지막 셀 인덱스까지 하향으로 계속된다. 요구되는 EAC의 총수가 마지막 FSS의 나머지 액티브 캐리어의 수를 초과하면, 맵핑은 다음의 심볼로 진행하고 FSS(들)와 정확히 동일한 방식으로 계속된다. 이 경우의 맵핑을 위한 다음 심볼은 정상 데이터 심볼이고, 이는 FSS보다 더 많은 액티브 캐리어를 갖는다.

EAC 맵핑이 완료된 후, 존재한다면, FIC가 다음에 전달된다. (PLS2 필드에서 시그널링됨에 따라) FIC가 송신되지 않으면, DP는 EAC의 마지막 셀 직후에 맵핑된다.

도 19는 본 발명의 실시예에 따른 FIC 맵핑을 나타내는 도면이다.

(a)는 EAC가 없는 FIC의 예시적인 맵핑을 나타내고 (b)는 EAC가 있는 FIC의 예시적인 맵핑을 나타낸다.

FIC는 고속 서비스 획득 및 채널 스캐닝을 가능하게 하는 계층간(cross-layer) 정보에 대한 전용 채널이다. 이 정보는 주로 각 브로드캐스터의 DP 및 서비스 간의 정보를 결합하는 채널을 포함한다. 고속 스캔을 위하여, 수신기는 FIC를 디코딩하여 브로드캐스터 ID, 서비스의 수 및 BASE_DP_ID 등의 정보를 얻을 수 있다. 고속 서비스 획득을 위해, FIC에 더하여, 베이스 DP가 BASE_DP_ID를 이용하여 디코딩될 수 있다. 전달되는 내용 이외에, 베이스 DP는 정상 DP와 정확히 동일한 방식으로 인코딩되고 프레임에 맵핑된다. 그러므로, 베이스 DP에 대하여 추가의 설명이 요구되지 않는다. FIC 데이터가 생성되어 관리층에서 소비된다. FIC 데이터의 내용은 관리 층 설명서에 기재된 것과 같다.

FIC 데이터는 선택적이고 FIC의 사용은 PLS2의 정적 부분 내의 FIC_FLAG 파라미터에 의해 시그널링된다. FIC가 사용되면, FIC_FLAG가 "1"로 설정되고 FIC를 위한 시그널링 필드는 PLS2의 정적 부분에 정의된다. 이 필드에서는 FIC_VERSION 및 FIC_LENGTH_BYTE가 시그널링된다. FIC는 PLS2와 동일한 변조, 코딩 및 시간 인터리빙 파라미터를 이용한다. FIC는 PLS2_MODE 및 PLS2_FEC 등의 동일한 시그널링 파라미터를 공유한다. 있다면, FIC 데이터는 PLS2 또는 있다면 EAC 직후에 맵핑된다. FIC는 임의의 정상 DP, 보조 스트림 또는 더미 셀 후에 맵핑되지 않는다. FIC 셀을 맵핑하는 방법은 EAC와 정확하게 동일하고, 이는 PLS와 동일하다.

PLS 후에 EAC가 없으면, FIC 셀은 (a)의 예에 도시된 바와 같이 셀 인덱스의 증가 순서로 PLS2의 다음 셀로부터 맵핑된다. FIC 데이터 사이즈에 따라, FIC 셀은 (b)에 도시된 바와 같이 몇 개의 심볼에 걸쳐 맵핑될 수 있다.

FIC 셀은 PLS2의 마지막 셀 직후에 맵핑되고 맵핑은 마지막 FSS의 마지막 셀 인덱스까지 하향으로 계속된다. 요구되는 FIC 셀의 총수가 마지막 FSS의 나머지 액티브 캐리어의 수를 초과하면, 맵핑은 다음 심볼로 진행하고 FSS(들)와 정확히 동일한 방식으로 계속된다. 이 경우의 맵핑을 위한 다음의 심볼은 FSS보다 더 많은 액티브 캐리어를 갖는 정상 데이터 심볼이다.

EAS 메시지가 현재의 프레임에서 송신되면, EAC는 FIC를 앞서고, FIC 셀은 (b) 에 도시된 바와 같이 셀 인덱스의 증가 순서로 EAC의 다음 셀로부터 맵핑된다.

FIC 맵핑이 완료된 후, 하나 이상의 DP가 맵핑되고, 그 후, 있다면, 보조 스트림 및 더미 셀이 맵핑된다.

도 20은 본 발명의 실시예에 따른 DP의 타입을 나타내는 도면이다.

도 20의 (a)는 타입 1 DP를 나타내고 (b)는 타입 2 DP를 나타낸다.

선행 채널, 즉, PLS, EAC 및 FIC가 맵핑된 후, DP의 셀이 맵핑된다. DP는 맵핑 방법에 따라 2개의 타입 중의 하나로 분류된다:

타입 1 DP: DP는 TDM에 의해 맵핑됨

타입 2 DP: DP는 FDM에 의해 맵핑됨

DP의 타입은 PLS2의 정적 부분에서 DP_TYPE 필드에 의해 지시된다. 도 20은 타입 1 DP 및 타입 2 DP의 맵핑 순서를 나타낸다. 타입 1 DP는 먼저 셀 인덱스의 증가 순서로 맵핑되고, 마지막 셀 인덱스에 도달 한 후, 심볼 인덱스가 1씩 증가한다. 다음 실볼 내에서, DP는 p=0로부터 셀 인덱스의 증간 순서로 계속 맵핑된다. 하나의 프레임에서 함께 맵핑된 다수의 DP로, 타입 1 DP의 각각은 DP의 TDM 멀티플렉싱과 유사하게 시간에서 그룹화된다.

타입 2 DP는 먼저 심볼 인덱스의 증가 순서로 맵핑되고, 프레임의 마지막 OFDM 심볼에 도달한 후에, 셀 인덱스는 1씩 증가하고, 심볼 인덱스는 제1 이용가능한 심볼로 밀려나고 그 심볼 인덱스부터 증가한다. 하나의 프레임에서 다수의 DP를 함께 맵핑한 후, 타입 2 DP의 각각은 DP의 FDM 멀티플렉싱과 유사하게 주파수에서 그룹화된다.

하나의 제한이 필요하면, 즉, 타입 1 DP가 항상 타입 2 DP를 앞서면, 타입 1 DP 및 타입 2 DP는 프레임 내에서 공존할 수 있다. 타입 1 및 타입 2 DP를 전달하는 OFDM 셀의 총수는 DP의 송신을 위해 이용가능한 OFDM 셀의 총수를 초과할 수 없다.

여기서, D_DP1는 타입 1 DP에 의해 점유되는 OFDM 셀의 수이고, D_DP2는 타입 2 DP에 의해 점유되는 OFDM 셀의 수이다. PLS, EAC, FIC는 모두 타입 1 DP와 동일한 방식으로 맵핑되므로, 이들은 모두 "타입 1 맵핑 룰"을 따른다. 그러므로, 타입 1 맵핑은 항상 타입 2 맵핑보다 앞선다.

도 21은 본 발명의 실시예에 따른 DP 맵핑을 나타내는 도면이다.

(a)는 타입 1 DP를 맵핑하기 위한 OFDM 셀의 어드레싱을 나타내고 (b)는 타입 2 DP를 맵핑하기 위한 OFDM 셀의 어드레싱을 나타낸다.

타입 1 DP(0, D_DP1-1)를 맵핑하기 위한 OFDM 셀의 어드레싱은 타입 1 DP의 액티브 데이터 셀을 위해 정의된다. 어드레싱 방식은 타입 1 DP의 각각에 대한 TI로부터의 셀이 액티브 데이터 셀에 할당되는 순서를 정의한다. 이는 또한 PLS2의 동적 부분 내의 DP의 위치를 시그널링하는데 사용된다.

EAC 및 FIC 없이, 어드레스 0는 마지막 FSS 내의 PLS를 전달하는 마지막 셀의 직후의 셀을 지칭한다. EAC가 송신되고 FIC가 그 해당 프레임에서 없으면, 어드레스 0는 EAC를 전달하는 마지막 셀 직후의 셀을 지칭한다. FIC가 해당 프레임에서 송신되면, 어드레스 0는 FIC를 전달하는 마지막 셀 직후의 셀을 지칭한다. 타입 1 DP에 대한 어드레스 0는 (a)에 도시된 바와 같이 2개의 상이한 케이스를 고려하여 산출될 수 있다. (a)에 도시된 예에서, PLS, EAC 및 FIC는 모두 송신되는 것으로 가정한다. EAC 및 FIC 중의 하나 또는 둘다가 생략되는 경우로의 확장은 쉽다. (a)의 좌측에 도시된 바와 같이 FIC까지의 모든 셀을 맵핑한 후에 FSS 내에 나머지 셀이 남아 있다.

타입 2 DP(0, …, D_DP2-1)를 맵핑하는 OFDM 셀의 어드레싱은 타입 2 DP의 액티브 데이터 셀을 위해 정의된다. 어드레싱 방식은 타입 2 DP의 각각에 대한 TI로부터의 셀이 액티브 데이터 셀로 할당되는 순서를 정의한다. 이는 또한 PLS2의 동적 부분 내의 DP의 위치를 시그널링하는데 사용된다.

(b)에 도시된 바와 같이 3개의 약간 다른 케이스가 가능하다. (b)의 좌측 상에 도시된 제1 케이스에서는, 마지막 FSS 내의 셀은 타입 2 DP 맵핑에 이용된다. 중간에 도시된 제2 케이스에서는, FIC가 정상 심볼의 셀을 차지하지만, 그 심볼 상의 FIC 셀의 수는 C_FSS보다 작다. (b)의 우측에 도시된 제3의 케이스는 그 심볼 상에 맵핑된 FIC 셀의 수가 C_FSS를 초과한다는 것을 제외하고 제2 케이스와 동일하다.

PLS, EAC 및 FIC는 타입 1 DP(들)와 동일한 "타입 1 맵핑 규칙"을 따르기 때문에, 타입 1 DP(들)이 타입 2 DP(들)를 앞서는 경우로의 확장은 간단하다.

데이터 파이프 단위(DPU)는 데이터 셀을 프레임 내의 DP로 할당하는 기본 단위이다.

DPU는 프레임 내에 DP를 위치시키는 시그널링 단위로서 정의된다. 셀 맵퍼(7010)는 DP의 각각에 대한 TI에 의해 생성된 셀을 맵핑할 수 있다. 시간 인터리버(5050)는 일련의 TI 블록을 출력하고, 각각의 TI 블록은 셀의 세트로 구성되는 가변 수(variable number)의 XFECBLOCK를 포함한다. XFECBLOCK 내의 셀의 수(N_cells)는 FECBLOCK 사이즈(N_ldpc) 및 성상 심볼당 송신 비트수에 의존한다. DPU는 주어진 PHY 프로파일에서 지원되는 XFECBLOCK 내의 셀의 수의 모든 가능한 값의 가장 큰 공통 제수(divisor) (N_cells)로서 정의된다. 셀 내의 DPU의 길이는 L_DPU로 정의된다. 각 PHY 프로파일이 FECBLOCK 사이즈 및 성상 심볼 당 상이한 수의 상이한 조합을 지원하기 때문에, L_DPU는 PHY 프로파일에 기초하여 정의된다.

도 22는 본 발명의 실시예에 따른 FEC 구조를 나타내는 도면이다.

도 22는 비트 인터리빙 전의 본 발명의 실시예에 따른 FEC 구조를 나타낸다. 상술한 바와 같이, 데이터 FEC 인코더는 입력 BBF에 대하여 FEC 인코딩을 수행하여 아우터 코딩(BCH) 및 이너 코딩(LDPC)을 이용하여 FECBLOCK 절차를 생성할 수 있다. 도시된 FEC 구조는 FECBLOCK에 대응한다. 또한, FECBLOCK 및 FEC 구조는 LDPC 코드워드의 길이에 대응하는 동일한 값을 갖는다.

도 22에 도시된 바와 같이 BCH 인코딩은 각각의 BBF(K_bch 비트)에 적용되고, LDPC 인코딩은 BCH 인코딩 BBF(K_ldpc 비트 = N_bch 비트)에 적용된다.

N_ldpc의 값은 64800 비트(긴 FECBLOCK) 또는 16200 비트(짧은 FECBLOCK)이다.

이하의 표 28 및 29는 각각 긴 FECBLOCK 및 짧은 FECBLOCK에 대한 FEC 인코딩 파라미터를 나타낸다.

LDPC 레이트	N_ldpc	K_ldpc	K_bch	BCH 에러 정정 능력	N_bch-K_bch
5/15	64800	21600	21408	12	192
6/15		25920	25728
7/15		30240	30048
8/15		34560	34368
9/15		38880	38688
10/15		43200	43008
11/15		47520	47328
12/15		51840	51648
13/15		56160	55968

LDPC 레이트	N_ldpc	K_ldpc	K_bch	BCH 에러 정정 능력	N_bch-K_bch
5/15	16200	5400	5232	12	168
6/15		6480	6312
7/15		7560	7392
8/15		8640	8472
9/15		9720	9552
10/15		10800	10632
11/15		11880	11712
12/15		12960	12792
13/15		14040	13872

BCH 인코딩 및 LDPC 인코딩의 동작의 세부사항은 다음과 같다.

12 에러 정정 BCH 코드는 BBF의 아우터 인코딩에 사용된다. 짧은 FECBLOCK 및 긴 FECBLOCK에 대한 BCH 생성기 다항식은 모든 다항식을 함께 곱함으로써 얻어진다.

LDPC 코드는 아우터 BCH 인코딩의 출력을 인코딩하는데 사용된다. 완성된 B_ldpc(FECBLOCK)를 생성하기 위하여, P_ldpc(패리티 비트)는 각 I_ldpc (BCH 인코딩 BBF)로부터 체계적으로 인코딩되고 I_ldpc에 첨부된다. 완성된 B_ldpc(FECBLOCK)는 다음의 수학식으로 표현된다.

긴 FECBLOCK 및 짧은 FECBLOCK에 대한 파라미터는 각각 상기 표 28 및 29에 주어진다.

긴 FECBLOCK에 대한 N_ldpc-K_ldpc를 산출하는 세부 절차는 다음과 같다.

1) 패리티 비트 초기화

2) 패리티 체크 매트릭스의 어드레스의 제1 행에 특정된 패리티 비트 어드레스에서 제1 정보 비트(i0)를 누산한다. 패리티 체크 매트릭스의 어드레스의 세부사항은 후술한다. 예를 들어, 레이트 13/15에 대하여,

3) 다음의 359개의 정보 비트(i_s) (s=1, 2, …, 359)가 다음의 수학식을 이용하여 패리티 비트에서 누산된다.

여기서, x는 제1 비트(i0)에 대응하는 패리티 비트 누산기의 어드레스를 나타내고, Q_ldpc는 패리티 체크 매트릭스의 어드레스에서 특정된 코드 레이트 종속 상수이다. 계속 예를 들어, 레이트 13/15에 대하여, Q_ldpc = 24이고, 따라서, 정보 비트(i₁)에 대하여, 다음의 동작이 수행된다.

4) 361번째 정보 비트(i₃₆₀)에 대하여, 패리티 비트 누산기의 어드레스는 패리티 체크 매트릭스의 어드레스의 제2 행에 주어진다. 유사한 방식으로, 다음의 358개의 정보 비트(i_s) (s=361, 362, …, 719)에 대한 패리티 비트 누산기의 어드레스는 수학식 6을 이용하여 얻어지고, 여기서, x는 정보 비트(i₃₆₀)에 대응하는 패리티 비트 누산기의 어드레스, 패리티 체크 매트릭스의 어드레스의 제2 행 내의 엔트리를 나타낸다.

5) 유사한 방식으로, 360개의 새로운 정보 비트의 모든 그룹에 대하여, 패리티 체크 매트릭스의 어드레스로부터의 새로운 행이 패리티 비트 누산기의 어드레스를 찾는데 사용된다.

정보 비트의 전부가 소진된 후, 최종 패리티가 다음과 같이 얻어진다.

6) i=1로 시작하는 다음의 동작을 순차적으로 수행한다.

여기서, pi(i=0, 1, …, N_dpc-K_ldpc-1)의 최종 내용은 패리티 비트(p_i)와 동일하다.

코드 레이트	Q_ldpc
5/15	120
6/15	108
7/15	96
8/15	84
9/15	72
10/15	60
11/15	48
12/15	36
13/15	24

짧은 FECBLOCK에 대한 이 LDPC 인코딩 절차는 표 30 및 31을 대체하고 긴 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스를 짧은 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스로 대체하는 것을 제외하고 긴 FECBLOCK에 대한 t LDPC 인코딩 절차를 따른다.

코드 레이트	Q_ldpc
5/15	30
6/15	27
7/15	24
8/15	21
9/15	18
10/15	15
11/15	12
12/15	9
13/15	6

도 23은 본 발명의 실시예에 따른 비트 인터리빙을 나타내는 도면이다.

LDPC 인코더의 출력은 비트 인터리빙되고, 이는 패리티 인터리빙 및 그 후의 QCB(quasi-cyclic block) 인터리빙 및 내부 그룹 인터리빙으로 구성된다.

(a)는 QCB 인터리빙을 나타내고 (b)는 내부 그룹 인터리빙을 나타낸다.

FECBLOCK는 패리티 인터리빙될 수 있다. 패리티 인터리빙의 출력에서, LDPC 코드워드는 긴 FECBLOCK 내의 180개의 인접한 QC 블록 및 짧은 FECBLOCK 내의 180개의 인접한 QC 블록으로 구성된다. 긴 또는 짧은 FECBLOCK 내의 각각의 QC 블록은 360 비트로 구성된다. 패리티 인터리빙된 LDPC 코드워드는 QCB 인터리빙에 의해 인터리빙된다. QCB 인터리빙의 단위는 QC 블록이다. 패리티 인터리빙의 출력에서의 QC 블록은 도 23에 도시된 바와 같이 QCB 인터리빙에 의해 퍼뮤테이션(permutation)되고, 여기서, FECBLOCK 길이에 따라 N_cells=6480/ηmod 또는 16200/ηmod이다. QCB 인터리빙 패턴은 변조 타입 및 LDPC 코드 레이트의 각 조합에 고유하다.

QCB 인터리빙 후, 내부 그룹 인터리빙은 이하의 표 32에 정의된 변조 타입 및 순서(ηmod)에 따라 수행된다. 하나의 내부 그룹에 대한 QC 블록의 수(N_{QCB_IG})가 또한 정의된다.

변조 타입	ηmod	N_{QCB_IG}
QAM-16	4	2
NUC-16	4	4
NUQ-64	6	3
NUC-64	6	6
NUQ-256	8	4
NUC-256	8	8
NUQ-1024	10	5
NUC-1024	10	10

내부 그룹 인터리빙 프로세스는 QCB 인터리빙 출력의 N_QCB-IG 개의 QC 블록으로 수행된다. 내부 그룹 인터리빙은 360개의 열과 NQCB_IG개의 행을 이용하여 내부 그룹의 비트를 기입 및 판독하는 프로세스를 갖는다. 기입 동작에서, QCB 인터리빙 출력으로부터의 비트가 행방향으로 기입된다. 판독 동작은 열 방향으로 수행되어 각 행으로부터 m개의 비트를 판독하고, 여기서, m은 NUC에 대하여 1과 같고 NCQ에 대하여 2와 동일하다.

도 24는 본 발명의 실시예에 따른 셀-워드 디멀티플렉싱을 나타내는 도면이다.

(a)는 8 및 12 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타내고 (b)는 10 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타낸다.

(a)에 도시된 바와 같이 비트 인터리빙 출력의 각 셀 워드

은

및

로 디멀티플렉싱되고, 이는 하나의 XFECBLOCK에 대한 셀-워드 디멀티플렉싱 프로세스를 나타낸다.

MIMO 인코딩을 위한 상이한 타입의 NUQ를 이용한 10bpcu MIMO 케이스에 대하여, NUQ-1024에 대한 비트 인터리버가 재사용된다. (b)에 도시된 바와 같이 비트 인터리버 출력의 각 셀 워드

는

및

으로 디멀티플렉싱된다.

도 25는 본 발명의 실시예에 따른 시간 인터리빙을 나타내는 도면이다.

(a) 내지 (c)는 TI 모드의 예를 나타낸다.

시간 인터리버는 DP 레벨에서 동작한다. 시간 인터리빙(TI)의 파라미터는 각 DP에 대하여 상이하게 설정될 수 있다.

PlS2-STAT 데이터의 일부에서 나타나는 다음의 파라미터는 TI를 구성한다:

DP_TI_TYPE(허용치: 0 또는 1): TI 모드를 나타냄; "0"은 TI 그룹당 다수의 TI 블록(1보다 많은 TI 블록)을 갖는 모드를 나타낸다. 이 경우, 하나의 TI 그룹은 하나의 프레임에 직접 맵핑된다(인터프레임 인터리빙이 아님). "1"은 TI 그룹당 단 하나의 TI 블록을 갖는 모드를 나타낸다. 이 경우, TI 블록은 1보다 많은 프레임에 확산될 수 있다(인터프레임 인터리빙).

DP_TI_LENGTH: DI_TI_TYPE="0"이면, 이 파라미터는 TI 그룹당 TI 블록의 수(NTI)이다. DP_TI_TYPE="1"에 대하여, 이 파라미터는 하나의 TI 그룹으로부터 확산된 프레임의 수(PI)이다.

DP_NUM_BLOCK_MAX(허용치: 0 내지 1023): TI 그룹당 XFECBLOCK의 최대 수를 나타냄.

DP_FRAME_INTERVAL(허용치: 1, 2, 4, 8): 주어진 PHY 프로파일의 동일 DP를 전달하는 2개의 연속적인 프레임 간의 프레임의 수(IJUMP)를 나타냄.

DP_TI_BYPASS(허용치: 0 또는 1): 시간 인터리빙이 DP에 사용되지 않으면, 이 파라미터는 "1"로 설정된다. 시간 인터리빙이 사용되면, "0"으로 설정된다.

추가적으로, PLS2-DYN 데이터로부터의 파라미터(DP_NUM_BLOCK)는 DP의 하나의 TI 그룹에 의해 전달된 XFECBLOCK의 수를 나타내는데 사용된다.

시간 인터리빙이 DP에 사용되지 않으면, 다음의 TI 그룹, 시간 인터리빙 동작 및 TI 모드는 고려되지 않는다. 그러나, 스케줄러로부터의 동적 구성 정보에 대한 보상 블록은 여전히 필요하다. 각 DP에서, SSD/MIMO 인코딩으로부터 수신된 XFECBLOCK은 TI 그룹으로 그룹핑된다. 즉, 각각의 TI 그룹은 정수의(an integer number of) XFECBLOCK의 세트이고 동적으로 가변하는 수의 XFECBLOCK를 포함한다. 인덱스의 TI 그룹 내의 XFECBLOCK의 수(n)는 N_{xBLOCK_Group_}(n)으로 표시되고 PLS2-DYN 데이터의 DP_NUM_BLOCK로서 시그널링된다. N_{xBLOCK_Group_}(n)는 0의 최소값으로부터 가장 큰값이 1023인 최대 값(N_{xBLOCK_Group_MAX})(DP_NUM_BLOCK_MAX에 대응)까지 변할 수 있다.

각 TI 그룹은 하나의 프레임에 직접 맵핑되거나 PI 프레임에 걸쳐 확산된다. 각각의 TI 그룹은 또한 1보다 많은 TI 블록(NTI)으로 분리되고, 각각의 TI 블록은 시간 인터리버 메모리의 하나의 용도에 대응한다. TI 그룹 내의 TI 블록은 약간 상이한 수의 XFECBLOCK를 포함할 수 있다. TI 그룹이 다수의 TI 블록으로 분리되면, 단 하나의 프레임에만 직접 맵핑된다. 이하의 표 33에 도시된 바와 같이 (시간 인터리빙을 스킵하는 추가의 옵션을 제외하고) 시간 인터리빙을 위한 3개의 옵션이 존재한다.

모드	설명
옵션 1	각각의 TI 그룹은 하나의 TI 블록을 포함하고 (a)에 도시된 바와 같이 하나의 프레임에 직접 맵핑된다. 이 옵션은 DP_TI_TYPE="0" 및 DP_TI_LENGTH="1"(N_TI=1)에 의해 PLS2-STAT에서 시그널링된다.
옵션 2	각각의 TI 그룹은 하나의 TI 블록을 포함하고 1보다 많은 프레임에 맵핑된다. (b)는 하나의 TI 그룹이 2개의 프레임, 즉, DP_TI_LENGTH="2"(P_I=2) 및 DP_frame_INTERVAL (I_JUMP=2)에 맵핑되는 예를 나타낸다. 이것은 낮은 데이터 레이트 서비스에 더 높은 시간 다이버시티를 제공한다. 이 옵션은 DP_TI_TYPE="1"에 의해 PLS2-STAT에서 시그널링된다.
옵션 3	각각의 TI 그룹은 다수의 TI 블록으로 분리되고 (c)에 도시된 바와 같이 하나의 프레임에 직접 맵핑된다. 각각의 TI 블록은 전체 TI 메모리를 사용하여 DP에 최대 비트 레이트를 제공한다. 이 옵션은 P_I=1 동안 DP_TI_TYPE="0" 및 DP_TI_LENGTH=N_TI에 의해 PLS2-STAT에서 시그널링된다.

각 DP에서, TI 메모리는 입력 XFECBLOCK(SSD/MIMO 인코딩 블록으로부터의 출력 XFECBLOCK)를 저장한다. 입력 XFECBLOCK은

으로서 정의되고,

여기서, d_n,s,r,q는 n번째 TI 그룹의 s번째 TI 블록 내의 r번째 XFECBLOCK의 q번째 셀이고 다음과 같이 SSD 및 MIMO 인코딩의 출력을 나타낸다.

또한, 시간 인터리버로부터의 출력 XFECBLOCK는 다음과 같이 정의되는 것으로 가정한다.

여기서, h_n,s,i는 n번째 TI 그룹의 s번째 TI 블록 내의 i번째 출력 셀(

)이다.

일반적으로, 시간 인터리버는 프레임 빌딩 프로세스 전에 DP 데이터를 위한 버퍼로서 동작한다. 이것은 각각의 DP에 대한 2개의 메모리 뱅크에 의해 달성된다. 제1 TI 블록은 제1 뱅크에 기입된다. 제1 뱅크가 판독되는 동안 제2 TI 블록이 제2 뱅크에 기입된다.

TI는 트위스트 행-열 블록 인터리버이다. n번째 TI 그룹의 s번째 TI 블록에 대하여, TI 메모리의 행(N_r)의 수는 셀의 수(N_cell)와 동일하다, 즉, N_r=N_cell이지만, 열의 수(N_c)는 수(N_{xBLOCK_TI}(n,s))와 동일하다.

도 26은 QC-IRA(quasi-cyclic irregular repeat accumulate) LDPC 코드(code)의 패리티 체크 매트릭스(parity check matrix)를 나타낸 도면이다. 상술한 LDPC 인코더는 parity check matrix를 사용하여 LDPC 인코딩 블록의 패리티를 인코딩할 수 있다.

본 발명의 parity check matrix는 QC-IRA(quasi-cyclic irregular repeat accumulate) LDPC code 의 parity check matrix로서, H matrix라 불리는 quasi-cyclic matrix의 구조를 가질 수 있으며, Hqc로 표시될 수 있다.

(a)는 본 발명의 일 실시예에 따른 parity check matrix를 나타낸다. (a)에 도시된 바와 같이 본 발명의 parity check matrix는 가로 Qx(K+M), 세로 QxM 크기의 매트릭스로서, information part와 parity part를 포함할 수 있다. information part는 가로 QxK, 세로 QxM 크기의 매트릭스를 포함하며, parity part는 가로 QxM, 세로 QxM 크기의 매트릭스를 포함할 수 있다. 이 경우 LDPC code rate는 K/(K+M) 값에 해당한다.

본 발명의 일 실시예에 따른 parity check matrix는 랜덤하게 분포된 1과 0을 포함할 수 있으며, 1을 edge라고 호칭할 수 있다. 또한, parity check matrix의 1의 위치, 즉 각 edge의 위치는 가로 Q, 세로 Q 크기의 서브 매트릭스 단위마다, 순환 이동(circulant shift)된 아디덴터티 매트릭스(identity matrix) 형태로 표현될 수 있다. 즉, 서브 매트릭스는 1과 0만을 포함하는 QxQ 크기의 circulant shift된 identity 매트릭스로 표현될 수 있다. 구체적으로 본 발명의 서브 매트릭스는 circulant shift 횟수에 따라 1의 위치가 다른 identity 매트릭스 I₀ I₁ I₂ˇI₁..등의 I_x로 표현되는 것을 일 실시예로 할 수 있다. 또한, 본 발명의 일 실시예에 따른 서브 매트릭스의 개수는 (K+M)*M개가 될 수 있다.

(b)는 서브 매트릭스를 표현하는 circulant shift된 identity matrix I_x 의 실시예를 나타낸다.

I_x 의 아래 첨자 x에 해당하는 숫자는 circulant shift된 identity matrix의 열들이 왼쪽으로 circulant shift된 횟수를 나타낸다. 따라서 I₁은 왼쪽으로 1번, I₂ 은 왼쪽으로 2번 circulant shift된 identity matrix임을 의미한다. 또한 컬럼의 총 개수인 Q만큼 circulant shift된 identity matrix인 IQ는 circulant한 특성으로 인해 I₀와 동일한 매트릭스가 될 수 있다.

I₀₊₂ 는 해당 서브 매트릭스가 2개의 circulant shift된 identity matrix가 중첩된 matrix임을 의미한다. 이 경우, 해당 서브 매트릭스는 0번 circulant shift된 identity matrix와 2번 circulant shift된 identity matrix 가 중첩된 서브 매트릭스이다.

ˇI₁ 는 I₁ 과 동일하지만 sub matrix의 마지막 column에 있는 edge, 즉 1이 제거된 circulant shift된 identity matrix를 의미한다.

또한, QC-IRA LDPC code의 parity check matrix의 parity part는 I₀와 ˇI₁의 서브 매트릭스들만을 포함할 수 있으며, I₀의 서브 매트릭스들의 위치는 고정될 수 있다. (a)에 도시된 바와 같이 I₀ 서브 매트릭스들은 parity part의 대각선 방향으로 계단 형태로 분포될 수 있다.

parity check matrix의 edge는 해당 row(checksum node)와 column(variable node)이 물리적으로 연결되었다는 것을 의미한다. 이 경우, 각 column(variable node)에 포함된 1의 개수를 degree라 표현할 수 있으며 column마다 동일 또는 다른 degree를 가질 수 있다. 따라서 이러한 edge들을 sub matrix 단위로 묶어서 표기하는 Ix의 수량, 위치 및 x값은 QC-IRA LDPC 인코딩 성능을 결정하는 중요한 요인이며, 각 코드 레이트마다 고유한 값이 결정될 수 있다.

또한, (c)는 본 발명의 일 실시예에 따른 parity check matrix의 베이스 매트릭스를 나타낸다. 베이스 매트릭스는 각 서브 매트릭스를 표현하는 I_x의 x값을 무시하고, I_x의 수량과 위치만을 특정 숫자로 표시한 매트릭스이다. (c)에 도시된 바와 같이 베이스 매트릭스는 가로 (K+M), 세로 M 크기를 가지며, Hbase로 표시될 수 있다. 또한, 해당 서브 매트릭스를 표현하는 I_x가 중첩된 매트릭스가 아닌 경우, 해당 서브 매트릭스의 위치는 1로 표시될 수 있다. 만약, 서브 매트릭스가 I0+2으로 표현된 경우, 해당 서브 매트릭스는 2개의 circulant shift된 identity matrix가 중첩된 매트릭스이므로 1개의 circulant shift된 identity matrix로 표현되는 서브 매트릭스와 구별할 필요가 있다. 이 경우, 해당 서브 매트릭스의 위치는 circulant shift된 identity matrix가 중첩된 개수인 2로 표시될 수 있다. 동일한 방법으로 N개의 circulant shift된 identity matrix가 중첩된 서브 매트릭스의 경우, 해당 서브 매트릭스의 위치는 N으로 표시될 수 있다.

도 27은 본 발명의 일 실시예에 따른 QC-IRA (quasi-cyclic irregular repeat accumulate) LDPC code의 인코딩 과정을 나타낸 도면이다.

QC-IRA (quasi-cyclic irregular repeat accumulate) LDPC code의 인코딩은 기존의 sequential encoding과 달리 서브 매트릭스 단위로 인코딩을 수행할 수 있으므로, 연산의 복잡성이 줄어드는 효과를 가져올 수 있다.

(a)는 본 발명의 일 실시예에 따른 QC-IRA parity check matrix를 QC form으로 정렬한 결과를 나타낸다. 상술한 QC-IRA parity check matrix는 QC form으로 정렬하면 6개의 영역(A, B, C, D, E 그리고 T)으로 나누어질 수 있다. QxK 길이의 information vector s, Q 길이의 parity vector p1 및 Qx(M-1) 길이의 parity vector p2를 이용하면, codeword x는 x={s, p1, p2} 로 표현될 수 있다.

Richardson의 efficient encoding math figure을 이용하면 QC form으로 정렬된 parity check matrix로부터 바로 p1, p2를 구해서 codeword x를 얻을 수 있다. Richardson의 efficient encoding 수학식은 다음과 같다.

(b)는 상술한 수학식에 따라 도출한 φ 및 φ^-1 매트릭스를 나타낸다.

(b)에 도시된 바와 같이 φ^-1는 위와 같이 left low triangular (sub) matrix로 나타날 수 있다. 이후, φ^-1와 information vector s를 상술한 수학식에 따라 연산하면, parity vector p1을 도출할 수 있다. 이후, s와 p1을 상술한 수학식에 따라 연산하면 parity vector p2를 얻을 수 있다. QC-IRA parity check matrix를 Richardson의 efficient encoding 수학식에 따라 encoding하면 QxQ 서브 매트릭스의 특성상 최소 Q개의 parity node에 대해 동시에 parallel하게 연산할 수 있다.

도 28 내지 도 31은 본 발명의 일 실시예에 따른 QC-IRA LDPC code의 sequential encoding 과정을 나타낸 도면이다. 이는 상술한 LDPC encoding 과정에 대응될 수 있다.

도 28은 본 도면은 본 발명의 일 실시예에 따른 패리티 체크 매트릭스(parity check matrix)의 퍼뮤테이션(permutation) 과정을 나타낸 도면이다.

(a)는 QC form으로 정렬된 QC-IRA LDPC의 parity check matrix H₁ 매트릭스(matrix)을 나타낸다. 이 경우 도면에 도시된 바와 같이 H₁matrix의 parity part는 계단 형태로 분포된 서브 매트릭스들을 포함할 수 있다. 수 있다. 이는 상술한 QC-IRA LDPC의 parity check matrix와 동일하다. 본 발명에서는 Sequential encoding을 용이하게 수행하기 위하여, H₁matrix의 행(row) 및 열(column)을 이동시켜 H₂ matrix로 변형하는 것을 일 실시예로 할 수 있다.

(b)는 변형된 매트릭스 H₂ matrix를 나타낸다. 도면에 도시된 바와 같이 H₂ matrix의 parity part는 dual diagonal 매트릭스를 포함할 수 있다. 이 경우, 적용되는 row 및 column permutation 수학식은 다음과 같다.

상술한 permutation 수학식에 따르면, H₁matrix의 rx 번째의 row는 H₂ matrix의 ry 번째 row로 이동될 수 있으며, H₁matrix의 cx 번째의 column은 H₂ matrix의 cy 번째 column으로 이동될 수 있다. 이 경우, 열 치환(column permutation)은 parity 연산 구간 (QK≤cx≤ Q(K+M)-1)에 대해서만 적용될 수 있으며 permutation이 적용되더라도 LDPC code의 특성이 유지될 수 있다.

도 29는 본 발명의 일 실시예에 따른 패리티 체크 매트릭스의 주소(addresses of parity check matrix)를 나타낸 테이블이다.

도면에 도시된 테이블은 code word 길이 16200, code rate는 7/15인 패리티 체크 매트릭스 (Parity check matrix 또는 H matrix)를 표현하는 테이블이다. 도면에 도시된 테이블은 parity check matrix 내의 1의 address를 나타낼 수 있다. 이를 패리티 체크 매트릭스의 주소 (addresses of parity check matrix)라 호칭할 수 있다.

테이블의 (a)는 H 매트릭스(matrix) 또는 코드 워드의 길이를 서브 매트릭스의 길이로 나눈 경우 발생하는 블록을 지시하는 i를 나타낸다. 본 발명의 일 실시예에 따른 서브 매트릭스는 360x360의 크기를 갖는 매트릭스이며, 코드 워드의 길이는 16200이므로, 블록의 개수는 16200을 360으로 나눈 45가 될 수 있다. 또한 각 블록은 0부터 순차적으로 증가하는 숫자로 표현될 수 있다. 따라서 i는 0부터 44까지의 값을 가질 수 있다. 또한 i는 해당 블록에 포함된 첫번째 열(column)에 대응하는 information bit를 지시할 수 있다.

테이블의 (b)는 각 블록 내의 첫번째 column에 포함된 1 (또는 엣지)의 위치(또는 address)를 나타낸다.

H matrix는 H matrix의 전체 행 (row)와 열 (column) 값을 이용한 H(r,c)로 표현될 수 있다. 다음의 수학식 11은 H(r,c)를 도출하기 위한 수학식이다.

수학식의 x(i,j)는 도면에 도시된 테이블의 i번째 줄의 j번째 값을 의미한다. 구체적으로 x(0,0)=1, x(0,1)=158, x(1,0)=1 이 될 수 있다. 이는 H matrix 내의 i번째 줄 내의 1이 위치하는 row의 위치와 동일하다. 이 경우, r과 c의 최대값은 각각 9719, 16199이 될 수 있다.

LDPC code의 성능은 parity check matrix의 각 node의 degree 분포, parity check matrix의 각 ‘1’혹은 edge의 위치에 따른 girth, cycle 특성, check node와 variable node의 연결 관계 등에 따라 달라질 수 있다. 도면에 도시된 H matrix는 code word 16200, Q=360, Code rate=6/15인 경우의 node degree분포를 최적화 하고, 최적화 된 degree 분포, Q, code rate 등의 조건하에서 ‘1’혹은 edge의 위치를 최적화한 것이다.

도면에 도시된 테이블에 따라 구성된 H matrix는 앞서 언급한 QC-IRA LDPC 구조를 가진다. 또한 수학식을 통해 도출된 H(r,c)를 이용하여 H_qc를 얻을 수 있으며, H_qc로부터 베이스 매트릭스 H_base를 도출할 수 있다.

또한 본 발명의 일 실시예에 따른 H matrix는 도면에 도시된 테이블의 각 x(i)의 길이(혹은 해당하는 variable node의 degree)와 같은 degree 분포를 갖는 다른 형태의 H matrix를 포함할 수 있다. 또한, 해당 H matrix를 이용하여 송신기에서 인코딩을 수행할 경우 앞서 설명된 Efficient Encoding for QC-IRA LDPC방법을 사용할 수 있다.

따라서, 제안된 H matrix를 이용하면, 송신 측에서는 인코딩 성능이 좋으면서 복잡도가 낮고 수율 (Throughput)이 높은 인코더 구현이 가능하며, 수신 측에서는 Q를 이용하여 parallel decoding이 360 level까지 가능하며, 수율 (Throughput)이 높은 수신기를 효과적으로 설계할 수 있다.

다음의 표 34는 degree 분포를 나타낸다.

Variable node degree	24	4	3	2
(# of variable node)/Q	4	9	8	24

즉, 도면에 도시된 바와 같이, i가 0 내지 3인 경우, 즉, 0번째 블록 내지 3번째 블록 내의 1의 개수는 24로 동일하다. 따라서 가변 노드 수치 (Variable node degree)가 24인 경우, 동일한 degree를 갖는 블록의 개수는 4으로 표시된다. 동일한 방법으로 i가 21 내지 44인 경우, 즉, 21번째 블록 내지 44번째 블록내의 1의 개수는 2로 동일하다. 따라서 Variable node degree가 2인 경우, 동일한 degree를 갖는 블록의 개수는 24로 표시된다. 상술한 바와 같이, H matrix의 parity part는 대각선 방향의 계단식으로 분포된 I₀로 표현되는 서브 매트릭스들만을 포함하므로, Variable node degree는 언제나 2가 된다. 따라서 Variable node degree 값이 2인 블록들은 parity part에 해당하는 블록들임을 알 수 있다. 또한, 각 Variable node degree에 해당하는 실제 variable node의 개수는 표에 나타낸 블록의 개수에 서브 매트릭스의 Q값을 곱하여 획득할 수 있다.

도 30은 본 발명의 다른 실시예에 따른 패리티 체크 매트릭스의 주소 (addresses of parity check matrix)를 나타낸 테이블이다.

도면에 도시된 테이블은 상술한 H₁ matrix가 변환된 H₂ matrix를 나타낸 테이블이다.

Sequential encoding에서는 parity 연산 구간에서 사용되는 edge들은 일반적으로 수학식으로 표현되므로 테이블에서는 생략될 수 있다. 즉, parity part에 해당하는 degree 2 값을 갖는 27개의 블록들은 테이블에서 표현되지 않는다.

상술한 바와 같이 매트릭스가 변환되더라도 성질은 그대로 유지되므로 node degree특성, cycle, girth, check node와 variable node간의 연결 관계 등은 모두 동일하게 유지된다. 따라서 동일한 인코딩 성능을 획득할 수 있으며, 본 테이블에 따른 H₂ matrix를 이용하여 Sequential encoding을 수행할 수 있다.

도 31은 본 발명의 일 실시예에 따른 QC-IRA LDPC code를 sequential encoding하는 방법을 나타낸 도면이다.

상술한 permutation 과정을 통해 party check 매트릭스가 H₂ matrix 형태로 변형되면, 시퀀셜 인코딩 (sequential encoding)은 코드 워드의 정보 비트 (information bit)를 이용한 각 패리티 체크섬 (parity checksum)들의 업데이트 과정과 parity checksum들 간의 체크섬 업데이트 (checksum update) 과정을 통해 수행될 수 있다.

도면에 도시된 바와 같이, 코드 워드는 QK개의 information bit와 QM개의 parity checksum으로 표현될 수 있다. Information bit는 해당 위치에 따라 i_z로 표현될 수 있으며, Parity checksum은 p_s로 표현될 수 있다.

information bit를 통한 각 parity checksum들의 update 과정은 다음의 수학식 12로 표현될 수 있다.

여기서 i_z는 z번째 information bit을 의미하며, p_w는 i_z를 이용해 update되야 하는 parity checksum을 의미한다. 수학식에서 (1)은 w번째 row에 해당하는 parity checksum p_w가 z번째 information i_z와 XOR 연산을 통해 update 됨을 의미한다. 수학식에서 (2)는 상술한 H₂ matrix를 나타낸 테이블을 이용해 w의 위치를 계산하는 수식이다. 이 때 v는 H₂ matrix를 나타낸 테이블 상에서 표시된 각 row에 해당하는 숫자를 의미한다. 상술한 바와 같이 H₂ matrix를 나타낸 테이블 상의 row는 H matrix 또는 코드 워드의 길이를 서브 매트릭스의 길이로 나눈 경우 발생하는 블록의 위치에 해당한다. 따라서, 도면에 도시된 Information processing period 구간을 서브 매트릭스의 길이인 Q로 나눈 뒤, 매 Q 번째에 해당하는 i_z에 대응하는 row별 숫자를 읽는다.

Information processing period의 information bit들을 이용하여 checksum update 과정이 완료되면 parity processing period의 checksum update 과정이 진행될 수 있다. parity processing period의 checksum update 과정은 다음의 수학식 13으로 표현될 수 있다.

S가 0인 경우 parity checksum은 그대로 parity p₀ 값이 되며, p₁부터 p_QM-1까지의 parity 값들은 순차적으로 바로 전 parity 값과의 XOR연산을 통해 도출될 수 있다.

도 32는 본 발명의 일 실시예에 따른 LDPC decoder를 나타낸 도면이다.

본 발명의 일 실시예에 따른 LDPC decoder (700)는 variable node update 블록 (710), check node update 블록 (720), barrel shift 블록 (730)및 check sum 블록 (740)을 포함할 수 있다. 이하 각 블록을 설명한다.

Variable node 블록 (710)은 LDPC decoder의 입력과 check node 블록으로부터의 edge를 통해 전달되는 message를 이용하여 H matrix의 각 variable node를 update 할 수 있다.

check node update 블록 (720)은 variable node로부터 edge를 통해 전달되는 message를 이용하여 H matrix의 check node를 update할 수 있다. 본 발명의 일 실시예에 따른 node update 알고리즘은 sum product algorithm, belief-propagation 알고리즘, min-sum algorithm, modified min-sum 알고리즘 등을 포함할 수 있으며 이는 설계자의 의도에 따라 변경 가능하다. 또한, QC-IRA LDPC의 특성상 variable node와 check node간의 edge 연결 관계가 QxQ circulant identity matrix의 형태로 나타나므로 variable node와 check node update 블록간의 message를 parallel하게 Q개씩 동시에 처리할 수 있다. Barrel shift블록 (730)은 circulant connection을 조절할 수 있다.

Checksum 블록 (740)은 optional 블록으로 매 variable node update시 디코딩 메시지 (decoding message)를 하드 디시젼 (hard decision)하여 parity checksum 연산을 수행함으로써 오류 정정 (error correction)을 위해 필요한 디코딩 반복 (decoding iteration) 횟수를 줄일 수 있다. 이 경우 본 발명의 일 실시예에 따른 LDPC decoder (700)은 Checksum 블록 (740)이 디코딩 메시지 (coding massage)를 하드 디시젼 (hard decision)하더라도 최종 LDPC 디코딩 출력을 소프트 디시젼 (soft decision)으로 출력 할 수 있다.

도 33은 본 발명의 실시예에 따른 주파수 인터리빙을 나타낸 도면이다.

도 33은 수신 장치의 싱글-메모리(single-memory) 디인터리빙을 가능하게 하는 송신단 주파수 인터리빙의 기본 오퍼레이션을 나타낸다. 송신단 주파수 인터리빙은 두 개의 메모리 뱅크들을 이용하는 주파수 인터리버를 사용함으로써 수신단의 싱글 메모리 디인터리빙을 가능하게 할 수 있다. (a)는 역다중화 프로세스 (demultiplexing process), (b)는 인터리빙 프로세스, (c)는 다중화 프로세스 (multiplexing process)를 나타낸다.

도 33에서 두 개의 메모리 뱅크들은 각각의 OFDM 심볼 페어를 위해 사용된다. 동작중에, 첫번째 (짝수번째 인덱싱된) OFDM 심볼 페어는 메모리 뱅크-A 내에서 인터리빙되는 반면, 두번째 (홀수번째 인덱싱된) OFDM 심볼 페어는 메모리 뱅크-B 내에서 인터리빙될 수 있다. 여기서 A 와 B는 서로 교체되어 사용될 수 있다. 역다중화 및 다중화 블록은,

, 각각 입력된 연속(sequential) OFDM 심볼들이 인터리빙되도록 제어하고, 출력된 OFDM 심볼 페어가 전송되도록 할 수 있다. 여기서, OFDM 심볼 페어마다 서로 다른 인터리빙 시퀀스(seeds)가 사용될 수 있다.

도 34는 본 발명의 일 실시예에 따른 방송 신호 송신 방법의 플로우 차트이다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 서비스 데이터를 FEC 인코딩할 수 있다(S34000). 전술한 바와 같이 서비스 데이터는 피지컬 레이어의 논리적 채널인 데이터 파이프를 통해 전송될 수 있다. 여기서, 피지컬 레이어는 서비스 데이터 및 관련 메타 데이터를 캐리(carry)할 수 있으며, 하나 또는 그 이상의 서비스 또는 서비스 컴포넌트를 캐리할 수 있다. 데이터 파이프에 의해 캐리된 데이터는 DP 데이터 또는 서비스 데이터로 칭할 수 있다. 구체적인 인코딩 방법은 도 1, 도 5, 도 22 및 도 26 내지 도 32에서 설명한 바와 같다.

구체적으로 도 26 내지 도 32에서 설명한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 parity check matrix를 사용하여 LDPC encoding 블록의 패리티를 인코딩할 수 있다. 또한, 본 발명의 실시예에 따른 비트 인터리빙 이전의 FEC 구조는 롱(long) FECBLOCK 및 쇼트(short) FECBLOCK 을 위한 FEC 인코딩 파라미터를 사용할 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 인코딩된 서비스 데이터를 포함하는 적어도 하나 이상의 신호 프레임을 생성할 수 있다(S34010). 구체적인 내용은 도 7, 도 10 내지 도 11, 도 16 내지 도 21에서 설명한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이상의 신호 프레임에 포함된 데이터를 OFDM 방식으로 변조할 수 있다(S34020). 구체적인 내용은 도 1 및 도 8에서 설명한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 변조된 적어도 하나 이상의 신호 프레임을 포함하는 방송 신호들을 전송할 수 있다(S34030). 구체적인 내용은 도 1 및 도 8에서 설명한 바와 같다.

도 35는 본 발명의 일 실시예에 따른 방송 신호 수신 방법의 플로우 차트이다.

도 35는 도 34에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 방송 신호들을 수신할 수 있다(S35000).

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 수신한 방송 신호들을 OFDM (Othogonal Frequency Division Multiplexing) 방식으로 복조할 수 있다(S35010). 구체적인 과정은 도 9에서 설명한 바와 같다.

이후 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 복조된 방송 신호들로부터 적어도 하나 이상의 신호 프레임을 획득할 수 있다(S35020). 구체적인 과정은 도 9에서 설명한 바와 같다. 본 발명의 일 실시예에 따른 신호 프레임은 도 11 내지 도 21에서 설명한 바와 같은 구조를 가질 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 파싱된 적어도 하나 이상의 신호 프레임에 포함된 서비스 데이터를 디코딩할 수 있다(S35030). 구체적인 과정은 도 9에서 설명한 바와 같다. 전술한 바와 같이 서비스 데이터는 피지컬 레이어의 논리적 채널인 데이터 파이프를 통해 전송될 수 있다. 여기서, 피지컬 레이어는 서비스 데이터 및 관련 메타 데이터를 캐리(carry)할 수 있으며, 하나 또는 그 이상의 서비스 또는 서비스 컴포넌트를 캐리할 수 있다. 데이터 파이프에 의해 캐리된 데이터는 DP 데이터 또는 서비스 데이터로 칭할 수 있다.

도 36은 본 발명의 실시예에 따른 트위스트 행-열 블록 인터리버의 기본 동작을 나타내는 도면이다.

(a)는 시간 인터리버에서의 기입 동작을 나타내고 (b)는 시간 인터리버에서의 판독 동작을 나타낸다. (a)에 도시된 바와 같이 제1 XFECBLOCK는 TI 메모리의 제1 열에 열방향으로 기입되고 제2 XFECBLOCK는 다음 열에 기입된다. 그 후, 인터리빙 어레이에서, 셀은 대각선 방향으로 판독된다. 제1 행(최좌측 열에서 시작하여 행을 따라 오른쪽으로) 마지막행까지 대각선 방향의 판독 동안, (b)에 도시된 바와 같이 셀이 판독된다. 구체적으로, 순차적으로 판독될 TI 메모리 셀 위치로서 Z_n,s,i(i=0,,,,,,N,N)를 상정하여, 이러한 인터리빙 어레이에서의 판독 프로세스는 다음의 수학식에서처럼 행 인덱스(R_n,s,i), 열 인덱스(C_n,s,i) 및 연관된 트위스트 파라미터(T_n,s,i)를 산출함으로써 수행된다.

여기서, S_shift는 N_{xBLOCK_TI}(n,s)와 관계없이 대각선 방향 판독 프로세스에 대한 공통 시프트 값이고, 다음의 수학식에서처럼 PLS-STAT에 주어진 N_{xBLOCK_TI_MAX}에 의해 결정된다.

결과적으로, 판독될 셀 위치는 Z_n,s,i=N_rC_n,s,i+R_n,s,i로서 좌표에 의해 산출된다.

도 37은 본 발명의 다른 실시예에 따른 트위스트 행-열 블록 인터리버의 기본 동작을 나타내는 도면이다.

특히, 도 37은 N_{xBLOCK_TI}(0,0)=3, N_{xBLOCK_TI}(1,0)=6, N_{xBLOCK_TI}(2,0)=5일 때 가상 XFECBLOCK를 포함하여 각 TI 그룹에 대한 TI 메모리 내의 인터리빙 어레이를 나타낸다.

가변수(N_{xBLOCK_TI}(n,s)=N_r)는 N_{xBLOCK_TI_MAX}보다 작거나 같다. 따라서, 수신측에서 단일 메모리 디인터리빙을 달성하기 위하여, N_{xBLOCK_TI}(n,s)과 관계없이, 트위스트 행-열 블록 인터리버에 사용되는 인터리빙 어레이는 가상 XFECBLOCK를 TI 메모리에 삽입함으로써 N_r×N_c=N_cells×N_{xBLOCK_TI_MAX}의 사이즈로 설정되고, 판독 프로세스는 다음의 수학식으로 달성된다.

TI 그룹의 수는 3으로 설정된다. 시간 인터리버의 옵션은 DP_TI_TYPE="0", DP_FRAME_INTERVAL="1" 및 DP_TI_LENGTH="1", 즉, N_TI=1, I_JUMP=1 및 P₁=1에 의해 PLS2-STAT 데이터에서 시그널링된다. TI 그룹당 각각이 N_cells=30를 갖는 XFECBLOCK의 수는 각각 N_{xBLOCK_TI}(0,0)=3, N_{xBLOCK_TI}(1,0)=6, N_{xBLOCK_TI}(2,0)=5에 의해 PLS2-DYN 데이터에서 시그널링된다. XFECBLOCK의 최대수는 N_{xBLOCK_Group_MAX}에 의해 PLS2-STAT 데이터에서 시그널링되고, 이는 다음을 유도한다.

도 38은 본 발명의 실시예에 따른 트위스트 행-열 블록 인터리버의 대각선 방향 판독 패턴을 나타내는 도면이다.

특히, 도 38은 N_{xBLOCK_TI_MAX} =7 및 S_shift=(7-1)/2=3의 파라미터를 갖는 각 인터리빙 어레이로부터의 대각선 방향 판독 패턴을 나타낸다. 상기 의사 코드로서 도시된 판독 프로세스에서, V_i≥N_cellsN_{xBLOCK_TI}(n,s)이면, V_i의 값은 스킵되고 V_i의 다음 산출 값이 사용된다.

도 39는 본 발명의 실시예에 따른 각 인터리빙 어레이로부터의 인터리빙된 XFECBLOCK을 나타내는 도면이다.

도 39는 N_{xBLOCK_TI_MAX} =7 및 S_shift=3의 파라미터를 갖는 각각의 인터리빙 어레이로부터 인터리빙된 XFECBLOCK를 나타낸다.

도 40은 본 발명의 다른 실시예에 따른 addresses of parity check matrix를 나타낸 테이블이다.

도면에 도시된 테이블은 code word 길이 16200, code rate는 7/15인 Parity check matrix (또는 H matrix)를 표현하는 테이블의 다른 실시예이다. 구체적인 설명은 도 29와 동일하므로 생략한다.

다음의 표 35는 degree 분포를 나타낸다.

Variable node degree	23	8	3	2
(# of variable node)/Q	3	5	13	24

즉, 도면에 도시된 바와 같이, i가 0 내지 2인 경우, 즉, 0번째 블록 내지 2번째 블록 내의 1의 개수는 23로 동일하다. 따라서 Variable node degree가 23인 경우, 동일한 degree를 갖는 블록의 개수는 3으로 표시된다. 동일한 방법으로 i가 3 내지 7인 경우, 즉, 3번째 블록 내지 7번째 블록내의 1의 개수는 8로 동일하다. 따라서 Variable node degree가 8인 경우, 동일한 degree를 갖는 블록의 개수는 5로 표시된다. 상술한 바와 같이, H matrix의 parity part는 대각선 방향의 계단식으로 분포된 I0로 표현되는 서브 매트릭스들만을 포함하므로, Variable node degree는 언제나 2가 된다. 따라서 Variable node degree 값이 2인 블록들은 parity part에 해당하는 블록들임을 알 수 있다. 또한, 각 Variable node degree에 해당하는 실제 variable node의 개수는 표에 나타낸 블록의 개수에 서브 매트릭스의 Q값을 곱하여 획득할 수 있다.

도 41은 본 발명의 또 다른 실시예에 따른 패리티 체크 매트릭스의 주소 (addresses of parity check matrix)를 나타낸 테이블이다.

시퀀셜 인코딩 (Sequential encoding)에서는 패리티 (parity) 연산 구간에서 사용되는 edge들은 일반적으로 수학식으로 표현되므로 테이블에서는 생략될 수 있다. 즉, parity part에 해당하는 degree 2 값을 갖는 24개의 블록들은 테이블에서 표현되지 않는다.

상술한 단계는 설계에 따라 생략되거나 유사 또는 동일한 기능을 수행하는 단계로 대체될 수 있다.

본 발명의 설명은 명료화를 위해 첨부된 도면의 각각을 참조하여 설명하지만, 첨부된 도면에 도시된 실시예를 서로 병합함으로써 새로운 실시예(들)를 설계할 수 있다. 상기 설명에서 언급된 실시예를 실행하는 프로그램이 기록된 컴퓨터 판독가능 기록 매체가 당업자의 필요에 따라 설계되면, 이는 첨부된 청구 범위 및 그 동등물의 범위에 속할 수 있다.

본 발명에 따른 장치 및 방법은 상기 설명에서 언급된 실시예들의 구성들 및 방법들에 의해 제한되지 않는다. 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 본 발명의 다양한 변형 및 변경이 가능함을 인식할 것이다. 따라서, 본 발명은 첨부된 청구범위 및 그 동등물의 범위 내에서 제공되는 본 발명의 변형 및 변경을 커버한다.

장치 및 방법 발명이 본 명세서에 언급되었으며, 이들 장치 및 방법 발명의 설명은 서로 상호보완적으로 적용될 수 있다.

다양한 실시예가 본 발명을 수행하는 최상의 모드로 기재되었다.

본 발명은 방송 신호 제공 필드에서 유용하다.

본 발명의 사상 또는 범위를 벗어나지 않고 본 발명의 다양한 변형과 변경이 가능하다는 것은 당업자에게 자명하다. 따라서, 본 발명은 첨부된 청구범위 및 그 동등물의 범위 내에서 제공되는 본 발명의 모든 변형과 변경을 커버하는 것으로 의도된다.

Claims

방송 신호를 송신하는 장치로써,
서비스 데이터를 인코딩하는 인코더,
여기서, 상기 인코더는 상기 서비스 데이터를 코드 레이트 및 코드워드의 길이에 따라 인코딩하고,
상기 코드워드는 정보 비트들과 패리티 비트들을 포함하고,
상기 패리티 비트들은 패리티 체크 매트릭스에 기초하여 상기 정보 비트들을 이용하여 획득되고,
상기 코드워드의 길이는 16200 비트이고, 상기 코드 레이트는 7/15인 경우,
상기 패리티 체크 매트릭스는,

임;
상기 인코딩된 서비스 데이터를 비트 인터리빙하는 비트 인터리버;
상기 비트 인터리빙된 서비스 데이터를 맵핑함으로써 적어도 하나의 신호 프레임을 빌드(build)하는 프레임 빌더;
상기 빌드된 신호 프레임 내의 심볼들의 데이터를 주파수 인터리빙하는 주파수 인터리버;
상기 빌드된 신호 프레임 내의 상기 주파수 인터리빙된 데이터를 OFDM(orthogonal frequency division multiplexing) 방법에 의해 변조하는 모듈레이터; 및
상기 변조된 데이터를 갖는 방송 신호를 송신하는 트랜스미터를 포함하는 방송 신호 송신 장치.
제 1 항에 있어서,
상기 주파수 인터리버는 각 심볼 페어마다 다른 인터리빙 시퀀스를 이용하여 상기 데이터를 인터리빙하는 방송 신호 송신 장치.
제 1 항에 있어서,
상기 인코더는 Q 값에 기초하여 상기 패리티 비트를 획득하고, 상기 코드워드의 길이는 16200 비트이고, 상기 코드 레이트는 7/15인 경우, 상기 Q 값은 24인, 방송 신호 송신 장치.
삭제
삭제
방송 신호를 수신하는 장치로써,
상기 방송 신호를 수신하는 리시버;
상기 수신된 방송 신호를 OFDM(orthogonal frequency division multiplexing) 방법에 의해 복조하는 디모듈레이터;
상기 복조된 방송 신호에 포함된 심볼들의 데이터를 주파수 디인터리빙하는 주파수 디인터리버;
상기 복조된 방송 신호로부터 적어도 하나의 신호 프레임을 파싱하는 프레임 파서;
상기 파싱된 적어도 하나의 신호 프레임에 포함된 데이터를 비트 디인터리빙하는 비트 디인터리버; 및
상기 비트 디인터리빙된 데이터를 디코딩하고 서비스 데이터를 출력하는 디코더를 포함하고,
상기 디코더는 상기 비트 디인터리빙된 데이터를 코드 레이트 및 코드워드의 길이에 따라 디코딩하고,
상기 코드워드는 정보 비트들과 패리티 비트들을 포함하고,
상기 패리티 비트들은 패리티 체크 매트릭스에 기초하여 상기 정보 비트들을 이용하여 획득되고,
상기 코드워드의 길이는 16200 비트이고, 상기 코드 레이트는 7/15인 경우,
상기 패리티 체크 매트릭스는,

인,
방송 신호 수신 장치.
제 6 항에 있어서,
상기 주파수 디인터리버는 각 심볼 페어마다 다른 인터리빙 시퀀스를 이용하여 상기 데이터를 디인터리빙하는 방송 신호 수신 장치.
제 6 항에 있어서,
상기 디코더는 Q 값에 기초하여 상기 패리티 비트를 획득하고, 상기 코드워드의 길이는 16200 비트이고, 상기 코드 레이트는 7/15인 경우, 상기 Q 값은 24인, 방송 신호 수신 장치.
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