KR101800420B1 - 송신 장치 및 그의 펑처링 방법 - Google Patents

Abstract

송신 장치가 개시된다. 본 송신 장치는 아우터 인코딩된 비트들 및 제로 비트들을 포함하는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC 인코더 및 패리티 비트들에서 일부 비트들을 펑처링하는 펑처링부를 포함한다.

Description

송신 장치 및 그의 펑처링 방법 { TRANSMITTER AND PUNCTURING METHOD THEREOF }

본 발명은 송신 장치 및 그의 펑처링 방법에 관한 것으로, 더욱 상세하게는 LDPC 패리티 비트들에서 일부 비트들을 펑처링하는 송신 장치 및 그의 펑처링 방법에 관한 것이다.

21세기 정보화 사회에서 방송 통신 서비스는 본격적인 디지털화, 다채널화, 광대역화, 고품질화의 시대를 맞이하고 있다. 특히, 최근에 고화질 디지털 TV 및 휴대방송 기기 보급이 확대됨에 따라 디지털 방송 서비스도 다양한 수신방식 지원에 대한 요구가 증대되고 있다.

이러한 요구에 따라 표준 그룹에서는 다양한 표준을 제정하여, 사용자의 니즈를 만족시킬 수 있는 다양한 서비스를 제공하고 있다. 이에 따라, 보다 우수한 성능을 통해 보다 나은 서비스를 사용자에게 제공하기 위한 방안의 모색이 요청된다.

본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 특정 방식에 따라 펑처링되는 패리티 비트들의 수를 산출하고, 패리티 비트들에서 산출된 수만큼의 비트들을 펑처링하는 송신 장치 및 그의 펑처링 방법을 제공함에 있다.

이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 송신 장치는 아우터 인코딩된 비트들 및 제로 비트들을 포함하는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC 인코더 및 상기 패리티 비트들에서 일부 비트들을 펑처링하는 펑처링부를 포함하며, 상기 펑처링부는 수학식 8에 기초하여 산출된 N_{punc_temp}에 기초하여 상기 펑처링되는 패리티 비트들의 수를 산출하며, 수학식 8에서 A 및 B 중 적어도 하나는, 동일한 변조 차수에서 서로 다른 강인함 레벨에 대응되는 서로 다른 값으로 결정된다.

여기에서, A는 쇼트닝되는 제로 비트들의 수에 대한 펑처링될 패리티 비트들의 수의 비율이고, B는 상기 펑처링되는 패리티 비트들의 최소 개수일 수 있다.

또한, 상기 A 및 B는 변조 차수가 2인 경우, A=0, B=9360 또는 A=0, B=11460 또는 A=0, B=12360일 수 있다.

그리고, 상기 A 및 B는 변조 차수가 2인 경우, A=2, B=6036 또는 A=11/16, B=4653일 수 있다.

또한, 상기 펑처링부는 수학식 10에 기초하여 N_FEC를 산출할 수 있다.

그리고, 상기 펑처링부는 수학식 11에 기초하여 N_punc를 산출할 수 있다.

또한, 상기 펑처링부는 마지막 패리티 비트부터 상기 산출된 수만큼의 패리티 비트들을 펑처링할 수 있다.

한편, 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법은 아우터 인코딩된 비트들 및 제로 비트들을 포함하는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 단계 및 상기 패리티 비트들에서 일부 비트들을 펑처링하는 단계;를 포함하며, 상기 펑처링하는 단계는 수학식 8에 기초하여 산출된 N_{punc_temp}에 기초하여 상기 펑처링되는 패리티 비트들의 수를 산출하며, 수학식 8에서 A 및 B 중 적어도 하나는, 동일한 변조 차수에서 서로 다른 강인함 레벨에 대응되는 서로 다른 값으로 결정된다.

여기에서, 상기 A는 쇼트닝되는 제로 비트들의 수에 대한 펑처링될 패리티 비트들의 수의 비율이고, 상기 B는 상기 펑처링되는 패리티 비트들의 최소 개수일 수 있다.

또한, 상기 A 및 B는, 변조 차수가 2인 경우, A=0, B=9360 또는 A=0, B=11460 또는 A=0, B=12360일 수 있다.

그리고, 상기 A 및 B는, 변조 차수가 2인 경우, A=2, B=6036 또는 A=11/16, B=4653일 수 있다.

또한, 상기 펑처링하는 단계는 수학식 10에 기초하여 N_FEC를 산출할 수 있다.

그리고, 상기 펑처링하는 단계는 수학식 11에 기초하여 N_punc를 산출할 수 있다.

또한, 상기 펑처링하는 단계는 마지막 패리티 비트부터 상기 산출된 수만큼의 패리티 비트들을 펑처링할 수 있다.

한편, 본 발명의 일 실시 예에 따른 송신 장치는 제로 비트들을 포함하는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 LDPC 인코더 및 상기 패리티 비트들에서 일부 비트들을 펑처링하는 펑처링부를 포함하며, 상기 펑처링부는 수학식9에 기초하여 산출된 N_{punc_temp}에 기초하여 상기 펑처링되는 패리티 비트들의 수를 산출하며, 수학식 9에서 B는, 서로 다른 변조 차수에서 서로 다른 값으로 결정되는, 송신 장치.

여기에서, 상기 B는, 변조 차수가 2인 경우, 9360, 11460 또는 12360이고, 변조 차수가 4인 경우, 12292이며, 변조 차수가 6인 경우, 12350이고, 변조 차수가 8인 경우, 12432 또는 12776일 수 있다.

한편, 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법은 제로 비트들을 포함하는 입력 비트들을 인코딩하여 패리티 비트들을 생성하는 단계 및 상기 패리티 비트들에서 일부 비트들을 펑처링하는 단계를 포함하며, 상기 펑처링하는 단계는 수학식 9에 기초하여 산출된 N_{punc_temp}에 기초하여 상기 펑처링되는 패리티 비트들의 수를 산출하며, 수학식 9에서 B는 서로 다른 변조 차수에서 서로 다른 값으로 결정될 수 있다.

여기에서, 상기 B는, 변조 차수가 2인 경우, 9360, 11460 또는 12360이고, 변조 차수가 4인 경우, 12292이며, 변조 차수가 6인 경우, 12350이고, 변조 차수가 8인 경우, 12432 또는 12776일 수 있다.

이상과 같은 본 발명의 다양한 실시 예에 따르면, 패리티 비트들 중에서 특정한 수만큼의 비트들을 펑처링할 수 있어, 수신 측에서 우수한 복호화 성능이 향상될 수 있다.

도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도,
도 2 및 도 3은 본 발명의 일 실시 예에 따른 패리티 검사 행렬을 설명하기 위한 도면들,
도 4는 본 발명의 일 실시 예에 따른 프레임 구조를 설명하기 위한 도면,
도 5 및 도 6은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도들,
도 7 내지 도 20은 본 발명의 일 실시 예에 따라 시그널링을 처리하는 방법을 설명하기 위한 도면들,
도 21 및 도 22는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도,
도 23 및 도 24는 본 발명의 일 실시 예에 따른 수신 장치의 LLR 값을 컴바인하는 예를 설명하기 위한 도면들,
도 25는 본 발명의 일 실시 예에 따른 L1 시그널의 길이에 대한 정보가 제공되는 예를 나타낸 도면, 그리고
도 26 및 도 27은 본 발명의 일 실시 예에 따른 펑처링 방법을 설명하기 위한 흐름도를 나타낸다.

이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.

도 1은 본 발명의 일 실시 예에 따른 송신 장치의 구성을 설명하기 위한 블록도이다.

도 1을 참조하면, 송신 장치(100)는 LDPC 인코더(110) 및 펑처링부(120)를 포함한다.

LDPC 인코더(110)는 제로 비트들을 포함하는 입력 비트들을 인코딩 즉, LDPC(Low density parity check) 인코딩하여 패리티 비트들 즉, LDPC 패리티 비트들을 생성할 수 있다.

여기에서, 입력 비트들은 아우터 인코딩된 비트들 및 제로 비트들을 포함할 수 있다.

구체적으로, 입력 비트들은 LDPC 인코딩을 위한 LDPC 정보어 비트들로, 정보어 비트들(information bits) 및 정보어 비트들이 아우터 인코딩되어 생성된 패리티 비트들(또는, 패리티 체크 비트들)을 포함하는 아우터 인코딩된 비트들 및, 제로 비트들(zero bits)(즉, 0 값을 갖는 비트들)을 포함할 수 있다.

여기에서, 정보어 비트들은 시그널링(signaling)일 수 있다. 예를 들어, 정보어 비트들은 송신 장치(100)가 전송하는 다른 시그널링 또는 데이터(예를 들어, 방송 데이터)를 수신 장치(200)가 수신하여 처리하기 위해 요구되는 정보를 포함할 수 있다.

또한, 아우터 코드(outer code)는 연접 코드(concatenated code)에서 이너 코드(inner code) 이전에 수행되는 코드로, BCH(Bose, Chaudhuri, Hocquenghem), CRC(cyclic redundancy check) 등 다양한 인코딩 방식이 이용될 수 있다. 이 경우, 이너 코드는 LDPC 코드가 될 수 있다.

구체적으로, LDPC 코드의 경우, 코드 레이트(code rate) 및 코드 길이(code length)에 따라 특정 수의 LDPC 정보어 비트들이 요구된다. 따라서, 정보어 비트들이 아우터 인코딩되어 생성된 아우터 인코딩된 비트들의 수가 요구되는 LDPC 정보어 비트들의 수보다 작은 경우, 요구되는 LDPC 정보어 비트들의 수를 맞추기 위해 적절한 수의 제로 비트들이 패딩된다. 이에 따라, 아우터 인코딩된 비트들 및 패딩된 제로 비트들이 LDPC 인코딩에 요구되는 비트 수만큼의 LDPC 정보어 비트들을 구성할 수 있다.

한편, 패딩된 제로 비트들은 LDPC 인코딩을 위한 특정 비트 수를 맞추는데만 필요한 비트들이므로, LDPC 인코딩된 이후 수신 장치(200)로 전송되지 않게 된다. 이와 같이, 제로 비트들을 패딩하는 절차 또는 제로 비트들을 패딩하고 LDPC 인코딩 후 수신 장치(200)로 전송하지 않는 절차를 쇼트닝이라 할 수 있다. 이 경우, 패딩된 제로 비트들을 쇼트닝 비트들(또는, 쇼트닝된 비트들(shortened bits))이라 할 수 있다.

예를 들어, 정보어 비트들의 수가 K_sig이고, 아우터 인코딩에 의해 M_outer 개의 패리티 비트들이 정보어 비트들에 부가된 경우의 비트들의 수 즉, 정보어 비트들 및 패리티 비트들을 포함하는 아우터 인코딩된 비트들의 수가 N_outer(=K_sig+M_outer)인 경우를 가정한다.

이 경우, 아우터 인코딩된 비트들의 수 N_outer가 LDPC 정보어 비트들의 수 K_ldpc보다 작은 경우, K_ldpc-N_outer 개의 제로 비트들이 패딩되어, 아우터 인코딩된 비트들 및 패딩된 제로 비트들이 함께 LDPC 정보어 비트들을 구성할 수 있다.

한편, 상술한 예에서는 제로 비트들이 패딩되는 것으로 설명하였으나, 이는 일 예에 불과하다.

예를 들어, 정보어 비트들이 데이터에 대한 시그널링인 경우, 데이터의 양에 따라 정보어 비트들의 길이는 가변적일 수 있다. 따라서, 정보어 비트들의 수가 LDPC 인코딩에 요구되는 LDPC 정보어 비트들의 수보다 큰 경우, 정보어 비트들은 특정한 값 이하로 세그먼트될 수 있다.

이에 따라, 정보어 비트들 또는 세그먼트된 정보어 비트들의 수가 LDPC 정보어 비트들의 수에서 아우터 인코딩에 의해 생성되는 패리티 비트들의 수를 뺀 수보다 작은 경우, LDPC 정보어 비트들의 수에서 아우터 인코딩된 비트들 수를 뺀 수만큼의 제로 비트들이 패딩되어, LDPC 정보어 비트들은 아우터 인코딩된 비트들 및 패딩된 제로 비트들로 구성될 수 있다.

하지만, 정보어 비트들 또는 세그먼트된 정보어 비트들의 수가 LDPC 정보어 비트들의 수에서 아우터 인코딩에 의해 생성되는 패리티 비트들의 수를 뺀 수와 동일한 경우, LDPC 정보어 비트들은 패딩되는 제로 비트들이 없이 아우터 인코딩된 비트들만으로 구성될 수 있다.

또한, 상술한 예에서는 정보어 비트들이 아우터 인코딩되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 정보어 비트들은 아우터 인코딩되지 않으며, 정보어 비트들의 수에 따라 패딩된 제로 비트와 함께 LDPC 정보어 비트들을 구성하거나, 별도의 제로 비트들이 패딩됨 없이 정보어 비트들만으로 LDPC 정보어 비트들을 구성할 수도 있다.

한편, 이하에서는 설명의 편의를 위해, 아우터 인코딩은 BCH 코드에 의해 수행되는 것으로 상정하여 설명하도록 한다.

구체적으로, 입력 비트들은 정보어 비트들 및 정보어 비트들이 BCH 인코딩되어 생성된 BCH 패리티 체크 비트들(BCH parity-check bits)(또는, BCH 패리티 비트들)을 포함하는 BCH 인코딩된 비트들 및, 제로 비트들을 포함하는 것으로 상정하여 설명하도록 한다.

즉, 정보어 비트들의 수가 K_sig이고, BCH 인코딩에 의해 M_outer 개의 BCH 패리티 체크 비트들이 정보어 비트들에 부가된 경우의 비트들의 수 즉, 정보어 비트들 및 BCH 패리티 체크 비트들을 포함하는 BCH 인코딩된 비트들의 수가 N_outer(=K_sig+M_outer)인 경우를 상정하여 설명하도록 한다. 여기에서, M_outer=168이다.

또한, 상술한 예에서는 쇼트닝을 위해 제로 비트들이 패딩되는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 쇼트닝은 LDPC 정보어 비트들 중 일부 비트들이 수신 장치(200)로 실질적으로 전송하고자 하는 정보를 포함하는 비트들(즉, 정보어 비트들)로 채워진 경우, 나머지 비트들은 실질적인 정보를 전송하지 않도록 하기 위해, 나머지 비트들에 송수신 장치 사이에 기설정된 비트 값을 채우는 것이라는 점에서, 쇼트닝을 위해 제로 비트 외에 송수신 장치에서 기설정된 값(예를 들어, 1)을 갖는 비트가 패딩될 수도 있다.

LDPC 인코더(110)는 LDPC 정보어 비트들을 시스테매틱하게(systematically) 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들과 LDPC 패리티 비트들로 구성된 LDPC 코드워드(또는, LDPC 인코딩된 비트들)를 출력할 수 있다. 즉, LDPC 코드는 시스테메틱 코드(systematic code)라는 점에서, LDPC 코드워드는 인코딩 전의 LDPC 정보어 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들로 구성될 수 있다.

예를 들어, LDPC 인코더(110)는 K_ldpc 개의 LDPC 정보어 비트들 I=(i₀,i₁,...,

)을 LDPC 인코딩하여 N_{ldpc _parity} 개의 LDPC 패리티 비트들 (p₀,p₁,...,

)을 생성하고, N_inner(=K_ldpc+N_{ldpc _parity}) 개의 비트들로 구성된 LDPC 코드워드 Λ=(c_o,c₁,...,

)=(i₀,i₁,...,

,p₀,p₁,...,

)를 출력할 수 있다.

이 경우, LDPC 인코더(110)는 다양한 코드 레이트로 입력 비트들을 LDPC 인코딩하여, 특정 길이를 갖는 LDPC 코드워드를 생성할 수 있다

예를 들어, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다. 다른 예로, LDPC 인코더(110)는 6/15의 코드 레이트로 6480 개의 입력 비트들을 LDPC 인코딩하여 16200 개의 비트들로 구성된 LDPC 코드워드를 생성할 수 있다.

한편, LDPC 부호화를 수행하는 과정은 HㆍC^T=0을 만족하도록 LDPC 코드워드를 생성하는 과정이라는 점에서, LDPC 인코더(110)는 패리티 검사 행렬(parity check matrix)을 이용하여 LDPC 인코딩을 수행할 수 있다. 여기에서, H는 패리티 검사 행렬을 나타내고, C는 LDPC 코드워드를 나타낸다.

이하에서는 첨부된 도면을 참조하여, 본 발명의 다양한 실시 예에 따른 패리티 검사 행렬의 구조에 대해 설명하도록 한다. 패리티 검사 행렬에서 1을 제외한 부분의 원소는 0이다.

일 예로, 본 발명의 일 실시 예에 따른 패리티 검사 행렬은 도 2와 같은 구조를 가질 수 있다.

도 2를 참조하면, 패리티 검사 행렬(20)은 5 개의 행렬(A, B, C, Z, D)로 구성될 수 있으며, 이하에서는 패리티 검사 행렬(20)의 구조에 대해 설명하기 위해 각 행렬의 구조에 대해 설명하도록 한다.

행렬 A는 K 개의 열(column)과 g 개의 행(row)으로 구성되며, 행렬 C는 K+g 개의 열과 N-K-g 개의 행으로 구성된다. 여기에서, K(또는, K_ldpc)는 LDPC 정보어 비트들의 길이이고, N(또는, N_inner)은 LDPC 코드워드의 길이이다.

그리고, 행렬 A와 행렬 C에서 i 번째 열 그룹(column group)의 0 번째 열에서 1이 위치한 행의 인덱스들은 LDPC 코드워드의 길이가 16200이고, 코드 레이트가 3/15인 경우, 하기의 표 1에 기초하여 정의될 수 있다. 한편, 동일한 열 그룹에 속하는 열의 개수는 360이 될 수 있다.

이하에서는, 표 1을 일 예로, 행렬 A와 행렬 C에서 1이 존재하는 행의 위치에 대해 구체적으로 설명하도록 한다.

한편, LDPC 코드워드의 길이가 16200이고, 코드 레이트가 3/15인 경우, 패리티 검사 행렬(200)에 기초한 코딩 파라미터 M₁, M₂, Q₁, Q₂는 각각 1080, 11880, 3, 33이다.

여기에서, Q₁은 행렬 A에서 동일한 열 그룹 내에 속한 열들이 시클릭 쉬프트(cyclic shift)되는 크기이고, Q₂는 행렬 C에서 동일한 열 그룹 내에 속한 열들이 시클릭 쉬프트되는 크기이다.

그리고, Q₁=M₁/L, Q₂=M₂/L, M₁=g, M₂=N-K-g이고, L은 행렬 A, C 각각에서 열의 패턴이 반복되는 간격 즉, 동일한 열 그룹에 속하는 열의 개수로 일 예로, 360이 될 수 있다.

한편, 행렬 A, C 각각에서 1이 위치하는 행의 인덱스는 M₁ 값에 기초하여 결정될 수 있다.

예를 들어, 표 1의 경우 M₁=1080이라는 점에서, 행렬 A에서 i 번째 열 그룹의 0 번째 열에서 1이 존재하는 행의 위치는 표 1의 인덱스 값들 중에서 1080 보다 작은 값들에 기초하여 결정될 수 있으며, 행렬 C에서 i 번째 열 그룹의 0 번째 열에서 1이 존재하는 행의 위치는 표 1의 인덱스 값들 중에서 1080 이상인 값들에 기초하여 결정될 수 있다.

구체적으로, 표 1에서 0 번째 열 그룹에 대응되는 수열은 "8 372 841 4522 5253 7430 8542 9822 10550 11896 11988"이다. 따라서, 행렬 A의 0 번째 열 그룹의 0 번째 열의 경우, 8 번째 행, 372 번째 행, 841 번째 행에 각각 1이 위치할 수 있고, 행렬 C의 0 번째 열 그룹의 0 번째 열의 경우 4522 번째 행, 5253 번째 행, 7430 번째 행, 8542 번째 행, 9822 번째 행, 10550 번째 행, 11896 번째 행, 11988 번째 행에 각각 1이 위치할 수 있다.

한편, 행렬 A의 경우 각 열 그룹의 0 번째 열에서 1의 위치가 정의되면 이를 Q₁ 만큼 시클릭 쉬프트하여 각 열 그룹의 다른 열에서 1이 존재하는 행의 위치가 정의될 수 있고, 행렬 C의 경우 각 열 그룹의 0 번째 열에서 1의 위치가 정의되면 이를 Q₂ 만큼 시클릭 쉬프트하여 각 열 그룹의 다른 열에서 1이 존재하는 행의 위치가 정의될 수 있다.

상술한 예에서, 행렬 A의 0 번째 열 그룹의 0 번째 열의 경우, 8 번째 행, 372 번째 행, 841 번째 행에 1이 존재한다. 이 경우, Q₁=3이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 11(=8+3), 375(=372+3), 844(=841+3)이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 14(=11+3), 378(=375+3), 847(=844+3)이 될 수 있다.

한편, 행렬 C의 0 번째 열 그룹의 0 번째 열의 경우, 4522 번째 행, 5253 번째 행, 7430 번째 행, 8542 번째 행, 9822 번째 행, 10550 번째 행, 11896 번째 행, 11988 번째 행에 1이 존재한다. 이 경우, Q₂=33이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 4555(=4522+33), 5286(=5253+33), 7463(=7430+33), 8575(=8542+33), 9855(=9822+33) 10583(=10550+33), 11929(=11896+33), 12021(=11988+33)이고, 0 번째 열 그룹의 2 번째 열에서 1이 위치한 행의 인덱스는 4588(=4555+33), 5319(=5286+33), 7496(=7463+33), 8608(=8575+33), 9888(=9855+33), 10616(=10583+33), 11962(=11929+33), 12054(=12021+33)가 될 수 있다.

이와 같은 방식에 따라 행렬 A 및 행렬 C의 모든 열 그룹에서 1이 존재하는 행의 위치가 정의될 수 있다.

한편, 행렬 B는 이중 대각 행렬(dual diagonal matrix)이고, 행렬 D는 항등 행렬(identity matrix)이고, 행렬 Z는 영 행렬(zero matrix)이다.

결국, 상술한 바와 같은 구조를 갖는 행렬 A, B, C, D, Z에 의해 도 2와 같은 패리티 검사 행렬(20)의 구조가 정의될 수 있게 된다.

이하에서는 LDPC 인코더(110)가 도 2와 같은 패리티 검사 행렬(20)에 기초하여 LDPC 인코딩을 수행하는 방법에 대해 설명하도록 한다.

LDPC 코드는 정보어 블록 S=(s₀,s₁,...,s_K-1)을 인코딩하기 위해 이용될 수 있다. 이 경우, N=K+M₁+M₂의 길이를 갖는 LDPC 코드워드 Λ=(λ₀,λ₁,...,λ_N-1)를 생성하기 위해, 정보어 블록 S로부터 패리티 비트들 P=(p₀,p₁,...,

)이 시스테메틱하게 인코딩될 수 있다.

이에 따라, LDPC 코드워드는 Λ=(s₀,s₁,...,s_K-1,p₀,p₁,...,

)가 될 수 있다.

여기에서, M₁ 및 M₂ 각각은 이중 대각 행렬 B 및 항등 행렬 D 각각에 대응되는 패리티 행렬의 사이즈를 나타내며, M₁=g, M₂=N-K-g가 될 수 있다.

한편, 패리티 비트를 산출하는 과정은 다음과 같이 나타낼 수 있다. 이하에서는 설명의 편의를 위해, 패리티 검사 행렬(20)이 표 1과 같이 정의되는 경우를 일 예로 설명하도록 한다.

단계 1) λ_i=s_i (i=0,1,...,K-1), p_j=0 (j=0,1,...,M₁+M₂-1)로 초기화한다.

단계 2) 표 1의 첫 번째 행에서 정의되는 패리티 비트 어드레스에 첫 번째 정보어 비트 λ₀을 누적한다.

단계 3) 다음 L-1 개의 정보어 비트 λ_m(m=1,2,...,L-1)에 대해, λ_m를 하기와 같은 수학식 1에 기초하여 산출되는 패리티 비트 어드레스에 누적한다.

여기에서, x는 첫 번째 정보어 비트 λ₀에 대응되는 패리티 비트 누적기의 어드레스이다.

그리고, Q₁=M₁/L, Q₂=M₂/L이다. 이 경우, LDPC 코드워드의 길이가 16200이고, 코드 레이트가 3/15이므로, M₁=1080, M₂=11880, Q₁=3, Q₂=33, L=360이 될 수 있다.

단계 4) L 번째 정보어 비트 λ_L에 대해 표 1의 두 번째 행과 같은 패리티 비트의 어드레스가 주어진다는 점에서, 상술한 방식과 유사하게, 이후의 L-1 개 정보어 비트 λ_m (m=L+1,L+2,...,2L-1)에 대한 패리티 비트의 어드레스를 단계 3에서 설명한 방식을 이용하여 산출한다. 이 경우, x는 정보어 비트 λ_L에 대응되는 패리티 비트 누적기의 어드레스로, 표 1의 두 번째 행에 기초하여 얻어질 수 있다.

단계 5) 각 그룹의 L 개의 새로운 정보어 비트들에 대해, 표 1의 새로운 행들을 패리티 비트 누적기의 어드레스로 하여 상술한 과정을 반복한다.

단계 6) 코드워드 비트 λ₀부터 λ_K-1까지 상술한 과정이 반복된 이후, i=1부터 순차적으로 하기의 수학식 2에 대한 값을 산출한다.

단계 7) 이중 대각 행렬 B에 대응되는 패리티 비트 λ_K부터

까지를 하기의 수학식 3에 기초하여 산출한다.

단계 8) 각 그룹의 L 개의 새로운 코드워드 비트 λ_K부터

까지에 대한 패리티 비트 누적기의 어드레스는 표 1의 새로운 행 및 수학식 1에 기초하여 산출한다.

단계 9) 코드워드 비트 λ_K부터

까지 적용된 이후, 대각 행렬 D에 대응되는 패리티 비트

부터

까지를 하기의 수학식 4에 기초하여 산출한다.

결국, 이와 같은 방식에 따라 패리티 비트들을 산출할 수 있게 된다. 다만, 이는 일 예일 뿐이며, 도 2와 같은 패리티 검사 행렬에 기초하여 패리티 비트들을 산출하는 방식은 다양하게 정의될 수 있음은 물론이다.

이와 같이, LDPC 인코더(110)는 표 1에 기초하여 LDPC 인코딩을 수행하여, LDPC 코드워드를 생성할 수 있다.

구체적으로, LDPC 인코더(110)는 표 1에 기초하여 3/15의 코드 레이트로 3240 개의 입력 비트들 즉, LDPC 정보어 비트들을 LDPC 인코딩하여 12960 개의 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 출력할 수 있다. 이 경우, LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.

다른 예로, 본 발명의 일 실시 예에 따른 패리티 검사 행렬은 도 3과 같은 구조를 가질 수 있다.

도 3을 참조하면, 패리티 검사 행렬(30)은 정보어 비트들(즉, LDPC 정보어 비트들)에 대응되는 부분 행렬인 정보어 부분 행렬(31)과 패리티 비트들(즉, LDPC 패리티 비트들)에 대응되는 부분 행렬인 패리티 부분 행렬(32)로 구성된다.

정보어 부분 행렬(31)은 K_ldpc 개의 열을 포함하고, 패리티 부분 행렬(32)은 N_{ldpc _parity}=N_inner-K_ldpc 개의 열을 포함한다. 한편, 패리티 검사 행렬(30)의 행의 개수는 패리티 부분 행렬(32)의 열의 개수 N_{ldpc _parity}=N_inner-K_ldpc와 동일하다.

또한, 패리티 검사 행렬(30)에서 N_inner는 LDPC 코드워드의 길이, K_ldpc는 정보어 비트들의 길이, N_{ldpc _parity}=N_inner-K_ldpc는 패리티 비트들의 길이를 나타낸다.

이하에서는 정보어 부분 행렬(31)과 패리티 부분 행렬(32)의 구조에 대해 살펴보도록 한다.

정보어 부분 행렬(31)은 K_ldpc 개의 열(즉, 0 번째 열부터 K_ldpc-1 번째 열)을 포함하는 행렬로, 다음과 같은 규칙을 따른다.

첫째, 정보어 부분 행렬(31)을 구성하는 K_ldpc 개의 열들은 M 개씩 동일한 그룹에 속하며, 총 K_ldpc/M 개의 열 그룹들로 구분된다. 동일한 열 그룹 내에 속한 열들은 서로 Q_ldpc 만큼 시클릭 쉬프트된 관계를 가진다. 즉, Q_ldpc는 패리티 검사 행렬(30)을 구성하는 정보어 부분 행렬의 열 그룹 내에서 열들에 대한 시클릭 쉬프트 파라미터 값으로 볼 수 있다.

여기에서, M은 정보어 부분 행렬(31)에서 열의 패턴이 반복되는 간격(일 예로, M=360)이고, Q_ldpc는 정보어 부분 행렬(31)에서 각 열이 시클릭 쉬프트되는 크기이다. M은 N_inner와 K_ldpc의 공약수(common divisor)이며, Q_ldpc=(N_inner-K_ldpc)/M이 성립하도록 결정된다. 여기에서, M 및 Q_ldpc은 정수이고, K_ldpc/M도 정수가 된다. 한편, M 및 Q_ldpc는 LDPC 코드워드의 길이와 코드 레이트에 따라 다양한 값을 가질 수 있다.

예를 들어, M=360이고 LDPC 부호어의 길이 N_inner가 16200이고, 코드 레이트가 6/15인 경우, Q_ldpc는 27이 될 수 있다.

둘째, i 번째(i=0,1,..,K_ldpc/M-1) 열 그룹의 0 번째 열의 차수(degree)(여기에서, 차수는 열에 존재하는 1 값의 개수로, 동일한 열 그룹에 속하는 모든 열들의 차수는 동일하다)를 D_i라 하고, i 번째 열 그룹의 0 번째 열에서 1이 있는 각 행의 위치(또는, 인덱스)를

이라 하면, i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 위치한 행의 인덱스

는 하기의 수학식 5와 같이 결정된다.

여기에서, k=0,1,2,..,D_i-1, i=0,1,..,K_ldpc/M-1, j=1,2,...,M-1이다.

한편, 수학식 5는 하기의 수학식 6과 같이 동일하게 표현될 수 있다.

여기에서, k=0,1,2,..,D_i-1, i=0,1,..,K_ldpc/M-1, j=1,2,...,M-1이다. 여기에서, j=1,2,...,M-1이기 때문에 (j mod M)은 j로 볼 수 있다.

이들 수학식에서,

는 i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 위치한 행의 인덱스, N_inner는 LDPC 부호어의 길이, K_ldpc는 정보어 비트들의 길이, D_i는 i 번째 열 그룹에 속하는 열들의 차수, M은 하나의 열 그룹에 속하는 열의 개수, Q_ldpc는 각 열이 시클릭 쉬프트되는 크기를 의미한다.

결국, 이들 수학식을 참조하면

값만을 알면 i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 있는 행의 인덱스

를 알 수 있게 된다. 그러므로, 각각의 열 그룹 내의 0 번째 열에서 k 번째 1이 있는 행의 인덱스 값을 저장하면, 도 2의 구조를 갖는 패리티 검사 행렬(30)(즉, 패리티 검사 행렬(30)의 정보어 부분 행렬(31))에서 1이 있는 열과 행의 위치가 파악될 수 있다.

상술한 규칙들에 따르면, i 번째 열 그룹에 속하는 열들의 차수는 모두 D_i로 동일하다. 따라서, 상술한 규칙들에 따라 패리티 검사 행렬에 대한 정보를 저장하고 있는 LDPC 부호는 다음과 같이 간략하게 표현될 수 있다.

예를 들어, N_inner가 30, K_ldpc가 15, Q_ldpc가 3인 경우, 3 개의 열 그룹의 0 번째 열에서 1이 위치한 행의 위치 정보는 하기의 수학식 7과 같은 수열들로 표현될 수 있으며, 이는 '무게-1 위치 수열(weight-1 position sequence)'이라 지칭될 수 있다.

여기에서,

는 i 번째 열 그룹 내의 j 번째 열에서 k 번째 1이 있는 행의 인덱스를 의미한다.

각 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스를 나타내는 수학식 7과 같은 무게-1 위치 수열들은 보다 간략하게 하기의 표 2와 같이 표현될 수 있다.

표 2는 패리티 검사 행렬에서 1 값을 가지는 원소의 위치를 나타낸 것으로서, i 번째 무게-1 위치 수열은 i 번째 열 그룹에 속한 0 번째 열에서 1이 있는 행의 인덱스들로 표현된다.

상술한 내용에 기초하여 본 발명의 일 실시 예에 다른 패리티 검사 행렬의 정보어 부분 행렬(31)은 하기의 표 3에 의해 정의될 수 있다.

여기에서, 표 3은 정보어 부분 행렬(31)의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스들을 나타낸다. 즉, 정보어 부분 행렬(31)은 각각 M 개의 열을 포함하는 복수의 열 그룹으로 구성되며, 복수의 열 그룹 각각의 0 번째 열에서 1의 위치는 표 3에 의해 정의될 수 있다.

일 예로, LDPC 부호어의 길이 N_inner가 16200, 부호율이 6/15, M이 360인 경우, 정보어 부분 행렬(31)의 i 번째 열 그룹의 0 번째 열에서 1이 위치한 행의 인덱스들은 하기의 표 3과 같다.

한편, 상술한 표 3에서 각 i 번째 열 그룹에 대응되는 수열 내의 숫자들의 순서가 바뀌어도 동일한 부호의 패리티 검사 행렬이라는 점에서, 표 3에서 각 i 번째 열 그룹에 대응되는 수열 내의 순서가 바뀐 경우도 본 발명에서 고려하는 부호의 한 가지 일 예가 될 수 있다.

또한, 표 3에서 각 열 그룹에 대응되는 수열들의 나열 순서가 바뀌어도 부호의 그래프 상의 사이클 특성 및 차수 분포 등의 대수적 특성이 바뀌지 않기 때문에, 표 3에 나타난 수열들의 나열 순서가 바뀐 경우도 한 가지 일 예가 될 수 있다.

또한, 표 3에서 임의의 열 그룹에 대응되는 수열들에 대해 모두 동일하게 Q_ldpc의 배수를 더한 결과 또한 부호의 그래프 상의 사이클 특성이나 차수 분포 등의 대수적 특성이 바뀌지 않기 때문에, 표 3에 나타난 수열들에 대해 모두 동일하게 Q_ldpc의 배수를 더한 결과도 한 가지 일 예가 될 수 있다. 여기에서 주의해야 할 점은 주어진 수열에 Q_ldpc 배수만큼 더했을 경우 그 값이 (N_inner-K_ldpc) 이상의 값이 나올 경우에는 그 값에 (N_inner-K_ldpc)에 대한 모듈로(modulo) 연산을 적용한 값으로 바꾸어 적용해야 한다는 것이다.

한편, 표 3과 같이 정보어 부분 행렬(31)의 i 번째 열 그룹의 0 번째 열에서 1이 존재하는 행의 위치가 정의되면, 이를 Q_ldpc만큼 시클릭 쉬프트하여 각 열 그룹의 다른 열에서 1이 존재하는 행의 위치가 정의될 수 있다.

예를 들어, 표 3의 경우, 정보어 부분 행렬(31)의 0 번째 열 그룹의 0 번째 열에 대응되는 시퀀스는 "27 430 519 828 1897 1943 2513 2600 2640 3310 3415 4266 5044 5100 5328 5483 5928 6204 6392 6416 6602 7019 7415 7623 8112 8485 8724 8994 9445 9667"이므로, 정보어 부분 행렬(31)의 0 번째 열 그룹의 0 번째 열의 경우, 27 번째 행, 430 번째 행, 519 번째 행,...에 1이 존재한다.

이 경우, Q_ldpc=(N_inner-K_ldpc)/M=(16200-6480)/360=27이므로, 0 번째 열 그룹의 1 번째 열에서 1이 위치한 행의 인덱스는 54(=27+27), 457(=430+27), 546(=519+27),...이고, 81(=54+27), 484(=457+27), 573(=546+27),...이 될 수 있다.

이와 같은 방식에 의해, 각 열 그룹의 모든 행에서 1이 위치한 행의 인덱스가 정의될 수 있다.

이하에서는 도 3과 같은 패리티 검사 행렬(30)에 기초하여 LDPC 인코딩을 수행하는 방법에 대해 설명하도록 한다.

먼저, 인코딩되는 정보어 비트들을 i₀,i₁,...,

이라 하고, 산출되는 코드 비트들을 c₀,c₁,...,

이라 한다.

그리고, LDPC 코드가 시스테메틱하다는 점에서, k(0≤k＜K_ldpc-1)에 대해, c_k를 i_k로 설정한다. 한편, 나머지 코드 비트들의 경우,

로 설정한다.

이하에서는 이러한 패리티 비트들 p_k를 산출하는 방법에 대해 설명하도록 한다.

이하에서 q(i,j,0)는 표 3과 같은 인덱스들 리스트(indicies list)에서 i 번째 행(row)의 j 번째 엔트리(entry)를 나타내고, q(i,j,l)는 0<l<360에 대해 q(i,j,l)=q(i,j,0)+Q_ldpc×l (mod N_inner-K_ldpc)라 한다. 한편, 모든 누적 연산(accumulation)은 GF(Galois Field)(2)에서의 덧셈 연산(additions)에 의해 실현될 수 있다. 그리고, 표 3의 경우 LDPC 코드워드의 길이가 16200이고, 코드 레이트가 6/15이므로, Q_ldpc는 27이다.

한편, q(i,j,0) 및 q(i,j,l)이 상기와 같이 정의될 때, 패리티 비트를 산출하는 과정은 하기와 같다.

단계 1) 패리티 비트들을 '0'으로 초기화한다. 즉, p_k=0 for 0≤k<N_inner-K_ldpc

단계 2) 0≤k<K_ldpc의 모든 k 값에 대하여 i와 l을

, l:=k (mod 360)로 설정한다. 여기에서,

는 x 보다 크지 않는 최대 정수이다.

이후, 모든 l에 대해, i_k를 p_{q (i,j,l)}에 누적한다. 즉, p_q(i,0,l)=p_q(i,0,l)+i_k,p_q(i,1,l)=p_q(i,1,l)+i_k,p_q(i,2,l)=p_q(i,2,l)+i_k,...,p_{q(i,w(i)-1,l)}=p_{q(i,w(i)-1,l)}+i_k를 산출한다.

여기에서, w(i)는 표 3과 같은 인덱스들 리스트에서 i 번째 행의 값들(elements)의 개수이며, 패리티 검사 행렬에서 i_k에 대응되는 열의 1의 개수를 의미한다. 또한, 표 3에서 i 번째 행의 j 번째 엔트리인 q(i,j,0)은 패리티 비트의 인덱스이며, 패리티 검사 행렬에서 i_k에 대응되는 열에서 1이 존재하는 행의 위치를 나타낸다.

구체적으로, 표 3에서 i 번째 행의 j 번째 엔트리인 q(i,j,0)은 LDPC 부호의 패리티 검사 행렬에서 i번째 열 그룹 내의 첫 번째(즉, 0 번째) 열에서 1이 존재하는 행의 위치를 나타낸다.

q(i,j,0)은 모든 l에 대해, i_k를 p_q(i,j,l)에 누적하는 방식을 실제 장치에서 구현(implementation)하는 방법에 따라 LDPC 부호화에 의해 생성되어야 할 패리티 비트의 인덱스로 간주될 수도 있고, 다른 부호화 방법을 구현할 경우에는 또 다른 형태의 인덱스로 간주될 수도 있다. 하지만, 이는 하나의 일 예일 뿐이며, 어떠한 부호화 방식을 적용하더라도 기본적으로는 표 3의 q(i,j,0) 값들에 기초하여 생성할 수 있는 LDPC 부호의 패리티 검사 행렬로부터 얻을 수 있는 LDPC 부호화 결과와 동일한(equivalent) 결과를 얻어야 함은 자명하다.

단계 3) 0<k<N_inner-K_ldpc를 만족하는 모든 k에 대해 p_k=p_k+p_{k- 1}를 산출하여 패리티 비트 p_k를 산출하게 된다.

이에 따라, 모든 코드 비트들 c₀,c₁,...,

이 얻어질 수 있다.

결국, 이와 같은 방식에 따라 패리티 비트들을 산출할 수 있게 된다. 다만, 이는 일 예일 뿐이며, 도 3과 같은 패리티 검사 행렬에 기초하여 패리티 비트들을 산출하는 방식은 다양하게 정의될 수 있음은 물론이다.

이와 같이, LDPC 인코더(110)는 표 3에 기초하여 LDPC 인코딩을 수행하여, LDPC 코드워드를 생성할 수 있다.

구체적으로, LDPC 인코더(110)는 표 3에 기초하여 6/15의 코드 레이트로 6480 개의 입력 비트들 즉, LDPC 정보어 비트들을 LDPC 인코딩하여 9720 개의 LDPC 패리티 비트들을 생성하고, LDPC 패리티 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 출력할 수 있다. 이 경우, LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.

상술한 바와 같이, LDPC 인코더(110)는 다양한 코드 레이트로 입력 비트들을 인코딩하여, LDPC 패리티 비트들을 생성할 수 있다.

펑처링부(120)는 LDPC 패리티 비트들에서 일부 비트들을 펑처링할 수 있다.

여기에서, 펑처링(puncturing)은 LDPC 패리티 비트들의 일부 비트들을 수신 장치(미도시)로 전송하지 않는 것을 의미한다. 이 경우, 펑처링부(120)는 펑처링되는 LDPC 패리티 비트들을 제거하거나, LDPC 코드워드에서 펑처링되는 LDPC 패리티 비트들을 제외하고 나머지 비트들만을 출력할 수 있다.

이를 위해, 펑처링부(120)는 펑처링되는 LDPC 패리티 비트들의 수를 산출할 수 있다.

구체적으로, 펑처링부(120)는 하기의 수학식 8에 기초하여 산출된 N_{punc _temp}에 기초하여 펑처링되는 LDPC 패리티 비트들의 수를 산출할 수 있다.

여기에서, N_{punc _temp}는 펑처링되는 LDPC 패리티 비트들의 임시적인 수이고, K_ldpc는 LDPC 정보어 비트들의 수이다. 그리고, N_outer는 아우터 인코딩된 비트들의 수이다. 여기에서, 아우터 인코딩이 BCH 코드에 의해 수행된 경우, N_outer는 BCH 인코딩된 비트들의 수이다.

그리고, A 및 B는 시스템에서 기설정된 상수이며, 시스템에서 요구되는 강인성(robustness)을 만족하기 위해 다양한 방법을 통해서 적절한 값을 선택할 수 있다.

일 실시 예로, 본 발명에서 적용한 A 및 B 값의 특징은, A는 쇼트닝되는 제로 비트들의 수에 대한 펑처링되는 LDPC 패리티 비트들의 수의 비율이고, B는 쇼트닝 길이가 0인 경우에도 펑처링하는 길이를 의미하는 값으로, 펑처링되는 LDPC 패리티 비트들의 최소 개수이다.

이 경우, A 및 B 값은 실제 전송되는 부호율을 조절하는 역할을 한다. 즉, A 및 B 값은 정보어 비트들의 길이가 짧을 경우 또는 정보어 비트들의 길이가 길 경우를 대비하여, 실제 전송되는 부호율을 낮출 수 있도록 조절하는 역할을 한다.

한편, A 및 B 중 적어도 하나는 동일한 변조 차수(modulation order)에서 서로 다른 강인함 레벨(robustness levels)에 대응되는 서로 다른 값으로 결정될 수 있다. 즉, A 및 B 중 적어도 하나는 동일한 변조 차수에서 서로 다른 강인함 레벨을 제공하기 위해, 서로 다른 강인함 레벨에 대응되는 서로 다른 값으로 결정될 수 있다.

일 예로, 변조 차수가 2인 경우, 즉, LDPC 코드워드 비트들이 QPSK(quadrature phase shift keying)으로 변조되어 수신 장치(200)로 전송되는 경우, A=0, B=9360 또는 A=0, B=11460 또는 A=0, B=12360이 될 수 있다.

이 경우, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하고, 펑처링부(120)는 A=0, B=9360 또는 A=0, B=11460 또는 A=0, B=12360에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

다른 예로, 변조 차수가 2인 경우, 즉, LDPC 코드워드 비트들이 QPSK로 변조되어 수신 장치(200)로 전송되는 경우, A=2, B=6036 또는 A=11/16, B=4653이 될 수 있다.

이 경우, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하고, 펑처링부(120)는 A=2, B=6036에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

또한, LDPC 인코더(110)는 6/15의 코드 레이트로 6480 개의 입력 비트들을 LDPC 인코딩하고, 펑처링부(120)는 A=11/16, B=4653에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

한편, 전송하고자 하는 정보어 비트가 고정된 길이를 가질 경우에는 A의 값은 0으로 설정하고, B는 0보다 큰 정수 값으로 고정하여 사용함으로써, 수학식 8을 하기의 수학식 9로 변경하여 적용할 수 있다.

이 경우, B는 서로 다른 변조 차수에서 서로 다른 값으로 결정될 수 있다. 즉, 본 발명에서는 정보어 비트가 고정된 길이를 가지면서, 서로 다른 변조 차수를 적용하여 전송할 경우에 서로 다른 B 값을 적용함으로써 시스템에 대한 오버헤드(overhead)를 최소화하여 시스템에서 요구되는 강인성을 만족하면서 전송 효율을 높일 수 있다.

일 예로, 변조 차수가 2인 경우, 즉, LDPC 코드워드 비트들이 QPSK으로 변조되어 수신 장치(200)로 전송되는 경우, B=9360 또는 B=11460 또는 B=12360이 될 수 있다.

이 경우, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하고, 펑처링부(120)는 B=9360 또는 B=11460 또는 B=12360에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

다른 예로, 변조 차수가 4인 경우, 즉, LDPC 코드워드 비트들이 16-QAM(quadrature amplitude modulation)으로 변조되어 수신 장치(200)로 전송되는 경우, B=12292이 될 수 있다. 여기서, 16-QAM은 16-NUC(non uniform constellation)가 사용될 수 있다.

이 경우, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하고, 펑처링부(120)는 B=12292에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

다른 예로, 변조 차수가 6인 경우, 즉, LDPC 코드워드 비트들이 64-QAM으로 변조되어 수신 장치(200)로 전송되는 경우, B=12350이 될 수 있다. 여기서, 64-QAM은 64-NUC가 사용될 수 있다.

이 경우, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하고, 펑처링부(120)는 B=12350에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

다른 예로, 변조 차수가 8인 경우, 즉, LDPC 코드워드 비트들이 256-QAM으로 변조되어 수신 장치(200)로 전송되는 경우, B=12432 또는 B=12776이 될 수 있다. 여기서, 256-QAM은 256-NUC가 사용될 수 있다.

이 경우, LDPC 인코더(110)는 3/15의 코드 레이트로 3240 개의 입력 비트들을 LDPC 인코딩하고, 펑처링부(120)는 B=12432 또는 B=12776에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출할 수 있다.

한편, 이와 같이 A, B 값이 설정되는 구체적인 이유에 대해서는 후술하기로 한다.

그리고, 펑처링부(120)는 하기의 수학식 10에 기초하여 N_FEC를 산출한다.

여기에서,

은 x보다 크거나 같은 최소 정수를 의미한다.

그리고, N_{FEC_temp}=N_outer+N_{ldpc_parity}-N_{punc_temp}이고, η_MOD는 변조 차수이다. 일 예로, LDPC 코드워드가 QPSK, 16-QAM, 64-QAM 및 256-QAM으로 변조되는 경우, η_MOD는 2,4,6,8이 될 수 있다.

또한, N_FEC는 펑처링 및 쇼트닝된 LDPC 코드워드(즉, 펑처링된 비트들 및 쇼트닝된 비트들을 제외한 나머지 LDPC 코드워드 비트들로, 펑처링 및 쇼트닝 이후의 LDPC 코드워드라 할 수도 있다)를 구성하는 비트들의 수이다.

이후, 펑처링부(120)는 하기의 수학식 11에 기초하여 N_punc를 산출한다.

여기에서, N_punc는 펑처링되는 LDPC 패리티 비트들의 수이다.

상술한 과정을 살펴보면, 펑처링부(120)는 패딩되는 제로 비트들의 수 즉, 쇼트닝 길이(=K_ldpc-N_outer)에 A를 곱하고, 그 결과에 정수형 상수(constant integer) B를 더해 펑처링되는 LDPC 패리티 비트들의 임시적인 수 N_{punc_temp}를 산출하게 된다.

그리고, 펑처링부(120)는 N_{punc_temp}에 기초하여 펑처링된 및 쇼트닝된 LDPC 코드워드 비트들의 임시적인 수 N_{FEC_temp}를 산출하게 된다.

구체적으로, LDPC 정보어 비트들은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 LDPC 정보어 비트들에 부가되어 LDPC 코드워드륵 구성한다. 여기에서, LDPC 정보어 비트들은 정보어 비트들이 BCH 인코딩된 BCH 인코딩된 비트들을 포함하며, 경우에 따라 패딩된 제로 비트들을 더 포함할 수 있다.

이 경우, 패딩된 제로 비트들은 LDPC 인코딩 후 수신 장치(200)로 전송되지 않는다는 점에서, 쇼트닝된 LDPC 코드워드 즉, 패딩된 제로 비트들을 제외한 LDPC 코드워드(즉, 쇼트닝 이후의 LDPC 코드워드)는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성될 수 있다. 한편, 제로 비트들이 패딩되지 않는 경우, LDPC 코드워드는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성될 수 있다.

따라서, 펑처링부(120)는 BCH 인코딩된 비트들의 수 및 LDPC 패리티 비트들의 수를 합한 값에 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 빼서, N_{FEC_temp}를 산출하게 된다.

한편, 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들은 QPSK, 16-QAM, 64-QAM 또는 256-QAM으로 변조되어 성상도 심볼들(constellation symbols)에 맵핑되고, 성상도 심볼들은 프레임을 통해 수신 장치(200)로 전송될 수 있다.

이에 따라, 펑처링부(120)는 N_{FEC_temp}에 기초하여 변조 차수의 정수 배가 되는 쇼트닝 및 펑처링 이후의 LDPC 코드워드 비트들의 수 N_FEC를 결정하고, N_FEC이 되기 위해 쇼트닝 이후의 LDPC 코드워드 비트들에서 펑처링되어야 하는 비트들의 수 N_punc를 결정하게 된다. 한편, 제로 비트들이 패딩되지 않는 경우, LDPC 코드워드는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성되며, 쇼트닝은 생략될 수 있다.

펑처링부(120)는 LDPC 패리티 비트들에서 산출된 수만큼의 비트들을 펑처링할 수 있다.

구체적으로, 펑처링부(120)는 LDPC 패리티 비트들의 뒷 부분에서 일정한 수의 비트들을 펑처링할 수 있다. 즉, 펑처링부(120)는 LDPC 패리티 비트들 중 마지막 LDPC 패리티 비트부터 산출된 수만큼의 비트들을 펑처링할 수 있다.

한편, 송신 장치(100)는 LDPC 코드워드를 수신 장치(200)로 전송할 수 있다.

구체적으로, 송신 장치(100)는 LDPC 패리티 비트들이 펑처링된 LDPC 코드워드에서 패딩된 제로 비트들을 제외한 나머지 LDPC 코드워드 비트들 즉, 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들을 QPSK, 16-QAM, 64-QAM 또는 256-QAM을 이용하여 성상도 심볼들에 맵핑하고, 이들을 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.

예를 들어, 수학식 8에서, A=0, B=9360, A=0, B=11460, A=0, B=12360, A=2, B=6036 또는 A=11/16, B=4653을 이용하여 N_{punc_temp}를 산출하고, N_{punc_temp}에 기초하여 N_punc를 산출하고, LDPC 패리티 비트들에서 N_punc 개의 비트들을 펑처링한 경우, 송신 장치(100)는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들을 QPSK으로 변조하여 성상도 심볼들에 맵핑할 수 있다.

다른 예로, 수학식 9에서, B=9360, B=11460 또는 B=12360을 이용하여 N_{punc_temp}를 산출하고, N_{punc_temp}에 기초하여 N_punc를 산출하고, LDPC 패리티 비트들에서 N_punc 개의 비트들을 펑처링한 경우, 송신 장치(100)는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들을 QPSK으로 변조하여 성상도 심볼들에 맵핑할 수 있다.

또 다른 예로, 수학식 9에서, B=12292을 이용하여 N_{punc_temp}를 산출하고, N_{punc_temp}에 기초하여 N_punc를 산출하고, LDPC 패리티 비트들에서 N_punc 개의 비트들을 펑처링한 경우, 송신 장치(100)는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들을 16-QAM으로 변조하여 성상도 심볼들에 맵핑할 수 있다.

또 다른 예로, 수학식 9에서, B=12350을 이용하여 N_{punc_temp}를 산출하고, N_{punc_temp}에 기초하여 N_punc를 산출하고, LDPC 패리티 비트들에서 N_punc 개의 비트들을 펑처링한 경우, 송신 장치(100)는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들을 64-QAM으로 변조하여 성상도 심볼들에 맵핑할 수 있다.

또 다른 예로, 수학식 9에서, B=12432 또는 B=12776을 이용하여 N_{punc_temp}를 산출하고, N_{punc_temp}에 기초하여 N_punc를 산출하고, LDPC 패리티 비트들에서 N_punc 개의 비트들을 펑처링한 경우, 송신 장치(100)는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들을 256-QAM으로 변조하여 성상도 심볼들에 맵핑할 수 있다.

한편, 상술한 바와 같이, 정보어 비트들은 데이터에 대한 시그널링 정보를 포함하는 시그널링이라는 점에서, 송신 장치(100)는 데이터를 해당 데이터를 처리하기 위한 시그널링과 함께 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.

구체적으로, 송신 장치(100)는 데이터를 특정 방식으로 처리하여 성상도 심볼들을 생성하고, 이들을 각 프레임의 데이터 심볼에 맵핑할 수 있다. 그리고, 송신 장치(100)는 각 프레임에 맵핑된 데이터에 대한 시그널링을 해당 프레임의 프리앰블에 맵핑할 수 있다. 예를 들어, 송신 장치(100)는 i 번째 프레임에 맵핑된 데이터에 대한 시그널링 정보를 포함하는 시그널링을 i 번째 프레임에 맵핑할 수 있다.

이에 따라, 수신 장치(200)는 프레임으로부터 획득한 시그널링을 이용하여 해당 프레임으로부터 데이터를 획득하여 처리할 수 있게 된다.

한편, 상술한 바와 같이 A, B에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 산출하게 된다.

이하에서는 본 발명의 일 실시 예에 따라 A, B를 결정하는 방법에 대해 설명하도록 한다.

수학식 8에서 A 값은 쇼트닝되는 비트들의 수(또는, 제로 패딩되는 비트들의 수)에 비례하여 펑처링되는 비트들의 개수가 증가하도록 결정하는 역할을 하기 때문에 정보어 비트의 가변 길이에 따른 성능을 조절하는데 직접적인 역할을 한다. 따라서, A 값이 적정 수준 값보다 큰 값을 가지면, 쇼트닝되는 비트들의 수에 비해 펑처링 비트 수가 빠르게 증가함으로써 시스템에서 요구하는 강인성을 지원하지 못하게 되고, A 값이 적정 수준 값보다 작은 값을 가지면, 쇼트닝되는 비트들의 수에 비해 펑처링 비트 수가 느리게 증가함으로써 시스템에서 요구하는 강인성에 비해 불필요하게 더 많은 패리티를 전송하게 된다. 결과적으로, A 값을 임의의 값으로 설정하면 안되고 신중히 선택해야 됨을 알 수 있다.

또한, 수학식 8에서 B 값은 펑처링되는 비트들의 개수에 대한 최소 값으로서 펑처링으로 인한 기본적인 성능을 보장하는데 중요한 값이다. 예를 들어, B 값을 적절한 값보다 크게 설정할 경우에 기본적인 펑처링 값이 큼을 의미하므로 쇼트닝 되는 비트의 수와 무관하게 펑처링으로 인한 전반적인 성능이 열화될 가능성이 높으며, B 값을 적절한 값보다 작게 설정할 경우에 기본적인 펑처링 값이 작음을 의미하므로, 쇼트닝되는 비트의 수와 무관하게 펑처링으로 인한 전반적인 성능이 불필요하게 강인하여 오버헤드 증가의 효과가 발생한다. 결과적으로, B 값은 임의의 값으로 설정하면 안되고 신중히 선택해야 됨을 알 수 있다.

본 발명에서는 먼저 B 값을 결정한 다음 그 결과를 토대로 A 값을 결정하는데, 먼저 B 값을 결정하는 방법을 설명하면 다음과 같다(이하에서 설명하는 B 값을 결정하는 방법은 A=0인 경우에도 동일하게 적용된다).

단계 1) 패리티의 랜덤(random) 펑처링을 가정하고 쇼트닝되는 비트의 수가 최소인 경우에 대해(A=0인 경우는 기 결정되어 있는 쇼트닝되는 비트의 수에 대해), B 값을 0부터 시작하여 360 크기 단위로 변경하며 밀도 진화 (density evolution) 분석 방법을 통해 무오류(error-free) 통신이 가능한 최소의 SNR (signal-to-noise)에 대한 이론적인 값을 계산한다.

단계 2) 기설정된 임계치 (threshold) 값과 단계 1)에서 계산된 최소 SNR을 비교하여 최소 SNR이 threshold 값 보다 크게 될 경우 해당 값을 B_temp라 한다.

단계 3) 단계 2)의 B_temp 값에 대해 180을 감소시키고 (즉, B_temp ← B_temp - 180) 랜덤 펑처링을 적용하여 전산 실험(simulation)을 통한 성능을 검증하여 시스템에서 요구되는 강인성을 만족할 경우 최종 B_temp에 대해 추가로 90을 증가시키고(즉, B_temp ← B_temp + 90), 만일 시스템에서 요구되는 강인성을 만족하지 않을 경우 최종 B_temp에 추가로 90을 감소 시킨다(즉, B_temp ← B_temp - 90).

단계 4) 단계 3) B_temp 값에 대해 랜덤 펑처링을 적용하여 전산 실험(simulation)을 통한 성능을 검증하여 시스템에서 요구되는 강인성을 만족할 경우 최종 B_temp에 대해 추가로 45를 증가시키고(즉, B_temp ← B_temp + 45), 만일 시스템에서 요구되는 강인성을 만족하지 않을 경우 최종 B_temp에 추가로 90을 감소시킨다(즉, B_temp ← B_temp - 45).

단계 5) 단계 4)에서 결정된 B_temp를 토대로 B_temp - 23, B_temp - 22, ..., B_temp,..., B_temp + 22, B_temp + 23 값에 대해 각각 랜덤 펑처링이 아닌 시스템에서 설정된 펑처링 방법을 적용하여 전산 실험을 수행하여 최종적으로 시스템에서 요구되는 강인성을 만족하는 최대 B_temp 값을 B 값으로 결정한다(본 발명에서는 증가 및 감소의 단위는 편의를 위해 180, 90, 45 이후 전체 서치(full search)를 적용하였으나 다양한 방법으로 수행할 수 있음은 자명하다). 시스템에서 설정된 펑처링 방법과 관련하여서는, 패리티 퍼뮤테이션 및 펑처링과 관련하여 후술하기로 한다.

만일 정보어 비트의 수가 고정되어 있는 경우에는 A=0으로 설정하기 때문에 B 값을 구하는 과정만 적용하면 된다. 하지만, A가 0이 아닌 값을 가질 때는 다음과 같이, 결정된 B 값을 토대로 A 값을 결정한다.

단계 1) 쇼트닝되는 비트 수의 최소 값 X에 대해, 쇼트딩 되는 비트 수 N_short를 X, X + 360, X + 360*2, ... 와 같이 쇼트닝되는 비트 수의 최대값을 넘지 않는 범위에서 설정한다.

단계 2) 각각의 N_short 값에 대해 A_temp = 1/2로 설정하고, 기 설정된 B 값을 이용하여 N_temp = A_temp*N_short + B 를 적용한 다음, 시스템에서 설정된 펑처링 방법을 적용하여 전산 실험을 수행하여 시스템에서 요구되는 강인성을 모든 경우에 대해 만족하는지 확인한다.

단계 3) 만일 시스템에서 요구되는 강인성을 모두 만족할 경우 최종 A_temp에 대해 추가로 1/4를 증가시키고(즉, A_temp ← A_temp + 1/4), 만일 시스템에서 요구되는 강인성을 만족하지 않을 경우 A_temp에 추가로 1/4을 감소시킨다(즉, A_temp ← A_temp - 1/4).

단계 4) 각각의 N_short 값과 단계 3)에서 결정된 A_temp 값으로부터 N_temp = (A_temp - 1/8)*N_short + B, N_temp = A_temp*N_short + B, N_temp = (A_temp + 1/8)*N_short + B 를 적용한 다음, (A_temp - 1/8), A_temp, (A_temp + 1/8) 값 중에서 시스템에서 설정된 펑처링 방법을 적용하여 전산 실험을 수행하여 시스템에서 요구되는 강인성을 모든 경우에 대해 만족하는 경우를 찾아 그 중 가장 큰 값을 최종 A 값으로 결정한다(본 예에서는 A를 결정하는 단계에서 1/2, 1/4, 1/8까지만 적용하는 경우에 대해서만 설명하였으나, 경우에 따라 1/2, 1/4, 1/8, …, 1/(2^n) 형태에 대해서 계속 진행하여 결정할 수 있다. 또한, 1/(2^n) 형태에 대해서만 한정할 필요가 없음 또한 자명하다. 또한, 시작을 정수로부터 시작할 수도 있음은 자명하다. 예를 들어, 초기에 A_temp=4에서 시작하여 그 다음 단계에서 A_temp - 1/2, A_temp, A_temp + 1/2 등의 값을 적용하면서 A 값을 결정할 수도 있다).

한편, 본 발명의 일 실시 예에 따르면, 상술한 정보어 비트들은 L1 베이직 시그널링(L1-basic signaling) 및 L1 디테일 시그널링(L1-detail signaling)으로 구현될 수 있다. 이에 따라, 송신 장치(100)는 상술한 방법을 이용하여 L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 펑처링을 수행하여 수신 장치(미도시)로 전송할 수 있다.

여기에서, L1 베이직 시그널링 및 L1 디테일 시그널링은 ATSC(Advanced Television System Committee) 3.0 표준에서 정의된 시그널링일 수 있다.

구체적으로, L1 베이직 시그널링을 처리하는 모드는 7 개로 구분되는데, 본 발명의 일 실시 예에 따른 송신 장치(100)는 7 개의 모드 중 L1 베이직 모드들로 L1 베이직 시그널링을 처리할 때 상술한 방법에 따른 펑처링을 수행할 수 있다.

또한, L1 디테일 시그널일 처리하는 모드 역시 7 개로 구분되는데, 본 발명의 일 실시 예에 따른 송신 장치(100)는 7 개의 모드 중 L1 디테일 모드 2,3으로 L1 디테일 시그널링을 처리할 때 상술한 방법에 따른 펑처링을 수행할 수 있다.

한편, L1 베이직 시그널링 및 L1 디테일 시그널링을 처리하는 구체적인 방법은 후술하기로 한다.

송신 장치(100)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 프레임의 프리앰블에 맵핑하고, 데이터를 프레임의 데이터 심볼에 맵핑하여 수신 장치(200)로 전송할 수 있다.

도 4를 참조하면, 프레임은 3 가지 파트 즉, 부트스트랩(bootsrtap) 파트, 프리앰블 파트 및 데이터 파트로 구성될 수 있다.

부트스트랩 파트는 초기 동기화(synchronization)를 위해 이용되며, 수신 장치(200)가 L1 시그널링을 디코딩하기 위한 기본적인 파라미터를 제공한다. 또한, 부트스트랩 파트는 송신 장치(100)가 L1 베이직 시그널링을 처리한 모드에 대한 정보 즉, 송신 장치(100)가 어떠한 모드로 L1 베이직 시그널링을 처리하였는지에 대한 정보를 포함할 수 있다.

프리앰블 파트는 L1 시그널링을 포함하며, 2 개의 파트 즉, L1 베이직 시그널링 및 L1 디테일 시그널링으로 구성될 수 있다.

여기에서, L1 베이직 시그널링은 L1 디테일 시그널링에 대한 정보를 포함하고, L1 디테일 시그널링은 데이터(여기에서, 데이터는 방송 서비스를 제공하기 위한 방송 데이터로, 하나 이상의 물리 계층 파이프(Physical Layer Pipes, PLPs)를 통해 전송될 수 있다)에 대한 정보를 포함할 수 있다.

구체적으로, L1 베이직 시그널링은 수신 장치(200)가 L1 디테일 시그널링을 처리하기 위해 필요한 정보(예를 들어, 송신 장치(100)가 L1 디테일 시그널릴을 처리한 모드에 대한 정보(즉, 송신 장치(100)가 어떠한 모드로 L1 디테일 시그널링을 처리하였는지에 대한 정보), L1 디테일 시그널링의 길이에 대한 정보, 부가 패리티 모드에 대한 정보(즉, L1B_L1_Detail_additional_parity_mode로, 송신 장치(100)에서 부가 패리티 비트들을 생성하기 위해 이용한 K 값에 대한 정보(여기에서, L1B_L1_Detail_additional_parity_mode가 '00'으로 설정된 경우 K=0이며, 부가 패리티 비트들은 이용되지 않은 것이다) 및 total cells의 길이에 대한 정보)를 포함한다. 또한, L1 베이직 시그널링은 FFT(Fast Fourier Transform) 사이즈, 가드 인터벌 및 파일럿 패턴 등과 같은 시스템의 기본적인 시그널링 정보를 포함할 수도 있다.

그리고, L1 디테일 시그널링은 수신 장치(200)가 PLPs를 디코딩하기 위해 필요한 정보(예를 들어, PLP 별로 데이터 심볼에 맵핑된 셀들의 시작 위치, PLP ID, PLP의 사이즈, 변조 방식 및 부호율 등)를 포함한다.

이에 따라, 수신 장치(200)는 프레임의 동기를 획득하고 프리앰블로부터 L1 베이직 시그널링 및 L1 디테일 시그널링을 획득하고, L1 디테일 시그널링을 이용하여 데이터 심볼로부터 사용자가 필요로 하는 방송 데이터를 수신할 수 있다.

한편, 이하에서는 첨부된 도면을 참조하여, L1 베이직 시그널링 및 L1 디테일 시그널링을 처리하는 방법에 대해 보다 구체적으로 설명하도록 한다.

도 5 및 도 6은 본 발명의 일 실시 예에 따른 송신 장치의 세부 구성을 설명하기 위한 블록도이다.

구체적으로, 도 5와 같이, 송신 장치(100)는 L1 베이직 시그널링을 처리하기 위해, 스크램블러(211), BCH 인코더(212), 제로 패딩부(213), LDPC 인코더(214), 패리티 퍼뮤테이션부(215), 리피티션부(216), 펑처링부(217), 제로 제거부(218), 비트 디먹스(219) 및 성상도 맵퍼(221)를 포함할 수 있다.

또한, 도 6과 같이, 송신 장치(100)는 L1 디테일 시그널링을 처리하기 위해, 세그먼테이션부(311), 스크램블러(312), BCH 인코더(313), 제로 패딩부(314), LDPC 인코더(315), 패리티 퍼뮤테이션부(316), 리피티션부(317), 펑처링부(318), 부가 패리티 생성부(319), 제로 제거부(321), 비트 디먹스(322, 323) 및 성상도 맵퍼(324, 325)를 포함할 수 있다.

여기에서, 도 5 및 도 6에 도시된 구성요소는, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 인코딩 및 변조(encoding and modulation)를 수행하는 구성요소로서, 이는 일 예일 뿐이며, 경우에 따라 도 5 및 도 6에 도시된 구성요소 중 일부는 생략 또는 변경될 수 있고, 다른 구성요소가 더 추가될 수도 있다.

한편, 도 5에 도시된 LDPC 인코더(214) 및 펑처링부(217) 및 도 6에 도시된 LDPC 인코더(315) 및 펑처링부(218)는 도 1에 도시된 LDPC 인코더(110) 및 펑처링부(120)가 수행하는 동작을 수행할 수 있다.

한편, 도 5 및 도 6을 설명함에 있어, 공통적인 기능을 수행하는 구성요소에 대해서는 편의상 함께 설명하도록 한다.

L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 아우터 코드(BCH outer code) 및 LDPC 이너 코드(LDPC inner code)의 연접(concatenation)에 의해 보호될 수 있다. 다만, 이는 일 예일 뿐이며, 연접 코드에서 이너 코드 이전에 수행되는 아우터 코드는 BCH 외의 CRC 등의 다른 코드가 이용될 수 있다. 또한, 아우터 코드 없이 LDPC 코드만으로 L1 베이직 시그널링 및 L1 디테일 시그널링이 보호될 수도 있다.

먼저, L1 베이직 시그널링 및 L1 디테일 시그널링은 스크램블링될 수 있다. 그리고, L1 베이직 시그널링 및 L1 디테일 시그널링이 BCH 인코딩되고, BCH 인코딩에 따라 생성된 L1 베이직 시그널링 및 L1 디테일 시그널링의 BCH 패리티 체크 비트들이 L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 부가될 수 있다. 그리고, 연접된 시그널링과 BCH 패리티 체크 비트들은 쇼트닝 및 펑처링된 16K LDPC 코드에 의해 추가로 보호될 수 있다.

한편, 넓은 SNR 범위에 적합한, 다양한 강인함 레벨(robustness level)을 제공하기 위해, L1 베이직 시그널링 및 L1 디테일 시그널링의 보호 레벨(protection level)은 7 개의 모드로 구분될 수 있다. 즉, L1 베이직 시그널링 및 L1 디테일 시그널의 보호 레벨은 LDPC 코드, 변조 차수, 쇼트닝/펑처링 파라미터(즉, 쇼트닝되는 비트들의 수에 대한 펑처링되는 비트들의 수의 비율) 및 기본 펑처링 비트들의 수(즉, 쇼트닝되는 비트들의 수가 0일 때, 기본적으로 펑처링되는 비트들의 수)에 기초하여 7 개의 모드로 구분될 수 있다. 각 모드에서, LDPC 코드, 변조 차수, 성상도(constellation) 및 쇼트닝/펑처링 패턴 중 적어도 하나의 서로 다른 조합이 이용될 수 있다.

한편, 송신 장치(100)가 어떠한 모드로 시그널링을 처리할지는 시스템에 따라 미리 설정되어 있을 수 있다. 이에 따라, 송신 장치(100)는 설정된 모드에 따라 시그널링을 처리하기 위한 파라미터(가령, 각 모드에 대한 ModCod(modulation and code rate), BCH 인코딩을 위한 파라미터, 제로 패딩을 위한 파라미터, 쇼트닝 패턴, LDPC 코드의 코드 레이트/코드 길이, 그룹-와이즈 인터리빙 패턴, 리피티션을 위한 파라미터, 펑처링을 위한 파라미터 및 변조 방식 등)를 결정하고, 결정된 파라미터를 기초로 시그널링을 처리하여 수신 장치(200)로 전송할 수 있다. 이를 위해, 송신 장치(100)는 모드에 따라 시그널링을 처리하기 위한 파라미터를 기저장하고 있을 수 있다.

L1 베이직 시그널링을 처리하는 7 개의 모드 및 L1 디테일 시그널링을 처리하는 7 개의 모드에 대한 ModCod 구성(modulation and code rate configurations)은 하기의 표 4와 같다. 송신 장치(100)는 모드에 따라 표 4에서 정의된 ModCod 구성에 기초하여 시그널링을 인코딩 및 변조할 수 있다. 즉, 송신 장치(100)는 표 4에 기초하여 각 모드에서의 시그널링에 대한 인코딩 및 변조 방식을 결정하고, 결정된 방식에 따라 시그널링을 인코딩 및 변조할 수 있다. 이 경우, 송신 장치(100)는 동일한 변조 방식으로 L1 시그널링을 변조하는 경우에도, 서로 다른 성상도를 이용할 수도 있다.

한편, 표 4에서 K_sig는 코딩된 블록(coded block)에 대한 정보어 비트들의 수를 의미한다. 즉, K_sig의 길이를 갖는 L1 시그널링 비트들이 인코딩되어 코딩된 블록이 생성된다는 점에서, 하나의 코딩된 블록에서 L1 시그널링의 길이는 K_sig가 된다. 따라서, K_sig의 사이즈를 갖는 L1 시그널링 비트들은 하나의 LDPC 코딩된 블록에 대응되는 것으로 볼 수 있다.

표 4를 참조하면, L1 베이직 시그널링에 대한 K_sig 값은 200으로 고정적이다. 하지만, L1 디테일 시그널링 비트들의 양은 가변적이라는 점에서, L1 디테일 시그널링에 대한 K_sig 값은 가변적이다.

구체적으로, L1 디테일 시그널링의 경우, L1 디테일 시그널링 비트들의 수가 가변적이라는 점에서, L1 디테일 시그널링 비트들의 수가 기설정된 값보다 큰 경우, L1 디테일 시그널링은 기설정된 값 이하의 길이를 갖도록 세그먼테이션될 수 있다.

이 경우, 세그먼트된 L1 디테일 시그널링 블록(즉, L1 디테일 시그널링의 세그먼트(segment)) 각각의 사이즈는 표 4에서 정의되는 K_sig 값을 가질 수 있다. 그리고, K_sig의 사이즈를 갖는 세그먼트된 L1 디테일 시그널링 블록 각각은 하나의 LDPC 코딩된 블록에 대응될 수 있다.

다만, L1 디테일 시그널링 비트들의 수가 기설정된 값보다 작거나 같은 경우, L1 디테일 시그널링을 세그먼테이션되지 않는다. 이 경우, L1 디테일 시그널링의 사이즈는 표 4에서 정의되는 K_sig 값을 가질 수 있다. 그리고, K_sig의 사이즈를 갖는 L1 디테일 시그널링은 하나의 LDPC 코딩된 블록에 대응될 수 있다.

이하에서는 L1 디테일 시그널링을 세그먼테이션하는 방법에 대해 구체적으로 살펴보도록 한다.

세그먼테이션부(311)는 L1 디테일 시그널링을 세그먼테이션한다. 구체적으로, L1 디테일 시그널링의 길이는 가변적이라는 점에서, 세그먼테이션부(311)는 L1 디테일 시그널링의 길이가 기설정된 값보다 큰 경우, 기설정된 값 이하의 비트들을 갖도록 L1 디테일 시그널링을 세그먼테이션하고, 세그먼트된 L1 디테일 시그널링 각각을 스크램블러(312)로 출력할 수 있다.

다만, 세그먼테이션부(311)는 L1 디테일 시그널링의 길이가 기설정된 값보다 작거나 같은 경우, 별도의 세그먼테이션 동작을 수행하지 않는다.

한편, 세그먼테이션부(311)가 L1 디테일 시그널링을 세그먼테이션하는 방법은 다음과 같다.

L1 디테일 시그널링 비트들의 양은 가변적이며, 주로 PLPs의 수에 의존적이다. 이에 따라, 전체 L1 디테일 시그널링을 전송하기 위해서는 적어도 하나의 FEC(forward error correction) 프레임들이 요구된다. 여기에서, FEC 프레임은 L1 디테일 시그널링이 인코딩되어, L1 디테일 시그널링에 인코딩에 따른 패리티 비트들이 부가된 형태를 의미할 수 있다.

구체적으로, L1 디테일 시그널링이 세그먼테이션되지 않는 경우에는 L1 디테일 시그널링이 BCH 인코딩 및 LDPC 인코딩되어 하나의 FEC 프레임이 생성되므로, L1 디테일 시그널링 전송을 위해 하나의 FEC 프레임이 요구된다. 반면, L1 디테일 시그널링이 적어도 두 개로 세그먼테이션되는 경우에는 세그먼트된 적어도 두 개의 L1 디테일 시그널링이 각각 BCH 인코딩 및 LDPC 인코딩되어 적어도 두 개의 FEC 프레임이 생성되므로, L1 디테일 시그널링 전송을 위해 적어도 두 개의 FEC 프레임이 요구된다.

따라서, 세그먼테이션부(311)는 하기의 수학식 12에 기초하여 L1 디테일 시그널링을 위한 FEC 프레임의 수 N_{L1D_FECFRAME}을 산출할 수 있다. 즉, L1 디테일 시그널링을 위한 FEC 프레임의 수 N_{L1D_FECFRAME}는 하기의 수학식 12에 기초하여 결정될 수 있다.

여기에서,

은 x보다 크거나 같은 최소 정수를 의미한다.

그리고, K_{L1D_ex_pad}는 도 7에 도시된 바와 같이 L1 패딩 비트들(L1 padding bits)을 제외한 L1 디테일 시그널링의 길이를 나타내며, L1 베이직 시그널링에 포함된 L1B_L1_Detail_size_bits 필드의 값에 의해 결정될 수 있다.

또한, K_seg는 LDPC 인코더(315)로 입력되는 정보어 비트들 즉, LDPC 정보어 비트들의 수 K_ldpc에 기초하여 정의되는 세그먼테이션을 위한 임계값(threshold number)이다. 또한, K_seg는 BCH 코드의 BCH 패리티 체크 비트들의 수와 360의 배수 값에 기초하여 정의될 수 있다.

한편, K_seg는 세그먼테이션 후, 코딩된 블록에서 정보어 비트들의 수 K_sig가 (K_ldpc-M_outer)보다 작거나 같아지도록 한다. 구체적으로, K_seg에 기초하여 L1 디테일 시그널링을 세그먼테이션하는 경우, 세그먼트된 L1 디테일 시그널링의 길이는 K_seg를 초과하지 않게 된다는 점에서, K_seg를 하기의 표 5와 같이 설정하는 경우, 세그먼트된 L1 디테일 시그널링의 길이는 (K_ldpc-M_outer)보다 작거나 같아지게 된다.

여기에서, M_outer 및 K_ldpc는 표 6 및 표 7과 같다. 한편, 충분한 강인함(sufficient robustness)을 위해, L1 디테일 모드 1에 대한 K_seg 값은 (K_ldpc-M_outer-720)으로 설정될 수 있다.

한편, L1 디테일 시그널링의 각 모드에 대한 K_seg는 하기의 표 5와 같이 정의될 수 있다. 이 경우, 세그먼테이션부(311)는 표 5에 기초하여 모드에 따른 K_seg를 결정할 수 있다.

한편, 도 15와 같이, 전체 L1 디테일 시그널링은 L1 디테일 시그널링 및 L1 패딩 비트들로 구성될 수 있다.

이 경우, 세그먼테이션부(311)는 하기의 수학식 13에 기초하여 L1 디테일 시그널링에 대한 L1_PADDING 필드의 길이 즉, L1 패딩 비트들의 수 K_{L1D_PAD}를 산출할 수 있다.

하지만, 수학식 13에 기초하여 K_{L1D_PAD}를 산출하는 것은 일 예일 뿐이다. 즉, 세그먼테이션부(311)는 K_{L1D_ex_pad} 및 N_{L1D_FECFRAME} 값을 기초로 L1 디테일 시그널링에 대한 L1_PADDING 필드의 길이 즉, L1 패딩 비트들의 수 K_{L1D_PAD}를 산출할 수 있다. 일 예로, 하기 수학식 13에 기초하여 K_{L1D_PAD} 값을 구할 수 있다. 즉, 수학식 13은 K_{L1D_PAD} 값을 구하는 방법의 일 예일 뿐, 동일한 결과가 나오도록 K_{L1D_ex_pad} 및 N_{L1D_FECFRAME} 값을 기초하여 다른 방법을 통해 적용할 수도 있다.

그리고, 세그먼테이션부(311)는 L1_PADDING 파트에 K_{L1D_PAD} 개의 제로 비트들(즉, 0 값을 갖는 비트들)을 채울 수 있다. 이에 따라, 도 7과 같이 K_{L1D_PAD} 개의 제로 비트들이 L1_PADDING 파트에 채워질 수 있다.

이와 같이, L1_PADDING 필드의 길이를 산출하고 산출된 길이만큼의 제로 비트들을 L1_PADDING 파트에 패딩함으로써, L1 디테일 시그널링을 세그먼테이션할 때, L1 디테일 시그널링을 각각 동일한 수의 비트들로 구성된 복수의 블록으로 세그먼테이션할 수 있게 된다.

이후, 세그먼테이션부(311)는 하기의 수학식 14에 기초하여 제로 패딩 비트들(zero padding bits)을 포함하는 전체 L1 디테일 시그널링의 최종 길이 K_L1D를 산출할 수 있다.

그리고, 세그먼테이션부(311)는 하기의 수학식 15에 기초하여 N_{L1D_FECFRAME} 개의 블록 각각에서의 정보어 비트들의 수 K_sig를 산출할 수 있다.

이후, 세그먼테이션부(311)는 전체 L1 디테일 시그널링을 K_sig 개의 비트 수만큼씩 세그먼테이션할 수 있다.

구체적으로, 도 7과 같이, 세그먼테이션부(311)는 N_{L1D_FECFRAME}가 1 보다 큰 경우, 전체 L1 디테일 시그널링을 K_sig 개의 비트 수만큼씩 세그먼테이션하여, 전체 L1 디테일 시그널링을 N_{L1D_FECFRAME} 개의 블록으로 세그먼테이션할 수 있다.

이에 따라, L1 디테일 시그널링은 N_{L1D_FECFRAME} 개의 블록으로 세그먼테이션되고, N_{L1D_FECFRAME} 개의 블록 각각에서 L1 디테일 시그널링 비트들의 수는 K_sig가 될 수 있다. 또한, 세그먼트된 L1 디테일 시그널링 각각은 인코딩되어, 인코딩 결과로서 코딩된 블록 즉, FEC 프레임을 형성한다는 점에서, 결국, N_{L1D_FECFRAME} 개의 코딩된 블록 각각에서 L1 디테일 시그널링 비트들의 수는 K_sig가 될 수 있다.

다만, L1 디테일 시그널링이 세그먼테이션되지 않는 경우, K_sig=K_{L1D_ex_pad}이다.

한편, 세그먼트된 L1 디테일 시그널링 블록은 하기와 같은 절차에 의해 인코딩될 수 있다.

구체적으로, K_sig의 정보어 사이즈를 갖는 L1 디테일 시그널링 블록 각각의 모든 비트들은 스크램블링될 수 있다. 이후, 스크램블링된 L1 디테일 시그널링 블록 각각은 BCH 아우터 코드 및 LDPC 이너 코드의 연접에 의해 인코딩될 수 있다.

구체적으로, L1 디테일 시그널링 블록 각각은 BCH 인코딩되어 M_outer(=168) 개의 BCH 패리티 체크 비트들이 각 블록의 K_sig 개의 L1 디테일 시그널링 비트들에 부가되고, 다음으로 각 블록의 L1 디테일 시그널링 비트들과 BCH 패리티 체크 비트들의 연접은 쇼트닝 및 펑처링된 16K LDPC 코드에 의해 인코딩될 수 있다. 한편, BCH 코드 및 LDPC 코드와 관련된 구체적인 내용은 후술하기로 한다. 다만, 본 발명에서는 M_outer=168인 경우에 대해서만 설명하지만, 시스템의 요구 사항에 따라 적절한 값으로 변경 가능함은 자명하다.

스크램블러(211, 312)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 스크램블링한다. 구체적으로, 스크램블러(211, 312)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 랜덤화하고, 랜덤화된 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코더(212, 313)로 출력할 수 있다.

이 경우, 스크램블러(211, 312)는 매(every) K_sig 개의 정보어 비트들을 스크램블링할 수 있다.

즉, 각 프레임을 통해 수신 장치(200)로 전송되는 L1 베이직 시그널링 비트들의 수는 200이라는 점에서, 스크램블러(211)는 매 K_sig(=200) 개씩의 L1 베이직 시그널링 비트들을 스크램블링할 수 있다.

한편, 각 프레임을 통해 수신 장치(200)로 전송되는 L1 디테일 시그널링 비트들의 수는 가변적이라는 점에서, 경우에 따라, L1 디테일 시그널링은 세그먼테이션부(311)에 의해 세그먼테이션될 수 있다. 그리고, 세그먼테이션부(311)는 K_sig 개의 비트들로 구성된 L1 디테일 시그널링 또는 세그먼트된 L1 디테일 시그널링을 스크램블러(312)로 출력할 수 있다. 이에 따라, 스크램블러(312)는 세그먼테이션부(311)로부터 출력되는 매 K_sig 개의 L1 디테일 시그널링 비트들을 스크램블링할 수 있다.

BCH 인코더(212, 313)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코딩하여 BCH 패리티 체크 비트들을 생성한다.

구체적으로, BCH 인코더(212, 313)는 스크램블러(211, 313)에서 출력되는 L1 베이직 시그널링 및 L1 디테일 시그널링을 BCH 인코딩하여 BCH 패리티 체크 비트들을 생성하고, L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 BCH 패리티 체크 비트들이 부가된 BCH 인코딩된 비트들을 제로 패딩부(213, 314)로 출력할 수 있다.

예를 들어, BCH 인코더(212, 313)는 입력되는 K_sig 개의 비트들을 BCH 인코딩하여(즉, K_sig=K_payload) M_outer 개의 BCH 패리티 체크 비트들을 생성하고, N_outer(=K_sig+M_outer) 개의 비트들로 구성된 BCH 인코딩된 비트들을 제로 패딩부(213, 314)로 출력할 수 있다.

한편, BCH 인코딩에 대한 파라미터는 하기의 표 6과 같이 정의될 수 있다.

한편, 도 5 및 도 6을 참조하면, LDPC 인코더(214, 315)는 BCH 인코더(212, 313) 이후에 배치됨을 알 수 있다.

이에 따라, L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 아우터 코드 및 LDPC 이너 코드의 연접에 의해 보호될 수 있다.

구체적으로, L1 베이직 시그널링 및 L1 디테일 시그널링은 BCH 인코딩되어, L1 베이직 시그널링에 대한 BCH 패리티 체크 비트들이 L1 베이직 시그널링에 부가되고, L1 디테일 시그널링에 대한 BCH 패리티 체크 비트들이 L1 디테일 시그널링에 부가된다. 그리고, 연접된 L1 베이직 시그널링과 BCH 패리티 체크 비트들은 LDPC 코드에 의해 추가로 보호되고, 연접된 L1 디테일 시그널링과 BCH 패리티 체크 비트들은 LDPC 코드에 의해 추가로 보호될 수 있다.

여기에서, LDPC 코드는 16K LDPC 코드라는 점에서, BCH 인코더(212, 313)에서는 N_inner=16200(즉, 16K LDPC 코드의 코드 길이는 16200으로, LDPC 인코딩에 의해 생성된 LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다)을 위한 시스테매틱 BCH 코드가 L1 베이직 시그널링 및 L1 디테일 시그널링의 아우터 인코딩을 위해 이용될 수 있다.

제로 패딩부(213, 314)는 제로 비트들을 패딩한다. 구체적으로, LDPC 코드의 경우, 코드 레이트 및 코드 길이에 따라 정해진 특정 수의 LDPC 정보어 비트들이 요구된다는 점에서, 제로 패딩부(213, 314)는 BCH 인코딩된 비트들의 수가 LDPC 정보어 비트들의 수보다 작은 경우, LDPC 인코딩을 위해 제로 비트들을 패딩하여, BCH 인코딩된 비트들 및 제로 비트들로 구성된 특정 수의 LDPC 정보어 비트들을 생성하고, 이를 LDPC 인코더(214, 315)로 출력할 수 있다. 한편, BCH 인코딩된 비트들의 수가 LDPC 정보어 비트들의 수와 동일한 경우, 제로 비트들은 패딩되지 않는다.

여기에서, 제로 패딩부(213, 314)에 의해 패딩된 제로 비트들은 LDPC 인코딩을 위해 패딩된 것이므로, 쇼트닝에 따라 패딩된 제로 비트들은 수신 장치(200)로 전송되지 않는다.

예를 들어, 16K LDPC 코드의 LDPC 정보어 비트들의 수가 K_ldpc인 경우, K_ldpc 개의 LDPC 정보어 비트들을 채우기 위해, LDPC 정보어 비트들의 일부에는 제로 비트들이 패딩될 수 있다.

구체적으로, BCH 인코딩된 비트들의 수가 N_outer이고 16K LDPC 코드의 LDPC 정보어 비트들의 수가 K_ldpc이고, N_outer＜K_ldpc인 경우, 제로 패딩부(213, 314)는 LDPC 정보어 비트들의 일부에 K_ldpc-N_outer 개의 제로 비트들을 패딩하고, N_outer 개의 BCH 인코딩된 비트들을 LDPC 정보어 비트들의 나머지 부분으로 사용하여, K_ldpc 개의 비트들로 구성된 LDPC 정보어 비트들을 생성할 수 있다. 다만, N_outer=K_ldpc인 경우, 제로 비트들은 패딩되지 않는다.

이를 위해, 제로 패딩부(213, 314)는 LDPC 정보어 비트들을 복수의 비트 그룹으로 구분할 수 있다.

예를 들어, 제로 패딩부(213, 314)는 하기의 수학식 16 또는 수학식 17에 기초하여, K_ldpc 개의 LDPC 정보어 비트들 (i₀,i₁,...,

)을 N_{info_group}(=K_ldpc/360) 개의 비트 그룹으로 나눌 수 있다. 즉, 제로 패딩부(213, 314)는 각 비트 그룹에 포함된 비트들의 수가 360이 되도록, LDPC 정보어 비트들을 복수의 비트 그룹으로 나눌 수 있다.

여기에서, Z_j는 j 번째 비트 그룹을 나타낸다.

한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 제로 패딩을 위한 파라미터 (N_outer, K_ldpc, N_{info_group})은 하기의 표 7과 같이 정의될 수 있다. 이 경우, 제로 패딩부(213, 314)는 표 7에 기초하여 모드에 따라 제로 패딩을 위한 파라미터를 결정할 수 있다.

또한, 0≤j＜N_{info_group}에 대해, 도 8과 같이 각 비트 그룹 Z_j는 360 개의 비트들로 구성될 수 있다.

구체적으로, 도 8은 L1 베이직 시그널링 및 L1 디테일 시그널링 각각이 LDPC 인코딩된 후의 데이터 포맷을 나타낸다. 도 8에서 K_ldpc 개의 LDPC 정보어 비트들에 부가된 LDPC FEC는 LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들을 나타낸다.

도 8을 참조하면, K_ldpc 개의 LDPC 정보어 비트들은 N_{info_group} 개의 비트 그룹으로 구분되며, 각 비트 그룹은 360 개의 비트들로 구성될 수 있다.

한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 BCH 인코딩된 비트들의 수 N_outer(=K_sig+M_outer)가 K_ldpc보다 작은 경우, 즉, N_outer(=K_sig+M_outer)＜K_ldpc인 경우, LDPC 인코딩을 위해, K_ldpc 개의 LDPC 정보어 비트들은 N_outer 개의 BCH 인코딩된 비트들과 (K_ldpc-N_outer) 개의 제로 패딩 비트들(zero-padded bits)로 채워질 수 있다. 이 경우, 패딩된 제로 비트들은 수신 장치(200)로 전송되지 않게 된다.

이하에서는 제로 패딩부(213, 314)에서 수행되는 쇼트닝 절차를 보다 구체적으로 설명하도록 한다.

제로 패딩부(213, 314)는 패딩되는 제로 비트들의 수를 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 LDPC 인코딩을 위해 요구되는 비트 수를 맞추기 위해, 패딩되어야 할 제로 비트들의 수를 산출할 수 있다.

구체적으로, 제로 패딩부(213, 314)는 LDPC 정보어 비트들의 수와 BCH 인코딩된 비트들의 수의 차이만큼의 비트 수를 패딩되는 제로 비트들의 수로 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 주어진 N_outer에 대해, 제로 패딩 비트들의 수를 (K_ldpc-N_outer)로 산출할 수 있다.

그리고, 제로 패딩부(213, 314)는 모든 비트들이 패딩되는 비트 그룹의 수를 산출할 수 있다. 즉, 제로 패딩부(213, 314)는 비트 그룹 내의 모든 비트들이 제로 비트들로 패딩되는 비트 그룹의 수를 산출할 수 있다.

구체적으로, 제로 패딩부(213, 314)는 하기의 수학식 18 또는 수학식 19에 기초하여 모든 비트들이 패딩되는 그룹의 수 N_pad를 산출할 수 있다.

이후, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여, 복수의 그룹 중 제로 비트들이 패딩되는 비트 그룹을 판단하고, 판단된 비트 그룹 중 일부 비트 그룹 내의 모든 비트들 및 나머지 비트 그룹 내의 일부 비트들에 제로 비트들을 패딩할 수 있다.

이 경우, 패딩되는 비트 그룹의 쇼트닝 패턴은 하기의 표 8과 같이 정의될 수 있다. 이 경우, 제로 패딩부(213, 314)는 표 8에 기초하여 모드에 따라 쇼트닝 패턴을 결정할 수 있다.

여기에서, π_s(j)는 j 번째로 패딩되는 비트 그룹의 인덱스이다. 즉, π_s(j)는 j 번째가 되는 비트 그룹의 쇼트닝 패턴 오더(shortening pattern order)를 나타낸다. 그리고, N_{info_group}은 LDPC 정보어 비트들을 구성하는 복수의 비트 그룹의 수이다.

구체적으로, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여

,

,...,

을 비트 그룹 내의 모든 비트들이 제로 비트들로 패딩되는 비트 그룹으로 판단하고, 해당 비트 그룹의 모든 비트들에 제로 비트들을 패딩할 수 있다. 즉, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여 복수의 비트 그룹 중 π_s(0) 번째 비트 그룹, π_s(1) 번째 비트 그룹,..., π_s(N_pad-1) 번째 비트 그룹의 모든 비트들에 제로 비트들을 패딩할 수 있다.

이와 같이, N_pad가 0이 아닌 경우, 제로 패딩부(213, 314)는 표 8에 기초하여 N_pad 개의 비트 그룹의 리스트 즉,

,

,...,

을 판단하고, 판단된 비트 그룹 내의 모든 LDPC 정보어 비트들에 제로들을 패딩할 수 있다

다만, N_pad가 0인 경우, 상술한 절차는 생략될 수 있다.

한편, 패딩되는 전체 제로 비트들의 수가 (K_ldpc-N_outer)이고 N_pad 개의 비트 그룹에 패딩된 제로 비트들의 수는 (360×N_pad)라는 점에서, 제로 패딩부(213, 314)는 (K_ldpc-N_outer-360×N_pad) 개의 LDPC 정보어 비트들에 제로 비트들을 추가적으로 패딩할 수 있다.

이 경우, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여 제로 비트들이 추가적으로 패딩되는 비트 그룹을 판단하고, 판단된 비트 그룹의 앞 부분부터 제로 비트들을 추가적으로 패딩할 수 있다.

구체적으로, 제로 패딩부(213, 314)는 쇼트닝 패턴에 기초하여

를 제로 비트들이 추가적으로 패딩되는 비트 그룹인 것으로 판단하고,

의 앞 부분에 위치하는 (K_ldpc-N_outer-360×N_pad) 개의 비트들에 제로 비트들을 추가적으로 패딩할 수 있다. 이에 따라, π_s(N_pad) 번째 비트 그룹의 첫 번째 비트부터 (K_ldpc-N_outer-360×N_pad) 개의 제로 비트들이 패딩될 수 있다.

결국,

의 경우,

의 처음 부분에 위치한 (K_ldpc-N_bch-360×N_pad) 개의 LDPC 정보어 비트들에 제로들이 추가적으로 패딩될 수 있다.

한편, 상술한 예에서는

의 첫 번째 비트부터 (K_ldpc-N_outer-360×N_pad) 개의 제로 비트들이 패딩되는 것으로 설명하였으나 이는 일 예에 불과하며,

에서 제로 비트들이 패딩되는 위치는 변경될 수 있다. 예를 들어, (K_ldpc-N_outer-360×N_pad) 개의 제로 비트들은

의 중간 부분 또는 마지막 부분에 패딩되거나,

의 임의 위치에 패딩될 수도 있다.

이후, 제로 패딩부(213, 314)는 LDPC 정보어 비트들 중에서 패딩되지 않은 비트 위치에 BCH 인코딩된 비트들을 맵핑하여, LDPC 정보어 비트들을 구성할 수 있다.

이에 따라, N_outer 개의 BCH 인코딩된 비트들이 K_ldpc 개의 LDPC 정보어 비트들 (i₀,i₁,...,

)에서 제로 비트들이 패딩되지 않은 비트 위치에 순차적으로 맵핑되어, N_outer 개의 BCH 인코딩된 비트들 및 (K_ldpc-N_outer) 개의 정보어 비트들에 의해 K_ldpc 개의 LDPC 정보어 비트들이 구성될 수 있다.

한편, 패딩된 제로 비트들은 수신 장치(200)로 전송되지 않는다. 이와 같이, 제로 비트들을 패딩하는 절차 또는 제로 비트들을 패딩하고 LDPC 인코딩 후 수신 장치(200)로 전송하지 않는 절차를 쇼트닝이라 할 수 있다.

LDPC 인코더(214, 315)는 L1 베이직 시그널링 및 L1 디테일 시그널링을 LDPC 인코딩한다.

구체적으로, LDPC 인코더(214, 315)는 제로 패딩부(213, 314)에서 출력되는 LDPC 정보어 비트들을 LDPC 인코딩하여 LDPC 패리티 비트들을 생성하고, LDPC 정보어 비트들 및 LDPC 패리티 비트들로 구성된 LDPC 코드워드를 패리티 퍼뮤테이션부(215, 316)로 출력할 수 있다.

즉, 제로 패딩부(213)로부터 출력되는 K_ldpc 개의 비트들은 K_sig 개의 L1 베이직 시그널링 비트들, M_outer(=N_outer-K_sig) 개의 BCH 패리티 체크 비트들 및 (K_ldpc-N_outer) 개의 제로 패딩 비트들을 포함할 수 있으며, 이는 LDPC 인코더(214)를 위한 K_ldpc 개의 LDPC 정보어 비트들 I=(i₀,i₁,...,

)을 구성할 수 있다.

또한, 제로 패딩부(314)로부터 출력되는 K_ldpc 개의 비트들은 K_sig 개의 L1 디테일 시그널링 비트들, M_outer(=N_outer-K_sig) 개의 BCH 패리티 체크 비트들 및 (K_ldpc-N_outer) 개의 제로 패딩 비트들을 포함할 수 있으며, 이는 LDPC 인코더(316)를 위한 K_ldpc 개의 LDPC 정보어 비트들 I=(i₀,i₁,...,

)을 구성할 수 있다.

이 경우, LDPC 인코더(214, 315)는 K_ldpc 개의 LDPC 정보어 비트들을 시스테매틱하게 LDPC 인코딩하여, N_inner 개의 비트들로 구성된 LDPC 코드워드 Λ=(c₀,c₁,...,

)=(i₀,i₁,...,

,p₀,p₁,...,

)를 생성할 수 있다.

한편, LDPC 인코더(214, 315)는 L1 베이직 모드들 및 L1 디테일 모드 1 및 2의 경우, L1 베이직 시그널링 및 L1 디테일 시그널링을 3/15의 코드 레이트로 인코딩하여 16200 개의 LDPC 코드워드 비트들을 생성할 수 있다. 이 경우, LDPC 인코더(214, 315)는 표 1에 기초하여 인코딩을 수행할 수 있다.

또한, LDPC 인코더(315)는 L1 디테일 모드 3,4,5,6 및 7의 경우, L1 디테일 시그널링을 6/15의 코드 레이트로 인코딩하여 16200 개의 LDPC 코드워드 비트들을 생성할 수 있다. 이 경우, LDPC 인코더(315)는 표 3에 기초하여 인코딩을 수행할 수 있다.

한편, L1 베이직 시그널링 및 L1 디테일 시그널링에 대한 코드 레이트 및 코드 길이는 표 4와 같고, LDPC 정보어 비트들의 수는 표 7과 같다.

패리티 퍼뮤테이션부(215, 316)는 패리티 퍼뮤테이션(parity permutation)을 수행한다. 즉, 패리티 퍼뮤테이션부(215, 316)는 LDPC 정보어 비트들을 제외하고, LDPC 패리티 비트들에 대해서만 퍼뮤테이션을 수행할 수 있다.

구체적으로, 패리티 퍼뮤테이션부(215, 316)는 LDPC 인코더(214, 315)로부터 출력되는 LDPC 코드워드 중에서 LDPC 패리티 비트들에 대해서만 퍼뮤테이션을 수행하고, 패리티 퍼뮤테이션된 LDPC 코드워드를 리피티션부(216, 317)로 출력할 수 있다. 한편, 패리티 퍼뮤테이션부(316)는 패리티 퍼뮤테이션된 LDPC 코드워드를 부가 패리티 생성부(319)로 출력할 수도 있다. 이 경우, 부가 패리티 생성부(319)는 패리티 퍼뮤테이션부(316)에서 출력되는 패리티 퍼뮤테이션된 LDPC 코드워드를 이용하여 부가 패리티 비트들을 생성할 수 있다.

이를 위해, 패리티 퍼뮤테이션부(215, 316)는 패리티 인터리버(미도시) 및 그룹-와이즈(group-wise) 인터리버(미도시)를 포함할 수 있다.

먼저, 패리티 인터리버(미도시)는 LDPC 코드워드를 구성하는 LDPC 정보어 비트들 및 LDPC 패리티 비트들 중에서 LDPC 패리티 비트들만을 인터리빙할 수 있다. 다만, 패리티 인터리버(미도시)는 L1 디테일 모드 3,4,5,6 및 7인 경우에만 패리티 인터리빙을 수행할 수 있다. 즉, L1 베이직 모드들 및 L1 디테일 모드 1, 2의 경우, LDPC 인코딩 과정의 일부로서 패리티 인터리빙이 포함되어 있다는 점에서, L1 베이직 모드들 및 L1 디테일 모드 1, 2인 경우, 패리티 인터리버(미도시)는 패리티 인터리빙을 수행하지 않을 수 있다.

한편, 패리티 인터리빙을 수행하는 모드의 경우, 패리티 인터리버(미도시)는 하기의 수학식 20에 기초하여 LDPC 패리티 비트들을 인터리빙할 수 있다.

구체적으로, 수학식 20에 따르면, LDPC 코드워드 (c₀,c₁,...,

)는 패리티 인터리버(미도시)에 의해 패리티 인터리빙되며, 패리티 인터리버(미도시)의 출력은 U=(u₀,u₁,...,

)로 나타내어질 수 있다.

한편, L1 베이직 모드들 및 L1 디테일 모드 1,2의 경우, 패리티 인터리버(미도시)는 이용되지 않는다는 점에서, 패리티 인터리버(미도시)의 출력 U=(u₀,u₁,...,

)은 하기의 수학식 21과 같이 나타내어질 수 있다.

한편, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 그룹-와이즈 인터리빙할 수 있다.

여기에서, 상술한 바와 같이, 패리티 인터리버(미도시)의 출력은 패리티 인터리버(미도시)에 의해 패리티 인터리빙된 LDPC 코드워드이거나, 패리티 인터리버(미도시)에 의해 패리티 인터리빙이 되지 않은 LDPC 코드워드가 될 수 있다.

이에 따라, 패리티 인터리빙이 수행된 경우, 그룹-와이즈 인터리버(미도시)는 패리티 인터리빙된 LDPC 코드워드를 그룹-와이즈 인터리빙하고, 패리티 인터리빙이 수행되지 않은 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)의 출력을 비트 그룹 단위로 인터리빙할 수 있다.

이를 위해, 그룹 와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분할 수 있다. 이에 따라, 패리티 인터리버(미도시)에서 출력되는 LDPC 패리티 비트들은 복수의 비트 그룹으로 구분될 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 22에 기초하여 패리티 인터리버(미도시)에서 출력되는 LDPC 인코딩된 비트들 (u₀,u₁,...,

)을 N_group(=N_inner/360) 개의 비트 그룹으로 나눌 수 있다.

여기에서, X_j는 j 번째 비트 그룹을 나타낸다.

도 9는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 복수의 비트 그룹으로 구분하는 일 예를 나타낸다.

도 9를 참조하면, LDPC 코드워드는 N_group(=N_inner/360) 개의 비트 그룹으로 구분되며, 0≤j＜N_group에 대해 각 비트 그룹 X_j는 360 개의 비트들로 구성된다.

이에 따라, K_ldpc 개의 비트들로 구성된 LDPC 정보어 비트들은 (K_ldpc/360) 개의 비트 그룹으로 구분되고, N_inner-K_ldpc 개의 비트들로 구성된 LDPC 패리티 비트들은 (N_inner-K_ldpc)/360 개의 비트 그룹으로 구분될 수 있다.

그리고, 그룹-와이즈 인터리버(미도시)는 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 그룹-와이즈 인터리빙한다.

이 경우, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들에 대해서는 인터리빙을 수행하지 않고 LDPC 패리티 비트들에 대해서만 인터리빙을 수행하여, LDPC 패리티 비트들을 구성하는 복수의 비트 그룹의 순서를 변경할 수 있다.

이에 따라, LDPC 비트들 중 LDPC 정보어 비트들은 그룹-와이즈 인터리버(미도시)에 의해 인터리빙되지 않지만, LDPC 비트들 중 LDPC 패리티 비트들은 그룹-와이즈 인터리버(미도시)에 의해 인터리빙될 수 있다. 이 경우, LDPC 패리티 비트들은 그룹 단위로 인터리빙될 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 하기의 수학식 23에 기초하여 패리티 인터리버(미도시)에서 출력되는 LDPC 코드워드를 그룹-와이즈 인터리빙할 수 있다.

여기에서, X_j는 LDPC 코드워드를 구성하는 복수의 비트 그룹 중 j 번째 비트 그룹 즉, 그룹-와이즈 인터리빙 전의 j 번째 비트 그룹을 나타내고, Y_j는 그룹-와이즈 인터리빙된 j 번째 비트 그룹을 나타낸다. 그리고, π_p(j)는 그룹-와이즈 인터리빙을 위한 퍼뮤테이션 오더(permutation order)를 나타낸다.

한편, 퍼뮤테이션 오더는 하기의 표 9 및 표 10에 기초하여 정의될 수 있다. 여기에서, 표 9는 L1 베이직 모드들 및 L1 디테일 모드 1, 2에 대한 패리티 부분의 그룹-와이즈 인터리빙 패턴을 나타내고, 표 10은 L1 디테일 모드 3,4,5,6,7에 대한 패리티 부분의 그룹-와이즈 인터리빙 패턴을 나타낸다.

이 경우, 그룹-와이즈 인터리버(미도시)는 표 9 및 표 10에 기초하여 모드에 따라 그룹-와이즈 인터리빙 패턴을 결정할 수 있다.

이하에서는 L1 디테일 모드 2에 대한 그룹-와이즈 인터리빙 패턴을 일 예로, 그룹-와이즈 인터리버(미도시)의 동작에 대해 설명하도록 한다.

L1 디테일 모드 2의 경우, LDPC 인코더(315)는 3/15의 코드 레이트로 3240 개의 LDPC 정보어 비트들을 LDPC 인코딩하여 12960 개의 LDPC 패리티 비트들을 생성한다. 이 경우, LDPC 코드워드는 16200 개의 비트들로 구성될 수 있다.

한편, 각 비트 그룹은 360 개의 비트들로 구성되므로, 16200 개의 비트들로 구성된 LDPC 코드워드는 45 개의 비트 그룹으로 구분된다.

여기에서, LDPC 정보어 비트들은 3240 개이고, LDPC 패리티 비트들은 12960 개이므로, 0 번째 비트 그룹부터 8 번째 비트 그룹은 LDPC 정보어 비트들에 해당하고, 9 번째 비트 그룹부터 44 번째 비트 그룹은 LDPC 패리티 비트들에 해당한다.

이 경우, 패리티 인터리버(미도시)는 패리티 인터리빙을 수행하지 않고, 그룹-와이즈 인터리버(미도시)는 수학식 23 및 표 9에 기초하여, LDPC 정보어 비트들을 구성하는 비트 그룹 즉, 0 번째 비트 그룹부터 8 번째 비트 그룹은 인터리빙하지 않고, LDPC 패리티 비트들을 구성하는 비트 그룹 즉, 9 번째 비트 그룹부터 44 번째 비트 그룹에 대해서는 그룹 단위로 인터리빙하여, 9 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.

구체적으로, 표 9에서 L1 디테일 모드 2의 경우, 경우, 수학식 23은 Y₀=X₀, Y₁=X₁,..., Y₇=X₇, Y₈=X₈, Y₉=X_πp(9)=X₉, Y₁₀=X_πp(10)=X₃₁, Y₁₁=X_πp(11)=X₂₃,...,Y₄₂=X_πp(42)=X₂₈, Y₄₃=X_πp(43)=X₃₉, Y₄₄=X_πp(44)=X₄₂와 같이 나타낼 수 있다.

이에 따라, 그룹-와이즈 인터리버(미도시)는 LDPC 정보어 비트들을 포함하는 0 번째 비트 그룹부터 8 번째 비트 그룹의 순서를 변경하지 않지만, LDPC 패리티 비트들을 포함하는 9 번째 비트 그룹부터 44 번째 비트 그룹의 순서를 변경할 수 있다.

구체적으로, 그룹-와이즈 인터리버(미도시)는 9 번째 비트 그룹이 9 번째, 31 번째 비트 그룹이 10 번째, 23 번째 비트 그룹이 11 번째,..., 28 번째 비트 그룹이 42 번째, 39 번째 비트 그룹이 43 번째, 42 번째 비트 그룹이 44 번째가 되도록, 9 번째 비트 그룹부터 44 번째 비트 그룹까지 비트 그룹의 순서를 변경할 수 있다.

한편, 후술하는 바와 같이, 펑처링부(217, 318)는 마지막 패리티 비트부터 펑처링하기 때문에, 패리티 비트 그룹들은 패리티 퍼뮤테이션에 의해 펑처링 패턴의 역순으로 배열될 수 있다. 즉, 가장 먼저 펑처링되는 비트 그룹이 가장 마지막 비트 그룹에 위치하게 된다.

한편, 상술한 예에서는 패리티 비트들만을 인터리빙하는 것으로 설명하였으나 이는 일 예에 불과하다. 즉, 패리티 퍼뮤테이션부(215, 316)는 LDPC 정보어 비트들을 인터리빙할 수도 있다. 이 경우, 패리티 퍼뮤테이션부(215, 316)는 LDPC 정보어 비트들의 순서가 변경되지 않도록, identity로 LDPC 정보어 비트들을 인터리빙하고, 인터리빙 전과 동일한 순서를 갖는 LDPC 정보어 비트들을 출력할 수 있다.

리피티션부(216, 317)는 패리티 퍼뮤테이션된 LDPC 코드워드의 적어도 일부 비트들을 LDPC 정보어 비트들 다음 위치에 리피티션하고, 리피티션된 LDPC 코드워드(즉, 리피티션된 비트들을 포함하는 LDPC 코드워드 비트들을 의미하며, 리피티션 이후의 LDPC 코드워드라 할 수도 있다)를 펑처링부(217, 318)로 출력할 수 있다. 한편, 리피티션부(317)는 리피티션 이후의 LDPC 코드워드를 부가 패리티 생성부(319)로 출력할 수도 있다. 이 경우, 부가 패리티 생성부(319)는 리피티션 이후의 LDPC 코드워드를 이용하여 부가 패리티 비트들을 생성할 수 있다.

구체적으로, 리피티션부(216, 317)는 특정 수의 LDPC 패리티 비트들을 LDPC 정보어 비트들 이후에 리피티션할 수 있다. 즉, 리피티션부(216, 317)는 특정 수의 LDPC 패리티 비트들을 LDPC 정보어 비트들 이후에 부가할 수 있다. 이에 따라, 리피티션 비트들은 LDPC 코드워드 내에서 LDPC 정보어 비트들과 LDPC 패리티 비트들 사이에 위치하게 된다.

이에 따라, 리피티션 이후의 LDPC 코드워드 내에서 특정 수의 비트들은 반복되며, 수신 장치(200)로 추가적으로 전송될 수 있다는 점에서, 상술한 동작을 리피티션(repetition)이라 할 수 있다. 그리고, 리피티션 이후의 LDPC 코드워드에서 리피티션되는 비트들 즉, 리피티션에 따라 LDPC 정보어 비트들 이후에 부가되는 비트들을 리피티션 비트들(repetition bits)(또는, 리피티션된 비트들(repeted bits))이라 할 수 있다.

한편, 부가라는 것은 비트들이 반복되도록, LDPC 정보어 비트들과 LDPC 패리티 비트들 사이에 리피티션 비트들을 덧붙이는 것을 의미한다.

리피티션은 L1 베이직 모드 1 및 L1 디테일 모드 1에 대해서만 수행될 수 있으며, 다른 모드에 대해서는 수행되지 않을 수 있다. 이 경우, 리피티션부(216, 317)는 리피티션을 수행하지 않고, 패리티 퍼뮤테이션된 LDPC 코드워드를 펑처링부(217, 318)로 출력할 수 있다.

이하에서는 리피티션을 수행하는 방법에 대해 보다 구체적으로 설명하도록 한다.

리피티션부(216, 317)는 하기의 수학식 24에 기초하여 LDPC 코드워드 당 추가적으로 전송되는 비트들의 수 N_repeat를 산출할 수 있다.

여기에서, C는 고정된 값(fixed number)을 가지며, D는 짝수(even integer)일 수 있다. 수학식 21을 참조하면, 리피티션되는 비트들의 수는 주어진 N_outer에 대해 C가 곱해지고 D가 더해짐에 따라 산출됨을 알 수 있다.

한편, 리피티션을 위한 파라미터 C, D는 하기의 표 11에 따라 선택될 수 있다. 즉, 리피티션부(216, 317)는 표 11에 기초하여, 모드에 따라 C, D를 결정할 수 있다.

그리고, 리피티션부(216, 317)는 N_repeat 개의 LDPC 패리티 비트들을 리피티션할 수 있다.

구체적으로, 리피티션부(216, 317)는 N_repeat≤N_{ldpc_parity}인 경우, 도 10과 같이 패리티 퍼뮤테이션된 LDPC 패리티 비트들의 처음 N_repeat 개의 비트들을 LDPC 정보어 비트들에 부가할 수 있다. 즉, 리피티션부(216, 317)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 N_repeat 번째 LDPC 패리티 비트를 LDPC 정보어 비트들 이후에 부가할 수 있다.

한편, 리피티션부(216, 317)는 N_repeat＞N_{ldpc_parity}인 경우, 도 11과 같이 패리티 퍼뮤테이션된 N_{ldpc_parity} 개의 LDPC 패리티 비트들을 LDPC 정보어 비트들에 부가하고, 패리티 퍼뮤테이션된 LDPC 패리티 비트들의 처음 N_repeat-N_{ldpc_parity} 개를 먼저 부가된 N_{ldpc_parity} 개의 LDPC 패리티 비트들에 추가적으로 부가할 수 있다. 즉, 리피티션부(216, 317)는 패리티 퍼뮤테이션된 LDPC 패리티 비트들 전체를 LDPC 정보어 비트들 이후에 부가하고, 패리티 퍼뮤테이션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 N_repeat-N_{ldpc_parity} 번째 LDPC 패리티 비트를 먼저 부가된 LDPC 패리티 비트들 이후에 추가적으로 부가할 수 있다.

이에 따라, L1 베이직 모드 1 및 L1 디테일 모드 1의 경우, 추가적인 N_repeat 개의 비트들이 LDPC 코드워드 내에서 선택되어 전송될 수 있다.

펑처링부(217, 318)는 리피티션부(216, 317)에서 출력되는 LDPC 코드워드에 포함된 LDPC 패리티 비트들에서 일부 비트들을 펑처링하고, 펑처링된 LDPC 코드워드(즉, 펑처링된 비트들을 제외한 나머지 LDPC 코드워드 비트들로, 펑처링 이후의 LDPC 코드워드라 할 수도 있다)를 제로 제거부(218, 321)로 출력할 수 있다. 한편, 펑처링부(318)는 펑처링되는 LDPC 패리티 비트들에 대한 정보(가령, 펑처링되는 비트들의 개수 및 위치 등)를 부가 패리티 생성부(319)로 제공할 수 있다. 이 경우, 부가 패리티 생성부(319)는 이에 기초하여 부가 패리티 비트들을 생성할 수 있다.

이에 따라, 패리티 퍼뮤테이션 후, 일부 LDPC 패리티 비트들은 펑처링될 수 있다.

이 경우, 펑처링된 LDPC 패리티 비트들은 L1 시그널링 비트들을 전송하는 프레임에서 전송되지 않는다. 구체적으로, 펑처링된 LDPC 패리티 비트들은 L1 시그널링 비트들을 전송하는 현재 프레임에서 전송되지 않고, 경우에 따라, 현재 프레임 이전의 프레임에서 전송될 수 있으며, 이는 부가 패리티 생성부(319)와 관련하여 후술하기로 한다.

이를 위해, 펑처링부(217, 318)는 LDPC 코드워드 당 펑처링되는 LDPC 패리티 비트들의 수 및 하나의 코딩된 블록의 사이즈를 판단할 수 있다.

구체적으로, 펑처링부(217, 318)는 하기의 수학식 25에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수 N_{punc_temp}를 산출할 수 있다. 즉, 펑처링부(217, 318)는 주어진 N_outer에 대해, 하기의 수학식 25에 기초하여 펑처링되는 LDPC 패리티 비트들의 임시적인 수 N_{punc_temp}를 산출할 수 있다.

수학식 25를 참조하면, 모드에 따라, 펑처링 비트들의 임시적인 사이즈는 쇼트닝 길이(shortening length)(즉, K_ldpc-N_outer)에 기설정된 상수 A 값을 곱한 결과로부터 구한 정수에 정수형 상수(constant integer) B를 더함으로써 산출될 수 있다. 본 발명에서 상수 A의 값은 쇼트닝되는 비트들의 수에 대한 펑처링되는 비트들의 수의 비율로 설정하였으나, 시스템의 요구 사항에 따라 다양하게 설정될 수 있음은 자명하다.

그리고, B 값은 쇼트닝 길이가 0인 경우에도 펑처링하는 길이를 의미하는 값으로, 펑처링 비트들의 최소 값을 나타낸다. 또한, A 및 B 값은 실제 전송되는 부호율을 조절하는 역할을 한다. 즉, A 및 B 값은 정보어 비트들의 길이 즉, L1 시그널링의 길이가 짧을 경우 또는 L1 시그널링의 길이가 길 경우를 대비하여, 실제 전송되는 부호율을 낮출 수 있도록 조절하는 역할을 한다.

한편, K_ldpc, A 및 B는 하기의 표 12와 같다. 표 12는 펑처링을 위한 파라미터들을 나타낸다. 이에 따라, 펑처링부(217, 318)는 표 12에 기초하여, 모드에 따라 펑처링을 위한 파라미터를 결정할 수 있다.

한편, 펑처링부(217, 318)는 하기의 수학식 26에 기초하여 하나의 코딩된 블록의 임시적인 사이즈 N_{FEC_temp}를 산출할 수 있다. 여기에서, 모드에 따른 LDPC 패리티 비트들의 수 N_{ldpc_parity}는 표 12와 같다.

그리고, 펑처링부(217, 318)는 하기의 수학식 27에 기초하여 하나의 코딩된 블록의 사이즈 N_FEC를 산출할 수 있다.

여기에서, η_MOD는 변조 차수이다. 일 예로, 모드에 따라 L1 베이직 시그널링 및 L1 디테일 시그널링이 QPSK, 16-QAM, 64-QAM 및 256-QAM으로 변조되는 경우, 표 12와 같이 η_MOD는 2,4,6,8이 될 수 있다. 한편, 수학식 27에 따르면, N_FEC는 변조 차수의 정수 배가 될 수 있다.

그리고, 펑처링부(217, 318)는 하기의 수학식 28에 기초하여 펑처링되는 LDPC 패리티 비트들의 수 N_punc를 산출할 수 있다.

여기에서, N_punc는 0 또는 양의 정수이다. 그리고, N_FEC는 각 정보어 블록 즉, K_sig 개의 정보어 비트들이 BCH 및 LDPC에 의해 인코딩된 후 얻어진 N_outer+N_{ldpc_parity} 개의 비트들 중에서 N_punc 개의 펑처링되는 비트들을 제외한 수이다. 즉, N_FEC는 리피티션 비트들을 제외하고 실제 전송되는 나머지 비트들의 수로 쇼트닝 및 펑처링이 적용된 LDPC 코드워드 비트들의 수라고 할 수 있다.

상술한 과정을 살펴보면, 펑처링부(217, 318)는 패딩되는 제로 비트들의 수 즉, 쇼트닝 길이에 A를 곱하고, 그 결과에 B를 더해 펑처링되는 LDPC 패리티 비트들의 임시적인 수 N_{punc_temp}를 산출하게 된다.

그리고, 펑처링부(217, 318)는 N_{punc_temp}에 기초하여 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들의 임시적인 수 N_{FEC_temp}를 산출하게 된다.

구체적으로, LDPC 정보어 비트들은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 LDPC 정보어 비트들에 부가되어 LDPC 코드워드를 구성한다. 여기에서, LDPC 정보어 비트들은 L1 베이직 시그널링 및 L1 디테일 시그널링이 BCH 인코딩된 BCH 인코딩된 비트들을 포함하며, 경우에 따라 패딩된 제로 비트들을 더 포함할 수 있다.

이 경우, 패딩된 제로 비트들은 LDPC 인코딩 후 수신 장치(200)로 전송되지 않는다는 점에서, 쇼트닝된 LDPC 코드워드 즉, 패딩된 제로 비트들을 제외한 LDPC 코드워드(즉, 쇼트닝 이후의 LDPC 코드워드)는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성될 수 있다.

따라서, 펑처링부(217, 318)는 BCH 인코딩된 비트들의 수 및 LDPC 패리티 비트들의 수를 합한 값에 펑처링되는 LDPC 패리티 비트들의 임시적인 수를 빼서, N_{FEC_temp}를 산출하게 된다.

한편, 펑처링 및 쇼트닝된 LDPC 코드워드(즉, 펑처링된 비트들 및 쇼트닝된 비트들을 제외한 나머지 LDPC 코드워드 비트들로, 펑처링 및 쇼트닝 이후의 LDPC 코드워드라 할 수 있다)는 모드에 따라 QPSK, 16-QAM, 64-QAM, 및 256-QAM 등의 다양한 변조 방식을 통해 성상도 심볼들에 맵핑되고, 성상도 심볼들은 프레임을 통해 수신 장치(200)로 전송될 수 있다.

이에 따라, 펑처링부(217, 318)는 N_{FEC_temp}에 기초하여 변조 차수의 정수 배가 되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드 비트들의 수 N_FEC를 결정하고, N_FEC이 되기 위해 쇼트닝 이후의 LDPC 코드워드 비트들에서 펑처링되어야 하는 비트들의 수 N_punc를 결정하게 된다.

한편, 제로 비트들이 패딩되지 않는 경우, LDPC 코드워드는 BCH 인코딩된 비트들 및 LDPC 패리티 비트들로 구성되며, 쇼트닝은 생략될 수 있다.

또한, L1 베이직 모드 1 및 L1 디테일 모드 1의 경우, 리피티션이 수행되어, 쇼트닝 및 펑처링 이후의 LDPC 코드워드 비트들의 수는 N_FEC+N_repeat과 같다.

한편, 펑처링부(217, 318)는 산출된 수만큼의 LDPC 패리티 비트들을 펑처링할 수 있다.

이 경우, 펑처링부(217, 318)는 전체 LDPC 코드워드의 마지막 N_punc 개의 비트들을 펑처링할 수 있다. 즉, 펑처링부(217, 318)는 마지막 LDPC 패리티 비트부터 N_punc 개의 비트들을 펑처링할 수 있다.

구체적으로, 리피티션이 수행되지 않은 경우, 패리티 퍼뮤테이션된 LDPC 코드워드는 인코딩에 의해 생성된 LDPC 패리티 비트들만을 포함하게 된다.

이 경우, 펑처링부(217, 318)는 패리티 퍼뮤테이션된 전체 LDPC 코드워드의 마지막 N_punc 개의 비트들을 펑처링할 수 있다. 이에 따라, 인코딩에 의해 생성된 LDPC 패리티 비트들 중 마지막 LDPC 패리티 비트부터 N_punc 개의 비트들이 펑처링될 수 있다.

한편, 리피티션이 수행된 경우, 패리티 퍼뮤테이션 및 리피티션 이후의 LDPC 코드워드는 리피티션된 LDPC 패리티 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들을 포함하게 된다.

이 경우, 펑처링부(217, 318)는 도 12 및 도 13과 같이 패리티 퍼뮤테이션 및 리피티션이 수행된 전체 LDPC 코드워드의 마지막 N_punc 개의 비트들을 펑처링할 수 있다.

구체적으로, 리피티션된 LDPC 패리티 비트들은 LDPC 정보어 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들 사이에 위치하므로, 펑처링부(217, 318)는 인코딩에 의해 생성된 LDPC 패리티 비트들 중 마지막 LDPC 패리티 비트부터 N_punc 개의 비트들을 펑처링할 수 있다.

이와 같이, 펑처링부(217, 318)는 마지막 LDPC 패리티 비트들부터 N_punc 개의 비트들을 펑처링할 수 있다.

한편, N_punc는 0 또는 양의 정수이고, 리피티션은 L1 베이직 모드 1 및 L1 디테일 모드 1에 대해서만 적용될 수 있다.

한편, 상술한 예에서는 리피티션이 수행된 후 펑처링이 수행되는 것으로 설명하였으나, 이는 일 예에 불과하다. 경우에 따라, 펑처링이 수행된 후 리피티션이 수행될 수도 있다.

부가 패리티 생성부(319)는 LDPC 패리티 비트들에서 비트들을 선택하여 부가 패리티 비트들(additional parity(AP) bits)을 생성한다.

이 경우, 부가 패리티 비트들은 현재 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들 중에서 선택되어 현재 프레임 이전의 프레임 즉, 이전 프레임을 통해 수신 장치(200)로 전송될 수 있다.

구체적으로, L1 디테일 시그널링은 LDPC 인코딩되고, LDPC 인코딩에 의해 생성된 LDPC 패리티 비트들이 L1 디테일 시그널링에 부가되어 LDPC 코드워드를 구성한다.

그리고, LDPC 코드워드에 대해 펑처링 및 쇼트닝이 수행되고, 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 프레임에 맵핑되어 수신 장치(200)로 전송될 수 있다. 여기에서, 모드에 따라 리피티션이 수행된 경우, 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 리피티션된 LDPC 패리티 비트들을 포함할 수 있다.

이 경우, 각 프레임마다 그에 대응되는 L1 디테일 시그널링이 LDPC 패리티 비트들과 함께 각 프레임을 통해 수신 장치(200)로 전송될 수 있다. 예를 들어, i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i-1 번째 프레임에 맵핑되어 수신 장치(200)로 전송되고, i 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드는 i 번째 프레임에 맵핑되어 수신 장치(200)로 전송될 수 있다.

한편, 부가 패리티 생성부(319)는 i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

구체적으로, L1 디테일 시그널링이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들에서 일부 비트들은 펑처링되어 수신 장치(200)로 전송되지 않는다. 이 경우, 부가 패리티 생성부(319)는 i 번째 프레임에서 전송되는 L1 디테일 시그널링이 LDPC 인코딩되어 생성된 LDPC 패리티 비트들 중 펑처링되는 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

또한, 부가 패리티 생성부(319)는 i 번째 프레임을 통해 수신 장치(200)로 전송되는 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

구체적으로, i 번째 프레임에 맵핑되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들은 모드에 따라 인코딩에 의해 생성된 LDPC 패리티 비트들만으로 구성되거나, 인코딩에 의해 생성된 LDPC 패리티 비트들 및 리피티션된 LDPC 패리티 비트들로 구성될 수 있다.

이 경우, 부가 패리티 생성부(319)는 i 번째 프레임에 맵핑되는 펑처링 및 쇼트닝 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들에서 적어도 일부 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

한편, 부가 패리티 비트들은 i 번째 프레임 이전의 프레임 즉, i-1 번째 프레임을 통해 수신 장치(200)로 전송될 수 있다.

즉, 송신 장치(100)는 i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 펑처링 및 쇼트닝 이후의 LDPC 코드워드뿐만 아니라, i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들을 i-1 번째 프레임을 통해 수신 장치(200)로 전송할 수 있다.

이 경우, 부가 패리티 비트들이 전송되는 프레임은 현재 프레임 이전의 프레임들 중 시간적으로 가장 근접한 이전 프레임이 될 수 있다.

예를 들어, 부가 패리티 비트들은 현재 프레임 이전의 프레임들 중 현재 프레임과 동일한 부트스트랩 메이저/마이너(major/minor) 버전을 가지며, 시간적으로 가장 근접한 이전 프레임에서 전송될 수 있다.

한편, 경우에 따라, 부가 패리티 생성부(319)는 부가 패리티 비트들을 생성하지 않을 수도 있다.

이 경우, 송신 장치(100)는 다음 프레임의 L1 디테일 시그널링에 대한 부가 패리티 비트들이 현재 프레임을 통해 전송되는지에 대한 정보를 현재 프레임을 통해 전송되는 L1 베이직 시그널링을 이용하여 수신 장치(200)로 전송할 수 있다.

예를 들어, 현재 프레임과 동일한 부트스트랩 메이저/마이너 버전을 갖는 다음 프레임의 L1 디테일 시그널링에 대한 부가 패리티 비트들의 사용은 현재 프레임의 L1 베이직 파라미터의 필드 L1B_L1_Detail_additional_parity_mode를 통해 시널링될 수 있다. 구체적으로, 현재 프레임의 L1 베이직 파라미터에서 L1B_L1_Detail_additional_parity_mode가 '00'으로 설정된 경우, 다음 프레임의 L1 디테일 시그널링에 대한 부가 패리티 비트들은 현재 프레임에서 전송되지 않는다.

이와 같이, L1 디테일 시그널링의 추가적인 강인함(robustness)을 증가시키기 위해, 부가 패리티 비트들은 현재 프레임의 L1 디테일 시그널링을 전송하는 현재 프레임 이전의 프레임에서 전송될 수 있다.

도 14는 i 번째 프레임의 L1 디테일 시그널링을 위한 부가 패리티 비트들이 i-1 번째 프레임의 프리앰블에서 전송되는 예를 나타낸다.

도 14의 경우, i 번째 프레임을 통해 전송되는 L1 디테일 시그널링이 세그먼테이션에 의해 M 개의 블록으로 세그먼트되고, 세그먼트된 각 블록이 FEC 인코딩된 경우를 나타낸다.

이에 따라, M 개의 LDPC 코드워드들 즉, LDPC 정보어 비트들 L1-D(i)_1 및 그에 대한 패리티 비트들(parity for L1-D(i)_1)을 포함하는 LDPC 코드워드,..., LDPC 정보어 비트들 L1-D(i)_M 및 그에 대한 패리티 비트들(parity for L1-D(i)_M)을 포함하는 LDPC 코드워드가 i 번째 프레임에 맵핑되어 수신 장치(200)로 전송된다.

이 경우, i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들이 i-1 번째 프레임을 통해 수신 장치(200)로 전송될 수 있다.

구체적으로, i 번째 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들 즉, AP for L1-D(i)_1,...AP for L1-D(i)_M이 i-1 번째 프레임의 프리앰블에 맵핑되어 수신 장치(200)로 전송될 수 있다. 이와 같은 부가 패리티 비트들의 사용 결과, L1 시그널링에 대한 다이버시티 게인(diversity gain)을 얻을 수 있게 된다.

이하에서는 부가 패리티 비트들을 생성하는 방법에 대해 설명하도록 한다.

부가 패리티 생성부(319)는 하기의 수학식 29에 기초하여 부가 패리티 비트들의 임시적인 수 N_{AP_temp}를 산출한다.

여기에서,

이다.

그리고, K는 전송되는 코딩된 L1 디테일 시그널링 블록의 비트들(즉, 리피티션, 펑처링 및 제로 비트들이 제거된(즉, 쇼트닝된) 이후의 L1 디테일 시그널링 블록을 구성하는 비트들)의 총 수의 절반에 대한 부가 패리티 비트들의 수의 비율을 나타낸다.

이 경우, K는 L1 베이직 시그널링의 필드 L1B_L1_Detail_additional_parity_mode 필드에 대응된다. 여기에서, i 번째 프레임(즉, frame (#i))의 L1 디테일 시그널링과 관련된 L1B_L1_Detail_additional_parity_mode의 값은 i-1 번째 프레임(즉, frame (#i-1)에서 전송될 수 있다.

한편, 상술한 바와 같이, L1 디테일 모드 2,3,4,5,6 및 7의 경우, 리피티션이 수행되지 않는다는 점에서, 수학식 29에서 N_repeat는 0이다.

그리고, 부가 패리티 생성부(319)는 하기의 수학식 30에 기초하여 부가 패리티 비트들의 수 N_AP를 산출한다. 이에 따라, 부가 패리티 비트들의 수 N_AP는 변조 차수의 정수 배가 될 수 있다.

여기에서,

는 x 보다 작거나 같은 최대 정수이다. 그리고, η_MOD는 변조 차수이다. 일 예로, 모드에 따라 L1 디테일 시그널링이 QPSK, 16-QAM, 64-QAM 및 256-QAM으로 변조되는 경우, η_MOD는 2,4,6,8이 될 수 있다.

이와 같이, 부가 패리티 비트들의 수는 현재 프레임에서 전송되는 비트들의 총 수에 기초하여 결정될 수 있다.

이후, 부가 패리티 생성부(319)는 LDPC 패리티 비트들에서 산출된 비트 수만큼을 선택하여 부가 패리티 비트들을 생성할 수 있다.

구체적으로, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들의 수가 부가 패리티 비트들의 수보다 크거나 같은 경우, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 수만큼의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

한편, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들의 수가 부가 패리티 비트들의 수보다 작은 경우, 펑처링된 모든 LDPC 패리티 비트들을 먼저 선택하고, LDPC 코드워드에 포함된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 추가적으로 선택하여 부가 패리티 비트들을 생성할 수 있다.

구체적으로, 리피티션이 수행되지 않은 경우, 리피티션 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들은 인코딩에 의해 생성된 LDPC 패리티 비트들이다.

이 경우, 부가 패리티 생성부(319)는 펑처링된 모든 LDPC 패리티 비트들을 먼저 선택하고, 인코딩에 의해 생성된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 추가적으로 선택하여 부가 패리티 비트들을 생성할 수 있다.

여기에서, 인코딩에 의해 생성된 LDPC 패리티 비트들은 펑처링되지 않는 LDPC 패리티 비트들 및 펑처링되는 LDPC 패리티 비트들로 구분된다. 이에 따라, 인코딩에 의해 생성된 LDPC 패리티 비트들 중 첫 번째 비트부터 비트들을 선택하는 경우, 펑처링되지 않는 LDPC 패리티 비트들 및 펑처링되는 LDPC 패리티 비트들 순으로 선택될 수 있다.

한편, 리피티션이 수행된 경우, 리피티션 이후의 LDPC 코드워드에 포함된 LDPC 패리티 비트들은 리피티션된 LDPC 패리티 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들이다. 여기에서, 리피티션된 LDPC 패리티 비트들은 LDPC 정보어 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들 사이에 위치하게 된다.

이 경우, 부가 패리티 생성부(319)는 펑처링된 모든 LDPC 패리티 비트들을 먼저 선택하고, 리피티션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 산출된 비트들의 수에서 펑처링된 LDPC 패리티 비트들의 수를 뺀 수만큼의 비트들을 추가적으로 선택하여 부가 패리티 비트들을 생성할 수 있다.

여기에서, 리피티션된 LDPC 패리티 비트들 중 첫 번째 비트부터 비트들을 선택할 때, 리피티션 비트들 및 인코딩에 의해 생성된 LDPC 패리티 비트들 순으로 선택될 수 있다. 또한, 인코딩에 의해 생성된 LDPC 패리티 비트들 내에서는, 펑처링되지 않는 LDPC 패리티 비트들 및 펑처링되는 LDPC 패리티 비트들 순으로 비트들이 선택될 수 있다.

이하에서는 본 발명의 일 실시 예에 따른 부가 패리티 비트들을 생성하는 방법을 도 15 내지 도 17을 참조하여 보다 구체적으로 설명하도록 한다.

도 15 내지 도 17은 본 발명의 일 실시 예에 따라 리피티션이 수행된 경우 부가 패리티 비트들을 생성하는 방법을 설명하기 위한 도면들이다. 이 경우, 리피티션 이후의 LDPC 코드워드 V=(v₀,v₁,...,

)는 도 15와 같이 나타낼 수 있다.

먼저, N_AP≤N_punc인 경우, 도 16과 같이, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 N_AP 개의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

이에 따라, 부가 패리티 비트들을 위해, 펑처링된 LDPC 패리티 비트들 (

,

,...,

)이 선택될 수 있다. 즉, 부가 패리티 생성부(319)는 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 N_AP 개의 비트들을 선택하여 부가 패리티 비트들을 생성할 수 있다.

한편, N_AP＞N_punc인 경우, 도 17과 같이, 부가 패리티 생성부(319)는 모든 펑처링된 LDPC 패리티 비트들을 선택한다.

이에 따라, 부가 패리티 비트들을 위해, 모든 펑처링된 LDPC 패리티 비트들 (

,

,...,

)이 선택될 수 있다.

그리고, 부가 패리티 생성부(319)는 리피티션된 LDPC 패리티 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들을 포함하는 LDPC 패리티 비트들에서 처음 (N_AP-N_punc) 개의 비트들을 추가적으로 선택할 수 있다.

즉, 리피티션된 LDPC 패리티 비트들과 인코딩에 의해 생성된 LDPC 패리티 비트들이 순차적으로 배열된다는 점에서, 부가 패리티 생성부(319)는 리티피션된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 (N_AP-N_punc) 개의 패리티 비트들을 추가적으로 선택할 수 있다.

이에 따라, 부가 패리티 비트들을 위해, LDPC 패리티 비트들 (

,

,...,

)이 추가적으로 선택될 수 있다.

이 경우, 부가 패리티 생성부(319)는 추가적으로 선택된 비트들을 이전에 선택된 비트들에 부가하여 부가 패리티 비트들을 생성할 수 있다. 즉, 도 17과 같이, 부가 패리티 생성부(319)는 추가적으로 선택된 LDPC 패리티 비트들을 펑처링된 LDPC 패리티 비트들에 부가하여 부가 패리티 비트들을 생성할 수 있다.

결국, 부가 패리티 비트들을 위해, (

,

,...,

,

,

,...,

)가 선택될 수 있다.

이와 같이, 펑처링된 비트들의 수가 부가 패리티 비트들의 수보다 크거나 같은 경우, 부가 패리티 비트들은 펑처링 오더에 기초하여 펑처링된 비트들 중에서 비트들을 선택함에 의해 생성될 수 있다. 반면, 그 외의 경우, 부가 패리티 비트들은 펑처링된 모든 비트들과 (N_AP-N_punc) 개의 패리티 비트들을 선택함에 의해 생성될 수 있다.

한편, 리피티션이 수행되지 않는 경우 N_repeat=0이라는 점에서, 리피티션이 수행되지 않는 경우에서 부가 패리티 비트들을 생성하는 방법은 도 15 내지 도 17에서 N_repeat=0인 경우와 동일하다.

한편, 부가 패리티 비트들은 비트 인터리빙되고, 성상도에 맵핑될 수 있다. 이 경우, 부가 패리티 비트들에 대한 성상도는 현재 프레임에서 전송되는 리피티션, 펑처링 및 제로 비트들이 제거된 이후의 L1 디테일 시그널링 비트들에 대한 성상도와 동일한 방식으로 생성될 수 있다. 그리고, 도 14와 같이, 성상도에 맵핑된 이후, 부가 패리티 비트들은 현재 프레임의 L1 디테일 시그널링을 전송하는 현재 프레임 이전의 프레임에서 L1 디테일 시그널링 블록에 이후에 부가될 수 있다.

한편, 부가 패리티 생성부(319)는 부가 패리티 비트들을 비트 디먹스(323)로 출력할 수 있다.

한편, 퍼뮤테이션 오더를 정의하는 그룹-와이즈 인터리빙 패턴은 제1 패턴과 제2 패턴으로 구성될 수 있다.

구체적으로, 수학식 25의 B 값은 펑처링되는 LDPC 패리티 비트들의 최소 값을 나타낸다는 점에서, B 값에 따라 특정한 개수의 비트들은 입력 시그널링의 길이에 상관없이 항상 펑처링될 수 있다. 예를 들어, L1 디테일 모드 2의 경우, B=6036이고, 비트 그룹은 360 개의 비트들로 구성된다는 점에서, 쇼트닝 길이가 0인 경우에도 최소

개의 비트 그룹은 항상 펑처링된다.

이 경우, 펑처링은 마지막 LDPC 패리티 비트부터 수행된다는 점에서, 그룹-와이즈 인터리빙 후, LDPC 패리티 비트들을 구성하는 복수의 비트 그룹 중 마지막 비트 그룹부터 특정한 개수의 비트 그룹은 쇼트닝 길이에 상관없이 항상 펑처링될 수 있다.

예를 들어, L1 디테일 모드 2의 경우, 그룹-와이즈 인터리빙 후, LDPC 패리티 비트들을 구성하는 36 개의 비트 그룹 중에서 마지막 16 개의 비트 그룹은 항상 펑처링될 수 있다.

이에 따라, 퍼뮤테이션 오더를 정의하는 그룹-와이즈 인터리빙 패턴에서 일부 패턴은 항상 펑처링되는 비트 그룹을 나타내게 되므로, 그룹-와이즈 인터리빙 패턴은 두 개의 패턴으로 구분될 수 있다. 구체적으로, 그룹-인터리빙 패턴에서 항상 펑처링되는 비트 그룹을 제외한 나머지 비트 그룹을 정의하는 패턴을 제1 패턴이라하고, 항상 펑처링되는 비트 그룹을 정의하는 패턴을 제2 패턴이라 할 수 있다.

예를 들어, L1 디테일 모드 2의 경우 그룹-와이즈 인터리빙 패턴은 표 10과 같이 정의되므로, 그룹-와이즈 인터리빙 후 9 번째 비트 그룹부터 28 번째 비트 그룹에 위치하게 되는 그룹-와이즈 인터리빙 전의 비트 그룹의 인덱스를 나타내는 패턴 즉, Y₉=X_πp(9)=X₉, Y₁₀=X_πp(10)=X₃₁, Y₁₁=X_πp(11)=X₂₃,...,Y₂₆=X_πp(26)=X₁₇, Y₂₇=X_πp(27)=X₃₅, Y₂₈=X_πp(28)=X₂₁는 제1 패턴이 되고, 그룹-와이즈 인터리빙 후 29 번째 비트 그룹부터 44 번째 비트 그룹에 위치하게 되는 그룹-와이즈 인터리빙 전의 비트 그룹의 인덱스를 나타내는 패턴 즉, Y₂₉=X_πp(29)=X₂₀, Y₃₀=X_πp(30)=X₂₄, Y₃₁=X_πp(31)=X₄₄,...,Y₄₂=X_πp(42)=X₂₈, Y₄₃=X_πp(43)=X₃₉, Y₄₄=X_πp(44)=X₄₂는 제2 패턴이 될 수 있다.

한편, 상술한 바와 같이 제2 패턴은 현재 프레임에서 쇼트닝 길이에 상관없이 항상 펑처링되는 비트 그룹을 정의하고, 제1 패턴은 쇼트닝 길이가 길어짐에 따라 추가적으로 펑처링되는 비트 그룹을 정의하기 때문에, 결과적으로, 제1 패턴은 펑처링 이후 현재 프레임에서 전송되는 LDPC 패리티 비트들을 결정하기 위해 이용될 수 있다.

구체적으로, 펑처링되는 LDPC 패리티 비트들의 수에 따라, 항상 펑처링되는 LDPC 패리티 비트들에 추가로 더 많은 LDPC 패리티 비트들이 펑처링될 수 있다.

예를 들어, L1 디테일 모드 2의 경우, 펑처링되는 LDPC 패리티 비트들의 수가 7200인 경우, 20 개의 비트 그룹이 펑처링되어야 하므로, 항상 펑처링되는 16 개의 비트 그룹에 추가로 4 개의 비트 그룹이 더 펑처링되어야 한다.

이 경우, 추가로 펑처링되는 4 개의 비트 그룹은 그룹-와이즈 인터리빙 후 25 번째부터 28 번째에 위치하는 비트 그룹에 해당하며, 이들 비트 그룹은 제1 패턴에 따라 결정된다는 점에서 즉, 제1 패턴에 속하기 때문에, 제1 패턴은 펑처링되는 비트 그룹을 결정하는데 이용될 수 있다.

즉, 펑처링되는 LDPC 패리티 비트들의 최소 값 이상으로 LDPC 패리티 비트들이 펑처링되는 경우, 추가적으로 어떠한 비트 그룹이 펑처링되는지는 항상 펑처링되는 비트 그룹 다음에 어떠한 비트 그룹이 위치하느냐에 따라 결정된다. 이에 따라, 펑처링되는 방향을 기준으로, 항상 펑처링되는 비트 그룹 다음에 위치되는 비트 그룹을 정의하는 제1 패턴이 펑처링되는 비트 그룹을 결정하는 것으로 볼 수 있다.

즉, 상술한 예에서, 펑처링되는 LDPC 패리티 비트들의 수가 7200인 경우, 항상 펑처링되는 16 개의 비트 그룹에, 추가로 4 개의 비트 그룹 즉, 그룹-와이즈 인터리빙 후 28 번째, 27 번째, 26 번째 및 25 번째에 위치하는 비트 그룹이 더 펑처링된다. 여기에서, 그룹-와이즈 인터리빙 후 25 번째부터 28 번째에 위치되는 비트 그룹은 제1 패턴에 따라 결정된다.

결국, 제1 패턴은 펑처링되는 비트 그룹을 결정하는데 이용되는 것으로 볼 수 있다. 또한, 펑처링되는 LDPC 패리티 비트들을 제외한 나머지 LDPC 패리티 비트들이 현재 프레임을 통해 전송되므로, 제1 패턴은 현재 프레임에서 전송되는 비트 그룹을 결정하는데 이용되는 것으로 볼 수 있다.

한편, 제2 패턴은 이전 프레임에서 전송되는 부가 패리티 비트들을 결정하기 위해서만 이용될 수 있다.

구체적으로, 항상 펑처링되는 비트 그룹으로 결정된 비트 그룹은 항상 펑처링되어 현재 프레임에서 전송되지 않기 때문에 항상 펑처링되는 비트 그룹의 위치로 그룹-와이즈 인터리빙되기만 하면 되고, 항상 펑처링되는 비트 그룹들 내에서 어디에 위치하는지는 중요하지 않다.

예를 들어, L1 디테일 모드 2의 경우, 그룹-와이즈 인터리빙 전 20 번째, 24 번째, 44 번째,..., 28 번째, 39 번째 및 42 번째에 위치하는 비트 그룹들은 그룹-와이즈 인터리빙 후 29 번째 비트 그룹부터 44 번째 비트 그룹에 위치하기만 하면 되고, 해당 비트 그룹들 내에서 어디에 위치하는지는 중요하지 않다.

이와 같이, 펑처링 측면에서 보면, 항상 펑처링되는 비트 그룹들을 정의하는제2 패턴은 펑처링되는 비트 그룹을 식별하는데만 이용되게 된다. 이에 따라, 제2 패턴에서 비트 그룹 간 순서를 정의한 것은 펑처링 측면에서 무의미하므로, 결과적으로, 항상 펑처링되는 비트 그룹을 정의하는 제2 패턴은 펑처링에 이용되지 않는 것으로 볼 수 있다.

하지만, 부가 패리티 비트들 측면에서 보면, 항상 펑처링되는 비트 그룹으로 결정된 비트 그룹이 항상 펑처링되는 비트 그룹들 내에서 어디에 위치하는지가 중요하다.

구체적으로, 부가 패리티 비트들은 펑처링되는 LDPC 패리티 비트들 중 첫 번째 비트부터 특정한 수만큼의 비트들이 선택되어 생성된다는 점에서, 펑처링되는 LDPC 패리티 비트들의 수 및 부가 패리티 비트들의 수에 따라 항상 펑처링되는 비트 그룹들 중에서 적어도 일부 비트 그룹에 포함된 비트들이 부가 패리티 비트들로 선택될 수 있다.

즉, 부가 패리티 비트들이 제1 패턴에 따라 정의된 비트 그룹을 초과하여 선택되는 경우, 제2 패턴의 시작 부분부터 차례로 부가 패리티 비트들이 선택된다는 점에서, 제2 패턴에 속하는 비트 그룹들의 순서는 부가 패리티 선택 측면에서 중요한 의미를 갖게 된다. 이에 따라 항상 펑처링되는 비트 그룹을 정의하는 제2 패턴은 부가 패리티 비트들을 결정하는데 이용되는 것으로 볼 수 있다.

예를 들어, L1 디테일 모드 2의 경우, 전체 LDPC 패리티 비트들의 수는 12960이고, 항상 펑처링되는 비트 그룹의 개수는 16 개이다.

이 경우, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 7200을 초과하는지에 따라 부가 패리티 생성을 위해 제2 패턴이 이용될 수 있다. 여기에서, 7200은 LDPC 패리티 비트들을 구성하는 비트 그룹들 중에서 항상 펑처링되는 비트 그룹들을 제외한 나머지 비트 그룹들에 포함된 LDPC 패리티 비트들의 수이다. 즉, 7200=(36-16)×360이다.

구체적으로, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 7200 이하인 경우, 즉, 12960-N_punc+N_AP≤7200인 경우, 부가 패리티 비트들은 제1 패턴에 기초하여 생성될 수 있다.

하지만, 전체 LDPC 패리티 비트들에서 펑처링되는 LDPC 패리티 비트들의 수를 빼고 부가 패리티 비트들의 수를 합한 값이 7200을 초과하는 경우, 즉, 12960-N_punc+N_AP＞7200인 경우, 부가 패리티 비트들은 제1 패턴 및 제2 패턴에 기초하여 생성될 수 있다.

구체적으로, 12960-N_punc+N_AP＞7200인 경우, 부가 패리티 비트들을 위해, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 28 번째에 위치하는 비트 그룹에 포함된 LDPC 패리티 비트들이 선택되고, 29 번째부터 특정한 위치에 위치하는 비트 그룹에 포함된 비트들이 선택될 수 있다.

여기에서, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트가 속하는 비트 그룹 및 특정한 위치의 비트 그룹(즉, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 순차적으로 선택하였을 때 마지막으로 선택되는 LDPC 패리티 비트들이 속하는 비트 그룹)은 펑처링되는 LDPC 패리티 비트들의 수 및 부가 패리티 비트들의 수에 따라 결정될 수 있다.

이 경우, 펑처링된 LDPC 패리티 비트들 중 첫 번째 LDPC 패리티 비트부터 28 번째에 위치하는 비트 그룹은 제1 패턴에 따라 결정되고, 29 번째부터 특정한 위치에 위치하는 비트 그룹은 제2 패턴에 따라 결정된다.

이에 따라, 부가 패리티 비트들은 제1 패턴 및 제2 패턴에 따라 결정된다.

이와 같이, 제1 패턴은 펑처링되는 LDPC 패리티 비트들뿐만 아니라 부가 패리티 비트들을 결정하는데 이용되지만, 제2 패턴은 오직 부가 패리티 비트들을 결정하는데만 이용될 수 있다.

한편, 상술한 예에서는 그룹-와이즈 인터리빙 패턴이 제1 패턴과 제2 패턴을 포함하는 것으로 설명하였으나, 이는 펑처링 및 부가 패리티 관점에서 설명의 편의를 위한 것일 뿐이다. 즉, 그룹-와이즈 인터리빙 패턴은 제1 패턴 및 제2 패턴으로 구분없이 하나의 패턴으로 볼 수도 있으며, 이 경우, 펑처링 및 부가 패리티 모두를 위해 하나의 패턴으로 그룹-와이즈 인터리빙이 수행되는 것으로 볼 수 있다.

한편, 상술한 예에서, 펑처링되는 LDPC 패리티 비트들의 수로 예로 든 값은 설명의 편의를 위한 일 예에 불과하다.

제로 제거부(218, 321)는 펑처링부(217, 318)에서 출력되는 LDPC 코드워드에서 제로 패딩부(213, 314)에 의해 패딩된 제로 비트들을 제거하고, 나머지 비트들을 비트 디먹스(219, 322)로 출력할 수 있다.

여기에서, 제거는 패딩된 제로 비트들을 제거하는 것뿐만 아니라, 패딩된 제로 비트들을 제거하지는 않지만 LDPC 코드워드에서 패딩된 제로 비트들을 제외하고 나머지 비트들만을 출력하는 것을 포함할 수 있다.

구체적으로, 제로 제거부(218, 321)는 제로 패딩부(213, 314)에 의해 패딩된 K_ldpc-N_outer 개의 제로 비트들을 제거할 수 있다. 이에 따라, K_ldpc-N_outer 개의 제로 패딩 비트들은 제거되고, 수신 장치(200)로 전송되지 않을 수 있다.

예를 들어, 도 18과 같이, LDPC 코드워드를 구성하는 복수의 비트 그룹 중 1 번째 비트 그룹, 4 번째 비트 그룹, 5 번째 비트 그룹, 7 번째 비트 그룹 및 8 번째 비트 그룹의 모든 비트들이 제로 비트들로 패딩되고, 2 번째 비트 그룹의 일부 비트들이 제로 비트들로 패딩된 경우를 가정한다.

이 경우, 제로 제거부(218, 321)는 1 번째 비트 그룹, 2 번째 비트 그룹, 4 번째 비트 그룹, 5 번째 비트 그룹, 7 번째 비트 그룹 및 8 번째 비트 그룹에 패딩된 제로 비트들을 제거할 수 있다.

이와 같이 제로 비트들이 제거되면, 도 18과 같이 K_sig 개의 정보어 비트들(즉, K_sig 개의 L1 베이직 시그널링 비트들 및 K_sig 개의 L1 디테일 시그널링 비트들), 168 개의 BCH 패리티 체크 비트들(즉, BCH FEC) 및 (N_inner-K_ldpc-N_punc) 또는 (N_inner-K_ldpc-N_punc+N_pereat) 개의 패리티 비트들로 구성된 워드(word)가 남을 수 있다.

즉, 리피티션이 수행된 경우, 전체 LDPC 코드워드의 길이는 (N_FEC+N_repeat)가 된다. 여기에서, N_FEC=N_outer+N_{ldpc_parity}-N_punc이다. 다만, 리피티션이 수행되지 않는 모드의 경우, 전체 LDPC 코드워드의 길이는 N_FEC가 된다.

비트 디먹스(219, 322)는 제로 제거부(218, 321)에서 출력되는 비트들을 인터리빙하고 인터리빙된 비트들을 디멀티플렉싱한 후, 이를 성상도 맵퍼(221, 324)로 출력할 수 있다.

이를 위해, 비트 디먹스(219, 322)는 블록 인터리버(미도시) 및 디멀티플렉서(미도시)를 포함할 수 있다.

먼저, 블록 인터리버(미도시)에서 수행되는 블록 인터리빙 스킴(scheme)은 도 19와 같다.

구체적으로, 제로 비트들이 제거된 이후의 N_FEC 또는 (N_FEC+N_repeat) 길이의 비트들은 블록 인터리버(미도시)에 컬럼 와이즈하게 연속적으로(serially) 라이트될 수 있다. 여기에서, 블록 인터리버(미도시)의 컬럼의 수는 변조 차수와 동일하고, 로우의 수는 N_FEC/η_MOD 또는 (N_FEC+N_repeat)/η_MOD이다.

그리고, 리드 동작에서, 하나의 성상도 심볼(constellation symbol)에 대한 비트들이 로우 와이즈하게 순차적으로(sequentially) 리드되어 디멀티플렉서(미도시)로 입력될 수 있다. 이러한 동작은 컬럼의 마지막 로우까지 계속될 수 있다.

즉, N_FEC 또는 (N_FEC+N_repeat) 개의 비트들은 첫 번째 컬럼의 첫 번째 로우부터 컬럼 방향으로 복수의 컬럼에 라이트되고, 복수의 컬럼에 라이트된 비트들은 복수의 컬럼의 첫 번째 로우부터 마지막 로우까지 로우 방향으로 순차적으로 리드될 수 있다. 이때, 동일한 로우에서 리드된 비트들이 하나의 변조 심볼을 구성할 수 있다.

한편, 디멀티플렉서(미도시)는 블록 인터리버(미도시)에서 출력되는 비트들에 대한 디멀티플렉싱을 할 수 있다.

구체적으로, 디멀티플렉서(미도시)는 블록 인터리빙된 각 비트 그룹 즉, 블록 인터리버(미도시)의 동일한 로우에서 리드되어 출력되는 비트들을 성상도 맵핑 이전에 비트 그룹 내에서 비트-바이-비트(bit-by-bit)로 디멀티플렉싱할 수 있다.

이 경우, 변조 차수에 따라 2 개의 맵핑 룰이 존재할 수 있다.

구체적으로, QPSK의 경우, 성상도 심볼 내의 비트들의 신뢰도(reliability)가 동일하다는 점에서, 디멀티플렉서(미도시)는 비트 그룹에 대해 디멀티플렉싱 동작을 수행하지 않는다. 이에 따라, 블록 인터리버(미도시)로부터 리드되어 출력되는 비트 그룹은 디멀티플렉싱 동작 없이 QPSK 심볼에 맵핑될 수 있다.

하지만, 고차 변조(high order modulation)의 경우, 디멀티플렉서(미도시)는 하기의 수학식 31에 기초하여 블록 인터리버(미도시)로부터 리드되어 출력되는 비트 그룹에 대해 디멀티플렉싱을 수행할 수 있다. 즉, 비트 그룹은 하기의 수학식 31에 따라 QAM 심볼에 맵핑될 수 있다.

여기에서, %는 모듈로 연산이고, η_MOD는 변조 차수이다.

그리고, i는 블록 인터리버(미도시)의 로우 인덱스에 대응되는 비트 그룹 인덱스이다. 즉, QAM 심볼 각각에 맵핑되는 출력 비트 그룹 S_{demux_out}(i)는 비트 그룹 인덱스 i에 따라 S_{demux_in}(i)에서 시클릭 쉬프트될 수 있다.

한편, 도 20은 16-NUC(non uniform constellation) 즉, NUC 16-QAM 에 대한 비트 디멀플렉싱의 일 예를 나타낸다. 이러한 동작은 모든 비트 그룹들이 블록 인터리버(미도시)에서 리드될 때까지 계속될 수 있다.

한편, 비트 디먹스(323)는 부가 패리티 생성부(319)에서 출력되는 부가 패리티 비트들에 대해 비트 디먹스(219, 322)에서 수행한 동작과 동일한 동작을 수행하고, 블록 인터리빙 및 디멀플렉싱된 비트들을 성상도 맵퍼(325)로 출력할 수 있다.

성상도 맵퍼(221, 324, 325)는 비트 디먹스(219, 322, 323)에서 출력되는 비트들을 성상도 심볼들에 맵핑할 수 있다.

즉, 성상도 맵퍼(221, 324, 325)는 모드에 따라 S_{demux_out}(i)을 성상도를 이용하여 셀 워드(cell word)에 맵핑할 수 있다. 여기에서, S_{demux_out}(i)는 변조 차수와 동일한 수의 비트들로 구성될 수 있다.

구체적으로, 성상도 맵퍼(221, 324, 325)는 비트 디먹스(219, 322, 323)에서 출력되는 비트들을 모드에 따라 QPSK, 16-QAM, 64-QAM 및 256-QAM 등의 변조 방식을 이용하여 성상도 심볼들에 맵핑할 수 있다.

이 경우, 성상도 맵퍼(221, 324, 325)는 NUC을 이용할 수 있다. 즉, 성상도 맵퍼(221, 324, 325)는 NUC 16-QAM, NUC 64-QAM 및 NUC 256-QAM을 이용할 수 있다. 한편, 모드에 따라 L1 베이직 시그널링 및 L1 디테일 시그널링에 적용되는 변조 방식은 표 4와 같다.

한편, 송신 장치(100)는 성상도 심볼들을 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.

구체적으로, 송신 장치(100)는 성상도 맵퍼(221, 324)에서 출력되는 L1 베이직 시그널링 및 L1 디테일 시그널링 각각에 대응되는 성상도 심볼들 및 성상도 맵퍼(325)에서 출력되는 부가 패리티 비트들에 대응되는 성상도 심볼들을 프레임의 프리앰블 심볼에 맵핑할 수 있다.

이 경우, 송신 장치(100)는 현재 프레임에서 전송되는 L1 디테일 시그널링에 기초하여 생성된 부가 패리티 비트들을 해당 프레임 이전의 프레임에 맵핑할 수 있다.

즉, 송신 장치(100)는 i-1 번째 프레임에 대응되는 L1 베이직 시그널링을 포함하는 LDPC 코드워드 비트들을 i-1 번째 프레임에 맵핑하고, i-1 번째 프레임에 대응되는 L1 디테일 시그널링을 포함하는 LDPC 코드워드 비트들을 i-1 번째 프레임에 맵핑하고, i 번째 프레임에 대응되는 L1 디테일 시그널링에 기초하여 생성된 LDPC 패리티 비트들에서 선택되어 생성된 부가 패리티 비트들을 i-1 번째 프레임에 추가로 맵핑하여 수신 장치(200)로 전송할 수 있다.

뿐만 아니라, 송신 장치(100)는 L1 시그널링 외에도 데이터를 프레임의 데이터 심볼에 맵핑하고, L1 시그널링 및 데이터를 포함하는 프레임을 수신 장치(200)로 전송할 수 있다.

이 경우, L1 시그널링들은 데이터에 대한 시그널링 정보를 포함한다는 점에서, 각 데이터에 맵핑된 데이터에 대한 시그널링을 해당 프레임의 프리앰블에 맵핑할 수 있다. 예를 들어, 송신 장치(100)는 i 번째 프레임에 맵핑된 데이터에 대한 시그널링 정보를 포함하는 L1 시그널링을 i 번째 프레임에 맵핑할 수 있다.

도 21 및 도 22는 본 발명의 일 실시 예에 따른 수신 장치의 구성을 설명하기 위한 블록도들이다.

구체적으로, 도 21과 같이, 수신 장치(200)는 L1 베이직 시그널링을 처리하기 위해, 성상도 디맵퍼(2510), 먹스(2520), LLR 인서터(2530), LLR 컴바이너(2540), 패리티 디퍼뮤테이션부(2550), LDPC 디코더(2560), 제로 제거부(2570), BCH 디코더(2580) 및 디스크램블러(2590)를 포함할 수 있다.

또한, 도 22와 같이, 수신 장치(200)는 L1 디테일 시그널링을 처리하기 위해, 성상도 디맵퍼(2611, 2612), 먹스(2621, 2622), LLR 인서터(2630), LLR 컴바이너(2640), 패리티 디퍼뮤테이션부(2650), LDPC 디코더(2660), 제로 제거부(2670), BCH 디코더(2680), 디스크램블러(2690) 및 디세그먼테이션부(2695)를 포함할 수 있다.

여기에서, 도 21 및 도 22에 도시된 구성요소는, 도 5 및 도 6에 도시된 구성요소에 대응되는 기능을 수행하는 구성요소로서, 이는 일 예일 뿐이고 경우에 따라 일부는 생략 또는 변경될 수 있고, 다른 구성요소가 더 추가될 수도 있다.

수신 장치(200)는 프레임의 부트스트랩을 이용하여 프레임의 동기를 획득하고, 부트스트랩에 포함된 L1 베이직 시그널링을 처리하기 위한 정보를 이용하여 프레임의 프리앰블로부터 L1 베이직 시그널링을 수신할 수 있다.

그리고, 수신 장치(200)는 L1 베이직 시그널링에 포함된 L1 디테일 시그널링을 처리하기 위한 정보를 이용하여 프리앰블로부터 L1 디테일 시그널링을 수신하고, L1 디테일 시그널링을 이용하여 프레임의 데이터 심볼로부터 사용자가 필요로 하는 방송 데이터를 수신할 수 있다.

이에 따라, 수신 장치(200)는 송신 장치(100)에서 L1 베이직 시그널링 및 L1 디테일 시그널링을 처리한 모드를 판단하고, 판단된 모드에 따라 송신 장치(100)로부터 수신된 신호를 처리하여 L1 베이직 시그널링 및 L1 디테일 시그널링을 수신할 수 있다. 이를 위해, 수신 장치(200)는 송신 장치(100)가 모드에 따라 시그널링을 처리하기 위해 이용한 파리미터에 대한 정보를 기저장하고 있을 수 있다.

이와 같이, 프리앰블로부터 L1 베이직 시그널링 및 L1 디테일 시그널링을 순차적으로 획득하나, 도 21 및 도 22를 설명함에 있어, 설명의 편의를 위해 공통적인 기능을 수행하는 구성요소에 대해서는 함께 설명하도록 한다.

성상도 디맵퍼(2510, 2611, 2612)는 송신 장치(100)로부터 수신된 신호를 복조한다.

구체적으로, 성상도 디맵퍼(2510, 2611, 2612)는 송신 장치(100)의 성상도 맵퍼(221, 324, 325)에 대응되는 구성요소로, 송신 장치(100)로부터 수신된 신호를 복조하여, 송신 장치(100)에서 전송한 비트들에 대응되는 값들을 생성할 수 있다.

즉, 상술한 바와 같이, 송신 장치(100)는 프레임의 프리앰블에 L1 베이직 시그널링을 포함하는 LDPC 코드워드 및 L1 디테일 시그널링을 포함하는 LDPC 코드워드를 맵핑하여 수신 장치(200)로 전송한다. 또한, 경우에 따라, 송신 장치(100)는 프레임의 프리앰블에 부가 패리티 비트들을 맵핑하여 수신 장치(200)로 전송할 수 있다.

이에 따라, 성상도 디맵퍼(2510, 2611)는 L1 베이직 시그널링을 포함하는 LDPC 코드워드 비트들 및 L1 디테일 시그널링을 포함하는 LDPC 코드워드 비트들에 대응되는 값들을 생성할 수 있다. 그리고, 성상도 디맵퍼(2612)는 부가 패리티 비트들에 대응되는 값들을 생성할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 L1 베이직 시그널링, L1 디테일 시그널링 및 부가 패리티 비트들을 변조한 변조 방식에 대한 정보를 기저장할 수 있다. 이에 따라, 성상도 디맵퍼(2510, 2611, 2612)는 모드에 따라 송신 장치(100)로부터 수신된 신호를 복조하여, LDPC 코드워드 비트들 및 부가 패리티 비트들에 대응되는 값들을 생성할 수 있다.

한편, 송신 장치(100)에서 전송한 비트들에 대응되는 값은 통상적으로 수신된 비트가 0일 확률과 1일 확률에 기초하여 계산되는 값으로서 각각의 확률 자체를 각 비트에 대응되는 값으로 사용할 수도 있으며, 다른 일 예로서 LR (Likelihood Ratio) LLR(Log Likelihood Ratio) 값일 수도 있다.

구체적으로, LR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율을 의미하며, LLR 값은 송신 장치(100)에서 전송한 비트가 0일 확률과 1일 확률의 비율에 Log를 취한 값으로 나타낼 수 있다.

한편, 상술한 예에서는 LR 값 또는 LLR 값을 이용하는 것으로 설명하였으나, 이는 일 예이고, 수신된 신호 자체를 이용할 수도 있다.

먹스(2520, 2621, 2622)는 성상도 디맵퍼(2510, 2611, 2612)로부터 출력되는 LLR 값에 대한 멀티플렉싱을 수행한다.

구체적으로, 먹스(2520, 2621, 2622)는 송신 장치(100)의 비트 디먹스(219, 322, 323)에 대응되는 구성요소로, 비트 디먹스(219, 322, 323)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)가 디멀티플렉싱 및 블록 인터리빙을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 먹스(2520, 2621, 2622)는 셀 워드에 대응되는 LLR 값에 대해 비트 디먹스(219, 322, 323)에서 수행된 디멀티플렉싱 및 블록 인터리빙 동작을 역으로 수행하여, 셀 워드에 대응되는 LLR 값을 비트 단위로 멀티플렉싱할 수 있다.

LLR 인서터(2530, 2630)는 먹스(2520, 2621)로부터 출력되는 LLR 값에 펑처링 및 쇼트닝 비트에 대한 LLR 값을 삽입할 수 있다. 이 경우, LLR 인서터(2530, 2630)는 먹스(2520, 2621)로부터 출력되는 LLR 값들의 사이 또는 맨 앞 또는 맨 뒤에 미리 약속된 LLR 값들을 삽입할 수 있다.

구체적으로, LLR 인서터(2530, 2630)는 송신 장치(100)의 제로 제거부(218, 321) 및 펑처링부(217, 318)에 대응되는 구성요소로, 제로 제거부(218, 321) 및 펑처링부(217, 318)에 대응되는 동작을 수행할 수 있다.

먼저, LLR 인서터(2530, 2630)는 LDPC 코드워드에서 제로 비트들이 패딩되었던 위치에 제로 비트들에 대응되는 LLR 값을 삽입할 수 있다. 이 경우, 패딩되었던 제로 비트들 즉, 쇼트닝된 제로 비트들에 대응되는 LLR 값은 ∞ 또는 -∞가 될 수 있다. 하지만, ∞ 또는 -∞는 이론적인 값이며, 실질적으로는 수신 장치(200)에서 이용되는 LLR 값의 최대 값 또는 최소 값이 될 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)가 모드에 따라 제로 비트들을 패딩하기 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, LLR 인서터(2530, 2630)는 모드에 따라 LDPC 코드워드에서 제로 비트들이 패딩되었던 위치를 판단하고, 해당 위치에 쇼트닝된 제로 비트들에 대응되는 LLR 값을 삽입할 수 있다.

또한, LLR 인서터(2530, 2630)는 LDPC 코드워드에서 펑처링된 비트들의 위치에 펑처링된 비트들에 대응되는 LLR 값을 삽입할 수 있다. 이 경우, 펑처링된 비트들에 대응되는 LLR 값은 0이 될 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 펑처링을 위해 이용한 파라미터 및/또는 패턴에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 인서터(2530, 2630)는 모드에 따라 펑처링된 LDPC 패리티 비트들의 길이를 판단하고, LDPC 패리티 비트들이 펑처링된 위치에 그에 대응되는 LLR 값을 삽입할 수 있다.

한편, 부가 패리티 비트들 중 펑처링 비트들에서 선택된 부가 패리티 비트들의 경우, LLR 인서터(2630)는 펑처링된 비트에 대한 LLR 값 '0'이 아닌 수신된 부가 패리티 비트들에 대응되는 LLR 값을 펑처링된 비트들의 위치에 인서트할 수 있다.

LLR 컴바이너(2540, 2640)는 LLR 인서터(2530, 2630) 및 먹스(2622)에서 출력되는 LLR 값을 컴바인 즉, 합산할 수 있다. 다만, LLR 컴바이너(2540, 2640)는 특정 비트들에 대해 LLR 값을 보다 좋은 값으로 갱신해 주는 역할을 하지만, LLR 컴바이너(2540, 2640)가 없이 수신된 LLR 값들로부터 복호가 가능할 수도 있기 때문에 경우에 따라서는 생략도 가능하다.

구체적으로, LLR 컴바이너(2540)는 송신 장치(100)의 리피티션부(216)에 대응되는 구성요소로, 리피티션부(216)에 대응되는 동작을 수행할 수 있다. 또는, LLR 컴바이너(2640)는 송신 장치(100)의 리피티션부(317) 및 부가 패리티 생성부(319)에 대응되는 구성요소로, 리피티션부(317) 및 부가 패리티 생성부(319)에 대응되는 동작을 수행할 수 있다.

먼저, LLR 컴바이너(2540, 2640)는 리피티션된 비트들에 대응되는 LLR 값을 다른 LLR 값과 컴바인할 수 있다. 여기에서, 다른 LLR 값은 송신 장치(100)에서 리피티션된 비트들 생성에 기초가 된 비트들 즉, 리피티션 대상으로 선택되었던 LDPC 패리티 비트들에 대한 LLR 값일 수 있다.

즉, 상술한 바와 같이, 송신 장치(100)는 LDPC 패리티 비트들에서 비트들을 선택하고, 이들을 LDPC 정보어 비트들 및 LDPC 패리티 비트들 사이에서 리피티션시켜 수신 장치(200)로 전송하게 된다.

이에 따라, LDPC 패리티 비트들에 대한 LLR 값은 리피티션된 LDPC 패리티 비트들에 대한 LLR 값 및 리피티션되지 않은 LDPC 패리티 비트들 즉, 인코딩에 의해 생성된 LDPC 패리티 비트들에 대한 LLR 값으로 구성될 수 있다. 따라서, LLR 컴바이너(2540, 2640)는 동일한 LDPC 패리티 비트들에 LLR 값들을 컴바인할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 리피티션을 위해 이용한 파라미터에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 컴바이너(2540, 2640)는 리피티션된 LDPC 패리티 비트들의 길이를 판단하고, 리피티션의 기초가 된 비트들의 위치를 판단하고, 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 리피티션의 기초가 된 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.

예를 들어, 도 27 및 도 28과 같이, LLR 컴바이너(2540, 2640)는 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 리피티션의 기초가 된 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.

한편, LLR 컴바이너(2540, 2640)는 LDPC 패리티 비트들이 n 번 리피티션된 경우, 동일한 위치의 비트들에 대한 LLR 값을 n 번 이하로 컴바인할 수 있다.

예를 들어, 도 23은 펑처링된 비트들을 제외하고 LDPC 패리티 비트들의 일부가 1 번 리피티션된 경우이다. 이 경우, LLR 컴바이너(2540, 2640)는 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값에 컴바인하여 출력하거나, 이들을 컴바인하지 않고 수신된 리피티션된 LDPC 패리티 비트들에 대한 LLR 값 또는 수신된 LDPC 패리티 비트들에 대한 LLR 값을 출력할 수 있다.

다른 예로, 도 24는 펑처링되지 않고 전송된 LDPC 패리티 비트들 중 일부가 2 번 리피티션되고, 나머지 부분이 1 번 리피티션되고, 펑처링된 LDPC 패리티 비트들이 1 번 리피티션된 경우이다.

이 경우, LLR 컴바이너(2540, 2640)는 1 번 리피티션된 경우는 상술한 바와 동일한 방식으로 처리할 수 있다. 다만, LLR 컴바이너(2540, 2640)는 2 번 리피티션된 부분에 대해서는 다음과 처리할 수 있다. 이 경우, 2 번 리피티션된 LDPC 패리티 비트들 중 하나를 제1 리피티션된 LDPC 패리티 비트들이라 하고, 나머지 하나를 제1 리피티션된 LDPC 패리티 비트들이라 한다.

구체적으로, LLR 컴바이너(2540, 2640)는 제1 리피티션된 LDPC 패리티 비트들 및 제2 리피티션된 LDPC 패리티 비트들 각각에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값과 컴바인하여 출력할 수 있다. 또는, LLR 컴바이너(2540, 2640)는 제1 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값과 컴바인하여 출력하거나, 제2 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 LDPC 패리티 비트들에 대한 LLR 값과 컴바인하여 출력하거나, 제1 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 제2 리피티션된 LDPC 패리티 비트들에 대한 LLR 값을 컴바인하여 출력할 수 있다. 또는, LLR 컴바이너(2540, 2640)는 별도의 컴바인 없이, 제1 리피티션된 LDPC 패리티 비트들에 대한 LLR 값, 제2 리피티션된 LDPC 패리티 비트들 또는 LDPC 패리티 비트들을 출력할 수 있다.

또한, LLR 컴바이너(2640)는 부가 패리티 비트들에 대응되는 LLR 값을 다른 LLR 값과 컴바인할 수 있다. 여기에서, 다른 LLR 값은 송신 장치(100)에서 부가 패리티 비트들 생성에 기초가 된 LDPC 패리티 비트들 즉, 부가 패리티 비트들 생성을 위해 선택되었던 LDPC 패리티 비트들에 대한 LLR 값일 수 있다.

즉, 상술한 바와 같이, 송신 장치(100)는 현재 프레임에서 전송되는 L1 디테일 시그널링에 대한 부가 패리티 비트들을 이전 프레임에 맵핑하여 수신 장치(200)로 전송할 수 있다.

이 경우, 부가 패리티 비트들은 펑처링되어 현재 프레임에서 전송되지 않는 LDPC 패리티 비트들을 포함하고, 경우에 따라, 현재 프레임에서 전송되는 LDPC 패리티 비트들을 더 포함할 수 있다.

이에 따라, LLR 컴바이너(2640)는 현재 프레임을 통해 수신된 부가 패리티 비트들에 대한 LLR 값을 다음 프레임을 통해 수신되는 LDPC 코드워드에서 펑처링된 LDPC 패리티 비트들의 위치에 삽입된 LLR 값 및 다음 프레임을 통해 수신되는 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 부가 패리티 비트들 생성을 위해 이용한 파라미터 및/또는 패턴에 대한 정보를 기저장할 수 있다. 이에 따라, LLR 컴바이너(2640)는 부가 패리티 비트들의 길이를 판단하고, 부가 패리티 비트들 생성에 기초가 된 LDPC 패리티 비트들의 위치를 판단하고, 부가 패리티 비트들에 대한 LLR 값을 부가 패리티 비트들의 생성에 기초가 된 LDPC 패리티 비트들에 대한 LLR 값과 컴바인할 수 있다.

패리티 디퍼뮤테이션부(2550, 2650)는 LLR 컴바이너(2540, 2640)에서 출력되는 LLR 값을 디퍼뮤테이션할 수 있다.

구체적으로, 패리티 디퍼뮤테이션부(2550, 2650)는 송신 장치(100)의 패리티 퍼뮤테이션부(215, 316)에 대응되는 구성요소로, 패리티 퍼뮤테이션부(215, 316)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)가 모드에 따라 그룹-와이즈 인터리빙 및 패리티 인터리빙을 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 패리티 디퍼뮤테이션부(2550, 2650)는 LDPC 코드워드 비트들에 대응되는 LLR 값에 대해 패리티 퍼뮤테이션부(215, 316)에서 수행된 그룹-와이즈 인터리빙 및 패리티 인터리빙 동작을 역으로 수행하여 즉, 그룹-와이즈 디인터리빙 및 패리티 디인터리빙 동작을 수행하여, LDPC 코드워드 비트들에 대응되는 LLR 값을 패리티 디퍼뮤테이션할 수 있다.

LDPC 디코더(2560, 2660)는 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행할 수 있다.

구체적으로, LDPC 디코더(2560, 2660)는 송신 장치(100)의 LDPC 인코더(214, 315)에 대응되는 구성요소로, LDPC 인코더(214, 315)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 LDPC 인코딩을 수행하기 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, LDPC 디코더(2560, 2660)는 모드에 따라 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행할 수 있다.

예를 들어, LDPC 디코더(2560, 2660)는 합곱 알고리즘(sum-product algorithm)에 기반한 반복 복호 방식(iterative decoding)에 기초하여 패리티 디퍼뮤테이션부(2550, 2650)에서 출력되는 LLR 값에 기초하여 LDPC 디코딩을 수행하고, LDPC 디코딩에 따라 에러가 정정된 비트들을 출력할 수 있다.

제로 제거부(2570, 2670)는 LDPC 디코더(2560, 2660)에서 출력되는 비트들에서 제로 비트들을 제거할 수 있다.

구체적으로, 제로 제거부(2570, 2670)는 송신 장치(100)의 제로 패딩부(213, 314)에 대응되는 구성요소로, 제로 패딩부(213, 314)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)에서 모드에 따라 제로 비트들을 패딩하기 위해 이용하였던 파라미터 및/또는 패턴에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 제로 제거부(2570, 2670)는 LDPC 디코더(2560, 2660)에서 출력되는 비트들에서 제로 패딩부(213, 314)에서 패딩되었던 제로 비트들을 제거할 수 있다.

BCH 디코더(2580, 2680)는 제로 제거부(2570, 2670)에서 출력되는 비트들을 BCH 디코딩할 수 있다.

구체적으로, BCH 디코더(2580, 2680)는 송신 장치(100)의 BCH 인코더(212, 313)에 대응되는 구성요소로, BCH 인코더(212, 313)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(200)는 BCH 인코딩을 수행하기 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, BCH 디코더(2580, 2680)는 제로 제거부(2570, 2670)에서 출력되는 비트들을 BCH 디코딩하여 에러를 정정하고, 에러가 정정된 비트들을 출력할 수 있다.

디스크램블러(2590, 2690)는 BCH 디코더(2580, 2680)에서 출력되는 비트들을 디스크램블링할 수 있다.

구체적으로, 디스크램블러(2590, 2690)는 송신 장치(100)의 스크램블러(211, 312)에 대응되는 구성요소로, 스크램블러(211, 312)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)가 스크램블링을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 디스크램블러(2590, 2690)는 BCH 디코더(2580, 2680)에서 출력되는 비트들을 디스크램블하여 출력할 수 있다.

이에 따라, 송신 장치(100)에서 전송하였던 L1 베이직 시그널링이 복원될 수 있다. 그리고, 송신 장치(100)에서 L1 디테일 시그널링에 대한 세그먼테이션이 수행되지 않는 경우, 송신 장치(100)에서 전송하였던 L1 디테일 시그널링 또한 복원될 수 있다.

다만, 송신 장치(100)에서 L1 디테일 시그널링에 대한 세그먼테이션을 수행한 경우, 디세그먼테이션부(2695)는 디스크램블러(2690)에서 출력되는 비트들을 디세그먼테이션할 수 있다.

구체적으로, 디세그먼테이션부(2695)는 송신 장치(100)의 세그먼테이션부(311)에 대응되는 구성요소로, 세그먼테이션부(311)에 대응되는 동작을 수행할 수 있다.

이를 위해, 수신 장치(200)는 송신 장치(100)가 세그먼테이션을 위해 이용하였던 파라미터에 대한 정보를 기저장하고 있을 수 있다. 이에 따라, 디세그먼테이션부(2695)는 디스크램블러(2690)에서 출력되는 비트들 즉, L1 디테일 시그널링에 대한 세그먼트들을 결합하여, 세그먼테이션 전의 L1 디테일 시그널링을 복원할 수 있다.

한편, L1 시그널링의 길이에 대한 정보는 도 25와 같이 제공된다. 이에 따라, 수신 장치(200)는 L1 디테일 시그널링에 대한 길이 및 부가 패리티에 대한 길이를 산출할 수 있다.

도 25를 참조하면, L1 베이직 시그널링은 L1 Detail total cells의 정보를 제공한다는 점에서, 수신 장치(200)는 L1 디테일 시그널링에 대한 길이 및 부가 패리티 비트들의 길이를 산출해야 한다.

구체적으로, L1 베이직 시그널링의 L1B_L1_Detail_additional_parity_mode가 0이 아닐 경우, 주어진 L1B_L1_Detail_total_cells의 정보는 total cell 길이(=N_{L1_detail_total_cells})를 나타내므로, 수신 장치(200)는 하기의 수학식 32 내지 35에 기초하여 L1 디테일 시그널링에 대한 길이 N_{L1_detail_cells} 및 부가 패리티에 대한 길이 N_{AP_total_cells}를 산출할 수 있다.

이 경우, 수학식 32 내지 수학식 34에 기초하여, L1 베이직 시그널링의 L1B_L1_Detail_total_cells의 정보로부터 얻을 수 있는 N_{L1_detail_total_cells} 값과 N_FEC, N_{L1D_FECFRAME} 및 변조 차수(η_MOD)에 기초하여 N_{AP_total_cells} 값을 구할 수 있다. 그 일 예로서 다음과 같은 수학식 35를 통해 N_{AP_total_cells} 을 계산할 수 있다.

한편, L1 베이직 시그널링 필드의 syntax 및 field semantics는 하기의 표 13과 같다.

그러므로, 수신 장치(200)는 수신된 L1 디테일 셀들 중에서 N_{AP_total_cells} 셀로 전송되는 부가 패리티 비트들을 기반으로 다음 프레임에서 부가 패리티 비트들에 대한 수신기 동작을 수행할 수 있다.

도 26은 본 발명의 일 실시 예에 따른 송신 장치의 펑처링 방법을 설명하기 위한 흐름도이다.

먼저, 아우터 인코딩된 비트들 및 제로 비트들을 포함하는 입력 비트들을 인코딩하여 패리티 비트들을 생성한다(S2310).

그리고, 패리티 비트들에서 일부 비트들을 펑처링한다(S2320).

여기에서, S2320 단계는 수학식 8에 기초하여 산출된 N_{punc_temp}에 기초하여 펑처링되는 패리티 비트들의 수를 산출한다.

이 경우, 수학식 8에서 A는 쇼트닝되는 제로 비트들의 수에 대한 펑처링될 패리티 비트들의 수의 비율이고, B는 펑처링되는 패리티 비트들의 최소 개수일 수 있다.

구체적으로, A 및 B는 변조 차수가 2인 경우, A=0, B=9360 또는 A=0, B=11460 또는 A=0, B=12360이다.

또한, A 및 B는 변조 차수가 2인 경우, A=2, B=6036 또는 A=11/16, B=4653이다.

한편, S2320 단계는 수학식 10에 기초하여 N_FEC를 산출하고, 수학식 11에 기초하여 펑처링되는 패리티 비트들의 수N_punc를 산출한다. 그리고, S2320 단계는 마지막 패리티 비트부터 산출된 수만큼의 패리티 비트들을 펑처링할 수 있다.

도 27은 본 발명의 일 실시 예에 따른 펑처링 방법을 설명하기 위한 흐름도이다.

먼저, 제로 비트들을 포함하는 입력 비트들을 인코딩하여 패리티 비트들을 생성한다(S2410).

그리고, 패리티 비트들에서 일부 비트들을 펑처링한다(S2420).

여기에서, S2420 단계는 수학식 9에 기초하여 산출된 N_{punc_temp}에 기초하여 펑처링되는 패리티 비트들의 수를 산출한다.

이 경우, 수학식 9에서 B는 서로 다른 변조 차수에서 서로 다른 값으로 결정된다.

구체적으로, B는 변조 차수가 2인 경우, 9360, 11460 또는 12360이고, 변조 차수가 4인 경우, 12292이며, 변조 차수가 6인 경우, 12350이고, 변조 차수가 8인 경우, 12432 또는 12776이다.

한편, 도 24 및 도 25와 관련된 정보어 비트들을 펑처링하는 구체적인 방법에 대해서는 상술한 바 있다.

한편, 본 발명에 따른 펑처링 방법을 순차적으로 수행하는 프로그램이 저장된 비일시적 판독 가능 매체(non-transitory computer readable medium)가 제공될 수 있다.

비일시적 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 구체적으로는, 상술한 다양한 어플리케이션 또는 프로그램들은 CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등과 같은 비일시적 판독 가능 매체에 저장되어 제공될 수 있다.

또한, 송신 장치 및 수신 장치에 대해 도시한 상술한 블록도에서는 버스(bus)를 미도시하였으나, 송신 장치 및 수신 장치에서 각 구성요소 간의 통신은 버스를 통해 이루어질 수도 있다. 또한, 각 장치에는 상술한 다양한 동작을 수행하는 CPU, 마이크로 프로세서 등과 같은 프로세서가 더 포함될 수도 있으며, 각 장치에는 상술한 다양한 동작을 수행하기 위한 메모리가 더 포함될 수도 있다.

또한, 본 발명의 실시 예에서 "모듈", "유닛", "부(part)" 등과 같은 용어는 적어도 하나의 기능이나 동작을 수행하는 구성요소를 지칭하기 위한 용어이며, 이러한 구성요소는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 복수의 "모듈", "유닛", "부(part)" 등은 각각이 개별적인 특정한 하드웨어로 구현될 필요가 있는 경우를 제외하고는, 적어도 하나의 모듈이나 칩으로 일체화되어 적어도 하나의 프로세서(미도시)로 구현될 수 있다.

또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

100 : 송신 장치 110 : LDPC 인코더
120 : 펑처링부

Claims (18)

1. 복수의 모드 중 하나의 모드로 입력 비트들을 처리하는 송신 장치에 있어서,
   상기 입력 비트들을 포함하는 정보어 비트들을 인코딩하여 패리티 비트들을 생성하는 인코딩부; 및
   상기 패리티 비트들 중 하나 또는 그 이상의 비트들을 펑처링하는 펑처링부; 및
   상기 패리티 비트들에서 논-펑처링된 비트들 및 상기 입력 비트들을 변조 차수에 기초하여 성상점들에 맵핑하는 맵핑부;를 포함하며,
   상기 펑처링부는,
   하기의 수학식에서 산출된 N_{punc_temp}에 기초하여 상기 펑처링될 하나 또는 그 이상의 비트들의 수를 산출하며,
   

   

   
   여기에서, N_outer는 상기 입력 비트들의 수, K_ldpc는 상기 정보어 비트들의 수이고, A 및 B는 기설정된 상수이며,
   상기 복수의 모드는, 변조 차수가 2인 제1 모드 및 제2 모드를 포함하고,
   상기 제1 모드 및 제2 모드에서 상기 B는 서로 다른 값을 포함하고,
   상기 제1 모드에서 상기 B는 11460이고, 상기 제2 모드에서 상기 B는 6036인, 송신 장치.
2. 삭제
3. 제1항에 있어서,
   상기 송신 장치는,
   상기 입력 비트들이 제1 시그널링을 포함하면 상기 제1 모드로 상기 입력 비트들을 처리하고, 상기 입력 비트들이 제2 시그널링을 포함하면 상기 제2 모드로 상기 입력 비트들을 처리하며,
   상기 제1 시그널링은, 상기 제2 시그널링에 대한 정보를 포함하는 것을 특징으로 하는 송신 장치.
4. 제3항에 있어서,
   상기 제2 시그널링에 대한 정보는,
   상기 제2 시그널링을 디코딩하기 위해 요구되는 정보를 포함하는 것을 특징으로 하는 송신 장치.
5. 제1항에 있어서,
   상기 입력 비트들을 포함하는 정보어 비트들에 제로 비트들을 패딩하는 제로 패딩부; 및
   상기 제로 비트들이 패딩된 정보어 비트들이 상기 인코딩부에 의해 인코딩된 후, 상기 인코딩된 정보어 비트들에서 상기 제로 비트들을 제거하는 제로 제거부;를 더 포함하는 것을 특징으로 하는 송신 장치.
6. 제5항에 있어서,
   상기 A는, 상기 제거된 제로 비트들의 수에 대한 상기 펑처링될 하나 또는 그 이상의 비트들의 수의 비율이고,
   상기 B는, 상기 N_{punc_temp}의 최소 값인 것을 특징으로 하는 송신 장치.
7. 제1항에 있어서,
   상기 펑처링부는,
   하기의 수학식에 기초하여 N_FEC를 산출하는 것을 특징으로 하는 송신 장치:
   

   

   
   여기에서, N_{FEC_temp}=N_outer+N_{ldpc_parity}-N_{punc_temp}이고, N_{ldpc_parity}는 상기 패리티 비트들의 수, η_MOD는 상기 변조 차수이다.
8. 제7항에 있어서,
   상기 펑처링부는,
   하기의 수학식에 기초하여 N_punc를 산출하는 것을 특징으로 하는 송신 장치:
   

   

   
   여기에서, N_punc는 상기 펑처링될 하나 또는 그 이상의 비트들의 수이다.
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 삭제
18. 삭제

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