KR101794798B1 - Internal voltage generating circuit of semiconductor apparatus - Google Patents

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Abstract

반도체 장치의 내부 전압 생성회로는 제 1 기준 전압 발생부, 기준 전압 조정 버퍼부, 내부 전압 검출부 및 내부 전압 생성부를 포함한다. 제 1 기준 전압 발생부는 반도체 장치의 정상 동작 모드 시 제 1 기준 전압을 출력한다. 기준 전압 조정 버퍼부는 상기 제 1 기준 전압을 수신하여 상기 제 1 기준 전압과 같은 레벨의 제 1 조정 전압과 상기 제 1 기준 전압보다 높은 레벨의 제 2 조정 전압을 생성한다. 내부 전압 검출부는 상기 제 1 조정 전압 및 상기 제 2 조정 전압으로 타겟 레벨을 생성하고, 상기 타겟 레벨과 내부 전압을 비교하여 그 결과에 따라 내부 전압 생성 인에이블 신호를 생성한다. 내부 전압 생성부는 상기 내부 전압 생성 인에이블 신호에 응답하여 상기 내부 전압을 생성하고 생성된 상기 내부 전압을 상기 내부 전압 검출부로 피드백한다.The internal voltage generating circuit of the semiconductor device includes a first reference voltage generating unit, a reference voltage adjusting buffer unit, an internal voltage detecting unit, and an internal voltage generating unit. The first reference voltage generator outputs a first reference voltage in a normal operation mode of the semiconductor device. The reference voltage adjustment buffer unit receives the first reference voltage and generates a first adjustment voltage at the same level as the first reference voltage and a second adjustment voltage at a level higher than the first reference voltage. The internal voltage detector generates a target level with the first adjustment voltage and the second adjustment voltage, compares the internal voltage with the target level, and generates an internal voltage generation enable signal according to the comparison result. The internal voltage generator generates the internal voltage in response to the internal voltage generation enable signal and feeds back the generated internal voltage to the internal voltage detector.

Description

반도체 장치의 내부 전압 생성 회로 {INTERNAL VOLTAGE GENERATING CIRCUIT OF SEMICONDUCTOR APPARATUS}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an internal voltage generation circuit for a semiconductor device,

본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 반도체 장치의 내부 전압 생성 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an internal voltage generating circuit of a semiconductor device.

반도체 장치는 외부 전압을 인가 받아 각 회로의 용도에 맞는 내부 전압을 생성한다. 이러한 내부 전압에는 승압 전압(VPP), 코어 전압(VCORE), 벌크 전압(VBB), 네거티브 워드라인 전압(VBBW) 등이 있다.The semiconductor device receives an external voltage and generates an internal voltage suitable for the purpose of each circuit. The internal voltage includes a boost voltage VPP, a core voltage VCORE, a bulk voltage VBB, and a negative word line voltage VBBW.

도 1은 종래 내부 전압 발생 회로의 도면이다.1 is a diagram of a conventional internal voltage generating circuit.

종래 내부 전압 발생 회로는 제 1 기준 전압 발생부(10), 제 2 기준 전압 발생부(15), 선택 버퍼부(30), 기준 전압 조정부(40), 내부 전압 검출부(50), 내부 전압 생성부(60) 및 테스트용 패드(70)를 포함한다.The conventional internal voltage generating circuit includes a first reference voltage generating unit 10, a second reference voltage generating unit 15, a selection buffer unit 30, a reference voltage adjusting unit 40, an internal voltage detecting unit 50, A portion 60 and a test pad 70.

상기 제 1 기준 전압 발생부(10)는 반도체 장치를 정상적으로 동작 시킬 때 필요한 내부 전압을 생성하기 위해 제 1 기준 전압(VREFN)을 출력한다.The first reference voltage generator 10 outputs a first reference voltage VREFN to generate an internal voltage necessary for normally operating the semiconductor device.

상기 제 2 기준 전압 발생부(15)는 번인테스트(burn in test) 시 필요한 내부 전압을 생성하기 위해 제 2 기준 전압(VREFB)을 출력한다. 번인테스트란 고집적 반도체 회로에 있어 제품의 신뢰성 확보를 위해 칩에 고온 및 고전압을 강제적으로 인가하여 스트레스를 줌으로써 잠재적인 불량을 제거하기 위한 테스트 방식이다.The second reference voltage generator 15 outputs a second reference voltage VREFB to generate an internal voltage necessary for a burn-in test. The burn-in test is a test method for eliminating potential defects by applying high temperature and high voltage to a chip in order to secure reliability of a highly integrated semiconductor circuit.

상기 선택 버퍼부(30)는 반도체 장치가 정상 동작 모드인지 아니면 번인테스트 모드인지를 판단하여 상기 제 1 기준 전압(VREFN) 또는 상기 제 2 기준 전압(VREFB)을 선택하고 버퍼링하여 선택 기준 전압(VREFS)을 출력한다.The selection buffer unit 30 determines whether the semiconductor device is in a normal operation mode or a burn-in test mode and selects and buffers the first reference voltage VREFN or the second reference voltage VREFB to generate a selection reference voltage VREFS ).

상기 기준 전압 조정부(40)는 상기 선택 기준 전압(VREFS)을 인가 받아 제 1 조정 전압(VREFS1) 및 제 2 조정 전압(VREFS2)을 출력한다. 상기 제 1 조정 전압(VREFS1) 및 상기 제 2 조정 전압(VREFS2)은 상기 내부 전압 검출부(50)에서 내부 전압(VIN) 레벨을 검출하는데 있어 비교 대상이 되는 타겟 레벨을 생성하기 위한 것이다.The reference voltage regulator 40 receives the selected reference voltage VREFS and outputs a first regulated voltage VREFS1 and a second regulated voltage VREFS2. The first adjustment voltage VREFS1 and the second adjustment voltage VREFS2 are for generating a target level to be compared in detecting the internal voltage VIN level in the internal voltage detector 50. [

상기 내부 전압 검출부(50)는 상기 제 1 조정 전압(VREFS1) 및 제 2 조정 전압(VREFS2)를 인가 받아 저항을 연결하여 전압 레벨을 분배함으로써 상기 타겟 레벨을 생성하고, 이를 상기 내부 전압 생성부(60)에서 피드백되는 상기 내부 전압(VIN) 레벨과 비교한다. 비교 결과 상기 내부 전압(VIN) 레벨이 상기 타겟 레벨에 미치지 못하는 경우 내부 전압 생성 인에이블 신호(EN)를 활성화 하여 상기 내부 전압 생성부(60)로 인가한다.The internal voltage detector 50 generates the target level by receiving the first adjustment voltage VREFS1 and the second adjustment voltage VREFS2 and dividing the voltage level by connecting a resistor to the internal voltage generator 50 60 to the internal voltage (VIN) level. As a result of comparison, when the internal voltage VIN level does not reach the target level, the internal voltage generation enable signal EN is activated and applied to the internal voltage generator 60.

상기 내부 전압 생성부(60)는 상기 내부 전압 생성 인에이블 신호(EN)가 활성화되어 인가되는 경우 차지 펌핑을 수행하여 상기 내부 전압(VIN) 레벨을 상기 타겟 레벨에 수렴시킨다. 그리고 상기 내부 전압(VIN)을 상기 내부 전압 검출부(50)에 피드백 시킴으로써 상기 내부 전압(VIN)이 상기 타겟 레벨을 안정적으로 유지할 수 있도록 한다.The internal voltage generating unit 60 performs charge pumping when the internal voltage generating enable signal EN is activated and applied to converge the internal voltage VIN level to the target level. The internal voltage VIN is fed back to the internal voltage detector 50 so that the internal voltage VIN can stably maintain the target level.

상기 테스트용 패드(70)는 외부에서 반도체 장치 내부로 상기 선택 내부 전압(VREFS)을 포싱(forcing)하여 내부 전압 가변 테스트를 수행하거나, 상기 선택 버퍼부(30)에서 출력되는 상기 선택 내부 전압(VREFS)을 프로빙(probing)하여 상기 선택 내부 전압(VREFS)의 레벨을 확인하고자 할 때 사용된다.The test pad 70 performs an internal voltage variable test by forcing the selected internal voltage VREFS from the outside into the semiconductor device, VREFS to probe the level of the selected internal voltage VREFS.

상기 종래 내부 전압 발생 회로는 공지의 기술이므로 상기 제 1 기준 전압 발생부(10), 제 2 기준 전압 발생부(15), 선택 버퍼부(30), 기준 전압 조정부(40), 내부 전압 검출부(50) 및 내부 전압 생성부(60)의 세부 구성회로 설명은 생략한다.Since the conventional internal voltage generating circuit is a well-known technique, the first reference voltage generating unit 10, the second reference voltage generating unit 15, the selection buffer unit 30, the reference voltage adjusting unit 40, 50 and the internal voltage generating unit 60 will not be described.

반도체 장치의 내부 전압들은 각각 상기 회로에 의한 방식으로 생성된다. 문제는 음(negative) 전압 즉 벌크 전압(VBB) 및 네거티브 워드라인 전압(VBBW)의 경우에도 상기 회로에 의한 방식으로 생성되는 것이 효율적인가 이다.The internal voltages of the semiconductor device are each generated in a manner by the circuit. The question is whether it is efficient to generate in the manner of the circuit in the case of negative voltages, i.e., the bulk voltage VBB and the negative word line voltage VBBW.

번인테스트는 반도체 장치에 고전압을 인가하여 잠재적인 불량품들을 제거하는 테스트로 승압 전압(VPP) 및 코어 전압(VCORE) 등 양(positive) 전압 생성 시 이루어진다. 따라서 음 전압 생성 시에는 번인테스트가 실시되지 않으므로 상기 제 2 기준 전압(VREFB)이 생성되지 않는다. 따라서 상기 선택 버퍼부(30)는 불안정한 제 1 기준 전압(VREFN)의 레벨을 안정적으로 버퍼링하는 기능만 수행하게 된다.The burn-in test is performed when a high voltage is applied to a semiconductor device to remove potential defects, and a positive voltage such as the boost voltage VPP and the core voltage VCORE is generated. Therefore, the second reference voltage VREFB is not generated because the burn-in test is not performed when the negative voltage is generated. Therefore, the selection buffer unit 30 performs only a function of stably buffering the level of the unstable first reference voltage VREFN.

이때 음 전압 생성 시 상기 타겟 레벨을 생성하기 위해 상기 선택 버퍼부(30)와 상기 기준 전압 조정부(40)를 별도의 단계(stage)로 설계하는 것은 신호의 오프셋(offset), 회로 면적 및 소모 전류 등을 보아 매우 비효율적이다.Designing the selection buffer unit 30 and the reference voltage adjustment unit 40 as separate stages to generate the target level during the negative voltage generation may be accomplished by using an offset, a circuit area, and a consumed current It is very inefficient.

또한 내부 전압 가변 테스트시 상기 테스트용 패드(70)는 상기 선택 내부 전압(VREFS)을 상기 기준 전압 조정부(40)로 포싱하기 때문에 상기 선택 내부 전압(VREFS)을 상승시킬 경우 상기 상기 기준 전압 조정부(40)의 구동 전압에 의해 포화(saturation)상태가 발생할 수 있는 문제가 있다.The test pad 70 forwards the selected internal voltage VREFS to the reference voltage regulator 40 when the internal voltage variable test is performed. Therefore, when the selected internal voltage VREFS is raised, There is a problem that a saturation state may occur due to the driving voltage of the driving unit 40.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로 타겟 레벨을 생성하는 단계를 최소화하는 음의 내부 전압 생성 회로를 제공하는데 그 목적이 있다. 또한 내부 전압 가변 테스트시 패드를 통해 인가되는 기준 전압이 포화되는 것을 방지하는 내부 전압 생성 회로를 제공하는데 그 목적이 있다.It is an object of the present invention to provide a negative internal voltage generating circuit that minimizes the step of generating a target level. It is also an object of the present invention to provide an internal voltage generation circuit that prevents saturation of a reference voltage applied through a pad in an internal voltage variable test.

본 발명의 실시예에 따른 반도체 장치의 내부 전압 생성회로는 반도체 장치의정상 동작 모드 시 제 1 기준 전압을 출력하는 제 1 기준 전압 발생부; 상기 제 1 기준 전압을 수신하여 상기 제 1 기준 전압과 같은 레벨의 제 1 조정 전압과 상기 제 1 기준 전압보다 높은 레벨의 제 2 조정 전압을 생성하는 기준 전압 조정 버퍼부; 상기 제 1 조정 전압 및 상기 제 2 조정 전압으로 타겟 레벨을 생성하고, 상기 타겟 레벨과 내부 전압을 비교하여 그 결과에 따라 내부 전압 생성 인에이블 신호를 생성하는 내부 전압 검출부; 및 상기 내부 전압 생성 인에이블 신호에 응답하여 상기 내부 전압을 생성하고 생성된 상기 내부 전압을 상기 내부 전압 검출부로 피드백하는 내부 전압 생성부를 포함한다.The internal voltage generating circuit of the semiconductor device according to the embodiment of the present invention includes: a first reference voltage generating unit for outputting a first reference voltage in a normal operation mode of the semiconductor device; A reference voltage adjustment buffer unit receiving the first reference voltage and generating a first adjustment voltage at the same level as the first reference voltage and a second adjustment voltage at a level higher than the first reference voltage; An internal voltage detector for generating a target level with the first adjustment voltage and the second adjustment voltage, comparing the target voltage with an internal voltage, and generating an internal voltage generation enable signal according to the comparison result; And an internal voltage generator for generating the internal voltage in response to the internal voltage generation enable signal and feeding back the generated internal voltage to the internal voltage detector.

본 발명의 내부 전압 생성 회로에 의하면 타겟 레벨 생성 단계를 최소화함으로써 신호의 오프셋을 줄일 수 있고 반도체 장치에서 내부 전압 생성 회로가 차지하는 면적 및 소모 전류를 최소화 할 수 있다. 또한 내부 전압 가변 테스트 시 패드를 통해 외부에서 인가되는 기준 전압이 포화되는 것을 방지하여 원활한 가변 테스트를 수행할 수 있다.According to the internal voltage generating circuit of the present invention, the offset of the signal can be reduced by minimizing the target level generating step, and the area occupied by the internal voltage generating circuit in the semiconductor device and the consumed current can be minimized. In addition, when the internal voltage variable test is performed, the reference voltage applied from the outside through the pad is prevented from being saturated, so that a smooth variable test can be performed.

도 1은 종래 내부 전압 생성 회로를 나타낸 도면,
도 2는 본 발명의 실시예에 따른 내부 전압 생성 회로를 나타낸 도면이다.1 is a diagram showing a conventional internal voltage generating circuit,
2 is a diagram illustrating an internal voltage generating circuit according to an embodiment of the present invention.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 내부 전압 생성 회로의 회로도이다.2 is a circuit diagram of an internal voltage generation circuit according to an embodiment of the present invention.

도 2의 내부 전압 생성회로는 제 1 기준 전압 발생부(10), 기준 전압 조정 버퍼부(200), 내부 전압 검출부(50), 내부 전압 생성부(60) 및 테스트용 패드(70)를 포함한다.2 includes a first reference voltage generating unit 10, a reference voltage adjusting buffer unit 200, an internal voltage detecting unit 50, an internal voltage generating unit 60, and a test pad 70 do.

상기 제 1 기준 전압 발생부(10)는 반도체 장치가 정상모드로 동작하는 경우 내부 전압(VIN) 생성의 기준이 되는 제 1 기준 전압(VREFN)을 생성한다.The first reference voltage generator 10 generates a first reference voltage VREFN as a reference for generating an internal voltage VIN when the semiconductor device operates in a normal mode.

상기 기준 전압 조정 버퍼부(200)는 상기 제 1 기준 전압(VREFN)을 수신하여 상기 제 1 기준 전압(VREFN)과 같은 레벨의 제 1 조정 전압(VREFS1)과 상기 제 1 기준 전압보다 높은 레벨의 제 2 조정 전압(VREFS2)을 생성한다. 상기 제 1 조정 전압(VREFS1) 및 상기 제 2 조정 전압(VREFS2)은 상기 내부 전압 검출부(50)에서 음의 내부 전압(VIN) 레벨을 검출하는데 있어 비교 대상이 되는 타겟 레벨을 생성하기 위한 것이다.The reference voltage adjustment buffer unit 200 receives the first reference voltage VREFN and outputs a first adjustment voltage VREFS1 having the same level as the first reference voltage VREFN and a second adjustment voltage VREFS2 having a level higher than the first reference voltage VREF1 And generates the second adjustment voltage VREFS2. The first adjustment voltage VREFS1 and the second adjustment voltage VREFS2 are for generating a target level to be compared in detecting the negative internal voltage VIN level in the internal voltage detector 50. [

상기 내부 전압 검출부(50)는 상기 제 1 조정 전압(VREFS1) 및 상기 제 2 조정 전압(VREFS2)으로 타겟 레벨을 생성하고, 상기 타겟 레벨과 내부 전압(VIN)을 비교하여 그 결과에 따라 내부 전압 생성 인에이블 신호(EN)를 생성한다.The internal voltage detector 50 generates a target level using the first adjusted voltage VREFS1 and the second adjusted voltage VREFS2 and compares the target voltage with the internal voltage VIN, And generates a generation enable signal EN.

상기 내부 전압 생성부(60)는 상기 내부 전압 생성 인에이블 신호(EN)에 응답하여 상기 내부 전압(VIN)을 생성하고 생성된 상기 내부 전압(VIN)을 상기 내부 전압 검출부(50)로 피드백한다.The internal voltage generator 60 generates the internal voltage VIN in response to the internal voltage generation enable signal EN and feeds the generated internal voltage VIN to the internal voltage detector 50 .

본 발명의 실시예에 따른 내부 전압 생성 회로는 종래보다 음 전압 생성 단계를 최소화하여 반도체 장치의 효율성을 높인다.The internal voltage generating circuit according to the embodiment of the present invention minimizes the negative voltage generating step and increases the efficiency of the semiconductor device.

음 전압 생성 시에는 번인테스트(burn in test)를 수행하지 않는다는 점에 착안하여 상기 기준 전압 조정 버퍼부(200)는 항상 상기 제 1 기준 전압(VREFN)을 수신하고 이를 조정하여 상기 제 1 및 제 2 조정 전압(VREFS1, 2)을 출력한다. The reference voltage adjustment buffer unit 200 always receives the first reference voltage VREFN and adjusts the first reference voltage VREFN so as not to perform the burn in test at the time of generating the negative voltage, 2 Output the adjustment voltage (VREFS1, 2).

즉, 상기 기준 전압 조정 버퍼부(200)는 종래 기술에서 기준 전압을 선택하고 버퍼링하는 단계와 상기 선택된 기준 전압을 이용하여 조정 전압을 생성하는 단계를 하나의 단계로 만든 것으로, 기존 내부 전압 생성 회로가 차지했던 면적 및 소모 전류를 줄일 수 있다.That is, the reference voltage adjustment buffer unit 200 is a step of selecting and buffering a reference voltage and generating an adjustment voltage using the selected reference voltage in the prior art, Can reduce the area occupied and the current consumption.

상기 기준 전압 조정 버퍼부(200)는 증폭기(OP1), 제 1 저항(R1) 및 제 2 저항(R2)을 포함한다. The reference voltage adjustment buffer unit 200 includes an amplifier OP1, a first resistor R1, and a second resistor R2.

상기 증폭기(OP1)는 양 입력 단자로 상기 제 1 기준 전압 발생부(10)에서 출력된 제 1 기준 전압(VREFN)을 수신하고 음 입력 단자로 피드백된 상기 제 1 기준 전압(VREFN)을 수신하며, 출력 단자로부터 상기 제 2 조정 전압(VREFS2)을 출력한다. The amplifier OP1 receives the first reference voltage VREFN output from the first reference voltage generator 10 and receives the first reference voltage VREFN fed back to the negative input terminal through a positive input terminal , And outputs the second adjustment voltage VREFS2 from the output terminal.

상기 제 1 저항(R1)은 상기 증폭기(OP1)의 상기 출력 단자와 상기 음 입력 단자에 연결되고, 상기 제 2 저항(R2)은 상기 증폭기(OP1)의 상기 음 입력 단자와 접지 전압(VSS)에 연결된다.The first resistor R1 is connected to the output terminal of the amplifier OP1 and the negative input terminal and the second resistor R2 is connected to the negative input terminal of the amplifier OP1 and the ground voltage VSS, Lt; / RTI >

이상적인 증폭기의 특성상 증폭기(OP1)의 양 입력 단자와 음 입력 단자의 전압은 동일하므로 상기 제 1 기준 전압(VREFN)의 레벨이 그대로 제 1 조정 전압(VREFS1)으로 출력된다. Since the voltages of the positive input terminal and the negative input terminal of the amplifier OP1 are equal to each other, the level of the first reference voltage VREFN is directly outputted as the first adjusted voltage VREFS1 due to the characteristic of the ideal amplifier.

제 2 조정 전압(VREFS2)은 직렬로 연결된 제 1 및 제 2 저항(R1, 2)에 의해 제 1 조정 전압(VREFS1)의 (1+R1/R2)배의 크기를 갖는다. 다만 제 2 조정 전압(VREFS2)은 상기 증폭기(OP1)의 구동 전압에 다다르면 포화(saturation)된다.The second regulated voltage VREFS2 has a magnitude of (1 + R1 / R2) times the first regulated voltage VREFS1 by the first and second resistors R1 and 2 connected in series. However, the second adjustment voltage VREFS2 saturates when it reaches the driving voltage of the amplifier OP1.

따라서 상기 기준 전압 조정 버퍼부(20)는 상기 제 1 기준 전압(VREFN)과 같은 레벨의 제 1 조정 전압(VREFS1)과 상기 제 1 기준 전압보다 높은 레벨의 제 2 조정 전압(VREFS2)을 생성한다.Therefore, the reference voltage adjustment buffer unit 20 generates the first adjustment voltage VREFS1 having the same level as the first reference voltage VREFN and the second adjustment voltage VREFS2 having the level higher than the first reference voltage .

상기 내부 전압 검출부(50) 및 상기 내부 전압 생성부(60)는 종래 기술로 구현되는 것이다. The internal voltage detector 50 and the internal voltage generator 60 are implemented in the prior art.

상기 내부 전압 검출부(50)는 상기 제 1 및 제 2 조정 전압(VREFS1, 2)에 저항을 연결하여 전류가 흐르게 하고 상기 전류를 추가로 연결된 저항에 흐르게 함으로써 타겟 레벨인 음의 전압을 생성한다. 그리고 상기 타겟 레벨을 상기 내부 전압 생성부(60)에서 피드백되는 음(negative)의 상기 내부 전압(VIN) 레벨과 비교한다. 비교 결과 상기 내부 전압(VIN) 레벨이 상기 타겟 레벨보다 높은 경우 내부 전압 생성 인에이블 신호(EN)를 활성화 하여 상기 내부 전압 생성부(60)로 인가한다.The internal voltage detector 50 generates a negative voltage that is a target level by connecting a resistor to the first and second regulated voltages VREFS1 and VREFS2 and causing the current to flow through the resistor. And compares the target level with the negative internal voltage (VIN) level fed back from the internal voltage generator (60). When the internal voltage VIN is higher than the target level, the internal voltage generation enable signal EN is activated and applied to the internal voltage generator 60.

상기 내부 전압 생성부(60)는 상기 내부 전압 생성 인에이블 신호(EN)가 활성화되어 인가되는 경우 차지 펌핑을 수행하여 음의 상기 내부 전압(VIN)을 생성한다. 그리고 상기 내부 전압(VIN)을 상기 내부 전압 검출부(50)에 피드백 시킴으로써 상기 내부 전압(VIN)이 상기 타겟 레벨을 안정적으로 유지할 수 있도록 한다.The internal voltage generator 60 generates a negative internal voltage VIN by performing charge pumping when the internal voltage generating enable signal EN is activated and applied. The internal voltage VIN is fed back to the internal voltage detector 50 so that the internal voltage VIN can stably maintain the target level.

상기 테스트용 패드(70)는 내부 전압 생성 회로가 정확한 동작을 하고 있는지 확인하기 위하여 상기 제 2 조정 전압(VREFS2)을 프로빙(probing)하는 경우 사용할 수 있다. 또한 내부 전압 가변 테스트 시 상기 내부 전압 검출부(50)로 외부에서 인가되는 상기 제 2 조정 전압(VREFS2)을 포싱(forcing)할 때 사용할 수 있다.The test pad 70 may be used when probing the second adjustment voltage VREFS2 to see if the internal voltage generating circuit is operating correctly. And may be used for forcing the second adjustment voltage VREFS2 applied from the outside to the internal voltage detector 50 when the internal voltage variable test is performed.

상기 테스트용 패드(70)의 연결은 내부 전압 가변 테스트 시 외부에서 인가되는 제 2 조정 전압(VREFS2)을 곧바로 상기 내부 전압 검출부(50)로 포싱할 수 있음에 특징이 있다.The connection of the test pad 70 is characterized in that the internal voltage detector 50 can immediately forcibly direct the second adjustment voltage VREFS2 applied from the outside in the internal voltage variation test.

종래에는 내부 전압 가변 테스트 시 외부에서 인가되는 기준 전압을 곧바로 내부 전압 검출부(50)로 포싱하지 않고 그 전 단계에서 하였기 때문에 상기 기준 전압을 계속하여 상승시킬 경우 전 단계에서 포화(saturaiom)되는 문제가 있었다.In the related art, since the reference voltage applied from the outside in the internal voltage variable test is not directly forwarded to the internal voltage detector 50 but is carried out in the preceding stage, the problem of saturation in the previous stage when the reference voltage is continuously increased there was.

본 발명의 실시예에 의할 경우 내부 전압 가변 테스트 시 외부에서 인가되는 제 2 조정 전압(VREFS2)을 계속하여 상승시키더라도 바로 상기 내부 전압 검출부(50)로 인가되기 때문에 상기 전압 포화문제는 발생하지 않는다. 따라서 종래보다 원활한 내부 전압 가변 테스트를 수행할 수 있다.According to the embodiment of the present invention, even if the second adjustment voltage VREFS2 applied from the outside is continuously increased in the internal voltage variable test, the voltage is not applied to the internal voltage detector 50, Do not. Therefore, it is possible to perform the internal voltage variable test more smooth than before.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

10 : 제 1 기준 전압 발생부 200 : 기준 전압 조정 버퍼부
50 : 내부 전압 검출부 60 : 내부 전압 생성부
70 : 테스트용 패드10: first reference voltage generating unit 200: reference voltage adjusting buffer unit
50: internal voltage detector 60: internal voltage generator
70: Test pad

Claims (5)

반도체 장치의 정상 동작 모드 시 제 1 기준 전압을 출력하는 제 1 기준 전압 발생부;
상기 제 1 기준 전압을 수신하여 상기 제 1 기준 전압과 같은 레벨의 제 1 조정 전압과 상기 제 1 기준 전압보다 높은 레벨의 제 2 조정 전압을 생성하는 기준 전압 조정 버퍼부;
상기 제 1 조정 전압 및 상기 제 2 조정 전압으로 타겟 레벨을 생성하고, 상기 타겟 레벨과 내부 전압을 비교하여 그 결과에 따라 내부 전압 생성 인에이블 신호를 생성하는 내부 전압 검출부; 및
상기 내부 전압 생성 인에이블 신호에 응답하여 상기 내부 전압을 생성하고 생성된 상기 내부 전압을 상기 내부 전압 검출부로 피드백하는 내부 전압 생성부를 포함하는 반도체 장치의 내부 전압 생성 회로.A first reference voltage generator for outputting a first reference voltage in a normal operation mode of the semiconductor device;
A reference voltage adjustment buffer unit receiving the first reference voltage and generating a first adjustment voltage at the same level as the first reference voltage and a second adjustment voltage at a level higher than the first reference voltage;
An internal voltage detector for generating a target level with the first adjustment voltage and the second adjustment voltage, comparing the target voltage with an internal voltage, and generating an internal voltage generation enable signal according to the comparison result; And
And an internal voltage generator for generating the internal voltage in response to the internal voltage generation enable signal and feeding back the generated internal voltage to the internal voltage detector. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.][Claim 2 is abandoned upon payment of the registration fee.] 제 1 항에 있어서,
상기 내부 전압 검출부는,
상기 내부 전압이 상기 타겟 레벨보다 높은 경우 상기 내부 전압 생성 인에이블 신호를 활성화시키는 반도체 장치의 내부 전압 생성 회로.The method according to claim 1,
Wherein the internal voltage detecting unit comprises:
Wherein the internal voltage generation enable signal is activated when the internal voltage is higher than the target level. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.][Claim 3 is abandoned upon payment of the registration fee.] 제 1 항에 있어서,
상기 내부 전압 생성부는,
상기 내부 전압 생성 인에이블 신호가 활성화된 경우 전하 펌핑을 수행하여 내부 전압을 생성하는 반도체 장치의 내부 전압 생성 회로. The method according to claim 1,
Wherein the internal voltage generator comprises:
And generates an internal voltage by performing charge pumping when the internal voltage generation enable signal is activated. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.][Claim 4 is abandoned upon payment of the registration fee.] 제 1 항에 있어서,
상기 기준 전압 조정 버퍼부에서 상기 내부 전압 검출부로 인가되는 제 2 조정 전압을 프로빙(probing)할 수 있는 테스트용 패드를 더 포함하는 반도체 장치의 내부 전압 생성 회로.The method according to claim 1,
Further comprising a test pad capable of probing a second adjustment voltage applied from the reference voltage adjustment buffer unit to the internal voltage detection unit. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.][Claim 5 is abandoned upon payment of registration fee.] 제 1 항에 있어서,
반도체 장치의 가변 테스트 모드 시 상기 내부 전압 검출부로 외부에서 인가되는 제 2 조정 전압을 포싱(forcing)할 수 있는 테스트용 패드를 더 포함하는 반도체 장치의 내부 전압 생성 회로.The method according to claim 1,
Further comprising a test pad capable of forcing a second adjustment voltage applied from the outside to the internal voltage detection unit in a variable test mode of the semiconductor device.
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