KR101778098B1 - 입체영상 표시장치 - Google Patents

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Abstract

본 발명은 입체영상을 구현할 수 있는 셔터안경 방식의 입체영상 표시장치에 관한 것이다. 본 발명의 입체영상 표시장치는 액정셀들, 및 액정셀들과 접속되는 메모리 소자를 구비하는 화소들을 포함하고, 게이트 라인들과 데이터 라인들이 교차되는 표시패널, 기수 프레임 기간 내에서 좌안 영상 데이터 전압을 데이터 라인들에 공급하고, 우수 프레임 기간 내에서 우안 영상 데이터 전압을 데이터 라인들에 공급하는 데이터 구동부, 좌안 영상 데이터 전압 및 우안 영상 데이터 전압에 동기되는 게이트 펄스를 게이트 라인들에 순차적으로 공급하는 게이트 구동부 및 표시패널에 좌안 영상이 표시되는 기간 동안 좌안 셔터만을 개방하고, 표시패널에 우안 영상이 표시되는 기간 동안 우안 셔터만을 개방하는 액정셔터안경을 포함하고, 표시패널은, 기수 프레임 기간 동안 좌안 영상 데이터를 메모리 소자에 기입한 후, 블랭크 기간 동안 좌안 영상 데이터를 액정셀들에 동시에 라이팅하며, 우수 프레임 기간 동안 우안 영상 데이터를 메모리 소자에 기입한 후, 블랭크 기간 동안 우안 영상 데이터를 액정셀들에 동시에 라이팅한다.

Description

입체영상 표시장치{STREOSCOPIC IMAGE DISPLAY DEVICE}
본 발명은 입체영상을 구현할 수 있는 셔터안경 방식의 입체영상 표시장치에 관한 것이다.
입체영상 표시장치는 양안시차방식(stereoscopic technique)과 복합시차지각방식(autostereoscopic technique)으로 나뉘어진다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식이 있고 두 방식 모두 실용화되고 있다. 안경방식은 좌우 시차 영상의 편광을 바꿔서 표시하고 편광안경을 사용하여 입체영상을 구현하는 방식과 좌우 시차 영상을 시분할방식으로 표시하고 액정셔터안경을 사용하여 입체영상을 구현하는 방식이 있다. 무안경방식은 일반적으로 패럴렉스 배리어, 렌티큘러 렌즈 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.
도 1은 셔터안경 방식의 입체영상 표시장치에서 좌우 영상의 시분할 동작을 보여주는 도면이다. 셔터안경 방식의 입체영상 표시장치는 좌안 영상(RGBL)과 우안 영상(RGBR)을 표시패널(DIS)에 시분할로 표시한다. 사용자가 착용하는 안경은 좌안 영상(RGBL)의 빛을 투과시키는 좌안 셔터(STL)와, 우안 영상(RGBR)의 빛을 투과시키는 우안 셔터(STR)를 포함한다. 셔터안경은 좌안 영상이 표시되는 기간에 동기하여 좌안 셔터(STL)를 개방하고, 우안 영상이 표시되는 기간에 동기하여 우안 셔터(STR)를 개방한다. 따라서, 사용자는 기수 프레임 동안 좌안 영상(RGBL)만을 보게 되고, 우수 프레임 기간 동안 우안 영상(RGBR)만을 보게 되므로, 양안 시차로 입체감을 느낄 수 있다.
입체영상 표시장치는 액정표시장치(Liquid Crystal Display, LCD)와 같은 홀드 타입(Hold type) 표시소자를 포함할 수 있다. 액정표시장치는 액정의 유지 특성상 새로운 데이터가 기입되기 직전까지 이전 프레임에서 충전된 데이터를 유지한다.
그런데, 액정표시장치는 표시패널 상부에서부터 표시패널 하부로 순차적으로 데이터를 기입(Writing)되기 때문에, 액정 응답에 할당된 시간이 표시패널 상부에서 표시패널 하부로 갈수록 줄어든다. 여기서, 액정 응답에 할당되는 시간은 데이터의 기입 후부터 액정셔터 안경이 개방되기 직전 또는 백라이트 유닛의 광원들이 점등되기 직전으로 정의될 수 있다. 이러한 액정 응답에 할당된 시간 차로 인해 액정 응답의 완료 정도가 표시패널 위치에 따라 달라지고, 입체영상 구현시 동일 화상(좌안 영상 또는 우안 영상) 내에서 휘도 편차가 유발될 수 있다. 또한, 액정 응답에 할당된 시간 차로 인해, 좌안 영상으로부터 우안 영상으로 바뀌는 시점 또는 우안 영상으로부터 좌안 영상으로 바뀌는 시점에서 좌안 영상과 우안 영상이 겹쳐보이는 3D 크로스토크(Crosstalk)가 발생될 수 있다.
본 발명은 표시패널의 모든 위치에서 액정 응답에 할당된 시간 차를 없앰으로써 입체영상의 표시 품질을 높인 입체영상 표시장치를 제공한다.
본 발명의 입체영상 표시장치는 액정셀들, 및 상기 액정셀들과 접속되는 메모리 소자를 구비하는 화소들을 포함하고, 게이트 라인들과 데이터 라인들이 교차되는 표시패널; 기수 프레임 기간 내에서 좌안 영상 데이터 전압을 상기 데이터 라인들에 공급하고, 우수 프레임 기간 내에서 우안 영상 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부; 상기 좌안 영상 데이터 전압 및 상기 우안 영상 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및 상기 표시패널에 좌안 영상이 표시되는 기간 동안 좌안 셔터만을 개방하고, 상기 표시패널에 우안 영상이 표시되는 기간 동안 우안 셔터만을 개방하는 액정셔터안경을 포함하고, 상기 표시패널은, 상기 기수 프레임 기간 동안 상기 좌안 영상 데이터를 상기 메모리 소자에 기입한 후, 상기 블랭크 기간 동안 상기 좌안 영상 데이터를 상기 액정셀들에 동시에 라이팅하며, 상기 우수 프레임 기간 동안 상기 우안 영상 데이터를 상기 메모리 소자에 기입한 후, 상기 블랭크 기간 동안 상기 우안 영상 데이터를 상기 액정셀들에 동시에 라이팅하는 것을 특징으로 한다.
본 발명은 어드레싱된 데이터를 어드레싱 캐패시터에 저장한 후, 표시패널의 모든 화소들에서 동시에 라이팅하여 표시패널의 모든 위치에서 액정 응답에 할당된 시간 차를 없앨 수 있다. 그 결과, 본 발명은 입체영상 구현시 표시패널의 휘도 편차와 3D 크로스토크를 현저히 줄일 수 있다.
또한, 본 발명은 어드레싱 캐패시터에 저장된 전압을 화소들에 라이팅 하는 시점에 로우 또는 하이 레벨의 어드레싱 공통전압을 공급하여 어드레싱 캐패시터의 전압을 부스트-업(boost-up)한다. 그 결과, 본 발명은 어드레싱 캐패시터와 스토리지 캐패시터의 전압 공유로 인한 전압 강하를 보상할 수 있다.
나아가, 본 발명은 기수 프레임 기간 동안 제1 감마전압들을 데이터 구동부에 공급하고, 우수 프레임 기간 동안 제2 감마전압들을 데이터 구동부에 공급한다. 그 결과, 본 발명은 표시패널의 데이터 라인들에 공급되는 정극성의 데이터 전압과 부극성의 데이터 전압의 비대칭성을 보완할 수 있고, 이로 인해 플리커를 개선할 수 있다.
도 1은 셔터안경 방식의 입체영상 표시장치에서 좌우 영상의 시분할 동작을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다.
도 3은 본 발명의 실시예에 따른 화소의 등가 회로도이다.
도 4는 메모리 소자 제어부와 메모리 소자 제어신호 출력부를 상세히 보여주는 블록도이다.
도 5는 표시패널에 공급되는 게이트 펄스, 극성제어신호, 라이팅 펄스, 어드레싱 공통전압, 및 리셋 펄스를 나타내는 파형도와, 백라이트 점등 타이밍, 셔터 안경의 온오프 타이밍, 및 표시패널의 화상 표시를 나타내는 도면이다.
도 6은 감마 IC 제어부와 프로그래머블 감마 IC를 상세히 보여주는 블록도이다.
도 7은 스토리지 캐패시터의 크기에 따른 어드레싱 캐패시터에 충전된 전압과 액정셀에 공급되는 전압을 보여주는 그래프이다.
도 8은 라이팅 펄스 공급시 정극성의 어드레싱 공통전압으로 인한 액정셀에 공급되는 전압의 부스트-업을 보여주는 파형도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명의 입체영상 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계 방출 표시소자(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광다이오드 소자(Organic Light Emitting Diode, OLED) 등의 평판 표시소자로 구현될 수 있다. 본 발명은 아래의 실시예에서 액정표시소자를 중심으로 예시하였지만, 액정표시소자에 한정되지 않는 것에 주의하여야 한다.
이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 2는 본 발명의 실시예에 따른 입체영상 표시장치를 개략적으로 나타내는 블록도이다. 도 2를 참조하면, 본 발명의 입체영상 표시장치는 표시패널(10), 백라이트 유닛(20), 액정셔터안경(30), 게이트 구동부(110), 데이터 구동부(120), 메모리 소자 제어신호 출력부(130), 제어부(140), 및 프로그래머블 감마 IC(150) 등을 구비한다.
표시패널(10)은 두 장의 유리기판과 이들 사이에 형성된 액정층을 포함한다. 표시패널(10)의 하부 유리기판에는 다수의 데이터 라인들(DL), 이 데이터 라인들(DL)과 각각 교차되는 다수의 게이트 라인(GL)들, 다수의 라이팅 라인(WL)들, 다수의 리셋 라인(RL)들, 및 공통라인들이 배치된다. 이러한 신호 라인들(DL, GL, WL, RL)의 교차 구조에 의해 표시패널(10)에는 액정셀을 각각 포함한 다수의 화소(P)들이 매트릭스 형태로 배치된다. 또한, 표시패널(10)의 하부 유리기판에는 각 화소(P)를 구성하는 적어도 두 개의 스위치 소자들과 액정셀의 화소 전극과 적어도 두 개의 스토리지 캐패시터들이 형성된다. 화소(P)들 각각은 하부 유리기판에 배치된 게이트 라인(GL), 데이터 라인(DL), 라이팅 라인(WL), 리셋 라인(RL) 및 공통라인들에 접속된다. 표시패널(10)의 화소(P)에 대한 자세한 설명은 도 3을 결부하여 후술한다.
표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 액정셀의 공통전극이 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판상에 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.
표시패널(10)이 투과형 모드로 구현되는 경우, 입체영상 표시장치는 백라이트 유닛(20)을 더 구비할 수 있다. 백라이트 유닛(20)은 백라이트 유닛 구동부로부터 발생되는 구동전류에 따라 점등 및 소등된다. 백라이트 유닛(20)은 3D 모드에서 미리 설정된 소정의 시간 동안 점등하여 표시패널(10)에 빛을 조사하고 그 이외의 기간 동안 소등된다.
백라이트 유닛(20)은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛(20)은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛(20)의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다.
백라이트 유닛 구동부는 백라이트 유닛(20)의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부는 제어부(140)의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다.
액정셔터안경(30)은 전기적으로 개별 제어되는 좌안 셔터(STL)와 우안 셔터(STR)를 구비한다. 좌안 셔터(STL)와 우안 셔터(STR) 각각은 제1 투명기판, 제1 투명기판 상에 형성된 제1 투명전극, 제2 투명기판, 제2 투명기판 상에 형성된 제2 투명전극, 제1 및 제2 투명기판 상에 협지된 액정층을 포함한다. 제1 투명전극에는 기준전압이 공급되고 제2 투명전극에는 ON/OFF 전압이 공급된다. 좌안 셔터(STL)와 우안 셔터(STR) 각각은 액정셔터안경 제어신호(CST)에 응답하여 제2 투명전극에 ON 전압이 공급될 때 표시패널(10)로부터의 빛을 투과시키는 반면, 제2 투명전극에 OFF 전압이 공급될 때 표시패널(10)로부터의 빛을 차단한다.
게이트 구동부(110)는 쉬프트 레지스터, 쉬프트 레지스터의 출력신호를 액정셀의 TFT 구동에 적합한 스윙폭으로 변환하기 위한 레벨 쉬프터, 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적회로들로 구성된다. 게이트 구동부(110)는 타이밍 콘트롤러의 제어 하에 데이터전압에 동기되는 게이트펄스(Gate Pulse)를 표시패널(10)의 게이트 라인(GL)들에 순차적으로 공급한다.
데이터 구동부(120)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들은 2D 모드에서 제어부(140)로부터 입력되는 2D 영상 데이터(RGB2D)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터 전압들을 발생한다. 소스 드라이브 IC들은 3D 모드에서 제어부(140)로부터 입력되는 좌안 영상과 우안 영상의 데이터(RGBL, RGBR)를 포함하는 3D 영상 데이터(RGB3D)를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터 전압들은 표시패널(10)의 데이터 라인(DL)들에 공급된다.
표시패널(10)은 정극성과 부극성의 데이터 전압을 프레임마다 교대로 인가하는 프레임 인버전(Frame Inversion) 방식으로 구동된다. 데이터 구동부(120)는 프레임 인버전 구동을 위해, 기수 프레임 기간 동안 제1 극성의 데이터 전압을 공급하고, 우수 프레임 기간 동안 제1 극성과 반대되는 제2 극성의 데이터 전압을 공급한다. 제1 극성이 정극성인 경우 제2 극성은 부극성이고, 제1 극성이 부극성인 경우 제2 극성은 정극성이다.
프로그래머블 감마 IC(150)는 픽셀 공통전압(PVcom)을 표시패널(10)에 공급한다. 프로그래머블 감마 IC(150)는 3D 모드에서 기수 프레임 기간 동안 제1 감마전압들(GMAs1)을 데이터 구동부(120)에 공급하고, 우수 프레임 기간 동안 제2 감마전압들(GMAs2)을 데이터 구동부(120)에 공급한다. 프로그래머블 감마 IC(150)에 대한 자세한 설명은 도 6을 결부하여 후술한다.
제어부(140)는 표시패널의 프레임 주파수를 기준으로 게이트 구동부 제어신호(GDC), 데이터 구동부 제어신호(DDC), 픽셀 메모리 출력 제어신호(POC), 및 액정셔터안경 제어신호(CST)를 발생할 수 있다. 제어부(140)는 120Hz의 프레임 주파수로 표시패널(10)을 구동시킬 수 있다. 제어부(140)는 호스트 시스템(미도시)으로부터 수평동기신호(Hsync), 수직동기신호(Vsync), 데이터 인에이블 신호(DE), 및 도트 클럭(DCLK) 등의 타이밍 신호를 입력받고, 상기 타이밍 신호로부터 게이트 구동부 제어신호(GDC)와 데이터 구동부 제어신호(DDC)를 발생하여 출력한다. 또한, 제어부(140)는 호스트 시스템(미도시)으로부터 2D 또는 3D 영상 데이터(RGB2D/RGB3D)를 입력받고, 데이터 구동부(120)로 2D 또는 3D 영상 데이터(RGB2D/RGB3D)를 출력한다.
게이트 구동부 제어신호(GDC)는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 및 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동부(110)의 출력 타이밍을 제어한다.
데이터 구동부 제어신호(DDC)는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어하는 클럭신호이다. 데이터 구동부(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(120)의 출력 타이밍을 제어한다.
픽셀 메모리 출력 제어신호(POC)는 라이팅 펄스 제어신호(WPC), 리셋 펄스 제어신호(RPC), 및 어드레싱 공통전압 제어신호(AVC) 등을 포함한다. 라이팅 펄스 제어신호(WPC)는 라이팅 펄스(WP)의 출력 타이밍을 제어한다. 리셋 펄스 제어신호(RPC)는 리셋 펄스(RP)의 출력 타이밍을 제어한다. 어드레싱 공통전압 제어신호(AVC)는 어드레싱 공통전압(AVcom)의 출력을 제어한다.
메모리 소자 제어신호 출력부(130)는 제어부(140)로부터 픽셀 메모리 출력 제어신호(POC)를 입력받고, 라이팅 펄스(WP), 리셋 펄스(RP), 및 어드레싱 공통전압(AVcom)을 표시패널(10)로 출력한다. 이에 대한 자세한 설명은 도 4를 결부하여 후술한다.
도 3은 본 발명의 실시예에 따른 화소의 등가 회로도이다. 도 3을 참조하면, 본 발명의 실시예에 따른 화소(P)는 액정셀(Clc), 어드레싱 스위치 소자(Tr1), 라이팅 스위치 소자(Tr2), 리셋 스위치 소자(Tr3), 스토리지 커패시터(Cst) 및 어드레싱 캐패시터(Ca)를 구비한다. 어드레싱 캐패시터(Ca)는 메모리 소자의 역할을 한다.
액정셀(Clc)은 액정층을 사이에 두고 서로 대향하는 화소전극(1)과 공통전극(2)을 포함한다. 화소전극(1)은 제2 노드(N2)에 접속되고, 공통전극(2)은 공통전압(Vcom)이 인가되는 픽셀 공통라인(PVcom Line)에 접속된다. 스토리지 커패시터(Cst)는 제2 노드(N2)와 픽셀 공통라인(PVcom Line) 사이에서 액정셀(Clc)에 병렬 접속된다.
어드레싱 스위치 소자(Tr1)는 게이트 라인(GL)으로부터의 게이트 펄스(GP)에 응답하여 데이터 라인(DL)과 제1 노드(N1) 사이의 전류 패스를 스위칭한다. 어드레싱 스위치 소자(Tr1)는 게이트 라인(GL)에 접속된 게이트전극, 데이터 라인(DL)에 접속된 소스전극 및 제1 노드(N1)에 접속된 드레인전극을 구비한다.
라이팅 스위치 소자(Tr2)는 라이팅 라인(WL)으로부터의 라이팅 펄스(WP)에 응답하여 제1 노드(N1)와 제2 노드(N2) 사이의 전류 패스를 스위칭한다. 라이팅 스위치 소자(Tr2)의 게이트전극은 라이팅 라인(WL)에 접속되고, 소스전극은 제1 노드(N1)에 접속되며, 드레인전극은 제2 노드(N2)에 접속된다.
리셋 스위치 소자(Tr3)는 리셋 라인(RL)으로부터의 리셋 신호(RP)에 응답하여 제2 노드(N2)와 픽셀 공통라인(PVcom) 사이의 전류 패스를 스위칭한다. 프레임 내에서 리셋 스위치 소자(Tr3)는 라이팅 스위치 소자(Tr2)보다 먼저 턴-온 됨으로써 액정셀(Clc)과 스토리지 커패시터(Cst)를 픽셀 공통전압(PVcom) 레벨로 리셋시킨다. 리셋 스위치 소자(Tr3)의 게이트전극은 리셋 라인(RL)에 접속되고, 소스전극은 제2 노드(N2)에 접속되며, 드레인전극은 픽셀 공통라인(PVcom Line)에 접속된다.
제1 노드(N1)는 어드레싱 스위치 소자(Tr1)의 드레인 전극과 라이팅 스위치 소자(Tr2)의 소스 전극 간의 접점이고, 제2 노드(N2)는 라이팅 스위치 소자(Tr2)의 드레인 전극과 리셋 스위치 소자(Tr3)의 소스 전극 간의 접점이다.
어드레싱 캐패시터(Ca)는 제1 노드(N1)에 접속된 제1 전극과 어드레싱 공통전압 라인(AVcom Line)에 접속된 제2 전극을 구비한다. 어드레싱 캐패시터(Ca)는 데이터 라인(DL)으로부터 공급되는 데이터 전압을 소정 기간 동안 임시로 저장한다. 이를 위해, 어드레싱 캐패시터(Ca)는 액정셀(Clc)에 비해 매우 큰 정전 용량(Capacitance)을 가질 수 있다. 라이팅 스위치 소자(Tr2)가 턴-온 될 때 어드레싱 캐패시터(Ca)에 저장된 데이터 전압은 액정셀(Clc)의 화소전극(1)에 라이팅된다. 이때, 어드레싱 캐패시터(Ca)에 충전된 데이터의 전압과 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 충전된 픽셀 공통전압(PVcom)은 차이가 있다. 따라서, 라이팅 스위치 소자(Tr2)가 턴-온되는 경우, 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 일측 전극 간의 전압 공유로 인하여, 어드레싱 캐패시터(Ca)에 충전된 데이터의 전압은 감소하게 된다. 이때, 라이팅 펄스(RP)에 응답하여 라이팅 스위치 소자(Tr2)가 턴-온되는 기간 동안, 어드레싱 공통전압 라인(AVcom Line)에 어드레싱 공통전압(AVcom)을 로우 또는 하이 레벨 전압(VL/VH)으로 공급함으로써, 데이터 전압의 감소분을 보상할 수 있다. 그 결과, 로우 또는 하이 레벨 전압(VL/VH)의 어드레스 공통전압(AVcom)에 의해 액정셀(Clc)에 인가되는 데이터 전압은 부스트-업(boost-up)되어 데이터 라인(DL)으로부터 공급된 데이터 전압과 동일한 레벨의 전압으로 보상된다. 보상된 데이터 전압은 스토리지 커패시터(Cst)에 의해 소정 기간 동안 일정하게 유지된다. 결과적으로, 본 발명은 어드레싱 공통전압(AVcom)의 부스트-업 효과로 인하여, 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 전압 공유로 인한 전압 강하를 보상할 수 있다. 어드레싱 공통전압(AVcom)의 부스트-업 효과에 대한 자세한 설명은 도 8을 결부하여 상세히 설명한다.
도 4는 제어부와 메모리 소자 제어신호 출력부를 상세히 보여주는 블록도이다. 도 4를 참조하면, 제어부(140)는 메모리 소자 제어신호 출력부(130)에 라이팅 펄스 제어신호(WPC), 리셋 펄스 제어신호(RPC), 및 어드레싱 공통전압 제어신호(AVC)를 출력하기 위해 메모리 소자 제어부(141), 게이트 출력 인에이블 신호 카운터(142) 등을 포함한다.
메모리 소자 제어부(141)는 데이터 구동부 제어부로부터 극성제어신호(POL)를 입력받고, 게이트 구동부 제어부로부터 게이트 출력 인에이블 신호(GOE)를 입력받는다. 또한, 메모리 소자 제어부(141)는 게이트 출력 인에이블 신호 카운터(142)로부터 게이트 출력 인에이블 신호의 카운트(GOE_CNT)를 입력받는다. 메모리 소자 제어부(141)는 호스트 시스템으로부터 입력되는 수직동기신호(Vsync)를 입력받는다. 메모리 소자 제어부(141)는 메모리 소자 제어신호 출력부(130)로 어드레싱 공통전압 제어신호(AVC), 리셋 펄스 제어신호(RPC), 및 라이팅 펄스 제어신호(WPC)를 출력한다.
정극성과 부극성의 데이터 전압을 프레임마다 교대로 인가하는 프레임 인버전의 경우, 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 1 프레임 기간을 주기로 반전시킨다. 게이트 출력 인에이블신호(GOE)는 게이트 구동부(110)의 게이트 펄스(GP) 출력 타이밍을 제어한다. 게이트 출력 인에이블 신호의 카운트(GOE_CNT)는 1 프레임 기간 동안 하이 논리 레벨로 발생되는 게이트 출력 인에이블 신호(GOE)를 카운트한 값이다.
메모리 소자 제어신호 출력부(130)는 어드레싱 공통전압(AVcom)을 출력하는 제1 멀티플렉서(MUX1), 리셋 펄스를 출력하는 제2 멀티플렉서(MUX2), 및 라이팅 펄스(WP)를 출력하는 제3 멀티플렉서(MUX3)를 포함한다.
제1 멀티플렉서(MUX1)는 메모리 소자 제어부(141)로부터 어드레싱 공통전압 제어신호(AVC)를 입력받고, 전원부로부터 하이 레벨 전압(VH), 미디엄 레벨 전압(VM), 및 로우 레벨 전압(VL)을 입력받는다. 제1 멀티플렉서(MUX1)는 어드레싱 공통전압 제어신호(AVC)에 따라 하이 레벨 전압(VH), 미디엄 레벨 전압(VM), 및 로우 레벨 전압(VL) 중 어느 하나를 출력한다.
제2 멀티플렉서(MUX2)는 메모리 소자 제어부(141)로부터 리셋 펄스 제어신호(RPC)를 입력받고, 전원부로부터 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 입력받는다. 제2 멀티플렉서(MUX2)는 리셋 펄스 제어신호(RPC)에 따라 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 중 어느 하나를 출력한다.
제3 멀티플렉서(MUX3)는 메모리 소자 제어부(141)로부터 라이팅 펄스 제어신호(WPC)를 입력받고, 전원부로부터 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)을 입력받는다. 제3 멀티플렉서(MUX3)는 라이팅 펄스 제어신호(WPC)에 따라 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 중 어느 하나를 출력한다. 게이트 하이 전압(VGH)은 화소(P)의 어드레싱 스위치 소자(Tr1), 라이팅 스위치 소자(Tr2), 및 리셋 스위치 소자(Tr3)의 문턱전압 이상의 전압으로 설정되고, 게이트 로우 전압(VGL)은 어드레싱 스위치 소자(Tr1), 라이팅 스위치 소자(Tr2), 및 리셋 스위치 소자(Tr3)의 문턱전압보다 낮은 전압으로 설정된다.
이하에서, 메모리 소자 제어부(141)와 메모리 소자 제어신호 출력부(130)의 동작을 예를 들어 살펴본다.
첫 번째로, 메모리 소자 제어부(141)와 제1 멀티플렉서(MUX1)의 동작을 살펴본다. 메모리 소자 제어부(141)는 극성제어신호(POL)와 수직동기신호(Vsync)에 기초하여 어드레싱 공통전압 제어신호(AVC)를 출력한다. 극성제어신호(POL)가 하이 논리 레벨이고 수직동기신호(Vsync)가 로우 논리 레벨인 경우, 메모리 소자 제어부(141)는 '10'의 어드레싱 공통전압 제어신호(AVC)를 출력한다. 극성제어신호(POL)가 로우 논리 레벨이고 수직동기신호(Vsync)가 로우 논리 레벨인 경우, 메모리 소자 제어부(141)는 '00'의 어드레싱 공통전압 제어신호(AVC)를 출력한다. 극성제어신호(POL)에 관계없이 수직동기신호(Vsync)가 하이 논리 레벨인 경우, 메모리 소자 제어부(141)는 '01'의 어드레싱 공통전압 제어신호(AVC)를 출력한다.
제1 멀티플렉서(MUX1)는 '10'의 어드레싱 공통전압 제어신호(AVC)가 입력되는 경우, 하이 레벨 전압(VH)을 출력한다. 제1 멀티플렉서(MUX1)는 '00'의 어드레싱 공통전압 제어신호(AVC)가 입력되는 경우, 로우 레벨 전압(VL)을 출력한다. 제1 멀티플렉서(MUX1)는 '01'의 어드레싱 공통전압 제어신호(AVC)가 입력되는 경우, 미디엄 레벨 전압(VM)을 출력한다.
두 번째로, 메모리 소자 제어부(141)와 제2 멀티플렉서(MUX2)의 동작을 살펴본다. 메모리 소자 제어부(141)는 게이트 출력 인에이블 신호(GOE), 및 게이트 출력 인에이블 신호의 카운트(GOE_CNT)에 기초하여 소정의 타이밍에 리셋 펄스 제어신호(RPC)를 출력한다. 게이트 출력 인에이블 신호의 카운트(GOE_CNT)를 이용하여 1 프레임 기간 동안 발생되는 게이트 출력 인에이블 신호(GOE)를 카운트하기 때문에, 메모리 소자 제어부(141)는 소정의 타이밍에 게이트 출력 인에이블 신호(GOE)와 동기되는 리셋 펄스 제어신호(RPC)를 출력할 수 있다.
메모리 소자 제어부(141)가 하이 논리 레벨('1')의 리셋 펄스 제어신호(RPC)를 발생하는 경우, 제2 멀티플렉서(MUX2)는 게이트 하이 전압(VGH)을 출력한다. 메모리 소자 제어부(141)가 로우 논리 레벨('0')의 리셋 펄스 제어신호(PRC)를 발생하는 경우, 제2 멀티플렉서(MUX2)는 게이트 로우 전압(VGL)을 출력한다.
세 번째로, 메모리 소자 제어부(141)와 제3 멀티플렉서(MUX3)의 동작을 살펴본다. 메모리 소자 제어부(141)는 수직동기신호(Vsync)에 기초하여 라이팅 펄스 제어신호(WPC)를 출력한다. 수직동기신호(Vsync)가 로우 논리 레벨인 경우, 메모리 소자 제어부(141)는 하이 논리 레벨('1')의 라이팅 펄스 제어신호(WPC)를 출력한다. 수직동기신호(Vsync)가 하이 논리 레벨인 경우, 메모리 소자 제어부(141)는 로우 논리 레벨('0')의 라이팅 펄스 제어신호(WPC)를 출력한다.
메모리 소자 제어부(141)가 하이 논리 레벨('1')의 라이팅 펄스 제어신호(WPC)를 발생하는 경우, 제3 멀티플렉서(MUX3)는 게이트 하이 전압(VGH)을 출력한다. 메모리 소자 제어부(141)가 로우 논리 레벨('0')의 라이팅 펄스 제어신호(WPC)를 발생하는 경우, 제3 멀티플렉서(MUX3)는 게이트 로우 전압(VGL)을 출력한다.
도 5는 표시패널에 공급되는 게이트 펄스, 극성제어신호, 라이팅 펄스, 어드레싱 공통전압, 및 리셋 펄스를 나타내는 파형도와, 백라이트 점등 타이밍, 셔터 안경의 온오프 타이밍, 및 표시패널의 화상 표시를 나타내는 도면이다.
도 5를 참조하면, 제1 내지 제n 게이트 펄스(GP(1)~GP(n))는 표시패널(10)의 제1 라인부터 제n 라인까지 순차적으로 공급된다. 프레임 인버전으로 구동되는 경우, 극성제어신호(POL)는 데이터 구동부(120)로부터 출력되는 데이터전압의 극성을 1 프레임 기간을 주기로 반전시킨다.
극성제어신호(POL)는 기수 프레임(Odd Frame) 동안 정극성의 전압으로 출력되도록 데이터 전압의 출력을 제어하고, 우수 프레임(Even Frame) 동안 부극성의 전압으로 출력되도록 데이터 전압의 출력을 제어한다.
라이팅 펄스(RP)는 기수 프레임(Odd Frame) 및 우수 프레임(Even Frame)의 블랭크 기간(T2) 내에서 발생한다. 라이팅 펄스(RP)는 블랭크 기간(T2) 동안 표시패널(10)의 제1 라인부터 제n 라인에 동시에 공급된다.
어드레싱 공통전압(AVcom)은 라이팅 펄스(RP)의 펄스 폭보다 넓게 기수 프레임(Odd Frame)의 블랭크 기간(T2) 내에서 하이 레벨 전압(VH)으로 발생한다. 또한, 어드레싱 공통전압(AVcom)은 라이팅 펄스(RP)의 펄스 폭보다 넓게 우수 프레임(Even Frame)의 블랭크 기간(T2) 내에서 로우 레벨 전압(VL)으로 발생한다. 어드레싱 공통전압(AVcom)은 기수 프레임(Odd Frame)과 우수 프레임(Even Frame)의 데이터 어드레싱 기간에는 미디엄 레벨 전압(VM)으로 공급된다.
리셋 펄스(RP)는 기수 및 우수 프레임(Odd Frame, Even Frame)의 1/2 경과 시점과 기수 및 우수 프레임(Odd Frame, Even Frame)의 블랭크 기간(T2)의 시작 시점 사이에 발생한다. 예를 들어, 리셋 펄스(RP)는 도 5와 같이 블랭크 기간(T2) 보다 T1 기간만큼 앞서서 발생한다. T1 기간과 T2 기간의 합은 4.16ms 이하로 설정될 수 있다. 도 5에서, T1 기간은 대략 1.1ms로 설정되고, T2 기간은 700us로 설정되었다. 또한, 2차원 영상을 구현하는 경우, T1 기간은 0.23ms로 설정될 수 있다.
백라이트 유닛의 광원(BL)들은 소정의 듀티비(Duty Ratio)로 점등되고, 블랭크 기간(T2)의 시작 시점에 소등된다. 백라이트 유닛의 광원(BL)들의 듀티비는 액정의 응답 속도와 휘도에 따라 달라질 수 있다. 예를 들어, 백라이트 유닛의 광원(BL)들은 도 5와 같이 50%의 PWM 듀티비(PWM Duty Ratio)로 점등될 수 있다. 이 경우, 백라이트 점등 기간은 대략 4.16ms이다. 또한, 기수 프레임(Odd Frame) 기간의 백라이트 점등 기간과 우수 프레임(Even Frame) 기간의 백라이트 점등 기간은 대략 4.16ms의 차이를 갖는다.
표시패널(10)은 기수 프레임(Odd Frame) 기간 동안 좌안 영상 데이터를 어드레싱 캐패시터(Ca)에 기입한 후, 블랭크 기간(T2) 동안 좌안 영상 데이터를 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)에 동시에 라이팅한다. 표시패널(10)은 우수 프레임(Even Frame) 기간 동안 우안 영상 데이터를 어드레싱 캐패시터(Ca)에 기입한 후, 블랭크 기간(T2) 동안 우안 영상 데이터를 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)에 동시에 라이팅한다.
또한, 표시패널(10)은 백라이트(BL)가 점등되어야 영상을 표시할 수 있으므로, 백라이트(BL)가 점등되지 않는 기간 동안에는 블랙(Black)을 구현한다. 표시패널(10)은 기수 프레임(Odd Frame)의 백라이트 점등 기간 동안 우안 영상을 표시하고, 우수 프레임(Even Frame)의 백라이트 점등 기간 동안 좌안 영상을 표시한다.
액정셔터안경(30)의 좌안 셔터(STL)와 우안 셔터(STR)는 교대로 개폐된다. 표시패널(10)이 우안 영상을 표시하는 기수 프레임(Odd Frame)의 백라이트(BL) 점등 기간 동안에는 우안 셔터(STR)만이 개방되고, 표시패널(10)이 좌안 영상을 표시하는 우수 프레임(Even Frame)의 백라이트(BL) 점등 기간 동안에는 좌안 셔터(STL)만이 개방된다.
이하에서, 도 5를 참조하여 표시패널(10)의 화소(P)들 각각의 동작 방법에 대하여 상세히 살펴본다. 표시패널(10)의 화소(P)들 각각의 동작 방법을 기수 프레임(Odd Frame)과 우수 프레임(Even Frame)으로 구분하여 살펴본다.
첫 번째로, 기수 프레임(Odd Frame)의 표시패널(10)의 화소(P)들 각각의 동작 방법은 다음과 같다. 기수 프레임(Odd Frame) 기간 동안 표시패널(10)에 공급되는 좌안 영상 데이터의 전압은 정극성을 갖는다. 기수 프레임(Odd Frame) 동안 발생하는 제1 내지 제n(n은 자연수) 게이트 펄스(GP)에 응답하여 화소(P)들 각각의 어드레싱 스위치 소자(Tr1)가 턴-온되므로, 좌안 영상 데이터가 어드레싱 캐패시터(Ca)의 일측 전극에 충전된다. 기수 프레임(Odd Frame)에서 블랭크 기간(T2)보다 T1 기간만큼 앞서서 발생하는 리셋 펄스(RP)에 응답하여 화소(P)들 각각의 리셋 스위치 소자(Tr3)가 턴-온되므로, 이때 액정셀(Clc)의 화소전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 픽셀 공통전압(PVcom)이 충전된다.
기수 프레임(Odd Frame)의 블랭크 기간(T2) 동안 라이팅 펄스(RP)에 응답하여 화소(P)들 각각의 라이팅 스위치 소자(Tr2)가 턴-온되므로, 어드레싱 캐패시터(Ca)에 충전된 좌안 영상 데이터의 전압은 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 충전된다. 하지만, 어드레싱 캐패시터(Ca)에 충전된 좌안 영상 데이터의 전압과 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 충전된 픽셀 공통전압(PVcom)은 차이가 있다. 따라서, 라이팅 스위치 소자(Tr2)가 턴-온되는 경우, 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 일측 전극 간의 전압 공유로 인하여, 어드레싱 캐패시터(Ca)에 충전된 좌안 영상 데이터의 전압은 감소하게 된다. 이때, 라이팅 펄스(RP)에 응답하여 라이팅 스위치 소자(Tr2)가 턴-온되는 기간 동안, 어드레싱 공통전압 라인(AVcom Line)에 어드레싱 공통전압(AVcom)을 하이 레벨 전압(VH)으로 공급함으로써, 좌안 영상 데이터의 전압 감소분을 보상할 수 있다. 그 결과, 하이 레벨 전압(VH)의 어드레스 공통전압(AVcom)에 의해 액정셀(Clc)에 인가되는 데이터 전압은 부스트-업(boost-up)되어 데이터 라인(DL)으로부터 공급된 좌안 영상 데이터의 전압과 동일한 레벨의 전압으로 보상된다. 보상된 좌안 영상 데이터의 전압은 스토리지 커패시터(Cst)에 의해 소정 기간 동안 일정하게 유지된다. 결과적으로, 본 발명은 어드레싱 공통전압(AVcom)의 부스트-업 효과로 인하여, 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 전압 공유로 인한 전압 강하를 보상할 수 있다. 어드레싱 공통전압(AVcom)의 부스트-업 효과에 대한 자세한 설명은 도 8을 결부하여 상세히 설명한다.
두 번째로, 우수 프레임(Even Frame)의 표시패널(10)의 화소(P)들 각각의 동작 방법은 다음과 같다. 우수 프레임(Even Frame) 기간 동안 표시패널(10)에 공급되는 우안 영상 데이터의 전압은 부극성을 갖는다. 우수 프레임(Even Frame) 동안 발생하는 제1 내지 제n(n은 자연수) 게이트 펄스(GP)에 응답하여 화소(P)들 각각의 어드레싱 스위치 소자(Tr1)가 턴-온되므로, 우안 영상 데이터가 어드레싱 캐패시터(Ca)의 일측 전극에 충전된다. 우수 프레임(Even Frame)에서 블랭크 기간(T2)보다 T1 기간만큼 앞서서 발생하는 리셋 펄스(RP)에 응답하여 화소(P)들 각각의 리셋 스위치 소자(Tr3)가 턴-온되므로, 이때 액정셀(Clc)의 화소전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 픽셀 공통전압(PVcom)이 충전된다.
우수 프레임(Even Frame)의 블랭크 기간(T2) 동안 라이팅 펄스(RP)에 응답하여 화소(P)들 각각의 라이팅 스위치 소자(Tr2)가 턴-온되므로, 어드레싱 캐패시터(Ca)에 충전된 우안 영상 데이터의 전압은 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 충전된다. 하지만, 어드레싱 캐패시터(Ca)에 충전된 우안 영상 데이터의 전압과 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 충전된 픽셀 공통전압(PVcom)은 차이가 있다. 따라서, 라이팅 스위치 소자(Tr2)가 턴-온되는 경우, 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 일측 전극 간의 전압 쉐어로 인하여, 어드레싱 캐패시터(Ca)에 충전된 우안 영상 데이터의 전압은 감소하게 된다. 이때, 라이팅 펄스(RP)에 응답하여 라이팅 스위치 소자(Tr2)가 턴-온되는 기간 동안, 어드레싱 공통전압 라인(AVcom Line)에 어드레싱 공통전압(AVcom)을 로우 레벨 전압(VL)으로 공급함으로써, 우안 영상 데이터의 전압 감소분을 보상할 수 있다. 그 결과, 로우 레벨 전압(VL)의 어드레스 공통전압(AVcom)에 의해 액정셀(Clc)에 인가되는 데이터 전압은 부스트-업(boost-up)되어 데이터 라인(DL)으로부터 공급된 우안 영상 데이터의 전압과 동일한 레벨의 전압으로 보상된다. 보상된 우안 영상 데이터의 전압은 스토리지 커패시터(Cst)에 의해 소정 기간 동안 일정하게 유지된다. 결과적으로, 본 발명은 어드레싱 공통전압(AVcom)의 부스트-업 효과로 인하여, 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 전압 공유로 인한 전압 강하를 보상할 수 있다. 어드레싱 공통전압(AVcom)의 부스트-업 효과에 대한 자세한 설명은 도 8을 결부하여 상세히 설명한다.
상기 설명을 종합해보면, 좌안 영상 데이터는 기수 프레임(Odd Frame) 기간 동안 어드레싱된다. 하지만, 좌안 영상 데이터의 전압은 블랭크 기간(T2) 동안 표시패널(10)의 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 일측 전극에 공급된다. 따라서, 좌안 영상은 우수 프레임(Even Frame) 기간에서 백라이트(BL)가 점등되는 기간에 표시패널(10)에 표시된다.
또한, 우안 영상 데이터는 우수 프레임(Even Frame) 기간 동안 어드레싱된다. 하지만, 우안 영상 데이터의 전압은 블랭크 기간(T2) 동안 표시패널(10)의 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 일측 전극에 공급된다. 따라서, 우안 영상은 기수 프레임(Odd Frame) 기간에서 백라이트(BL)가 점등되는 기간에 표시패널(10)에 표시된다.
결국, 좌안 영상 데이터와 우안 영상 데이터를 표시패널(10)의 모든 화소들에서 동시에 화소 전극(1)에 공급함으로써, 표시패널(10)의 모든 위치에서 액정 응답에 할당된 시간 차를 없앨 수 있다. 그 결과, 본 발명은 입체영상 구현시 표시패널(10)의 휘도 편차와 3D 크로스토크를 현저히 줄일 수 있다.
도 6은 제어부와 프로그래머블 감마 IC를 상세히 보여주는 블록도이다. 도 6을 참조하면, 제어부(140)는 프로그래머블 감마 IC(Integrated Circuit)(150)를 제어하는 감마 IC 제어부(143)와 저장된 값들을 감마 IC 제어부(143)에 출력하는 레지스터(144)를 더 포함한다.
감마 IC 제어부(143)는 데이터 구동부 제어부로부터 극성제어신호(POL)를 입력받는다. 감마 IC 제어부(143)는 입력된 극성제어신호(POL)에 따라 프로그래머블 감마 IC(150)의 감마전압 출력을 다르게 제어한다. 극성제어신호(POL)는 기수 프레임(Odd Frame) 기간 동안 하이 논리 레벨을 갖고 우수 프레임(Even Frame) 기간 동안 로우 논리 레벨을 가지므로, 감마 IC 제어부(143)는 기수 프레임(Odd Frame) 기간 동안 제1 감마전압들(GMAs1)을 출력하고, 우수 프레임(Even Frame) 기간 동안 제2 감마전압들(GMAs2)을 출력하도록 제어한다.
감마 IC 제어부(143)는 프로그래머블 감마 IC(150)와 I2C(Inter-Integrated Circuit)와 같은 직렬 통신 수단을 이용하여 통신한다. I2C는 직렬 데이터(Serial Data, SDA), 직렬 클럭(Serial Clock, SCL)을 이용하여 데이터를 주고 받는 방식이다. 예를 들어, 감마 IC 제어부(143)는 하이 논리 레벨의 극성제어신호(POL)가 입력되면, 프로그래머블 감마 IC(150)가 제1 감마전압들(GMAs1)을 출력하도록 프로그래머블 감마 IC(150)와 직렬통신한다. 감마 IC 제어부(143)는 로우 논리 레벨의 극성제어신호(POL)가 입력되면, 프로그래머블 감마 IC(150)가 제2 감마전압들(GMAs2)을 출력하도록 프로그래머블 감마 IC(150)와 직렬통신한다.
레지스터(144)는 정극성의 데이터 전압이 데이터 라인(DL)들에 공급되는 기수 프레임(Odd Frame) 기간 동안 프로그래머블 감마 IC(150)에 출력되는 제1 데이터 값들(DATAs1)과, 부극성의 데이터 전압이 데이터 라인(DL)들에 공급되는 우수 프레임(Even Frame) 기간 동안 프로그래머블 감마 IC(150)에 출력되는 제2 데이터 값들(DATAs2)을 저장한다. 감마 IC 제어부(143)는 하이 논리 레벨의 극성제어신호(POL)가 입력되면, 레지스터(144)로부터 제1 데이터 값들(DATAs1)을 입력받고, 직렬통신을 통해 제1 데이터 값들(DATAs1)을 프로그래머블 감마 IC(150)로 출력한다. 감마 IC 제어부(143)는 로우 논리 레벨의 극성제어신호(POL)가 입력되면, 레지스터(144)로부터 제2 데이터 값들(DATAs2)을 입력받고, 직렬통신을 통해 제2 데이터 값들(DATAs2)을 프로그래머블 감마 IC(150)로 출력한다.
프로그래머블 감마 IC(150)는 기수 프레임(Odd Frame) 기간 동안 감마 IC 제어부(143)로부터 입력된 제1 데이터 값들(DATAs1)에 따라 제1 감마전압들(GMAs1)과 제1 감마전압들(GMAs1)로부터 발생한 픽셀 공통전압(PVcom)을 출력한다. 프로그래머블 감마 IC(150)는 우수 프레임(Even Frame) 기간 동안 감마 IC 제어부(143)로부터 입력된 제2 데이터 값들(DATAs2)에 따라 제2 감마전압들(GMAs2)과, 제2 감마전압들(GMAs2)로부터 발생한 픽셀 공통전압(PVcom)을 출력한다.
종합해보면, 본 발명은 기수 프레임(Odd Frame) 기간 동안 제1 감마전압들(GMAs1)을 데이터 구동부(120)에 공급하고, 우수 프레임(Even Frame) 기간 동안 제2 감마전압들(GMAs2)을 데이터 구동부(120)에 공급함으로써, 표시패널(10)의 데이터 라인(DL)들에 공급되는 정극성의 데이터 전압과 부극성의 데이터 전압의 비대칭성을 보완할 수 있다. 결국, 프레임 인버전 구동시 문제가 될 수 있는 정극성의 데이터 전압과 부극성의 데이터 전압의 비대칭성을 보완함으로써, 플리커(flicker)를 개선할 수 있다.
도 7은 스토리지 캐패시터의 용량에 따른 어드레싱 캐패시터에 충전된 데이터 전압과 액정셀에 충전된 전압을 보여주는 그래프이다. 도 7을 참조하면, x축은 어드레싱 캐패시터(Ca)에 충전된 데이터 전압(VDATA), y축은 액정셀(Clc)의 화소 전극(1)에 충전된 전압(VLC)을 나타낸다.
도 7에서, 스토리지 캐패시터(Cst)의 용량이 작을수록 어드레싱 캐패시터(Ca)에 충전된 데이터 전압(VDATA)과 액정셀(Clc)의 화소 전극(1)에 충전된 전압(VLC)의 차는 작다. 스토리지 캐패시터(Cst)의 용량이 작을수록 어드레싱 캐패시터(Ca)와 스토리지 캐패시터(Cst)의 전압 공유로 인한 어드레싱 캐패시터(Ca)의 전압 강하가 작기 때문이다. 따라서, 스토리지 캐패시터(Cst)의 용량을 작게 하여 어드레싱 캐패시터(Ca)의 전압 강하를 줄일 수 있지만, 스토리지 캐패시터(Cst)의 용량이 너무 작으면 액정셀(Clc)의 화소 전극(1)에 충전된 전압(VLC)을 소정 기간 동안 일정하게 유지할 수 없는 문제가 있다. 결국, 본 발명은 도 8과 같이 어드레싱 공통전압을 이용하여 부스트-업을 함으로써, 어드레싱 캐패시터(Ca)의 전압 강하 문제를 해결하고 있다.
도 8은 라이팅 펄스 공급시 어드레싱 공통전압으로 인한 부스트-업을 보여주는 파형도이다. 도 8을 참조하면, 기수 프레임(Odd Frame) 기간 동안 라이팅 펄스(WP), 정극성의 블랙 계조 데이터 전압(Vblack), 정극성의 화이트 계조 데이터 전압(Vwhite), 어드레싱 공통전압(AVcom), 및 픽셀 공통전압(PVcom)이 나타나 있다.
도 8과 같이 라이팅 펄스(WP)가 공급되어 라이팅 스위치 소자(Tr2)가 턴-온되기 전에, 어드레싱 공통전압(AVcom)의 전압이 미디엄 레벨 전압(VM)에서 하이 레벨 전압(VH)으로 상승한다. 어드레싱 공통전압(AVcom)의 전압의 상승과 함께, 어드레싱 캐패시터(Ca)에 충전된 블랙 계조 데이터 전압(Vblack)과 화이트 계조 데이터 전압(Vwhite)도 상승한다. 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에는 픽셀 공통전압(PVcom)이 충전되어 있으므로, 라이팅 펄스(WP)가 공급되어 라이팅 스위치 소자(Tr2)가 턴-온되면, 블랙 계조 데이터 전압(Vblack)과 화이트 계조 데이터 전압(Vwhite)은 전압 공유로 인한 전압 강하가 발생한다. 화이트 계조 데이터 전압(Vwhite)과 픽셀 공통전압(PVcom) 간의 전압 차가 블랙 계조 데이터 전압(Vblack)과 픽셀 공통전압(PVcom) 간의 전압 차보다 크기 때문에, 화이트 계조 데이터 전압(Vwhite)이 더욱 큰 폭으로 하강한다. 화이트 계조 데이터 전압(Vwhite)은 전압 강하가 발생하더라도 어드레싱 공통전압(AVcom)으로 인한 부스트-업 효과로 인해 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 화이트 계조 전압(VLC ( white ))으로 충전된다. 또한, 블랙 계조 데이터 전압(Vblack)은 전압 강하가 발생하더라도 어드레싱 공통전압(AVcom)으로 인한 부스트-업 효과로 인해 액정셀(Clc)의 화소 전극(1)과 스토리지 캐패시터(Cst)의 일측 전극에 블랙 계조 전압(VLC(black))으로 충전된다.
결과적으로, 본 발명은 도 8과 같이 어드레싱 공통전압(AVcom)의 부스트-업 효과로 인하여, 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 화소 전극(1) 및 스토리지 캐패시터(Cst)의 전압 공유로 인한 전압 강하를 보상할 수 있다.
상기에서 설명한 바와 같이, 본 발명은 어드레싱된 데이터를 어드레싱 캐패시터(Ca)에 저장한 후, 표시패널(10)의 모든 화소(P)들에서 동시에 라이팅하여 표시패널(10)의 모든 위치에서 액정 응답에 할당된 시간 차를 없앨 수 있다. 그 결과, 본 발명은 입체영상 구현시 표시패널(10)의 휘도 편차와 3D 크로스토크를 현저히 줄일 수 있다.
또한, 본 발명은 어드레싱 캐패시터(Ca)에 저장된 전압을 화소(P)들에 라이팅 하는 시점에 로우 또는 하이 레벨의 어드레싱 공통전압(AVcom)을 공급하여 어드레싱 캐패시터(Ca)의 전압을 부스트-업(boost-up)한다. 그 결과, 본 발명은 어드레싱 캐패시터(Ca)와 액정셀(Clc)의 전압 공유로 인한 전압 강하를 보상할 수 있다.
나아가, 본 발명은 기수 프레임 기간 동안 제1 감마전압들(GMAs1)을 데이터 구동부(120)에 공급하고, 우수 프레임 기간 동안 제2 감마전압들(GMAs2)을 데이터 구동부(120)에 공급한다. 그 결과, 본 발명은 표시패널(10)의 데이터 라인(DL)들에 공급되는 정극성의 데이터 전압과 부극성의 데이터 전압의 비대칭성을 보완할 수 있고, 이로 인해 플리커를 개선할 수 있다.
10: 표시패널 20: 백라이트 유닛
30: 액정셔터안경 110: 게이트 구동부
120: 데이터 구동부 130: 메모리 소자 제어신호 출력부
140: 제어부 141: 메모리 소자 제어부
142: 게이트 출력 인에이블 신호 카운터
143: 감마 IC 제어부 144: 레지스터
GL: 게이트 라인 DL: 데이터 라인
WL: 라이팅 라인 RL: 리셋 라인

Claims (11)

  1. 화소 전극을 구비하는 액정셀들, 스토리지 커패시터, 및 상기 액정셀들과 접속되는 메모리 소자를 구비하는 화소들을 포함하고, 게이트 라인들과 데이터 라인들이 교차되는 표시패널;
    기수 프레임 기간 내에서 좌안 영상 데이터 전압을 상기 데이터 라인들에 공급하고, 우수 프레임 기간 내에서 우안 영상 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부;
    상기 좌안 영상 데이터 전압 및 상기 우안 영상 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및
    상기 표시패널에 좌안 영상이 표시되는 기간 동안 좌안 셔터만을 개방하고, 상기 표시패널에 우안 영상이 표시되는 기간 동안 우안 셔터만을 개방하는 액정셔터안경을 포함하는 입체영상 표시장치에 있어서,
    상기 입체영상 표시장치는,
    라이팅 펄스를 공급하는 라이팅 라인들;
    리셋 펄스를 공급하는 리셋 라인들;
    어드레싱 공통전압을 공급하는 어드레싱 공통전압 라인들; 및
    픽셀 공통전압을 공급하는 픽셀 공통전압 라인들을 포함하고,
    상기 기수 프레임 기간 동안 상기 좌안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 기수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 좌안 영상 데이터 전압을 동시에 공급하며, 상기 우수 프레임 기간 동안 상기 우안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 우수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 우안 영상 데이터 전압을 동시에 공급하고,
    상기 라이팅 펄스는 상기 기수 및 우수 프레임의 블랭크 기간 내에서 발생되고,
    상기 어드레싱 공통전압은 상기 라이팅 펄스의 펄스 폭보다 넓게 상기 기수 프레임의 블랭크 기간 내에서 하이 레벨로 발생되고, 상기 우수 프레임의 블랭크 기간 내에서 로우 레벨로 발생되는 입체영상 표시장치.
  2. 삭제
  3. 삭제
  4. 화소 전극을 구비하는 액정셀들, 스토리지 커패시터, 및 상기 액정셀들과 접속되는 메모리 소자를 구비하는 화소들을 포함하고, 게이트 라인들과 데이터 라인들이 교차되는 표시패널;
    기수 프레임 기간 내에서 좌안 영상 데이터 전압을 상기 데이터 라인들에 공급하고, 우수 프레임 기간 내에서 우안 영상 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부;
    상기 좌안 영상 데이터 전압 및 상기 우안 영상 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및
    상기 표시패널에 좌안 영상이 표시되는 기간 동안 좌안 셔터만을 개방하고, 상기 표시패널에 우안 영상이 표시되는 기간 동안 우안 셔터만을 개방하는 액정셔터안경을 포함하는 입체영상 표시장치에 있어서,
    상기 입체영상 표시장치는,
    라이팅 펄스를 공급하는 라이팅 라인들;
    리셋 펄스를 공급하는 리셋 라인들;
    어드레싱 공통전압을 공급하는 어드레싱 공통전압 라인들; 및
    픽셀 공통전압을 공급하는 픽셀 공통전압 라인들을 포함하고,
    상기 기수 프레임 기간 동안 상기 좌안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 기수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 좌안 영상 데이터 전압을 동시에 공급하며, 상기 우수 프레임 기간 동안 상기 우안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 우수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 우안 영상 데이터 전압을 동시에 공급하고,
    상기 리셋 펄스는 상기 기수 및 우수 프레임의 1/2 경과 시점과 상기 기수 및 우수 프레임의 블랭크 기간의 시작 시점 사이에 발생되는 입체영상 표시장치.
  5. 화소 전극을 구비하는 액정셀들, 스토리지 커패시터, 및 상기 액정셀들과 접속되는 메모리 소자를 구비하는 화소들을 포함하고, 게이트 라인들과 데이터 라인들이 교차되는 표시패널;
    기수 프레임 기간 내에서 좌안 영상 데이터 전압을 상기 데이터 라인들에 공급하고, 우수 프레임 기간 내에서 우안 영상 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부;
    상기 좌안 영상 데이터 전압 및 상기 우안 영상 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및
    상기 표시패널에 좌안 영상이 표시되는 기간 동안 좌안 셔터만을 개방하고, 상기 표시패널에 우안 영상이 표시되는 기간 동안 우안 셔터만을 개방하는 액정셔터안경을 포함하는 입체영상 표시장치에 있어서,
    상기 입체영상 표시장치는,
    라이팅 펄스를 공급하는 라이팅 라인들;
    리셋 펄스를 공급하는 리셋 라인들;
    어드레싱 공통전압을 공급하는 어드레싱 공통전압 라인들; 및
    픽셀 공통전압을 공급하는 픽셀 공통전압 라인들을 포함하고,
    상기 기수 프레임 기간 동안 상기 좌안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 기수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 좌안 영상 데이터 전압을 동시에 공급하며, 상기 우수 프레임 기간 동안 상기 우안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 우수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 우안 영상 데이터 전압을 동시에 공급하고,
    상기 화소들 각각은,
    상기 게이트 라인으로부터의 게이트 펄스에 응답하여 상기 데이터 라인과 상기 메모리 소자 사이의 전류 패스를 스위칭하는 어드레싱 스위치 소자;
    상기 라이팅 라인으로부터의 라이팅 펄스에 응답하여 상기 메모리 소자와 상기 액정셀의 화소 전극 사이의 전류 패스를 스위칭하는 라이팅 스위치 소자; 및
    상기 리셋 라인으로부터의 리셋 펄스에 응답하여 상기 액정셀의 화소 전극과 상기 픽셀 공통전압 라인 사이의 전류 패스를 스위칭하는 리셋 스위치 소자를 구비하는 입체영상 표시장치.
  6. 제 5 항에 있어서,
    상기 메모리 소자는,
    제1 전극이 상기 어드레싱 스위치 소자의 드레인 전극과 상기 라이팅 스위치 소자의 소스 전극의 접점인 제1 노드와 연결되고, 제2 전극이 상기 어드레싱 공통전압 라인과 연결되는 어드레싱 캐패시터인 입체영상 표시장치.
  7. 제 5 항에 있어서,
    상기 데이터 전압의 극성을 제어하는 극성제어신호와 수직동기신호에 기초하여 상기 어드레싱 공통전압 라인들에 어드레싱 공통전압을 출력하기 위한 어드레싱 공통전압 제어신호를 출력하고,
    상기 게이트 구동부의 출력 타이밍을 제어하는 게이트 출력 인에이블 신호와 게이트 출력 인에이블 신호 카운트에 기초하여 소정의 타이밍에 상기 리셋 라인들에 상기 리셋 펄스를 출력하기 위한 리셋 펄스 제어신호를 출력하며,
    상기 수직동기신호에 기초하여 상기 라이팅 라인들에 상기 라이팅 펄스를 출력하기 위한 라이팅 펄스 제어신호를 출력하는 메모리 소자 제어부를 더 포함하는 입체영상 표시장치.
  8. 제 7 항에 있어서,
    상기 어드레싱 공통전압 제어신호에 따라 상기 어드레싱 공통전압 라인들에 로우 레벨 전압, 미디엄 레벨 전압, 및 하이 레벨 전압 중 어느 하나를 출력하는 제1 멀티플렉서;
    상기 리셋 펄스 제어신호에 따라 상기 리셋 라인들에 게이트 하이 전압과 상기 게이트 하이 전압보다 낮은 게이트 로우 전압을 출력하는 제2 멀티플렉서; 및
    상기 라이팅 펄스 제어신호에 따라 상기 라이팅 라인들에 상기 게이트 하이 전압과 상기 게이트 로우 전압을 출력하는 제3 멀티플렉서를 포함하는 메모리 소자 제어신호 출력부를 더 포함하는 입체영상 표시장치.
  9. 화소 전극을 구비하는 액정셀들, 스토리지 커패시터, 및 상기 액정셀들과 접속되는 메모리 소자를 구비하는 화소들을 포함하고, 게이트 라인들과 데이터 라인들이 교차되는 표시패널;
    기수 프레임 기간 내에서 좌안 영상 데이터 전압을 상기 데이터 라인들에 공급하고, 우수 프레임 기간 내에서 우안 영상 데이터 전압을 상기 데이터 라인들에 공급하는 데이터 구동부;
    상기 좌안 영상 데이터 전압 및 상기 우안 영상 데이터 전압에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및
    상기 표시패널에 좌안 영상이 표시되는 기간 동안 좌안 셔터만을 개방하고, 상기 표시패널에 우안 영상이 표시되는 기간 동안 우안 셔터만을 개방하는 액정셔터안경을 포함하는 입체영상 표시장치에 있어서,
    상기 입체영상 표시장치는,
    라이팅 펄스를 공급하는 라이팅 라인들;
    리셋 펄스를 공급하는 리셋 라인들;
    어드레싱 공통전압을 공급하는 어드레싱 공통전압 라인들; 및
    픽셀 공통전압을 공급하는 픽셀 공통전압 라인들을 포함하고,
    상기 기수 프레임 기간 동안 상기 좌안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 기수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 좌안 영상 데이터 전압을 동시에 공급하며, 상기 우수 프레임 기간 동안 상기 우안 영상 데이터 전압을 상기 메모리 소자에 충전한 후, 상기 우수 프레임 기간에 포함된 블랭크 기간 동안 상기 액정셀들의 상기 화소 전극 및 상기 스토리지 커패시터에 상기 충전된 우안 영상 데이터 전압을 동시에 공급하고,
    제1 데이터 값들과 제2 데이터 값들을 저장하는 레지스터;
    상기 데이터 전압의 극성을 제어하는 극성제어신호에 기초하여 상기 레지스터로부터 상기 기수 프레임 기간 동안 상기 제1 데이터 값들을 입력받고, 상기 우수 프레임 기간 동안 상기 제2 데이터 값들을 입력받는 감마 IC 제어부; 및
    상기 기수 프레임 기간 동안 상기 감마 IC 제어부로부터 상기 제1 데이터 값들을 입력받고 상기 데이터 구동부에 제1 감마전압들을 공급하며, 상기 우수 프레임 기간 동안 상기 감마 IC 제어부로부터 상기 제2 데이터 값들을 입력받고 상기 데이터 구동부에 제2 감마전압들을 공급하며, 상기 픽셀 공통전압 라인들에 픽셀 공통전압을 공급하는 프로그래머블 감마 IC를 포함하는 입체영상 표시장치.
  10. 제 1 항, 제 4 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    소정의 듀티비로 점등되고, 상기 블랭크 기간의 시작 시점 이전에 소등되는 백라이트 유닛을 더 포함하는 입체영상 표시장치.
  11. 제 1 항, 제 4 항, 제 5 항, 제 6 항, 제 7 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 데이터 구동부는 상기 기수 프레임 기간 동안 제1 극성의 데이터 전압을 공급하고, 상기 우수 프레임 기간 동안 상기 제1 극성과 반대되는 극성을 가지는 제2 극성의 데이터 전압을 공급하는 입체영상 표시장치.
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