KR101774522B1 - Pipe line successive approximation register analog to digital converter - Google Patents

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Abstract

The present invention relates to a technique for correcting an error and reducing the amount of electricity consumption in a pipe line successive approximation register analog-to-digital converter (ADC). According to the present invention, the pipeline successive approximation register ADC comprises: a successive approximation register code ADC converting an input analog signal into a digital code of resolution required at the corresponding stage, correcting voltage of an LSB capacitor by using a unit capacitor which is divided from the unit capacitor and is connected in parallel, and correcting an LSB logic of the digital code; and a successive approximation register fine ADC converting the input analog signal into the digital code of the resolution required at the corresponding stage, and offsetting a voltage gain error by adjusting an input range when the voltage gain error occurs in a residual voltage amplifier.

Description

파이프라인 축차근사형 에이디씨{PIPE LINE SUCCESSIVE APPROXIMATION REGISTER ANALOG TO DIGITAL CONVERTER}PIPE LINE SUCCESSIVE APPROXIMATION REGISTER ANALOG TO TO DIGITAL CONVERTER

본 발명은 파이프라인 축차근사형 아날로그 디지털 변환기(ADC: Analog-to- Digital Converter, 이하 '에이디씨'라 칭함)의 설계기술에 관한 것으로, 특히 파이프라인 구조에서 발생하는 에러를 보정하고 전력소모량을 줄일 수 있도록 한 파이프라인 축차근사형 에이디씨에 관한 것이다.
The present invention relates to a design technique of an analog-to-digital converter (ADC) of a pipeline axis type, and more particularly to a technique of correcting errors occurring in a pipeline structure and reducing power consumption It is about Mr. Adi who works on the pipeline axis to reduce it.

에이디씨는 샘플링속도와 해상도에 따라 다양한 구조를 갖는다. 그 중에서 파이프라인 에이디씨는 수십~ 수백 MS/S의 샘플링 속도와 10-비트 이상의 해상도가 요구되는 에이디씨에 널리 사용된다. 파이프라인 에이디씨는 다단의 구조를 갖는 에이디씨의 일종이다. Mr. Adi has various structures depending on the sampling rate and resolution. Among them, Pipeline AD is widely used for ADDI which requires a sampling rate of several tens to several hundred MS / S and a resolution of 10-bit or more. Pipeline Mr. Adi is a kind of Adi who has a multistage structure.

도 1은 종래 기술에 의한 파이프라인 에이디씨의 블록도로서 이에 도시한 바와 같이, K 개의 스테이지(STG1-STGK)로 이루어지며 각 스테이지(STG1-STGK)는 아날로그 입력신호(Analog input)의 샘플링(sampling)을 위한 샘플/홀더(sample-and- holder)(11), 상기 아날로그 입력신호(Analog input)를 해당 스테이지의 M비트 디지털 코드로 변환하는 플래쉬 에이디씨(12), 상기 에이디씨(12)의 출력에 해당하는 대표 아날로그 값과 실제 신호의 차이를 얻기 위한 디지털 아날로그 변환기(DAC: Digital-to-Analog Converter, 이하 '디에이씨'라 칭함)(13), 감산기(14) 및 상기 아날로그 입력신호(Analog input)와 해당 디지털 코드의 차이(잔류전압)를 증폭하고 2M의 이득을 갖는 잔류전압 증폭기(Residue Amplifier)(15)를 포함한다. 상기 M은 각 스테이지의 해상도를 의미하며, 여기서는 2번째 스테이지가 M비트임을 나타낸다.FIG. 1 is a block diagram of a conventional pipeline adder. As shown in FIG. 1, the STG 1 -STGK includes K stages STG 1 -STGK. The stages STG 1 -STGK are used for sampling an analog input signal (12) for converting the analog input signal into an M-bit digital code of a corresponding stage, a signal processor (12) for converting the analog input signal into an M-bit digital code of the stage, A digital-to-analog converter (DAC) 13 for obtaining a difference between a representative analog value and an actual signal corresponding to the output of the analog input signal 13, a subtractor 14, And a residual voltage amplifier (Residue Amplifier) 15 amplifying the difference (residual voltage) between the analog input and the corresponding digital code and having a gain of 2 M. M denotes the resolution of each stage, and here, the second stage indicates M bits.

파이프라인 에이디씨는 내부의 각 단계에서 아날로그 디지털 변환을 하고 잔류전압을 증폭하여 다음단에 인가한다. 상기 잔류전압은 샘플된 입력신호와 디에이씨(13)에서 생성된 신호를 연산하는 것에 의해 획득된다. 이렇게 획득된 잔류전압은 고정된 이득을 갖는 잔류전압 증폭기(15)를 통해 2M 만큼 증폭된 후 다음 스테이지의 입력으로 인가된다. Pipeline ADi performs analog-to-digital conversion at each stage in the amplifier, amplifies the residual voltage and applies it to the next stage. The residual voltage is obtained by calculating the sampled input signal and the signal generated by the Dewey 13. The residual voltage thus obtained is amplified by 2 M through a residual voltage amplifier 15 having a fixed gain and then applied to the input of the next stage.

도 2a는 각 스테이지에 입력된 아날로그 입력신호(Analog input)의 처리과정을 설명한 것이다. 즉, 도 2a는 아날로그 입력신호(Analog input)가 디에이씨 출력과 연산되고 증폭된 이후 다음 스테이지에 인가되는 것을 나타낸 것이다. 도 2b는 상기 파이프라인 에이디씨가 2 비트로 구현된 경우의 잔류전압 생성과정을 나타낸 것이다. 상기 잔류전압이 생성되는 과정에서 에이디씨(12)와 디에이씨(13) 및 잔류전압 증폭기(15)에서 에러가 발생되는데, 도 2c는 그 에러의 예를 나타낸 것이다. 이와 같은 에러에 의해 왜곡된 잔류전압은 파이프라인 에이디씨의 최종 출력(OUT)에 에러코드를 유발시킨다. 이를 해결 하기 위해 에이디씨(12)는 각 코드 마다 영역이 일정하지 않은 구간을 생성한다. 예를 들어, 상기 에이디씨(12)는 완전한 2-비트가 아닌 1.5-비트의 아날로그 디지털 변환신호를 생성한다. 즉, 상기 에이디씨(12)는 디지털 보정기법을 사용하기 위하여 도 2d와 같이 각 코드마다 영역이 일정하지 않은 구간을 생성한다.FIG. 2A illustrates a process of processing an analog input signal input to each stage. That is, FIG. 2A shows that an analog input signal is computed and amplified with a D-shaped output and then applied to the next stage. FIG. 2B shows a process of generating a residual voltage when the pipeline adder is implemented with 2 bits. In the process of generating the residual voltage, an error occurs in the ADC 12, the diode 13, and the residual voltage amplifier 15, and FIG. 2C shows an example of the error. The residual voltage distorted by such an error causes an error code in the final output (OUT) of the pipeline adder. In order to solve this problem, the Adi 12 generates an interval in which the area is not constant for each code. For example, the adder 12 generates a 1.5-bit analog-to-digital converted signal that is not a complete two-bit signal. That is, as shown in FIG. 2d, the ADD 12 generates an interval in which the area is not constant for each code in order to use the digital correction technique.

각 스테이지(STG1-STGK)의 파이프라인 에이디씨에서 생성된 디지털 코드는 에러 보정부(20)에 인가된다. 이에 대하여, 에러 보정부(20)는 각 스테이지로부터 입력된 디지털 코드에 대한 더하기 연산을 수행하여 그 수행 결과를 N 비트의 최종 코드로 출력한다. 따라서, 상기 에러 보정부(20)는 가산기(adder)만을 이용하여 구현할 수 있다. The digital code generated by the pipeline adder of each of the stages STG1 to STGK is applied to the error corrector 20. [ On the other hand, the error corrector 20 performs a addition operation on the digital code input from each stage and outputs the result of the addition as the final code of N bits. Accordingly, the error corrector 20 can be implemented using only an adder.

도 2e는 디지털 보정기법을 사용하는 4비트 파이프라인 에이디씨의 동작원리를 나타낸 것이다.Figure 2E illustrates the principle of operation of a 4-bit pipeline adder using a digital correction scheme.

도 3a는 종래 기술에 의한 2-비트 축차근사형 에이디씨(VCM-based SAR ADC)의 블록도로서 이에 도시한 바와 같이, 축차근사형 에이디씨(30)는 캐패시터형 디에이씨(31), 비교기(32) 및 축차근사형 로직부(33)를 포함한다.FIG. 3A is a block diagram of a conventional 2-bit VCM-based SAR ADC. As shown in FIG. 3A, the axisymmetric ADS 30 includes a capacitor-type DAC 31, (32) and an axial rhombic logic portion (33).

캐패시터형 디에이씨(31)는 입력을 샘플링하고 각각의 캐패시터(Cu1-Cu4)의 하판(bottom plate)에 공급되는 전압을 제어하는 방식으로 상판(upper plate)의 전압을 변화시킨다. 이를 위해 상기 캐패시터형 디에이씨(31)는 단위 캐패시터(unit capacitor)(Cu1- Cu4), 부스트랩드 스위치(Bootstrapped switch)(SW1-SW3) 및 디지털코드에 따라 상기 단위 캐패시터(Cu1-Cu4)의 하판에 공급되는 전압을 스위칭하여 그에 따른 디코딩 동작이 이루어지도록 하는 스위칭부(31A)(31B)를 구비한다. 스위칭부(31A)는 캐패시터(Cu1,Cu2)의 하판에 공급되는 전압(VIP,VREFP,VREFM,VCM)을 스위칭하고, 스위칭부(31B)는 캐패시터(Cu3,Cu4)의 하판에 공급되는 전압(VIM, VREFM,VREFP, VCM)을 스위칭한다.The capacitor type DAC 31 samples the input and changes the voltage of the upper plate in such a manner as to control the voltage supplied to the bottom plate of each of the capacitors Cu1-Cu4. To this end, the capacitor-type DAC 31 includes a unit capacitor (Cu1-Cu4), a bootstrapped switch (SW1-SW3), and a capacitor of the unit capacitor Cu1-Cu4 And a switching unit 31A and 31B for switching a voltage supplied to the lower plate and performing a decoding operation according to the switching. The switching unit 31A switches the voltages V IP , V REFP , V REFM and V CM supplied to the lower plates of the capacitors Cu1 and Cu2 and the switching unit 31B switches the capacitors Cu3 and Cu4 on the lower plate And switches the supplied voltages V IM , V REFM , V REFP , and V CM .

비교기(32)는 상기와 같은 디코딩 동작에 의해 변화되는 캐패시터(Cu1,Cu2),(Cu3, Cu4)의 상판노드전압(VDACP),(VDACM)을 비교하여 그에 따른 디지털 코드(comp_ out)를 생성한다. The comparator 32 compares the top node voltages V DACP and V DACM of the capacitors Cu1, Cu2, Cu3 and Cu4 which are changed by the decoding operation and outputs the digital code comp_out, .

축차근사형 로직부(33)는 상기와 같이 생성된 디지털 코드(comp_out)를 근거로 상기 디에이씨(31)의 스위칭부(31A)(31B)의 스위칭 동작을 제어한다. The axis scrambling logic unit 33 controls the switching operation of the switching units 31A and 31B of the DIA seed 31 based on the digital code comp_out generated as described above.

이와 같이 동작하는 축차근사형 아날로그 디지털 변환기(30)의 각 부를 [수학식]을 참조하여 설명하면 다음과 같다. Each part of the axis-by-pitch analog-to-digital converter 30 that operates in this manner will be described with reference to the following equation.

먼저, 캐패시터형 디에이씨(31)에서 부스트랩드 스위치(SW1-SW)를 턴온시켜 모든 캐패시터(Cu1-Cu4)의 상판에는 VCM이 공급되고, 하판에는 각각의 입력인 VIP와 VIM이 공급되어 상기 단위 캐패시터(Cu1-Cu4)가 충전된다. 이때, 각각의 충전 전하량은 다음의 [수학식 1]과 같다. 여기서, 상기 상판에 공급되는 VCM은 양측의 상판노드전압(VDACP),(VDACM)의 평균전압이다.First, V CM is supplied to the upper plate of all the capacitors Cu1-Cu4 by turning on the subsidiary strap switches SW1-SW in the capacitor type die 31, and the respective inputs V IP and V IM are supplied to the lower plate And the unit capacitors Cu1-Cu4 are charged. At this time, the respective charged charge amounts are as shown in the following Equation (1). Here, V CM supplied to the upper plate is an average voltage of the upper plate node voltages (V DACP ) and (V DACM ) on both sides.

Figure 112016053190032-pat00001
Figure 112016053190032-pat00001

캐패시터형 디에이씨(31)에서의 샘플링 동작이 끝나면 부스트랩드 스위치(SW1-SW3)를 턴오프시켜 입력이 차단되고 단위 캐패시터(Cu1-Cu4)의 상판은 플로팅 상태로 되며, 하판에 VCM이 인가 되는데, 이에 따른 각각의 충전전하량(QIP),(QIM)은 다음의 [수학식 2]와 같다.When the sampling operation in the capacitor type die 31 is completed, the sub-strap switches SW1 to SW3 are turned off to cut off the input, and the upper plate of the unit capacitors Cu1 to Cu4 is in a floating state. , And the charge quantities Q IP and Q IM of the charge capacitors Q 1 and Q 2 are as shown in the following equation (2).

Figure 112016053190032-pat00002
Figure 112016053190032-pat00002

이때, 플로팅 상태에 놓인 캐패시터(Cu1-Cu4)의 상판 전압이 비교기(32)의 입력으로 인가된다. 각 캐패시터(Cu1-Cu4)의 상판 노드는 플로팅 상태이므로 전하량 보존의 법칙에 의해 상판의 각 노드 전압을 구할 수 있다. 상기 [수학식 1]과 [수학식 2]를 연립하면 각 상판노드전압(VDACP),(VDACM)은 다음의 [수식3]으로 표현된다. At this time, the upper plate voltage of the capacitor (Cu1-Cu4) in the floating state is applied to the input of the comparator 32. [ Since the upper plate node of each capacitor (Cu1-Cu4) is in a floating state, the voltage of each node of the upper plate can be obtained by the law of conservation of charge amount. When the above equations (1) and (2) are concatenated , each of the top plate node voltages V DACP and V DACM is expressed by the following equation.

Figure 112016053190032-pat00003
Figure 112016053190032-pat00003

상기 상판노드전압(VDACP)은 비교기(32)의 반전입력단자에 공급되고, 또 다른 상판전압(VDACM)은 비교기(32)의 비반전입력단자에 공급된다. 비교기(32)는 다음의 [수학식 4]와 같이 상기 양측 입력단자에 공급되는 전압을 비교하여 그 차값이 O보다 크면 논리 '1'을 출력하고 작으면 논리 '0'을 출력한다. 이렇게 출력되는 값은 D<l>으로 저장된다. The top plate node voltage V DACP is supplied to the inverting input terminal of the comparator 32 and another top plate voltage V DACM is supplied to the non-inverting input terminal of the comparator 32. The comparator 32 compares the voltages supplied to the two input terminals as shown in Equation (4), and outputs a logic '1' if the difference is greater than 0, and a logic '0' if the difference is greater than 0. The output value is stored as D <l>.

Figure 112016053190032-pat00004
Figure 112016053190032-pat00004

상기와 같은 과정을 통해 D<l>의 값이 저장되면 축차근사형 로직부(33)에서 상기 D<l>의 값에 따라 스위칭부(31A)(31B)를 제어하고, 이에 의해 캐패시터형 디에이씨(31)의 캐패시터(Cu1-Cu4)의 하판 전압이 조정되어 결과적으로 상판전압이 조정된다. 상기 D<1>은 VREFP와 VREFM에 의해 결정되며 [수학식]을 보다 간단히 표현하기 위해 VREFP를 +1, VREFM을 0으로 표현한다. D<1>의 논리 값이 반영되면 상판노드전압(VDACP),(VDACM)은 다음의 [수학식 5]와 같이 표현되며, 비교기(32)는 다음의 [수학식 6]의 전압 차이가 O보다 큰지의 여부를 확인하여 그 결과값을 D<O>으로 저장한다.If the value of D <1> is stored in the above process, the control unit 31A controls the switching units 31A and 31B according to the value of D <1> in the scrambler logic unit 33, The voltage of the lower plate of the capacitor (Cu1-Cu4) of the capacitor 31 is adjusted and the upper plate voltage is adjusted as a result. And wherein D <1> represents a V REFP and V REFM is determined by [Equation] simply +1, V REFM the V REFP to represent than zero. When the logical value of D <1> is reflected, the top node voltages V DACP and V DACM are expressed by the following Equation (5), and the comparator 32 compares the voltage difference Is greater than 0, and stores the result as D <O>.

Figure 112016053190032-pat00005
Figure 112016053190032-pat00005

Figure 112016053190032-pat00006
Figure 112016053190032-pat00006

이와 같이, 종래 기술에 의한 파이프라인 아날로그 디지털 변환기 내부의 아날로그 디지털 변환기로서 플래쉬 에이디씨를 사용하는데, 이 플래쉬 에이디씨는 디지털 보정기법을 사용하기 위해 각 코드 마다 영역이 일정하지 않은 구간을 생성한다. In this way, as a conventional analog-to-digital converter in a pipeline analog-to-digital converter according to the related art, a flash adder is used. In order to use the digital correcting technique, the flash adder generates an area having a non-

또한, 종래 기술에 의한 파이프라인 에이디씨 내부의 플래쉬 에이디씨는 저항을 이용하여 기준전압을 생성하기 때문에 많은 전력을 소모하는 단점이 있다. 뿐만 아니라, 종래 기술에 의한 플래쉬 에이디씨는 비교적 넓은 면적을 차지하는 단점이 있다.
Further, the conventional flash AD converter in the pipeline ADSI has a disadvantage of consuming a lot of power because it generates a reference voltage using a resistor. In addition, the prior art flash add-on has a disadvantage that it occupies a relatively large area.

본 발명이 해결하고자 하는 과제는 파이프라인 에이디씨 내부의 아날로그 디지털 변환기로서 전력 소모량이 많은 플래쉬 에이디씨 대신 축차 근사형 에이디씨를 사용하여 아날로그 디지털 변환을 수행할 수 있도록 하는데 있다.
A problem to be solved by the present invention is to enable analog-to-digital conversion using pipeline-type ADSI as an analog-to-digital converter in pipeline ADSI, instead of FLASH ADDITION, which consumes a large amount of power.

상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨는, 아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 단위캐패시터로부터 분할된 캐패시터를 이용하여 LSB 캐패시터의 전압을 보정하고, 상기 디지털코드의 LSB 논리를 보정하는 축차근사형 코스 에이디씨; 상기 코스 에이디씨로부터 공급되는 잔류전압을 증폭하는 동적 증폭기; 상기 동적 증폭기로부터 공급되는 잔류전압을 샘플링하고 상기 아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 잔류전압 증폭기에서 전압이득에러가 발생하는 경우 입력전압범위를 조정하여 전압이득에러를 상쇄시키는 축차근사형 파인 에이디씨; 및 가산기 만으로 구성되어 상기 디지털코드 변환을 위한 잔류전압을 보정하는 디지털 에러보정부;를 포함하는 것을 특징으로 한다.
According to an aspect of the present invention, there is provided a pipeline axis interpolating type AD converter for converting an analog input signal into a digital code having a desired resolution in a corresponding stage, And correcting the LSB logic of the digital code; A dynamic amplifier for amplifying a residual voltage supplied from the COS diode; Sampling the residual voltage supplied from the dynamic amplifier and converting the analog input signal into a digital code of a desired resolution at the stage and adjusting the input voltage range when a voltage gain error occurs in the residual voltage amplifier, Mr. Pine Adi, who compensates for the offset; And a digital error correcting unit configured by only an adder and correcting the residual voltage for the digital code conversion.

본 발명은 파이프라인 에이디씨 내부의 아날로그 디지털 변환기로서 전력 소모량이 많은 플래쉬 에이디씨 대신 축차 근사형 에이디씨를 사용하여 아날로그 디지털 변환을 수행할 수 있도록 함으로써, 파이프라인 에이디씨의 면적이 줄어드는 효과가 있다. The present invention has an effect of reducing the area of the pipeline ADSI by allowing the analog-to-digital converter in the pipeline ADSI to perform the analog-to-digital conversion using the approximate approximation type ADSI instead of the FLASH ADDITIVE, which consumes a large amount of power.

또한, 동적 전류만을 사용하게 되어 전력소모량이 줄어드는 효과가 있다.
Also, there is an effect that only the dynamic current is used and the power consumption is reduced.

도 1은 종래 기술에 의한 파이프라인 에이디씨의 블록도이다.
도 2a는 도 1에서 파이프라인 에이디씨에 입력된 아날로그 전압의 처리과정 설명도이다.
도 2b는 도 1에서의 잔류전압 생성과정을 나타낸 설명도이다.
도 2c는 도 1에서의 잔류전압 증폭기의 에러발생 예시도이다.
도 2d는 2-비트 에이디씨의 잔류전압특성 곡선을 나타낸 것이다.
도 2e는 디지털 보정기법을 사용하는 4비트 파이프라인 에이디씨의 동작원리도이다.
도 3a는 종래 기술에 의한 2-비트 축차근사형 에이디씨의 블록도이다.
도 3b는 종래 기술에 의한 2-비트 축차근사형 에이디씨의 잔류전압특성곡선이다.
도 4a는 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨의 블록도이다.
도 4b는 도 4a 각부의 타이밍도이다.
도 5는 본 발명의 실시예에 따른 축차근사형 코스 에이디씨의 상세 블록도이다.
도 6은 본 발명의 실시예에 따른 축차근사형 파인 에이디씨의 상세 블록도이다.
도 7a는 본 발명의 실시예에 따른 2-비트 축차근사형 에이디씨의 블록도이다.
도 7b 및 도 7c는 본 발명의 실시예에 따른 잔류전압 특성곡선이다.
도 8a는 본 발명의 실시예에 따른 3-비트 축차근사형 파인 에이디씨의 블록도이다.
도 8b는 본 발명의 실시예에 따른 잔류전압특성곡선이다.
도 9는 본 발명의 실시예에 따른 3-비트 축차근사형 에이디씨의 블록도이다.
도 10a는 본 발명의 실시예에 따른 동적 증폭기의 상세 회로도이다.
도 10b는 도 10a의 동적 증폭기에 대한 타이밍도를 나타낸 것이다.
도 11a는 동적 증폭기의 입력전압에 따른 전압이득의 특성곡선이다.
도 11b는 동적 증폭기의 전압이득 조정전압에 따른 전압이득의 특성곡선이다.
도 12a는 본 발명의 실시예에 따른 피드포워드 시스템을 이용하는 동적 증폭기의 블록도이다.
도 12b는 본 발명의 실시예에 따른 비선형성 보정회로도이다.
도 12c는 본 발명의 실시예에 따른 비선형성 보정회로의 출력전압과 입력전압에 대한 시뮬레이션 결과를 나타낸 그래프이다.
도 13은 본 발명의 실시예에 따른 동적 증폭기의 전압이득 특성곡선이다.
도 14는 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨의 동작 흐름도이다.
BRIEF DESCRIPTION OF THE DRAWINGS Figure 1 is a block diagram of a prior art pipeline addi.
FIG. 2A is an explanatory diagram illustrating a process of processing an analog voltage input to the pipeline ADSI in FIG.
FIG. 2B is an explanatory view showing a process of generating a residual voltage in FIG.
2C is an example of error occurrence of the residual voltage amplifier in FIG.
FIG. 2D shows the residual voltage characteristic curve of 2-bit additive.
Figure 2E is an operational principle diagram of a 4-bit pipeline adder using a digital correction technique.
FIG. 3A is a block diagram of a prior art 2-bit axis interpolation type ADSI.
3B is a graph showing a residual voltage characteristic curve of the conventional 2-bit linear interpolation type AD converter.
FIG. 4A is a block diagram of a pipeline axis interpolation type ADSI according to an embodiment of the present invention. FIG.
4B is a timing chart of each part of Fig. 4A.
5 is a detailed block diagram of an axial interpolation type course adder according to an embodiment of the present invention.
FIG. 6 is a detailed block diagram of an axial fine pitch fine seeding seed according to an embodiment of the present invention.
7A is a block diagram of a 2-bit axial interpolation type ADSI according to an embodiment of the present invention.
7B and 7C are residual voltage characteristic curves according to an embodiment of the present invention.
FIG. 8A is a block diagram of a 3-bit axis interpolative fine interpolation method according to an embodiment of the present invention. FIG.
8B is a residual voltage characteristic curve according to an embodiment of the present invention.
9 is a block diagram of a 3-bit axial interpolation type ADSI according to an embodiment of the present invention.
10A is a detailed circuit diagram of a dynamic amplifier according to an embodiment of the present invention.
Figure 10b shows a timing diagram for the dynamic amplifier of Figure 10a.
11A is a characteristic curve of the voltage gain according to the input voltage of the dynamic amplifier.
11B is a characteristic curve of the voltage gain according to the voltage gain adjustment voltage of the dynamic amplifier.
12A is a block diagram of a dynamic amplifier using a feedforward system in accordance with an embodiment of the present invention.
12B is a nonlinearity correction circuit diagram according to the embodiment of the present invention.
12C is a graph showing the simulation results of the output voltage and the input voltage of the nonlinearity correction circuit according to the embodiment of the present invention.
13 is a voltage gain characteristic curve of a dynamic amplifier according to an embodiment of the present invention.
FIG. 14 is a flowchart illustrating an operation of a pipeline axis interpolation type ADSI according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4a는 본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨의 블록도로서 이에 도시한 바와 같이, 축차근사형 코스(Coarse) 에이디씨(41), 동적 증폭기(Dynamic Amp)(42), 축차근사형 파인(Fine) 에이디씨(43) 및 디지털 에러보정부(44)를 포함한다. FIG. 4A is a block diagram of a pipeline axis interpolator type ADS according to an embodiment of the present invention. As shown in FIG. 4A, a coarse ADS Coefficient 41, a dynamic amplifier 42, A fine adder 43 and a digital error correcting unit 44. [

파이프라인 축차근사형 에이디씨(40)는 아날로그 디지털 변환동작을 두 부분으로 나누어 수행한다. 즉, 코스 에이디씨(41)는 MSB부터 아래로 5비트에 대한 에이디씨를 담당하고, 파인 에이디씨(43)는 LSB부터 위로 6비트에 대한 에이디씨를 담당한다. 이와 같은 경우, 코스 에이디씨(41)의 잔류전압을 파인 에이디씨(43)에 전달하기 전에 25 만큼 증폭해야 하는데, 정확한 증폭을 하여야 에이디씨 변환 왜곡이 발생하지 않는다. 이를 위해 본 발명의 실시예에서는 피드백 시스템을 사용하지 않는 동적 증폭기(42)를 사용하여 부정확한 증폭을 하게 되지만, 파인 에이디씨(43)에서 입력범위를 조정하여 왜곡이 발생되지 않는다.The pipeline axis interpolator 40 performs analog-to-digital conversion operations in two parts. In other words, the Coordyer 41 plays the role of Mr. Adi for five bits from the MSB, and the Mr. Pinead Mr. 43 plays Mr. Ady for the six bits from the LSB. In such a case, the residual voltage of the cosine seeder 41 must be amplified by 25 before it is transmitted to the fine seedle 43. The corrective amplification must be performed to prevent the distortion of the seededite. To this end, in the embodiment of the present invention, the dynamic amplifier 42 which does not use the feedback system is used to perform an inaccurate amplification, but the input range is adjusted by the fine ADD 43 so that no distortion occurs.

도 4b는 파이프라인 축차근사형 에이디씨(40)의 타이밍도로서 이를 참조하여 파이프라인 축차근사형 에이디씨(40)의 동작을 설명하면 다음과 같다.FIG. 4B is a timing diagram of the pipeline axis interpolator 40. The operation of the pipeline axis interpolator 40 will now be described with reference to FIG.

코스 에이디씨(41)는 클럭신호(EX_CLK)의 상승에지 이전에 아날로그 입력 전압을 받아 내부의 캐패시터형 디에이씨에서 샘플링한다. 상기 클럭신호(EX_CLK)의 상승에지가 발생되면 코스 에이디씨(41)는 후술하는 [수학식 17] 및 [수학식 18]과 같은 방식으로 동작하여 5-비트가 아닌 4.5-비트의 디지털 코드를 출력하고, 자신의 LSB 데이터가 반영된 잔류전압을 동적 증폭기(42)에 인가한다. The COS AD 41 receives the analog input voltage before the rising edge of the clock signal EX_CLK and samples it at the internal capacitor type DAC. When the rising edge of the clock signal EX_CLK is generated, the cosine adder 41 operates in the same manner as in Equations (17) and (18) to generate a 4.5-bit digital code And applies the residual voltage reflecting the own LSB data to the dynamic amplifier 42.

이때, 동적 증폭기(42)는 상기 LSB 데이터가 반영된 잔류전압을 공급받은 후 클럭신호(EX_CLK)의 하강에지에서 잔류전압 증폭을 시작하고 증폭이 완료되면 플래그 신호(FCLK)를 발생한다. At this time, the dynamic amplifier 42 starts the residual voltage amplification at the falling edge of the clock signal EX_CLK after receiving the residual voltage reflecting the LSB data, and generates the flag signal FCLK when the amplification is completed.

동적 증폭기(42)가 잔류전압 증폭을 시작함과 동시에 파인 에이디씨(43)는 동적 증폭기(42)의 출력을 공급받아 증폭된 전압을 샘플링한다. 이때, 동적 증폭기(42)는 비선형 보정회로를 사용하여 모든 입력범위에 대한 선형성을 증가시킨다. 설령, 동적 증폭기(42)에서 정확한 전압이득이 발생하지 않더라도 다음 스테이지의 파인 에이디씨(43)에서 잔류전압을 보정한다. 동적증폭기(42)에서 출력한 플래그신호(FCLK)는 코스 에이디씨(41)와 파인 에이디씨(43)로 인가된다. At the same time that the dynamic amplifier 42 starts the residual voltage amplification, the fine AD 43 receives the output of the dynamic amplifier 42 and samples the amplified voltage. At this time, the dynamic amplifier 42 uses a nonlinear correction circuit to increase the linearity for all input ranges. Even if the accurate voltage gain does not occur in the dynamic amplifier 42, the residual voltage is corrected in the fine-adjustment seed 43 of the next stage. The flag signal FCLK output from the dynamic amplifier 42 is applied to the Kosiadis 41 and the Fineadish 43. [

이때, 코스 에이디씨(41)는 플래그신호(FCLK)가 입력되면 클럭신호(EX_CLK)의 상승에지가 발생될 때까지 다음 아날로그 입력신호를 샘플한다. 이와 동시에 파인 에이디씨(43)는 동적 증폭기(42)로부터 샘플링된 전압을 후술하는 [수학식 26],[수학식 27]과 같은 방식으로 6-비트 디지털 코드로 변환한다. At this time, the COORD element 41 samples the next analog input signal until the rising edge of the clock signal EX_CLK is generated when the flag signal FCLK is input. At the same time, the FineAddr 43 converts the voltage sampled from the dynamic amplifier 42 into a 6-bit digital code in the same manner as in Equations (26) and (27) described later.

디지털 에러 보정부(44)는 코스 에이디씨(41)와 파인 에이디씨(43)로부터 공급받은 디지털 코드를 도 2e와 같이 한 비트를 중첩하여 더하기 연산을 수행한 후 10-비트의 최종 데이터를 출력한다. 이때, 상기 클럭신호(EX_CLK)를 기준으로 코스 에이디씨(41)와 파인 에이디씨(43)는 한 주기의 위상차이가 발생하기 때문에 코스 에이디씨(41)의 디지털 코드를 한 주기만큼 쉬프트시킨 후 더하기 연산을 수행한다.The digital error correcting unit 44 superimposes one bit of the digital code supplied from the COORDE ADJUST 41 and the FINDER CORD 43 as shown in FIG. 2E and performs a addition operation and outputs 10-bit final data do. At this time, since the phase difference of one cycle occurs between the cosine adder 41 and the fine adder 43 on the basis of the clock signal EX_CLK, the digital code of the cosine adder 41 is shifted by one period Add operation.

도 5는 축차근사형 코스 에이디씨(41)의 상세 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(51), 비교기(52) 및 축차근사형 로직부(53)를 구비한다. Fig. 5 is a detailed block diagram of the axial interpolator type CAS-ADS 41. As shown in Fig. 5, the capacitor type DAS 51, the comparator 52, and the axial intersection type logic section 53 are provided.

도 5와 같은 코스 에이디씨(41)는 4.5-비트 축차근사형 에이디씨로서 VCM 기반의 캐패시터형 디에이씨(51)에서 병렬 연결된 2n-1의 단위 캐패시터를 구비한다. 5-비트 축차근사형 에이디씨의 경우 캐패시터의 총합은 16Cu이며 MSB 캐패시터는 8Cu를 갖는다. 본 발명의 실시예에 따른 4.5-비트 축차근사형 코스 에이디씨(41)는 후술하는 [수학식 17] 및 [수학식 18]과 같은 방식으로 동작하며 후술하는 도 7a와 같이 LSB 캐패시터 Cu를 분할하여 사용한다. 즉, 0.5Cu가 가장 낮은 단위 캐패시터이기 때문에 이를 단위 캐패시터인 Cu로 증가시키면 모든 캐패시터의 값이 두 배씩 증가하게 된다. 따라서 본 발명의 실시예에 따른 디에이씨 구조는 도 5와 같이 캐패시터의 총합은 32Cu로써 2n의 단위 캐패시터로 구성되며 MSB 캐패시터는 16Cu를 갖는다.As shown in FIG. 5, the COS ADS 41 has 2.sup.n -1 unit capacitors connected in parallel on the VCM-based capacitor type DASI 51 as a 4.5-bit axis interpolation type ADS. In the case of the 5-bit axis in-line type AD, the sum of the capacitors is 16Cu and the MSB capacitor has 8Cu. The 4.5-bit axis interpolation type Cosine adder 41 according to the embodiment of the present invention operates in the same manner as in Equations (17) and (18) described below and divides the LSB capacitor Cu . That is, because 0.5Cu is the lowest unit capacitor, increasing the value of the unit capacitor to Cu increases the value of all the capacitors by two times. Therefore, in the DAC structure according to the embodiment of the present invention, as shown in FIG. 5, the sum of the capacitors is 32 Cu, and 2 n unit capacitors and the MSB capacitor has 16 Cu.

도 6은 축차근사형 파인 에이디씨(43)의 상세 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(61), 비교기(62) 및 축차근사형 로직부(63)를 구비한다. FIG. 6 is a detailed block diagram of the fine pitch interpolator 43 of the present embodiment. As shown in FIG. 6, the present invention includes a capacitor-type DAC 61, a comparator 62, and an axial rhomboid logic unit 63.

도 6과 같은 파인 에이디씨(43)는 6-비트 축차근사형 에이디씨로서 VCM-기반 캐패시터형 디에이씨(61)에서 병렬 연결된 2n-1의 단위 캐패시터를 구비하므로 32Cu로 구성되면 MSB 캐패시터는 16Cu이다. 본 발명의 실시예에 따른 파인 에이디씨(43)는 입력전압범위를 조정하기 위해 캐패시터 (96+λ)Cu를 추가로 사용한다. 6 has a 2n-1 unit capacitor connected in parallel with the VCM-based capacitor type DAC 61 as a 6-bit axis in-phase AD converter, the MSB capacitor is composed of 32Cu, 16Cu. The fine seed 43 according to the embodiment of the present invention additionally uses a capacitor (96 +?) Cu to adjust the input voltage range.

종래의 파이프라인 에이디씨의 경우, 코스 에이디씨에서 4.5-비트 변환을 하면 증폭기에서는 2n-1만큼 잔류전압을 증폭하기에 16배의 증폭률을 가져야한다. 이에 비하여, 본 발명의 실시예에 따른 동적 증폭기(42)는 4배 정도의 증폭률을 갖기 때문에 후술하는 [수학식 30]에 의거하여

Figure 112016053190032-pat00007
의 값을 갖는다. 이와 더불어 동적 증폭기(42)의 증폭률이 정확하게 4배가 아닌 그 이하이기 때문에 입력전압범위를 조정하기 위한 λCu를 추가로 사용한다.In the case of the conventional pipeline adder, if a 4.5-bit conversion is performed in the COSMODE, the amplifier must have amplification factor of 16 times to amplify the residual voltage by 2 n-1 . On the other hand, since the dynamic amplifier 42 according to the embodiment of the present invention has an amplification factor of about four times, the dynamic amplifier 42 according to the following formula (30)
Figure 112016053190032-pat00007
Lt; / RTI &gt; In addition, since the amplification factor of the dynamic amplifier 42 is not exactly four times as much as that of the amplification factor 42, the addition of? Cu for adjusting the input voltage range is additionally used.

캐패시터형 디에이씨(51),(61)는 각 스테이지의 샘플/홀드 회로와 디에이씨의 기능을 모두 수행하므로 각 스테이지의 샘플/홀드 회로를 생략할 수 있다. 따라서, 각 스테이지의 샘플/홀드 회로 생략에 의해 전력 소모량과 면적을 줄일 수 있다. The capacitor-type delay elements 51 and 61 perform the functions of both the sample / hold circuit and the DAE of each stage, so that the sample / hold circuit of each stage can be omitted. Therefore, the power consumption and area can be reduced by omitting the sample / hold circuit of each stage.

파이프라인 축차근사형 에이디씨(40)에서 첫 번째 스테이지의 축차근사형 코스 에이디씨(41)는 디지털 보정기법을 사용하기 위해 완전한 0부터 n-1까지 있는 코드가 아닌 0부터 n-2까지 있는 코드를 생성한다. Pipeline Axis Runner Axis 40 at the first stage Axial runner AD (41) uses 0 to n-2 rather than the complete 0 to n-1 code to use the digital correction technique Generate the code.

도 3a와 같은 일반적인 2-비트 축차근사형 에이디씨의 경우, 상기 [수학식 1] 내지 [수학식 6]과 같은 과정을 통해 D<1:0> 의 아날로그 디지털 변환값이 모두 산출되므로 아날로그 디지털 변환과정이 종료된다. In the case of the general 2-bit linear interpolation type ADD as shown in FIG. 3A, all the analog-to-digital conversion values of D <1: 0> are calculated through the processes of Equations (1) to (6) The conversion process ends.

그러나, 본 발명에 따른 첫번째 스테이지의 축차근사형 코스 에이디씨(41)에서는 D<1:0>의 아날로그 디지털 변환값이 모두 산출된 후 계속해서 잔류전압을 생성해야하기 때문에 D<O>의 논리 값을 적용한 잔류전압으로 상,하위 캐패시터열의 상판 전압을 형성한다.However, in the first-stage axial interpolating type ADS 41 of the first stage, since analog-to-digital conversion values of D <1: 0> are all calculated and then the residual voltage must be generated continuously, And the top plate voltage of the upper and lower capacitor rows is formed by the residual voltage to which the value is applied.

이에 따라, 비교기(52)의 반전입력단자에 연결된 상판노드전압(VDACP)과 상기 비교기(52)의 비전입력단자에 연결된 상판노드의 전압(VDACM)은 다음의 [수학식 7]과 같고, 상기 비교기(52)에서 구해지는 상기 두 상판노드전압(VDACP),(VDACM)의 차전압인 잔류전압은 다음의 [수학식 8]과 같다. The voltage V DACP of the top plate node connected to the inverting input terminal of the comparator 52 and the voltage V DACM of the top plate node connected to the voltage input terminal of the comparator 52 are expressed by the following Equation 7 (V DACP ) and (V DACM ) obtained by the comparator 52 are expressed by the following Equation (8).

Figure 112016053190032-pat00008
Figure 112016053190032-pat00008

Figure 112016053190032-pat00009
Figure 112016053190032-pat00009

상기 잔류전압은 잔류전압 증폭기(15)를 통해 일정 배수로 증폭된 후 두번째 스테이지의 축차근사형 파인 에이디씨(43)의 입력으로 인가된다. The residual voltage is amplified to a certain multiple through the residual voltage amplifier 15 and then applied to the input of the second stage stage fine tuning fine seed 43.

상기 [수학식 8]을 이용하여 잔류전압 특성곡선을 구할 수 있다. 예를 들어, D<1:0>의 값에 따라 총 4개의 영역으로 나누어 상기 잔류전압 특성곡선을 구할 수 있다. D<1:0>이 논리 '00'의 값을 가질 때 잔류전압은 다음의 [수학식 9]와 같으며, 이때의 입력 범위는 -1 ~ -1/2 이다. The residual voltage characteristic curve can be obtained using the above expression (8). For example, the residual voltage characteristic curve can be obtained by dividing a total of four regions according to the value of D <1: 0>. When D < 1: 0 > has a value of logic '00', the residual voltage is as shown in the following Equation 9, and the input range at this time is -1 to -1/2.

Figure 112016053190032-pat00010
Figure 112016053190032-pat00010

이와 같은 방식으로 D<1:0>의 논리 '01'과 '10','11'에 대한 각각의 잔류전압은 다음의 [수학식 10],[수학식 11] 및 [수학식 12]와 같다.In this way, the respective residual voltages for the logic '01', '10' and '11' of D <1: 0> are expressed by the following equations (10), (11) same.

Figure 112016053190032-pat00011
Figure 112016053190032-pat00011

Figure 112016053190032-pat00012
Figure 112016053190032-pat00012

Figure 112016053190032-pat00013
Figure 112016053190032-pat00013

상기 [수학식 9] 내지 [수학식 12]로부터 도 3b와 같은 잔류전압 특성곡선을 얻을 수 있다. The residual voltage characteristic curve as shown in FIG. 3B can be obtained from the above-mentioned equations (9) to (12).

일반적인 축차 근사형 에이디씨의 잔류전압은 가산기(Adder)로만 구성된 디지털 에러보정부(44)에 의해 보정될 수 없다. The residual voltage of a general approximation approximation type Adi can not be corrected by the digital error correction unit 44 composed only of an adder.

본 발명의 실시예에서는 가산기로만 구성된 디지털 에러보정부(44)에 의해 상기 잔류전압을 보정할 수 있도록 하기 위하여 첫 번째 스테이지의 2-비트 축차근사형 코스 에이디씨(41)를 도 7a와 같이 구현하였다. 즉, 도 7a는 본 발명의 실시예에 따른 2-비트 축차근사형 에이디씨의 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(71), 비교기(72), 최대코드 검출기(73) 및 축차근사형 로직부(74)를 구비한다. In the embodiment of the present invention, in order to compensate the residual voltage by the digital error correcting unit 44 composed only of the adder, the 2-bit axis interpolation type course adder 41 of the first stage is implemented as shown in FIG. 7A Respectively. That is, FIG. 7A is a block diagram of a 2-bit linear interpolation type ADSI according to an embodiment of the present invention. As shown in FIG. 7A, a capacitor type DASI 71, a comparator 72, a maximum code detector 73, And an axial rhomboid logic portion 74.

하나의 단위 캐패시터 CU 대신 병렬연결된 캐패시터 0.5CU를 캐패시터형 디에이씨(71)의 LSB 캐패시터로 사용한다. 병렬연결된 두 개의 캐패시터 0.5CU 중에서 일측의 캐패시터는 D<O>의 값을 반영하고 타측의 캐패시터에는 고정적인 신호(VREFM)를 인가한다. 그리고, VDCAP를 만드는 캐패시터 0.5Cu의 하판은 VREFP로 조정하고, VDACM을 만드는 캐패시터 0.5Cu의 하판은 VREFM으로 조정한다.Instead of one unit capacitor C U , a capacitor 0.5C U connected in parallel is used as the LSB capacitor of the capacitor-type DIA seed 71. Among the two capacitors 0.5C U connected in parallel, the capacitor on one side reflects the value of D <O> and the fixed signal (V REFM ) on the capacitor on the other side. Then, the lower plate of the capacitor the lower plate of the capacitor 0.5Cu 0.5Cu is adjusted to V REFP, creating a V DACM create a DCAP V are adjusted to V REFM.

상기 도 7a와 같은 2-비트 축차근사형 코스 에이디씨(41)는 디에이씨의 입력전압을 샘플링한다. 이를 위해 캐패시터형 디에이씨(71)의 모든 캐패시터 하판에 VCM을 인가한 후 비교기(72)에서 두 상판노드전압(VDACP),(VDACM)을 비교하기 전에 캐패시터 0.5Cu의 하판에 각각 VREFP, VREFM을 인가한다. The 2-bit axis interpolation type Cosine adder 41 shown in FIG. 7A samples the input voltage of the DAC. To this end, V CM is applied to all capacitor bottom plates of the capacitor-type DIA's 71, and then the voltage V CM is applied to the bottom plate of the capacitor 0.5Cu before the two top plate node voltages V DACP and V DACM are compared in the comparator 72. [ REFP , and V REFM .

캐패시터 0.5Cu에 의해 변경된 각 상판노드전압(VDACP),(VDACM)이 비교기(72)에 인가되며, 이때 각 상판노드전압(VDACP),(VDACM)은 다음의 [수학식 13]과 같다. 여기서 VREFP는 1, VREFM은 0이라고 가정하고 [수학식 13]을 정리하면 다음의 [수학식 14]와 같다.(V DACP ), (V DACM ) changed by the capacitor 0.5Cu is applied to the comparator 72. At this time, each top plate node voltage V DACP , (V DACM ) Respectively. Here, it is assumed that V REFP is 1 and V REFM is 0, and Equation (13) is summarized as the following Equation (14).

Figure 112016053190032-pat00014
Figure 112016053190032-pat00014

Figure 112016053190032-pat00015
Figure 112016053190032-pat00015

상기 [수학식 14]의 값이 O보다 크면 D<1>은 논리'1'이 저장되고,'0'보다 작으면 논리 '0'이 저장된다. D<l>을 디에이씨에 적용하면 상기 상판노드전압(VDACP),(VDACM)은 다음의 [수학식 15], [수학식 16]과 같다.If the value of Equation (14) is larger than 0, D <1> stores a logic '1' and if it is smaller than 0, a logic '0' is stored. (V DACP ) and (V DACM ) are obtained by the following equations (15) and (16), respectively.

Figure 112016053190032-pat00016
Figure 112016053190032-pat00016

Figure 112016053190032-pat00017
Figure 112016053190032-pat00017

상기 [수학식 15], [수학식 16]에 의해 D<O>의 값이 정해지며 이를 디에이씨에 적용하면 다음의 [수학식 17]，[수학식 18]과 같다.The value of D < O > is determined by the above-mentioned equations (15) and (16) and applied to Dai-Sei to obtain the following equations (17) and (18).

Figure 112016053190032-pat00018
Figure 112016053190032-pat00018

Figure 112016053190032-pat00019
Figure 112016053190032-pat00019

[수학식 18]을 근거로 하여 D<1:0>의 각 논리 값에 대한 잔류전압을 구하면 다음의 [수학식 19] 내지 [수학식 22]와 같으며 이에 따른 잔류전압 특성곡선은 도 7b와 같이 나타난다.The residual voltage characteristic curve for each logical value of D < 1: 0 > is obtained on the basis of Equation (18), and the residual voltage characteristic curve according to Equation (19) .

Figure 112016053190032-pat00020
Figure 112016053190032-pat00020

Figure 112016053190032-pat00021
Figure 112016053190032-pat00021

Figure 112016053190032-pat00022
Figure 112016053190032-pat00022

Figure 112016053190032-pat00023
Figure 112016053190032-pat00023

D<1:0>이 논리 '11' 의 값을 가질 때，최대 코드 검출기(73)에서 LSB를 논리 '0'으로 바꾸어주면 상기 [수학식 22]는 없어지고 [수학식 21]은 다음의 [수학식 23]과 같이 변경될 수 있다.When Equation (21) has a value of logic '11', if the maximum code detector (73) changes the LSB to logic '0', the above equation (22) Can be changed as shown in [Equation 23].

Figure 112016053190032-pat00024
Figure 112016053190032-pat00024

상기 [수학식 23]에 따른 잔류전압 특성곡선은 도 7c와 같다. 결국, 도 7a와 같은 2-비트 축차근사형 코스 에이디씨(41)에서의 잔류 전압을 가산기로만 구성된 디지털 에러보정부(44)를 이용하여 보정할 수 있다. 따라서, 상기 디지털 에러보정부(44)를 보다 간단한 구조로 구현할 수 있다. The residual voltage characteristic curve according to Equation (23) is shown in Fig. 7C. As a result, it is possible to correct the residual voltage in the 2-bit axis interpolation type Cosine adder 41 shown in Fig. 7A by using the digital error correction unit 44 composed only of the adder. Therefore, the digital error correction unit 44 can be implemented with a simpler structure.

본 발명에서는 아날로그 디지털 변환을 시작하기 전에 고정적인 오프셋을 잔류전압에 추가하여 잔류전압의 특성곡선을 전체적으로 오른쪽 방향으로 +1/4 만큼 이동시키는 기법을 사용한다. 이에 따라, 도 7b에서 '00'코드 범위가 1/4만큼 증가된 것을 확인할 수 있다. In the present invention, a fixed offset is added to the residual voltage before starting the analog-to-digital conversion, and the characteristic curve of the residual voltage is shifted by +1/4 in the right direction as a whole. Accordingly, it can be seen that the '00' code range is increased by 1/4 in FIG. 7B.

D<0>의 값을 디에이씨(13)에 반환하기 전에 최대코드 검출기(73)를 이용하여 D<1:0>이 논리 '11'인지 확인하여 아닌 것으로 판명된 경우에는 기본 동작을 수행한다. 그러나, 상기 확인 결과 D<1:0>이 논리 '11'인 것으로 판명된 경우에는 D<0>을 논리 '0'으로 변환한 후 기본동작을 수행한다. If it is determined that D <1: 0> is logic '11' using the maximum code detector 73 before returning the value of D <0> to the Dewey 13, the basic operation is performed . However, if it is determined that D <1: 0> is logic '11', D <0> is converted to logic '0' and then the basic operation is performed.

부언하면, 다음 스테이지에 잔류전압을 전달하기 위해서 D<0>의 값을 디에이씨(13)에 반환하는데, 이때, 최대코드 검출기(73)가 없으면 도 7b와 같은 잔류전압이 형성되지만 본 발명의 실시예에서는 최대코드 검출기(73)를 사용하여 도 7c와 같이 잔류전압을 형성한다. 즉, D<1>의 값이 디에이씨(13)에 반환되고 비교기(72)에서 VDACP, VDACM을 비교하면 그에 따른 D<0>값이 결정된다. 이렇게 결정된 D<0>은 비교기(72)의 입력으로 제공되는 것이 아니라 다음 스테이지의 입력으로 인가할 잔류전압을 형성하기 위해 반환된다. 다시 말해서, D<0>을 디에이씨(13)에 반환하여 잔류전압을 생성하기 전에 최대코드 검출기(73)를 사용하여 D<1:0>이 '11' 코드인 경우 '10'코드로 변환 후 D<0>을 디에이씨(13)에 반환하여 잔류전압을 생성한다. 이와 같은 과정을 통해 도 7c와 같은 잔류전압을 생성하여 다음 스테이지의 입력으로 인가한다.In other words, in order to transfer the residual voltage to the next stage, the value of D < 0 > is returned to the Dewey 13, where the residual voltage as shown in FIG. 7B is formed without the maximum code detector 73, In the embodiment, the maximum code detector 73 is used to form the residual voltage as shown in FIG. 7C. That is, the value of D <1> is returned to the Dye seed 13 and the value of D <0> is determined by comparing the V DACP and V DACM in the comparator 72. The determined D < 0 > is not provided as an input to the comparator 72 but is returned to form a residual voltage to be applied to the input of the next stage. In other words, if D <1: 0> is the '11' code, it is converted to the '10' code using the maximum code detector 73 before returning D <0> to the D- D < 0 > to the die 13 to generate the residual voltage. Through this process, the residual voltage as shown in FIG. 7C is generated and applied to the input of the next stage.

이와 같이, 축차근사형 코스 에이디씨(41)에서 캐패시터형 디에이씨(71)의 LSB 캐패시터 전압을 상기와 같이 수정하기 위해 상기 최대코드 검출기(73)를 추가함으로써 디지털 보정기법을 수정하지 않고 가산기(Adder)로만 구성된 디지털 에러보정부(44)를 이용하여 상기 잔류전압을 보정할 수 있다. In this manner, in the axial interpolation type CAS-ADS 41, the maximum code detector 73 is added to correct the LSB capacitor voltage of the capacitor-type DAS 71 as described above, The residual voltage can be corrected using the digital error correcting unit 44 composed only of Adder.

파이프라인 에이디씨의 샘플링속도는 잔류전압 증폭기에 의해 제한된다. 이에 따라. 최근 고속 잔류전압 증폭기에 대한 연구가 활발하게 진행되고 있다. 하지만, 고속 잔류전압 증폭기는 저속 잔류전압 증폭기보다 오픈 루프 게인(open loop gain)이 작기 때문에 피드백 시스템(feedback system)을 이용하더라도 전압이득 에러가 발생한다. 파이프라인 에이디씨는 디지털 에러보정부(44)를 이용하여 이전 스테이지의 축차근사형 코스 에이디씨(41)의 에러와 이후 스테이지의 축차근사형 파인 에이디씨(43)의 에러를 보정할 수 있지만, O.5 LSB 이상의 에러가 발생되는 경우에는 코드에러가 발생된다. 따라서, 잔류전압 증폭기의 전압이득 에러는 O.5 LSB 이하로 설계되어야 하기 때문에 샘플링 속도를 증가시키는데 한계가 있다. The sampling rate of pipeline ADSI is limited by the residual voltage amplifier. Accordingly. Recently, researches on high - speed residual voltage amplifier have been actively carried out. However, since the fast residual voltage amplifier has a smaller open loop gain than the low speed residual voltage amplifier, a voltage gain error occurs even when a feedback system is used. The pipeline adder can correct the error of the interpolating interpolation type coordinate adder 41 of the previous stage and the error of the interpolating interpolation type fine interpolating stage 43 of the subsequent stage by using the digital error correcting unit 44, If an error of more than 0.5 LSB occurs, a code error occurs. Therefore, since the voltage gain error of the residual voltage amplifier must be designed to be less than 0.5 LSB, there is a limit to increase the sampling rate.

이를 감안하여 본 발명의 실시예에서는 축차근사형 파인 에이디씨(43)의 입력전압범위를 조정할 수 있도록 하여, 잔류전압 증폭기에서 발생되는 전압이득에러를 보정하고 파이프라인 에이디씨의 샘플링속도가 향상되도록 하였다. In view of this, in the embodiment of the present invention, it is possible to adjust the input voltage range of the fine pitch interpolation amplifier 43 so that the voltage gain error generated in the residual voltage amplifier is corrected and the sampling rate of the pipeline adder is improved Respectively.

도 8a는 입력전압범위의 조정이 가능한 실시예의 3-비트 축차근사형 파인 에이디씨의 블록도로서 이에 도시한 바와 같이, 캐패시터형 디에이씨(81), 비교기(82) 및 축차근사형 로직부(83)를 구비한다. 8A is a block diagram of a 3-bit axis interpolative fine interpolator in which an input voltage range can be adjusted. As shown in FIG. 8A, a capacitor type differential amplifier 81, a comparator 82, and an axis- 83).

캐패시터형 디에이씨(81)는 입력전압 범위를 조정하기 위해 캐피시터 CU,2CU 이외에 추가로 캐패시터 βCU를 구비한다. Capacitor type dieyi seed 81 is provided with an additional capacitor in addition to the capacitors C βC U U, U 2C in order to adjust the input voltage range.

상기 캐패시터 βCU가 입력전압을 샘플링하고 모든 캐패시터 CU, 2CU,βCU의 하판에 공급되는 전압이 VCM으로 변경된 후 추가의 스위칭 동작은 이루어지지 않는다. ΒC the capacitor after the sampling of the input voltage U to change to all the capacitor C U, U 2C, the V CM voltage supplied to the lower plate of the U βC additional switching operation is not performed.

일반적인 축차근사형 에이디씨는 LSB인 D<0>의 값을 디에이씨에 반환하지 않지만, 본발명에서는 입력전압범위 조정기법을 사용하기 위해 D<0>의 값을 상기 디에이씨에 반환한다.In general, the Axisymbol does not return the value of LSB D <0> to Dye, but the present invention returns the value of D <0> to the Dye to use the input voltage range adjustment technique.

캐패시터형 디에이씨(81)에서, 부스트랩드 스위치(SW1-SW3)가 턴온되어 모든 캐패시터 CU,2CU,βCU의 상판에 VCM이 공급되고 하판에는 입력전압 VIP, VIM이 공급되어 샘플링된다. In the capacitor-type dieyi seed 81, the Bootstrap de switches (SW1-SW3) is turned on all the capacitors C U, 2C U, the top plate of the βC U V CM is supplied to the lower panel, the input voltage V IP, V IM is supplied And is sampled.

상기와 같은 과정에 의해 모든 캐패시터 CU,2CU,βCU에 입력전압이 샘플링되면, 상기 부스트랩드 스위치(SW1-SW3)를 턴 오프하고 모든 캐패시터 CU, 2CU,βCU의 상판은 플로팅 상태로 되며, 하판은 VCM이 연결되어 상판노드전압(VDACP)과 상판노드전압(VDACM)이 생성된다. When the input voltage is sampled in all the capacitor C U, 2C U, βC U by a process as described above, the sub-strap de switches (SW1-SW3) to turn off, and all capacitors C U, 2C U, βC U top plate And the lower plate is connected to V CM to generate a top plate node voltage (V DACP ) and a top plate node voltage (V DACM ).

상기와 같이 입력전압을 샘플링할 때와 모든 캐패시터 CU, 2CU,βCU의 하판에 VCM을 인가하였을 때의 전하량은 서로 같기 때문에 전하량 보전 법칙을 이용하면 상기 [수학식 3],[수학식 4]와 같이 VDACP,VDACM의 전압을 유도할 수 있다. 이렇게 형성된 두 전압 VDACP,VDACM은 비교기(82)의 양측 입력단자에 인가되므로 상기 비교기(82)는 이를 근거로 MSB인 D<2>를 결정하게 된다. With the amount of charge conservation law because the charge amount at the time when the V CM to the lower plate at the time of sampling and all capacitors C U, 2C U, βC U the input voltage as described above is the same each other, the equation 3] and [Math The voltage of V DACP , V DACM can be derived as shown in Equation [4]. Since the two voltages V DACP and V DACM thus formed are applied to the two input terminals of the comparator 82, the comparator 82 determines the MSB D <2> based on this.

축차근사형 로직부(83)는 상기와 같이 결정된 D<2>에 따라 다음 단에 연결된 디지털 아날로그 변환기를 조정한다. 또한, D<2>는 캐패시터형 디에이씨(81)의 캐패시터 2CU에 인가되어 상판노드전압(VDACP)(VDACM)을 조정한다. 이 때의 전압은 다음의 [수학식 24]와 같으며 상기 두 상판노드전압(VDACP)(VDACM)의 차이 값은 다음의 [수학식 25]와 같다. 여기서, VREFP는 1, VREFM은 0으로 간주하였다.The axial rhombic logic portion 83 adjusts the digital-to-analog converter connected to the next stage according to D <2> thus determined. Further, D <2> is applied to the capacitor 2C U of the capacitor type die 81 to adjust the top plate node voltage V DACP (V DACM ). The voltage at this time is expressed by the following equation (24), and the difference value between the two top plate node voltages V DACP (V DACM ) is expressed by the following equation (25). Here, V REFP is regarded as 1 and V REFM is regarded as 0.

Figure 112016053190032-pat00025
Figure 112016053190032-pat00025

Figure 112016053190032-pat00026
Figure 112016053190032-pat00026

비교기(82)는 상기 [수학식 25]의 값을 비교하여 D<1>을 생성한다. 이렇게 생성된 D<1>은 다시 상기 디에이씨에 인가되고, D<O>가 생성된 후 디에이씨에 반환된다. 모든 변환이 완료되면 상판노드전압(VDACP)(VDACM)은 다음의 [수학식 26]과 같으며 이의 차동값은 다음의 [수학식 27]과 같다.The comparator 82 compares the values of the above expression (25) to generate D < 1 &gt;. The generated D <1> is again applied to the Dye, and after D <O> is generated, it is returned to Dye. When all the transformations are completed, the upper plate node voltage V DACP (V DACM ) is expressed by the following equation (26), and the differential value thereof is shown in the following equation (27).

Figure 112016053190032-pat00027
Figure 112016053190032-pat00027

Figure 112016053190032-pat00028
Figure 112016053190032-pat00028

상기 [수학식 26]을 이용하여 D<2:0>이 논리 '000'부터 '111'까지의 잔류전압 특성곡선을 그리면 도 8b와 같다. 도 8b는 β의 값이 증가함에 따라 논리'000'과 '111'의 범위는 증가되고 그 사이에 있는 범위는 반대로 줄어드는 것을 나타내고 있다. 이는 입력전압범위가 작아야 한다는 것을 의미한다. β의 값이 0이 아닐 때 입력전압범위는 도 8b의 잔류전압 특성곡선으로 알 수 있으며 그 범위는 β가 0일 때 나타나는 잔류전압 특성곡선과 같은 곡선의 모양 부분이 입력전압범위가 된다. 즉, β가 4일 때 입력전압범위는 -0.5 ~ +0.5이며, 이는 실제 전압범위의 절반이다. 이를 토대로 입력전압 범위의 시작점과 끝점의 잔류전압은 항상 0인 것을 알 수 있다. The residual voltage characteristic curve of D <2: 0> from logic '000' to '111' is plotted as shown in FIG. 8B using Equation (26). FIG. 8B shows that as the value of? Increases, the ranges of logic '000' and '111' are increased and the range between them is decreased inversely. This means that the input voltage range should be small. When the value of? is not zero, the input voltage range can be known as the residual voltage characteristic curve of FIG. 8B, and the range of the shape of the curve like the residual voltage characteristic curve that appears when? is 0 is the input voltage range. That is, when β is 4, the input voltage range is -0.5 to +0.5, which is half of the actual voltage range. Based on this, it can be seen that the residual voltage at the starting and ending points of the input voltage range is always zero.

따라서, 반환을 하지않는 D<O>의 값을 디에이씨에 반환하여 각 캐패시터의 상판 노드의 전압을 변경한 후 추가의 비교를 수행할 필요가 있다. 도 8a와 같은 3-비트 축차근사형 파인 에이디씨의 경우 입력으로 VIP는 +1, VIM은 0을 인가하였을 경우, D<2:0>은 논리 '111'이 출력되어야 하며, 추가의 비교를 통해 출력되는 값이 준안정성(meta-stability) 상태이면 된다.Therefore, it is necessary to return the value of D <O>, which does not return, to the die, and to perform additional comparison after changing the voltage of the top node of each capacitor. 8A, when the input V IP is +1 and the input V IM is 0, the logic '111' should be outputted as D <2: 0> The value output through the comparison can be meta-stable.

이에 대한 본 발명의 실시예를 나타낸 것이 도 9이다. 도 9를 상기 도 8a와 비교할 때 차이점은 준안정성을 검출하는 유한상태 머신(FSM: Finite State Machine)(84)이 추가된 것이다. FIG. 9 shows an embodiment of the present invention. 9 is different from FIG. 8A in that a finite state machine (FSM) 84 for detecting metastability is added.

축차근사형 파인 에이디씨(43)를 사용하기에 앞서, 실제로 사용되는 +1을 입력전압으로 인가하고 유한상태 머신(84)을 통해 입력전압범위 보정을 수행한다. 이때, 상기 유한상태 머신(84)은 D<2:0>이 논리 '111'인 것을 찾고, D_LSB는 준안정 상태인 0과 1의 경계점인 것을 찾아서 그에 따른 입력전압범위를 보정한다. 여기서, 상기 D_LSB는 D<0>를 캐패시터형 디에이씨(81)에 반영하고 변경된 VDACP, VDACM을 비교기(82)로 비교하여 결정된 데이터를 의미한다.Prior to using the finer-pitch finned state machine 43, an actually used +1 is applied to the input voltage and the input voltage range correction is performed through the finite state machine 84. [ At this time, the finite state machine 84 finds that D <2: 0> is logic '111' and D_LSB finds a boundary point between 0 and 1, which is a metastable state, and corrects the input voltage range accordingly. Here, the D_LSB denotes data determined by reflecting D <0> on the capacitor type DIA 81 and comparing the changed V DACP and V DACM with the comparator 82.

상기 축차근사형 파인 에이디씨(43)는 잔류전압 증폭기를 통하여 입력을 공급받는데, 만약, 상기 잔류전압 증폭기에서 α의 배수만큼 전압이득 에러가 발생하면 상기 입력은 -α ~ +α가 된다. 상기 [수학식 27]에서 VIP - VIM은 +α, D<2:0>은 논리' 111'이 될 때, 상기 유한상태 머신(84)에 의한 보정에 의해 차동잔류전압은 0이 되는데, 이를 나타낸 것이 다음의 [수학식 28]이다.The axis-follower fine seed 43 is supplied with an input through a residual voltage amplifier. If a voltage gain error occurs by a multiple of? In the residual voltage amplifier, the input becomes -α to + α. In the equation (27), when V IP - V IM is + α and D <2: 0> is logic '111', the differential residual voltage becomes zero by the correction by the finite state machine 84 , Which is expressed by the following equation (28).

Figure 112016053190032-pat00029
Figure 112016053190032-pat00029

상기 [수학식 28]을 β에 관해 정리를 하면 다음의 [수학식 29]와 같다，(28) is summarized with respect to?, The following Equation (29) is obtained,

Figure 112016053190032-pat00030
Figure 112016053190032-pat00030

결국, 상기 [수학식 29]는 상기 잔류전압 증폭기에서 전압이득에러가 발생하였을 때 이에 대응하여 β의 값을 설정하기 위한 수학식이다. Thus, Equation (29) is a formula for setting the value of? Corresponding to the voltage gain error in the residual voltage amplifier.

상기 [수학식 29]를 n-비트 파인 아날로그 디지털 변환기로 적용하기 위한 [수학식]으로 변환하면 다음의 [수학식 30]과 같다. The above equation (29) can be transformed into the following equation (30) for application to an n-bit fine analog-to-digital converter.

Figure 112016053190032-pat00031
Figure 112016053190032-pat00031

상기 잔류전압 증폭기에서 전압이득에러인 α가 발생되는 경우 상기 [수학식 29]에 따라, 3-비트 축차근사형 파인 에이디씨(43)에서 캐패시터형 디에이씨(81)의 β값을 조정함으로써, 에러의 영향을 줄일 수 있다. 이에 따라, 잔류전압 증폭기의 개방 루프 이득(open loop gain)이 작게 설계되어 설령 상기 잔류전압 증폭기에서 전압이득에러가 발생하더라도 3-비트 축차근사형 파인 에이디씨(43)의 입력범위를 조정하여 그 전압이득에러를 상쇄시킬 수 있기 때문에 고속 잔류전압 증폭기를 설계하는데 도움을 줄 수 있다. In the case where a voltage gain error? Is generated in the residual voltage amplifier, the? Value of the capacitor type differential amplifier 81 is adjusted in the 3-bit linear interpolation type fine gain amplifier 43 according to the above expression (29) The influence of errors can be reduced. Accordingly, the open loop gain of the residual voltage amplifier is designed to be small, so that even if a voltage gain error occurs in the residual voltage amplifier, the input range of the 3- This can help to design a fast residual voltage amplifier because it can offset the voltage gain error.

그런데, 상기와 같이 개방 루프 이득을 낮추어 잔류전압 증폭기의 대역폭을 늘린다 하더라도 잔류전압 증폭기는 정적전류를 사용하기 때문에 여전히 전력소모가 많은 단점이 있다. 이에 대응하여, 최근 들어 동적전류를 사용하는 동적 증폭기에 대한 연구개발이 활발하게 진행되고 있다. 더불어, 추가의 샘플 캐패시터를 이용하는 것은 증폭기의 전압이득을 보다 낮게 설계할 수 있도록 한다. 예를 들어, α가 0.5가 되도록 β의 값을 설정하는 것은 증폭기에서 요구하는 전압이득을 0.5배로 낮추는 것을 의미한다. 상기 첫 번째 스테이지의 코스 아날로그 디지털 변환기(41)는 출력비트수가 5-비트이기 때문에 잔류전압 증폭기에서 전압이득을 25배로 하여야 한다. 하지만, 한 코드를 중첩시키는 디지털 보정기법을 사용하기 때문에 전압이득을 2n-1인 24배로 한다. However, even if the bandwidth of the residual voltage amplifier is increased by lowering the open loop gain as described above, the residual voltage amplifier still uses a static current. In response to this, research and development on a dynamic amplifier using a dynamic current have recently been actively conducted. In addition, using additional sample capacitors allows the amplifier's voltage gain to be designed to be lower. For example, setting the value of β such that α is 0.5 means that the voltage gain required by the amplifier is reduced to 0.5 times. Since the number of output bits of the first stage of the course analog-to-digital converter 41 is 5-bit, the voltage gain in the residual voltage amplifier must be 2 5 times. However, since we use a digital correction technique that superimposes one code, the voltage gain is 2 4 times 2 n -1 .

본 발명의 실시예에서는 동적 증폭기(42)의 대역폭을 증가시키기 위해 전압이득을 22배로 설계하여 α를 0.25로 하였다. 두 번째 스테이지의 축차근사형 파인 에이디씨(43)의 출력비트수가 6-비트이기 때문에 도 6에서와 같이 β를 96CU로 설계한다. 그리고, 입력전압범위를 조정하기 위하여 λCu를 추가하였다. In the embodiment of the present invention, in order to increase the bandwidth of the dynamic amplifier 42, the voltage gain is designed to be 2 2 times, and a is set to 0.25. Since the number of output bits of the second-stage fine pitch fine seed 43 is 6-bit, β is designed to be 96C U as shown in FIG. Then, λCu was added to adjust the input voltage range.

도 10a는 본 발명의 실시예에 따른 동적 증폭기(42)의 회로도로서 이에 도시한 바와 같이, 출력전압(VOUTM),(VOUTP)을 차동 증폭하는 차동 증폭기 구조를 갖는다. 도 10b는 상기 도 10a의 동적 증폭기에 대한 타이밍도를 나타낸 것이다.10A is a circuit diagram of a dynamic amplifier 42 according to an embodiment of the present invention, and has a differential amplifier structure for differential amplifying the output voltages V OUTM and V OUTP as shown in FIG. 10B is a timing chart for the dynamic amplifier of FIG. 10A.

도 10a의 동적증폭기(42)는 클럭신호(CLK)가 '로우'일 때, 스위치(SW11),(SW12)가 턴온되고, 엔모스 트랜지스터(MN0)는 턴-오프되며, 피모스 트랜지스터(MP0),(MP1)가 턴온되어 출력전압(VOUTP),(VOUTM)이 전원전압(VDD)으로 프리차지(pre-charge)된다.When the clock signal CLK is low, the switches SW11 and SW12 are turned on, the NMOS transistor MN0 is turned off, and the PMOS transistor MP0 And MP1 are turned on so that the output voltages V OUTP and V OUTM are precharged to the power supply voltage VDD.

그러나, 클럭신호(CLK)가 '하이'일 때, 엔모스 트랜지스터(MN0)는 턴-온되고, 피모스 트랜지스터(MP0),(MP1)는 턴-오프되어 스위치(SW11),(SW12)가 계속 턴-온 상태로 유지된다.However, when the clock signal CLK is high, the NMOS transistor MN0 is turned on and the PMOS transistors MP0 and MP1 are turned off so that the switches SW11 and SW12 are turned off And is kept in the turn-on state.

따라서, 증폭 위상(amplification phase) 구간에서 동적증폭기(42)는 VIP와 VIM의 전압에 따라 출력전압(VOUTP),(VOUTM)이 접지전압(VSS)으로 디스차지(dis-charge) 된다. 상기 디스차지가 진행되는 동안 공통모드전압 검출기(101)는 출력전압(VOUTP),(VOUTM)의 평균전압이 VDD/2가 될 때 플래그(flag)를 발생하여 상기 스위치(SW11),(SW12)가 턴-오프된다. 이때, 생성되는 출력전압과 전압이득은 논문(J. Lin, M. Miyahara and A. Matsuzawa, "A 15.5dB, Wide Signal Swing, Dynamic Amplifier Using a Common-Mode Voltage Detection Technique," IEEE ISCAS, pp.21-24, May 2011.)에서 증명된 바와 같다.Therefore, in the amplification phase, the dynamic amplifier 42 dis-charges the output voltages V OUTP and V OUTM to the ground voltage VSS according to the voltages V IP and V IM , do. During the discharge, the common mode voltage detector 101 generates a flag when the average voltage of the output voltages V OUTP and V OUTM becomes VDD / 2, SW12 are turned off. In this case, the output voltage and the voltage gain that are generated are described in the paper (J. Lin, M. Miyahara and A. Matsuzawa, "A 15.5dB, Wide Signal Swing, Dynamic Amplifier Using a Common-Mode Voltage Detection Technique," IEEE ISCAS, pp. 21-24, May 2011.).

도 10a와 같은 동적 증폭기(42)는 정적 잔류전압 증폭기에 비하여 전력소모가 작은 반면에 피드백 시스템(feedback system)을 이용하지 못하여 오픈 루프 시스템(open loop system)으로 사용되는 단점이 있다. 오픈 루프 시스템은 요구된 전압이득을 정확하게 생성하지 못하는 단점이 있지만, 상기와 같은 입력전압범위 조정기법을 사용하면 그 단점을 보완할 수 있다. The dynamic amplifier 42 shown in FIG. 10A has a drawback that it is used as an open loop system because it can not use a feedback system while consuming less power than a static residual voltage amplifier. An open-loop system does not accurately generate the required voltage gain, but the above-described input voltage range adjustment technique can be used to compensate for the drawbacks.

하지만, 상기와 같이 입력전압범위 조정기법을 사용하더라도 전압이득의 비선형성을 개선할 수 없다. However, even if the input voltage range adjustment technique is used as described above, the nonlinearity of the voltage gain can not be improved.

이에 대응하기 위한 본 발명의 실시예에 따른 동적 증폭기(42)의 전압이득 비선형성 개선기술을 설명하면 다음과 같다. A technique for improving the voltage gain nonlinearity of the dynamic amplifier 42 according to an embodiment of the present invention will be described below.

도 11a는 동적 증폭기(42)의 입력전압에 따른 전압이득의 특성곡선을 나타낸 것으로, 차동 입력이 커질수록 동적 증폭기(42)의 전압이득이 낮아지는 것을 확인할 수 있다. 도 11b는 동적 증폭기의 전압이득 조정전압(VC)에 따른 전압이득을 나타낸 것으로, Vc가 낮아질수록 전압이득이 증가하는 것을 알 수 있다. 11A shows a characteristic curve of the voltage gain according to the input voltage of the dynamic amplifier 42. It can be seen that the voltage gain of the dynamic amplifier 42 decreases as the differential input becomes larger. FIG. 11B shows the voltage gain according to the voltage gain adjustment voltage V C of the dynamic amplifier. It can be seen that the voltage gain increases as V c decreases.

도 12a는 본 발명의 실시예에 따른 피드포워드 시스템을 이용하는 동적 증폭기의 블록도로서 이에 도시한 바와 같이, 동적 증폭부(121) 및 비선형성 보정회로(122)를 구비한다. 12A is a block diagram of a dynamic amplifier using a feedforward system according to an embodiment of the present invention. As shown in FIG. 12A, the dynamic amplifier 121 and the nonlinearity correction circuit 122 are provided.

본 발명의 실시예에 따른 파이프라인 축차근사형 에이디씨(40)는 파인 에이디씨(41)의 입력전압범위 조정기술을 사용하기 때문에 동적 증폭기(42)에서 정확한 전압이득을 가질 필요는 없지만 동적 증폭기(42)에서 발생되는 비선형성을 개선할 수 없다. 이를 감안하여 본 발명의 실시예에서는 도 12b와 같은 비선형 보정회로(122)를 이용하여 도 13에서와 같이 동적 증폭기(42)의 선형성이 개선되도록 하였다.Since the pipeline axis interpolator 40 according to the embodiment of the present invention uses the input voltage range adjustment technique of the fine ADJ seed 41, it is not necessary to have a correct voltage gain in the dynamic amplifier 42, It is not possible to improve the non-linearity generated in the light source 42. In consideration of this, in the embodiment of the present invention, the linearity of the dynamic amplifier 42 is improved as shown in FIG. 13 by using the nonlinear correction circuit 122 as shown in FIG. 12B.

결국, 본 발명의 실시예에 파이프라인 축차근사형 에이디씨(40)는 가산기로만 구성된 디지털 에러 보정부(44)를 사용할 수 있는 코스 에이디씨(41)와 비선형성 보정회로를 포함하는 동적 증폭기(42) 및 동적 증폭기(42)의 증폭률 에러를 보정할 수 있는 파인 에이디씨(43)를 구비한다. 디지털 에러 보정부(44)와 상기 비선형성 보정회로는 축차근사형 에이디씨(40)가 실시간으로 동작함에 따라 동작을 하지만, 파인 에이디씨(43)의 입력전압범위 조정은 축차근사형 에이디씨(40)의 동작이 이루어지기 전에 수행되어야 한다. 따라서, 본 발명의 실시예에 파이프라인 축차근사형 에이디씨(40)는 정상 동작 이전에 파인 에이디씨(43)의 입력전압범위 조정을 위해 클럭신호(EX_CLK)의 32주기 동안 도 9의 유한상태머신(84)에 의해 동작된다. 이때, 도 4a에서 VIP 대신 전원전압(VDD)을 인가하고 VIM 대신 접지전압(VSS)을 인가하고 32주기 동안 유한상태머신(84)을 통해 파인 에이디씨(43)의 입력전압범위를 조정하여 λCu의 값을 결정한다. 이후, 상기 파이프라인 축차근사형 에이디씨(40)는 아날로그 입력신호를 공급받아 정상동작을 시작한다. As a result, in the embodiment of the present invention, the pipeline axis interpolative adder 40 is provided with a Coarse seed 41 capable of using a digital error correction unit 44 composed only of an adder and a dynamic amplifier 42 capable of correcting an amplification error of the dynamic amplifier 42 and a fine AD-seed 43 capable of correcting an amplification error of the dynamic amplifier 42. The digital error correcting unit 44 and the nonlinearity correcting circuit operate according to the real time operation of the axis interpolator 40. The adjustment of the input voltage range of the fine interpolator 43 is performed by the axis interpolator 40, 40) is performed. Therefore, in the embodiment of the present invention, the pipeline axis interpolator 40 is controlled in the finite state of FIG. 9 during 32 cycles of the clock signal EX_CLK for adjusting the input voltage range of the fine AD 43 before the normal operation, And is operated by the machine 84. 4A, the power supply voltage VDD is applied instead of V IP, the ground voltage VSS is applied instead of V IM, and the input voltage range of the fine ADD 43 is adjusted through the finite state machine 84 for 32 cycles To determine the value of [lambda] Cu. Thereafter, the pipeline axis interpolator 40 receives the analog input signal and starts a normal operation.

동적 증폭부(121)는 입력전압(VIP,VIM)을 증폭하여 그에 따른 출력전압(VOUTP,VOUTM)을 발생한다. 이때, 비선형성 보정회로(122)는 상기 동적 증폭부(121)에 입력되는 입력전압(VIP,VIM)을 공급받아 전압이득 조정전압(VC)을 결정하고, 상기 동적 증폭부(121)는 상기 전압이득 조정전압(VC)을 근거로 하여 출력전압(VOUTP,VOUTM)이 증가할수록 동적 증폭부(121)의 전압이득을 증가시키는 방향으로 동작한다.The dynamic amplification unit 121 amplifies the input voltages V IP and V IM and generates output voltages V OUTP and V OUTM according to the amplified voltages. The nonlinearity correction circuit 122 receives the input voltages V IP and V IM input to the dynamic amplification unit 121 to determine a voltage gain adjustment voltage V C , Operates in a direction to increase the voltage gain of the dynamic amplification part 121 as the output voltages V OUTP and V OUTM increase based on the voltage gain adjustment voltage V C.

도 12b는 상기 비선형성 보정회로(122)의 구현예를 나타낸 상세 회로도이다. 도 12c는 상기 비선형성 보정회로(122)의 출력전압과 입력전압에 대한 시뮬레이션 결과를 나타낸 그래프이다. 상기 도 11b에서와 같이 동적 증폭기는 전압이득 조정전압(VC)이 낮아질수록 전압이득이 증가하는 특성을 갖는다. 따라서, 동적 증폭기의 출력전압이 증가할수록 전압이득 조정전압(VC)을 낮추어 줌으로써, 전압이득을 보정할 수 있다. 12B is a detailed circuit diagram showing an example of implementation of the nonlinearity correction circuit 122. As shown in FIG. 12C is a graph showing the simulation results of the output voltage and the input voltage of the nonlinearity correction circuit 122. FIG. As shown in FIG. 11B, the dynamic amplifier has such a characteristic that the voltage gain increases as the voltage gain adjustment voltage V C is lowered. Therefore, the voltage gain can be corrected by lowering the voltage gain adjustment voltage (V C ) as the output voltage of the dynamic amplifier increases.

도 13은 상기 비선형성 보정회로(122)의 유무에 따른 동적 증폭기의 전압이득 특성곡선을 나타낸 것으로, 상기와 같이 동작하는 비선형성 보정회로(122)에 의해 동적 증폭기의 선형성이 증가된 것을 확인할 수 있다.
13 shows the voltage gain characteristic curve of the dynamic amplifier depending on the presence or absence of the nonlinearity correction circuit 122. It can be confirmed that the linearity of the dynamic amplifier is increased by the nonlinearity correction circuit 122 operating as described above have.

한편, 도 14는 상기와 같이 동작하는 파이프라인 축차근사형 에이디씨(40)의 ADC 처리과정을 나타낸 신호 흐름도이다. Meanwhile, FIG. 14 is a signal flow diagram illustrating an ADC process of the pipeline axis interpolator 40 operating as described above.

파이프라인 축차근사형 에이디씨에서 정상적인 ADC 동작이 시작되기 이전에 잔류증폭기의 증폭율 에러보정을 시작한다(S1).The pipeline axis ramp type ADi starts the amplification error correction of the residual amplifier (S1) before the normal ADC operation starts.

이때, VIP 대신 전원전압(VDD)을 인가하고 VIM 대신 접지전압(VSS)을 인가하고 코스 에이디씨 및 파인 에이디씨를 통해 아날로그 디지털 변환을 시작한다(S2,S3). At this time, the power supply voltage VDD is applied instead of V IP , the ground voltage VSS is applied in place of V IM , and the analog-digital conversion is started through the Coside and Fine AD in S2 and S3.

이후, 기 설정된 32주기가 경과되면 파이프라인 SAR ADC 동작이 정상적으로 이루어진다(S4,S5).Thereafter, when the predetermined 32 cycles have elapsed, the pipeline SAR ADC operation is normally performed (S4, S5).

그러나, 상기 기 설정된 32주기가 경과되기 전 까지 유한상태머신을 통해 파인 에이디씨의 입력전압범위를 조정하여 λCu의 값을 결정하는 방식으로 잔류증폭기의 증폭율 에러보정을 수행한다(S6-S8).
However, until the predetermined 32 cycles have elapsed, the gain error correction of the residual amplifier is performed by adjusting the input voltage range of Fine ADi through the finite state machine to determine the value of [lambda] Cu (S6-S8) .

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, it should be understood that the scope of the present invention is not limited thereto. These embodiments are also within the scope of the present invention.

41 : 축차근사형 코스 에이디씨 42 : 동적 증폭기
43 : 축차근사형 파인 에이디씨 44 : 디지털 에러보정부41: Axial traversing course ADEE 42: Dynamic Amplifier
43: Fine-tuning of the axis direction 44: Digital error correction

Claims (13)

아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 단위 캐패시터로부터 분할된 캐패시터를 이용하여 LSB 캐패시터의 전압을 보정하고, 상기 디지털코드의 LSB 논리를 보정하는 축차근사형 코스 에이디씨;
상기 코스 에이디씨로부터 공급되는 잔류전압을 증폭하는 동적 증폭기;
상기 동적 증폭기로부터 공급되는 잔류전압을 샘플링하고 상기 아날로그 입력신호를 해당 스테이지에서 요구된 해상도의 디지털코드로 변환하되, 잔류전압 증폭기에서 전압이득에러가 발생하는 경우 입력전압범위를 조정하여 전압이득에러를 상쇄시키는 축차근사형 파인 에이디씨; 및
가산기 만으로 구성되어 상기 디지털코드 변환을 위한 잔류전압을 보정하는 디지털 에러보정부;를 포함하되,
상기 축차근사형 코스 에이디씨는 N-비트로 구현되는 경우 아날로그 디지털 변환을 시작하기 전에 +1/2n* VREF 만큼의 고정적인 오프셋 전압을 상기 잔류전압에 추가하여 상기 잔류전압의 특성곡선이 전체적으로 상기 추가된 잔류전압에 상응되는 거리만큼 오른쪽 방향으로 이동되도록 상기 LSB 캐패시터의 전압을 보정하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
A linear interpolator for converting an analog input signal into a digital code of a desired resolution at the stage, correcting the voltage of the LSB capacitor using a capacitor divided from the unit capacitor, and correcting the LSB logic of the digital code;
A dynamic amplifier for amplifying a residual voltage supplied from the COS diode;
Sampling the residual voltage supplied from the dynamic amplifier and converting the analog input signal into a digital code of a desired resolution at the stage and adjusting the input voltage range when a voltage gain error occurs in the residual voltage amplifier, Mr. Pine Adi, who compensates for the offset; And
And a digital error correcting unit configured to include only an adder to correct a residual voltage for the digital code conversion,
Wherein when the N-bit is implemented, the axis-directional interpolation method adds a fixed offset voltage of +1/2 n * VREF to the residual voltage before starting the analog-to-digital conversion so that the characteristic curve of the residual voltage as a whole And corrects the voltage of the LSB capacitor to be shifted to the right by a distance corresponding to the added residual voltage.
제1항에 있어서, 상기 코스 에이디씨로부터 출력되는 잔류전압은 LSB 데이터가 반영된 잔류전압인 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
The AD converter according to claim 1, wherein the residual voltage output from the Cosine AD is a residual voltage reflecting the LSB data.
제1항에 있어서, 상기 동적 증폭기는 비선형 보정회로를 사용하여 모든 입력범위에 대한 선형성을 향상시키는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.2. The pipeline interpolator according to claim 1, wherein the dynamic amplifier uses a non-linear correction circuit to improve linearity over all input ranges. 제1항에 있어서, 상기 축차근사형 코스 에이디씨는 디지털 보정기법을 사용하기 위해 0부터 n-2까지 있는 코드를 생성하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
2. The pipeline interpolator according to claim 1, wherein the axial interpolator generates a code from 0 to n-2 to use a digital correction technique.
제1항에 있어서, 상기 축차근사형 코스 에이디씨는 N-비트로 구현되는 경우, D<N-1:0>의 아날로그 디지털 변환값이 모두 산출된 후 계속해서 잔류전압을 생성하기 위하여 D<O>의 논리 값을 적용한 잔류전압으로 상,하위 캐패시터열의 상판 전압을 형성하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
2. The method of claim 1, wherein, if the N-bit is implemented, the analog-to-digital conversion values of D <N-1: 0> are all calculated and then D <O And the upper plate voltage of the upper and lower capacitor rows is formed by the residual voltage to which the logic value of &quot; 0 &quot; is applied.
제1항에 있어서, 상기 축차근사형 코스 에이디씨는
상위 및 하위에 각기 병렬 연결된 2n개의 단위 캐패시터열 및 스위칭부를 구비하여 디에이씨 변환 동작을 하는 캐패시터형 디에이씨;
상기 캐패시터형 디에이씨의 상판전압과 하판전압을 비교하여 그에 따른 디지털코드를 출력하는 비교기;
상기 디지털코드의 LSB 논리를 보정하는 최대코드 검출기; 및
상기 비교기에서 출력되는 디지털코드를 근거로 상기 스위칭부의 스위칭 동작을 제어하여 그에 따른 잔류전압을 형성하는 축차근사형 로직부;를 포함하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
The method according to claim 1,
A capacitor type DAC having 2 n unit capacitor columns connected in parallel at the upper and lower sides and a switching unit to perform a DC-to-DC conversion operation;
A comparator for comparing the upper plate voltage and the lower plate voltage of the capacitor type DAC and outputting a corresponding digital code;
A maximum code detector for correcting the LSB logic of the digital code; And
And a scaler logic unit for controlling the switching operation of the switching unit based on the digital code output from the comparator to form a residual voltage according to the switching code.
제1항에 있어서, 상기 단위캐패시터로부터 분할된 캐패시터는 0.5 단위 캐패시터로서 병렬 연결되고, 상기 병렬연결된 0.5 단위 캐패시터 중 일측의 캐패시터는 D<O>의 값을 반영하고 타측의 캐패시터에는 고정적인 신호를 인가하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
The method of claim 1, wherein the capacitors divided from the unit capacitors are connected in parallel as 0.5 unit capacitors, one capacitor of the 0.5 unit capacitors connected in parallel reflects a value of D < O > Wherein the pipeline axis interpolator is configured to receive the first and second signals.
제7항에 있어서, 상기 0.5 단위 캐패시터 중에서 VDCAP를 만드는 단위 캐패시터의 하판은 VREFP로 조정하고, VDACM을 만드는 단위 캐패시터의 하판은 VREFM으로 조정하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
The method of claim 7, wherein the half unit lower plate of the unit capacitors to create a V DCAP from the capacitor is V REFP adjusted to, and V lower plate of the unit capacitors to create a DACM pipeline axis by step scanning eyidi, characterized in that to adjust the V REFM Seed.
삭제delete 제1항에 있어서, 상기 축차근사형 파인 에이디씨는
잔류전압 증폭기에서 전압이득에러가 발생하는 경우 상기 입력전압범위를 조정하여 상기 동적 증폭기의 증폭률 에러가 보정되도록 하기 위한 추가의 단위 캐패시터를 구비하는 캐패시터형 디에이씨를 구비한 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
2. The apparatus of claim 1, wherein the axial interpolation type fine-
And an additional unit capacitor for adjusting an amplification error of the dynamic amplifier by adjusting the input voltage range when a voltage gain error occurs in the residual voltage amplifier. Mr. Murdoch.
제1항에 있어서, 상기 축차근사형 파인 에이디씨는
준안정성을 검출하는 유한상태 머신을 구비한 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
2. The apparatus of claim 1, wherein the axial interpolation type fine-
And a finite state machine for detecting metastability.
제1항에 있어서, 상기 디지털 에러 보정부는
상기 코스 에이디씨와 파인 에이디씨로부터 공급받은 디지털 코드 중 한 비트를 중첩하여 더하기 연산을 수행한 후 그 결과를 최종 데이터로 출력하는 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.
The apparatus of claim 1, wherein the digital error correction unit
Wherein one bit of the digital code supplied from the COS-AD and Fine AD is superimposed on one another to perform a addition operation, and the result is output as final data.
제1항에 있어서, 상기 축차근사형 코스 에이디씨는
디지털 보정기법을 수정하지 않고 가산기로만 구성된 상기 디지털 에러보정부를 이용하여 상기 잔류전압을 보정할 수 있도록 최대코드 검출기를 구비한 것을 특징으로 하는 파이프라인 축차근사형 에이디씨.The method according to claim 1,
And a maximum code detector for correcting the residual voltage using the digital error corrector composed only of the adder without modifying the digital correction technique.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101840683B1 (en) * 2017-09-27 2018-03-21 포항공과대학교 산학협력단 Sar trpe analog to digital converter using residue integration
US10873337B2 (en) 2019-02-25 2020-12-22 Korea Advanced Institute Of Science And Technology Electronic circuit including pipeline converting circuit
CN112152620A (en) * 2019-06-27 2020-12-29 瑞昱半导体股份有限公司 Correction circuit and correction method for analog-digital converter
US11223367B2 (en) 2020-02-06 2022-01-11 Samsung Electronics Co., Ltd. Analog-to-digital converting apparatuses and operating methods
KR20220032466A (en) * 2020-09-07 2022-03-15 건국대학교 산학협력단 An analog-to-digital converter, an electronic device comprising the same, and an operating method of the analog-to-digital converter
US11424752B2 (en) 2020-11-06 2022-08-23 AyDeeKay LLC Interleaved analog-to-digital converter (ADC) gain calibration

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120229313A1 (en) * 2011-03-08 2012-09-13 University Of Macau Analog to digital converter circuit
KR101309837B1 (en) * 2010-03-16 2013-09-23 한국전자통신연구원 Successive approximation register analog-digital converter and method for operating the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101309837B1 (en) * 2010-03-16 2013-09-23 한국전자통신연구원 Successive approximation register analog-digital converter and method for operating the same
US20120229313A1 (en) * 2011-03-08 2012-09-13 University Of Macau Analog to digital converter circuit

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101840683B1 (en) * 2017-09-27 2018-03-21 포항공과대학교 산학협력단 Sar trpe analog to digital converter using residue integration
US10250277B1 (en) 2017-09-27 2019-04-02 Postech Academy-Industry Foundation SAR-type analog-digital converter using residue integration
US10873337B2 (en) 2019-02-25 2020-12-22 Korea Advanced Institute Of Science And Technology Electronic circuit including pipeline converting circuit
CN112152620A (en) * 2019-06-27 2020-12-29 瑞昱半导体股份有限公司 Correction circuit and correction method for analog-digital converter
CN112152620B (en) * 2019-06-27 2024-02-27 瑞昱半导体股份有限公司 Correction circuit and correction method for analog-digital converter
US11223367B2 (en) 2020-02-06 2022-01-11 Samsung Electronics Co., Ltd. Analog-to-digital converting apparatuses and operating methods
KR20220032466A (en) * 2020-09-07 2022-03-15 건국대학교 산학협력단 An analog-to-digital converter, an electronic device comprising the same, and an operating method of the analog-to-digital converter
KR102519985B1 (en) 2020-09-07 2023-04-11 건국대학교 산학협력단 An analog-to-digital converter, an electronic device comprising the same, and an operating method of the analog-to-digital converter
US11424752B2 (en) 2020-11-06 2022-08-23 AyDeeKay LLC Interleaved analog-to-digital converter (ADC) gain calibration
US11716090B2 (en) 2020-11-06 2023-08-01 AyDee Kay LLC Interleaved analog-to-digital converter (ADC) gain calibration

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