KR101770462B1 - Semiconductor chip tray - Google Patents
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Abstract
본 발명은 반도체 칩 트레이에 관한 것으로서, 본 발명에 따른 반도체 칩 트레이는, 반도체 칩 트레이의 상측벽에서 함몰되어 마련되며 반도체 칩이 탑재되는 복수의 포켓부와, 반도체 칩 트레이의 상측벽에서 돌출되어 마련되며 포켓부에 이웃하게 배치되어 포켓부에서 반도체 칩의 이탈되는 것을 방지하는 칩 이탈 차단부를 포함한다. 본 발명에 따르면, 칩 이탈 차단부가 반도체 칩 트레이의 상측벽에서 돌출되며 포켓부에 이웃하게 배치됨으로써, 반도체 칩 트레이의 평탄도 불량 또는 워페이지(warpage)에 의해 포켓부에 탑재된 반도체 칩의 일부가 포켓부의 외부로 노출되더라도 칩 이탈 차단부가 반도체 칩의 이동을 차단하여 반도체 칩이 포켓부에서 이탈되는 것을 방지할 수 있다.The present invention relates to a semiconductor chip tray, and a semiconductor chip tray according to the present invention includes a plurality of pocket portions which are provided at an upper side wall of a semiconductor chip tray and on which semiconductor chips are mounted, And a chip disconnection blocking portion disposed adjacent to the pocket portion to prevent the semiconductor chip from being separated from the pocket portion. According to the present invention, since the chip release intercepting part protrudes from the upper side wall of the semiconductor chip tray and is disposed adjacent to the pocket part, a part of the semiconductor chip mounted on the pocket part due to flatness or warpage of the semiconductor chip tray It is possible to prevent the semiconductor chip from being detached from the pocket portion by interrupting the movement of the semiconductor chip even if the chip disconnection portion is exposed to the outside of the pocket portion.
Description
본 발명은, 반도체 칩 트레이에 관한 것으로서, 보다 상세하게는, 반도체 칩트레이의 포켓부에 탑재된 반도체 칩이 이송 중 포켓부에서 이탈되는 것을 방지할 수 있는 반도체 칩 트레이에 관한 것이다.The present invention relates to a semiconductor chip tray, and more particularly, to a semiconductor chip tray capable of preventing a semiconductor chip mounted on a pocket portion of a semiconductor chip tray from being detached from a pocket portion during conveyance.
일반적으로, 반도체 칩 트레이는 다수의 미세 반도체 회로소자들이 집적된 반도체 칩의 다수를 상면에 가지런히 보관하는 용기이다. 이러한 반도체 칩 트레이는, 다수의 반도체 칩을 적재할 수 있으며, 다단으로 적층되어 보관 또는 운송된다.Generally, a semiconductor chip tray is a container for storing a plurality of semiconductor chips on which a plurality of micro-semiconductor circuit elements are integrated on an upper surface. Such semiconductor chip trays can stack a plurality of semiconductor chips, and are stacked and stored or transported in multiple stages.
이러한 반도체 칩 트레이는 내열, 절전 및 정전기 방지를 위해 플라스틱 재질로 형성되며, 사출 성형 방식으로 제작된다.The semiconductor chip tray is made of a plastic material for heat resistance, power saving, and prevention of static electricity, and is manufactured by an injection molding method.
도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 사시도이며, 도 2는 종래기술에 따른 반도체 칩 트레이의 평탄도 불량 시 포켓부에 탑재된 반도체의 칩의 탑재상태를 도시한 도면이다. FIG. 1 is a perspective view showing a semiconductor chip tray according to the related art, and FIG. 2 is a view showing a mounting state of a semiconductor chip mounted on a pocket portion of the semiconductor chip tray according to the prior art when the semiconductor chip tray is flat.
도 1에 도시된 바와 같이, 종래기술에 따른 반도체 칩 트레이(10)에는 반도체 칩(H)이 탑재되는 복수개의 포켓부(11)가 마련되는데, 이러한 포켓부(11)는 반도체 칩 트레이(10)의 상측벽(12)에서 함몰되어 형성된다. 1, the semiconductor chip tray 10 according to the related art includes a plurality of
이러한 종래기술에 따른 반도체 칩 트레이(10)는 합성수지 등으로 제작되는 만큼 반도체 칩 트레이(10)에 물성에 따른 휨 또는 굽힘에 의해 평탄도 불량 또는 워페이지(warpage)가 발생될 수 있고, 그에 따라 도 2에 도시된 바와 같이 반도체 칩(H)이 포켓부(11) 내부에 안정적으로 수용되지 못하고 일부분이 포켓부(11) 외부로 노출된다. Since the semiconductor chip tray 10 according to the prior art is made of synthetic resin or the like, flatness or warpage may occur due to bending or bending of the
이렇게 반도체 칩(H)이 포켓부(11) 외부로 노출된 경우, 반도체 칩 트레이(10)의 이송과정에서 충격 등에 의해 반도체 칩(H)이 포켓부(11)에서 이탈될 수 있다.When the semiconductor chip H is exposed to the outside of the
특히 근래의 반도체 칩(H)의 급속한 슬림화 요구에 따라 두께가 100마이크로미터이하인 반도체 칩(H)이 탑재되는 반도체 칩 트레이(10)에 있어서, 미세한 평탄도 불량도 반도체 칩(H)의 이탈에 큰 영향을 끼친다.Particularly, in the semiconductor chip tray 10 on which the semiconductor chip H having a thickness of 100 micrometers or less is mounted in accordance with a demand for a rapid slimming down of the semiconductor chip H in recent years, It has a big influence.
그런데 합성수지로 제작되는 반도체 칩 트레이(10)의 특성 상, 휨이나 굽힘이 없는 정밀한 평탄도를 갖는 반도체 칩 트레이(10)를 가공하기는 매우 어려우며 그 비용 또한 과다하게 소요된다.However, due to the characteristics of the
따라서, 휨이나 굽힘이 발생되어 전체적인 평탄도가 불량하더라도 포켓부(11)에 탑재된 반도체 칩(H)이 포켓부(11)에서 이탈되는 것을 방지할 수 있는 구조의 반도체 칩 트레이(10)의 개발이 필요한 실정이다.The semiconductor chip H mounted on the
따라서 본 발명의 목적은 이와 같은 종래의 문제점을 해결하기 위한 것으로서, 물성에 따른 휨 또는 굽힘에 의해 평탄도 불량 또는 워페이지(warpage)가 발생되더라도 탑재된 반도체 칩이 포켓부에서 이탈되는 것을 방지할 수 있는 구조의 반도체 칩 트레이를 제공하는 것이다.SUMMARY OF THE INVENTION It is therefore an object of the present invention to solve the problems of the prior art described above, and it is an object of the present invention to provide a semiconductor device and a method of manufacturing the semiconductor device, which prevent the mounted semiconductor chip from being detached from the pocket portion even if flatness or warpage occurs due to bending or bending, To provide a semiconductor chip tray with a structure that can be used.
상기 목적은, 본 발명에 따른, 반도체 칩들이 탑재되며 상호 적층 가능한 반도체 칩 트레이에 있어서, 상기 반도체 칩 트레이의 상측벽에서 함몰되어 마련되며, 상기 반도체 칩이 탑재되는 복수의 포켓부; 및 상기 반도체 칩 트레이의 상측벽에서 돌출되어 마련되며, 상기 포켓부에 이웃하게 배치되어 상기 포켓부에서 상기 반도체 칩이 이탈되는 것을 방지하는 칩 이탈 차단부를 포함하는 반도체 칩 트레이에 의해 달성된다.According to the present invention, there is provided a semiconductor chip tray on which semiconductor chips are mounted and which can be stacked, comprising: a plurality of pocket portions which are recessed from an upper side wall of the semiconductor chip tray and on which the semiconductor chip is mounted; And a chip release block protruding from an upper side wall of the semiconductor chip tray and disposed adjacent to the pocket portion to prevent the semiconductor chip from being detached from the pocket portion.
여기서 상기 반도체 칩 트레이의 상측벽에서 상기 칩 이탈 차단부의 상단부까지의 높이는 상기 반도체 칩 트레이의 상측벽에서 상기 포켓부 바닥면까지의 깊이보다 클 수 있다. The height from the upper side wall of the semiconductor chip tray to the upper end of the chip release portion may be greater than the depth from the upper side wall of the semiconductor chip tray to the bottom of the pocket portion.
상기 칩 이탈 차단부는, 상기 포켓부에 대하여 제1축 방향에 배치되며, 상기 반도체 칩 트레이가 제1축 방향으로 이동되는 것을 차단하는 제1축 방향 차단부; 및 상기 포켓부에 대하여 제1축 방향에 교차하는 제2축 방향에 배치되며, 상기 반도체 칩 트레이가 제2축 방향으로 이동되는 것을 차단하는 제2축 방향 차단부를 포함할 수 있다.Wherein the chip release blocking portion includes a first axial blocking portion disposed in a first axial direction with respect to the pocket portion and blocking movement of the semiconductor chip tray in a first axial direction; And a second axial blocking portion that is disposed in a second axial direction intersecting the first axial direction with respect to the pocket portion and blocks movement of the semiconductor chip tray in the second axial direction.
상기 반도체 칩 트레이에는, 상기 반도체 칩 트레이의 상측벽에서 함몰되어 마련되며, 상기 포켓부들과 연통되는 함입홈이 마련될 수 있다.The semiconductor chip tray may be provided with recesses that are recessed from the upper side wall of the semiconductor chip tray and communicate with the pocket portions.
상기 반도체 칩 트레이의 상측벽에서 상기 함입홈의 바닥면까지의 깊이는 상기 반도체 칩 트레이의 상측벽에서 상기 포켓부의 바닥면까지의 깊이보다 클 수 있다.The depth from the upper side wall of the semiconductor chip tray to the bottom surface of the recessed groove may be greater than the depth from the upper side wall of the semiconductor chip tray to the bottom surface of the pocket portion.
상기 반도체 칩 트레이의 하측벽에 마련되며, 상기 반도체 칩 트레이의 하부에 위치되는 상기 반도체 칩 트레이에 탑재된 상기 반도체 칩 트레이의 상측벽에 지지되어 상기 반도체 칩의 상부영역을 차폐하는 칩 차폐부를 더 포함할 수 있다.A chip shielding portion provided on a lower wall of the semiconductor chip tray and supported on an upper wall of the semiconductor chip tray mounted on the semiconductor chip tray located below the semiconductor chip tray to shield an upper region of the semiconductor chip .
상기 칩 차폐부는, 상기 반도체 칩 트레이의 하측벽에서 돌출되는 측면부; 및 상기 측면부에 연결되며, 상기 반도체 칩 트레이의 상측벽에 지지되는 저면부를 포함할 수 있다.Wherein the chip shielding portion includes: a side portion protruding from a lower wall of the semiconductor chip tray; And a bottom portion connected to the side portion and supported on an upper wall of the semiconductor chip tray.
상기 칩 차폐부는, 상기 반도체 칩 트레이의 하측벽에서 돌출되는 측면부; 상기 측면부에 연결되는 저면부; 및 상기 저면부에서 돌출되어 마련되어 상기 저면부와 상기 반도체 칩 사이에 이격공간을 형성하며, 상기 반도체 칩 트레이의 상측벽에 지지되는 돌출 리브를 포함할 수 있다.Wherein the chip shielding portion includes: a side portion protruding from a lower wall of the semiconductor chip tray; A bottom portion connected to the side portion; And a protrusion rib protruding from the bottom surface portion and forming a spacing space between the bottom surface portion and the semiconductor chip and supported by the top wall of the semiconductor chip tray.
상기 칩 차폐부에는, 상기 함입홈과 연통되며, 상기 함입홈의 공기를 외부로 유출시키는 공기 유출공이 마련될 수 있다.The chip shielding portion may be provided with an air outflow hole communicating with the recessed recess and discharging the air of the recessed recess to the outside.
본 발명에 따르면, 칩 이탈 차단부가 반도체 칩 트레이의 상측벽에서 돌출되며 포켓부에 이웃하게 배치됨으로써, 반도체 칩 트레이의 평탄도 불량 또는 워페이지(warpage)에 의해 포켓부에 탑재된 반도체 칩의 일부가 포켓부의 외부로 노출되더라도 칩 이탈 차단부가 반도체 칩의 이동을 차단하여 반도체 칩이 포켓부에서 이탈되는 것을 방지할 수 있다.According to the present invention, since the chip release intercepting part protrudes from the upper side wall of the semiconductor chip tray and is disposed adjacent to the pocket part, a part of the semiconductor chip mounted on the pocket part due to flatness or warpage of the semiconductor chip tray It is possible to prevent the semiconductor chip from being detached from the pocket portion by interrupting the movement of the semiconductor chip even if the chip disconnection portion is exposed to the outside of the pocket portion.
도 1은 종래기술에 따른 반도체 칩 트레이가 도시된 사시도이다.
도 2는 도 1의 반도체 칩 트레이의 평탄도 불량 시 포켓부에 탑재된 반도체의 칩의 탑재상태를 도시한 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 칩 트레이가 도시된 사시도이다.
도 4는 도 3의 포켓부에 반도체 칩이 탑재된 상태가 도시된 도면이다.
도 5는 도 3의 반도체 칩 트레이를 다른 방향에서 바라본 사시도이다.
도 6은 도 3의 반도체 칩 트레이의 단면도이다.
도 7은 도 3의 반도체 칩 트레이가 적층된 상태가 도시된 도면이다.
도 8은 도 7의 적층된 반도체 칩 트레이들의 단면도이다.
도 9는 도 3의 반도체 칩 트레이의 평탄도 불량 시 포켓부에 탑재된 반도체의 칩의 탑재상태를 도시한 도면이다.
도 10은 본 발명의 제2 실시예에 따른 칩 트레이가 도시된 단면도이다.1 is a perspective view showing a semiconductor chip tray according to the prior art.
Fig. 2 is a diagram showing a mounting state of a semiconductor chip mounted on a pocket portion of the semiconductor chip tray of Fig. 1 when the flatness of the semiconductor chip tray is poor.
3 is a perspective view illustrating a semiconductor chip tray according to a first embodiment of the present invention.
4 is a diagram showing a state in which a semiconductor chip is mounted on the pocket portion of FIG.
5 is a perspective view of the semiconductor chip tray of FIG. 3 viewed from another direction.
6 is a cross-sectional view of the semiconductor chip tray of FIG.
7 is a view showing a state in which the semiconductor chip tray of FIG. 3 is laminated.
8 is a cross-sectional view of the stacked semiconductor chip trays of FIG.
Fig. 9 is a diagram showing a mounting state of a semiconductor chip mounted on a pocket portion of the semiconductor chip tray of Fig. 3 when the flatness of the semiconductor chip tray is poor.
10 is a cross-sectional view illustrating a chip tray according to a second embodiment of the present invention.
설명에 앞서, 여러 실시예에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서 설명하기로 한다.Prior to the description, components having the same configuration are denoted by the same reference numerals as those in the first embodiment. In other embodiments, configurations different from those of the first embodiment will be described do.
이하, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 반도체 칩 트레이에 대하여 상세하게 설명한다.Hereinafter, a semiconductor chip tray according to a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명의 제1 실시예에 따른 반도체 칩 트레이가 도시된 사시도이고, 도 4는 도 3의 포켓부에 반도체 칩이 탑재된 상태가 도시된 도면이며, 도 5는 도 3의 반도체 칩 트레이를 다른 방향에서 바라본 사시도이고, 도 6은 도 3의 반도체 칩 트레이의 단면도이며, 도 7은 도 3의 반도체 칩 트레이가 적층된 상태가 도시된 도면이고, 도 8은 도 7의 적층된 반도체 칩 트레이들의 단면도이며, 도 9는 도 3의 반도체 칩 트레이의 평탄도 불량 시 포켓부에 탑재된 반도체의 칩의 탑재상태를 도시한 도면이다. 이하의 도면에서 제1축은 X축, 제2축은 Y축, 제1축 및 제2축에 교차하는 제3축은 Z축으로 표시한다.FIG. 3 is a perspective view illustrating a semiconductor chip tray according to a first embodiment of the present invention, FIG. 4 is a diagram illustrating a state where a semiconductor chip is mounted on the pocket portion of FIG. 3, FIG. 6 is a cross-sectional view of the semiconductor chip tray of FIG. 3, FIG. 7 is a view showing a stacked state of the semiconductor chip trays of FIG. 3, and FIG. 8 is a cross- And FIG. 9 is a view showing a mounting state of a semiconductor chip mounted on a pocket portion of the semiconductor chip tray of FIG. 3 when the flatness of the semiconductor chip tray is poor. In the following drawings, the first axis represents the X axis, the second axis represents the Y axis, and the third axis that intersects the first axis and the second axis is represented by the Z axis.
도 3 내지 도 9에 도시된 바와 같이, 본 실시예에 따른 반도체 칩(H)들이 탑재되며 상호 적층 가능한 반도체 칩 트레이(100)는, 반도체 칩(H)이 탑재되는 포켓부(110)와, 반도체 칩 트레이(100)에 평탄도 불량 또는 워페이지(warpage)가 발생되어 포켓부(110)의 외부로 반도체 칩(H)의 일부가 노출되더라도 반도체 칩(H)의 이탈을 방지하는 칩 이탈 차단부(120)를 구비한다. 3 to 9, the semiconductor chip tray 100 on which the semiconductor chips H according to the present embodiment are mounted and which can be stacked with each other includes a
자세히 설명하면, 본 실시예에 따른 반도체 칩 트레이(100)는 반도체 칩 트레이(100)의 상측벽(W1)에서 함몰되어 마련되며 반도체 칩(H)이 탑재되는 복수의 포켓부(110)와, 반도체 칩 트레이(100)의 상측벽(W1)에서 돌출되어 마련되며 포켓부(110)에 이웃하게 배치되어 포켓부(110)에서 반도체 칩(H)의 이탈되는 것을 방지하는 칩 이탈 차단부(120)를 포함한다.The semiconductor chip tray 100 according to the present embodiment includes a plurality of
포켓부(110)에는 반도체 칩(H)이 탑재된다. 본 실시예에서 포켓부(110)는 반도체 칩 트레이(100)의 상측벽(W1)에서 반도체 칩(H)의 두께보다 큰 깊이로 함몰되어 형성된다.A semiconductor chip (H) is mounted on the pocket portion (110). In this embodiment, the
칩 이탈 차단부(120)는, 반도체 칩 트레이(100)의 상측벽(W1)에서 돌출되어 마련되며, 포켓부(110)에 이웃하게 배치되어 포켓부(110)에서 반도체 칩(H)이 이탈되는 방지한다. The
본 실시예에서 반도체 칩 트레이(100)의 상측벽(W1)에서 칩 이탈 차단부(120)의 상단부까지의 높이는, 반도체 칩 트레이(100)의 상측벽(W1)에서 포켓부(110) 바닥면까지의 깊이보다 크게 마련된다.The height from the upper side wall W1 of the semiconductor chip tray 100 to the upper end of the chip
이와 같이 본 실시예에 따른 반도체 칩 트레이(100)는, 반도체 칩 트레이(100)에 휨 또는 굽힘에 의해 평탄도 불량 또는 워페이지(warpage)가 발생되어 포켓부(110)에 탑재된 반도체 칩(H)의 일부가 포켓부(110)의 외부로 노출되더라도 반도체 칩 트레이(100)의 상측벽(W1)에서 돌출되어 형성된 칩 이탈 차단부(120)가 반도체 칩(H)의 이동을 차단함으로써, 반도체 칩 트레이(100)에 평탄도 불량 또는 워페이지(warpage)가 발생되더라도 반도체 칩(H)이 포켓부(110)에서 이탈되는 것을 방지할 수 있다.As described above, the
또한 본 실시예에 따른 칩 이탈 차단부(120)는, 포켓부(110)에 대하여 제1축 방향에 배치되며 반도체 칩 트레이(100)가 제1축 방향으로 이동되는 것을 차단하는 제1축 방향 차단부(121)와, 포켓부(110)에 대하여 제1축 방향에 교차하는 제2축 방향에 배치되며 반도체 칩 트레이(100)가 제2축 방향으로 이동되는 것을 차단하는 제2축 방향 차단부(122)를 포함한다.The chip
제1축 방향 차단부(121)는, 포켓부(110)에 대하여 제1축 방향에 서로 마주보게 배치된다. 또한 제2축 방향 차단부(122)는, 포켓부(110)에 대하여 제2축 방향에 서로 마주보게 배치된다.The first axial blocking
반도체 칩 트레이(100)에는, 반도체 칩 트레이(100)의 상측벽(W1)에서 함몰되어 마련되며 포켓부(110)들과 연통되는 함입홈(130)이 마련된다. The
이러한 함입홈(130)은, 포켓부(110) 바닥면의 면적을 줄여 반도체 칩(H)과 반도체 칩 트레이(100)와의 접촉면적을 줄이고, 이를 통해 포켓부(110)에서 반도체 칩(H)의 픽업을 용이하게 한다.(반도체 칩(H)과 반도체 칩 트레이(100)의 접촉 면적이 넓으면 정전기, 습기 등에 의해 반도체 칩(H)이 반도체 칩 트레이(100)에 달라 붙기 쉬움)The
또한 본 실시예에서 반도체 칩 트레이(100)의 상측벽(W1)에서 함입홈(130)의 바닥면까지의 깊이는, 반도체 칩 트레이(100)의 상측벽(W1)에서 포켓부(110)의 바닥면까지의 깊이보다 크게 형성된다.The depth from the upper wall W1 of the semiconductor chip tray 100 to the bottom surface of the
이렇게 합임홈의 바닥면이 포켓부(110)의 바닥면보다 깊게 형성되면, 함입홈(130)의 체적이 포켓부(110)의 체적보다 커진다. 이러한 포켓부(110)의 아래쪽에 포켓부(110)보다 큰 체적으로 형성된 함입홈(130)은 반도체 칩(H)의 포켓부(110) 탑재 시 반도체 칩(H)의 안정적인 탑재를 유도한다.When the bottom surface of the recessed portion is formed deeper than the bottom surface of the
자세히 설명하면, 반도체 칩(H)의 포켓부(110) 탑재 시 반도체 칩(H)은 포켓부(110)의 상부영역에서 낙하되어 포켓부(110)에 탑재되는데, 반도체 칩(H)의 낙하과정에서 반도체 칩(H)은 아래쪽의 공기를 가압한다.The semiconductor chip H is dropped from the upper region of the
이때, 함입홈(130)이 형성되지 않은 경우, 매우 얇은 두께를 가지는 반도체 칩(H)은 낙하과정에서 공기 가압에 의해 발생된 와류에 의해 회전되고, 그에 따라 반도체 칩(H)은 뒤집혀서 포켓부(110)에 탑재될 수 있다.At this time, when the
반면에 본 실시예와 같이 함입홈(130)이 형성된 경우, 포켓부(110)보다 큰 체적으로 형성된 함입홈(130)은 반도체 칩(H)의 낙하과정에서 반도체 칩(H)에 의한 공기 가압력을 약화시키고, 그에 따라 와류의 발생을 억제되어 반도체 칩(H)의 포켓부(110) 탑재과정에서 반도체 칩(H)이 뒤집혀 탑재되는 것이 방지된다.On the other hand, when the
한편, 도 5 내지 도 8에 도시된 바와 같이 본 실시예에 따른 반도체 칩 트레이(100)는, 반도체 칩 트레이(100)의 하측벽(W2)에 마련되며 반도체 칩 트레이(100)의 아래쪽에 위치되는 반도체 칩 트레이(100a)에 탑재된 반도체 칩 트레이(100)의 상측벽(W1)에 지지되어 반도체 칩(H)의 상부영역을 차폐하는 칩 차폐부(140)를 더 포함한다.5 to 8, the
본 실시예에서 칩 차폐부(140)는, 반도체 칩 트레이(100)의 하측벽(W2)에서 돌출되는 측면부(141)와, 측면부(141)에 연결되며 반도체 칩 트레이(100)의 상측벽(W1)에 지지되는 저면부(142)를 포함한다.The
칩 차폐부(140)에는, 함입홈(130)과 연통되며 함입홈(130)의 공기를 외부로 유출시키는 공기 유출공(P)이 마련된다. 이러한 공기 유출공(P)은 앞서 설명한 함입홈(130)과 함께 반도체 칩(H)의 탑재과정에서 와류의 발생을 억제한다.The
즉, 반도체 칩(H)의 탑재를 위해 반도체 칩(H)이 포켓부(110)로 낙하 시 반도체 칩(H)의 아래쪽의 공기는 반도체 칩(H)에 의해 가압되고, 가압된 공기는 자연스럽게 공기 유출공(P)을 통해 함입홈(130)의 외부로 배출되므로 와류의 생성이 더욱 억제된다.That is, when the semiconductor chip H is dropped onto the
본 실시예에서 공기 유출공(P)은, 원활한 공기 배출을 위해 칩 차폐부(140)의 저면부(142) 및 측면부(141) 중 적어도 어느 하나에 형성된다.The air outflow hole P is formed in at least one of the
지금부터는 본 실시예에 따른 반도체 칩 트레이(100)의 작동에 대하여 도 1 내지 도 9를 위주로 설명한다.The operation of the
도 9에 도시된 바와 같이, 반도체 칩 트레이(100)에 휨 또는 굽힘에 의한 평탄도 불량 또는 워페이지(warpage)가 발생된 경우, 반도체 칩(H)이 포켓부(110) 내부에 안정적으로 수용되지 못하고 반도체 칩(H)의 일부분이 포켓부(110) 외부로 노출된다. 9, when the
본 실시예의 경우, 이렇게 반도체 칩(H)의 일부분이 포켓부(110) 외부로 노출된 상태에서 트레이에 충격이 가해지더라도, 반도체 칩(H)의 노출된 부분이 칩 이탈 차단부(120)에 접촉되어 반도체 칩(H)의 이동이 차단됨으로써, 반도체 칩(H)이 포켓부(110)에서 이탈되지 않는다.Even if an impact is applied to the tray in a state where a part of the semiconductor chip H is exposed to the outside of the
이와 같이 본 실시예에 따른 반도체 칩 트레이(100)는, 반도체 칩 트레이(100)의 상측벽(W1)에서 돌출되어 마련된 칩 이탈 차단부(120)가 포켓부(110)에 이웃하게 배치됨으로써, 반도체 칩 트레이(100)의 평탄도 불량 또는 워페이지(warpage)에 의해 포켓부(110)에 탑재된 반도체 칩(H)의 일부가 포켓부(110)의 외부로 노출되더라도 칩 이탈 차단부(120)가 반도체 칩(H)의 이동을 차단하여 반도체 칩(H)이 포켓부(110)에서 이탈되는 것을 방지할 수 있다.As described above, in the
도 10은 본 발명의 제2 실시예에 따른 칩 트레이가 도시된 단면도이다.10 is a cross-sectional view illustrating a chip tray according to a second embodiment of the present invention.
본 실시예는 제1 실시예와 비교할 때에 칩 차폐부(240)의 구성에 있어서 차이가 있을 뿐, 다른 구성에 있어서는 도 3 내지 도 9의 제1 실시예의 구성과 동일하므로, 이하에서는 본 실시예의 칩 차폐부(240)의 구성을 위주로 설명하기로 한다. The present embodiment differs from the first embodiment only in the configuration of the
본 실시예에 따른 칩 차폐부(240)는, 반도체 칩 트레이(200)의 하측벽(W2)에서 돌출되는 측면부(241)와, 측면부(241)에 연결되는 저면부(242)와, 저면부(242)에서 돌출되어 마련되어 저면부(242)와 반도체 칩(H) 사이에 이격공간(244)을 형성하며 반도체 칩 트레이(200)의 상측벽(W1)에 지지되는 돌출 리브(243)를 포함한다.The
이러한 돌출 리브(243)는, 아래쪽 반도체 칩 트레이(200a)에 탑재된 반도체 칩(H)이 포켓부(110)에서 이탈되는 것을 방지하는 동시에 저면부(242)와 반도체 칩(H) 사이에 이격공간(244)을 형성함으로써, 아래쪽에 배치된 반도체 칩 트레이(200a)에 탑재된 반도체 칩(H)이 정전기, 습기 등에 의해 칩 차폐부(240)에 부착되는 것을 방지한다.The protruding
이와 같이 본 실시예에 따른 반도체 칩 트레이(200)는, 칩 차폐부(240)에 칩 차폐부(240)의 저면부(242)와 아래쪽에 배치된 반도체 칩 트레이(200a)에 탑재된 반도체 칩(H) 사이에 이격공간(244)을 형성하는 돌출 리브(243)를 구비함으로써, 반도체 칩(H)이 칩 차폐부(240)에 부착되는 것을 방지한다. As described above, the
본 발명의 권리범위는 상술한 실시예에 한정되는 것이 아니라 첨부된 특허청구범위 내에서 다양한 형태의 실시예로 구현될 수 있다. 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 변형 가능한 다양한 범위까지 본 발명의 청구범위의 기재의 범위 내에 있는 것으로 본다.The scope of the present invention is not limited to the above-described embodiments, but may be embodied in various forms of embodiments within the scope of the appended claims. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the appended claims.
1100, 100a, 200, 200a: 반도체 칩 트레이
110: 포켓부 120: 칩 이탈 차단부
121: 제1축 방향 차단부 122: 제2축 방향 차단부
130: 함입홈 140, 240: 칩 차폐부
141, 241: 측면부 142, 242: 저면부
243: 돌출 리브 244: 이격공간
W1: 상측벽 W2: 하측벽
H: 반도체 칩1100, 100a, 200, 200a: Semiconductor chip tray
110: pocket portion 120: chip release blocking portion
121: first axial blocking portion 122: second axial blocking portion
130: recessed
141, 241:
243: protruding rib 244: spacing space
W1: Upper side wall W2: Lower side wall
H: Semiconductor chip
Claims (9)
상기 반도체 칩 트레이의 상측벽에서 함몰되어 마련되며, 상기 반도체 칩이 탑재되는 복수의 포켓부;
상기 반도체 칩 트레이의 상측벽에서 돌출되어 마련되며, 상기 포켓부에 이웃하게 배치되어 상기 포켓부에서 상기 반도체 칩의 이탈되는 것을 방지하는 칩 이탈 차단부;
상기 반도체 칩 트레이의 하측벽에 마련되며, 상기 반도체 칩 트레이의 하부에 위치되는 상기 반도체 칩 트레이에 탑재된 상기 반도체 칩 트레이의 상측벽에 지지되어 상기 반도체 칩의 상부영역을 차폐하는 칩 차폐부; 및,
상기 포켓부들과 연통되며, 상기 반도체 칩 트레이의 상측벽에서 함몰되어 형성되는 함입홈;을 포함하며,
상기 반도체 칩 트레이의 상측벽에서 상기 함입홈의 바닥면까지의 깊이는 상기 반도체 칩 트레이의 상측벽에서 상기 포켓부의 바닥면까지의 깊이보다 크게 형성되고,
상기 함입홈의 측면부에는 상기 함입홈의 공기를 외부로 유출시키는 공기 유출공이 형성되는 반도체 칩 트레이.A semiconductor chip tray on which semiconductor chips are mounted and which can be stacked,
A plurality of pocket portions provided on an upper side wall of the semiconductor chip tray and on which the semiconductor chip is mounted;
A chip disconnection portion protruding from an upper side wall of the semiconductor chip tray and disposed adjacent to the pocket portion to prevent the semiconductor chip from being separated from the pocket portion;
A chip shielding portion provided on a lower wall of the semiconductor chip tray and being supported by an upper wall of the semiconductor chip tray mounted on the semiconductor chip tray located below the semiconductor chip tray to shield an upper region of the semiconductor chip; And
And a recessed groove communicating with the pocket portions and being recessed from an upper side wall of the semiconductor chip tray,
The depth from the upper side wall of the semiconductor chip tray to the bottom surface of the recessed groove is formed to be larger than the depth from the upper side wall of the semiconductor chip tray to the bottom surface of the pocket portion,
Wherein an air outflow hole is formed in a side portion of the recessed groove to allow air in the recessed recess to flow out.
상기 반도체 칩 트레이의 상측벽에서 상기 칩 이탈 차단부의 상단부까지의 높이는 상기 반도체 칩 트레이의 상측벽에서 상기 포켓부 바닥면까지의 깊이보다 큰 것을 특징으로 하는 반도체 칩 트레이.The method according to claim 1,
Wherein a height from an upper side wall of the semiconductor chip tray to an upper end of the chip release portion is larger than a depth from an upper side wall of the semiconductor chip tray to a bottom face of the pocket portion.
상기 칩 이탈 차단부는,
상기 포켓부에 대하여 제1축 방향에 배치되며, 상기 반도체 칩 트레이가 제1축 방향으로 이동되는 것을 차단하는 제1축 방향 차단부; 및
상기 포켓부에 대하여 제1축 방향에 교차하는 제2축 방향에 배치되며, 상기 반도체 칩 트레이가 제2축 방향으로 이동되는 것을 차단하는 제2축 방향 차단부를 포함하는 반도체 칩 트레이.The method according to claim 1,
The chip-
A first axial blocking portion disposed in the first axis direction with respect to the pocket portion and blocking movement of the semiconductor chip tray in the first axial direction; And
And a second axial cutoff portion disposed in a second axial direction intersecting with the first axial direction with respect to the pocket portion and blocking movement of the semiconductor chip tray in the second axial direction.
상기 칩 차폐부는,
상기 반도체 칩 트레이의 하측벽에서 돌출되는 측면부; 및
상기 측면부에 연결되며, 상기 반도체 칩 트레이의 상측벽에 지지되는 저면부를 포함하는 반도체 칩 트레이.The method according to claim 1,
Wherein the chip-
A side portion protruding from a lower wall of the semiconductor chip tray; And
And a bottom portion connected to the side portion and supported on an upper wall of the semiconductor chip tray.
상기 칩 차폐부는,
상기 반도체 칩 트레이의 하측벽에서 돌출되는 측면부;
상기 측면부에 연결되는 저면부; 및
상기 저면부에서 돌출되어 마련되어 상기 저면부와 상기 반도체 칩 사이에 이격공간을 형성하며, 상기 반도체 칩 트레이의 상측벽에 지지되는 돌출 리브를 포함하는 반도체 칩 트레이.The method according to claim 1,
Wherein the chip-
A side portion protruding from a lower wall of the semiconductor chip tray;
A bottom portion connected to the side portion; And
And a protruding rib protruding from the bottom surface portion and forming a spacing space between the bottom surface portion and the semiconductor chip, the protruding rib being supported on an upper side wall of the semiconductor chip tray.
상기 공기 유출공은 상기 함입홈의 저면부에도 형성되는 반도체 칩 트레이.The method according to claim 1,
And the air outlet hole is formed in the bottom of the recessed groove.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150002888A KR101770462B1 (en) | 2015-01-08 | 2015-01-08 | Semiconductor chip tray |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150002888A KR101770462B1 (en) | 2015-01-08 | 2015-01-08 | Semiconductor chip tray |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160085996A KR20160085996A (en) | 2016-07-19 |
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Family Applications (1)
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| KR1020150002888A KR101770462B1 (en) | 2015-01-08 | 2015-01-08 | Semiconductor chip tray |
Country Status (1)
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|---|---|
| KR (1) | KR101770462B1 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110017735A (en) | 2009-08-14 | 2011-02-22 | 주식회사 에스.제이테크 | Semiconductor chip tray |
-
2015
- 2015-01-08 KR KR1020150002888A patent/KR101770462B1/en active IP Right Grant
Also Published As
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