KR101767092B1 - Semiconductor Apparatus - Google Patents

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Abstract

본 발명은 반도체 장치에 관한 것으로, 일렬로 배열된 제1 및 제2 트랜지스터를 포함하는 제1 트랜지스터 그룹; 상기 1 및 제2 트랜지스터의 소스 및 드레인들 각각과 중첩되도록 배열되는 제1 및 제2 비트 라인; 및 상기 제1 및 제2 트랜지스터 사이에 배열되며, 서로 마주보는 상기 제1 트랜지스터의 제1 게이트의 일단 및 상기 제2 트랜지스터의 제2 게이트 타단과 중첩되도록 연장되어 배열되는 제3 비트 라인을 포함하되, 상기 제3 비트 라인은, 상기 제1 및 제2 트랜지스터 사이에 배열되는 메인부, 상기 메인부에서 상기 제1 및 제2 트랜지스터의 게이트 내부쪽으로 연장되어 배열되는 연장부를 포함한다.The present invention relates to a semiconductor device, comprising: a first transistor group including first and second transistors arranged in a line; First and second bit lines arranged to overlap with the source and the drain of the first and second transistors, respectively; And a third bit line arranged between the first and second transistors and extending and arranged to overlap one end of the first gate of the first transistor facing each other and the second gate of the second transistor, , The third bit line includes a main portion arranged between the first and second transistors, and an extension portion extending from the main portion toward the inside of the gate of the first and second transistors.

Figure R1020100121955
Figure R1020100121955

Description

반도체 장치{Semiconductor Apparatus}Technical Field [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 집적 회로에 관한 것으로서, 특히, 패턴 형성 및 파워 보강을 위한 반도체 장치에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a semiconductor device for pattern formation and power enhancement.

일반적으로, 반도체 장치는 코어(Core) 영역과 페리(Peri) 영역을 포함한다.Generally, a semiconductor device includes a core region and a Peri region.

코어 영역은 셀 어레이(Cell Array) 영역(혹은 뱅크(Bank)에 인접한 회로부이며, 페리 영역은 어드레스(Address) 신호, 커맨드(Command) 신호, 데이터(Data) 입출력 및 제어를 위한 회로부이다.The core region is a circuit portion adjacent to a cell array region (or a bank), and the ferry region is a circuit portion for input / output and control of an address signal, a command signal, and data.

한편, 페리 영역은 복수의 트랜지스터를 포함하며, 트랜지스터의 게이트, 드레인 및 소스의 연결 라인으로 비트 라인이 연결된다.On the other hand, the ferrier region includes a plurality of transistors, and the bit lines are connected to the connection lines of the gates, drains, and sources of the transistors.

비트 라인은 하위 레이어인 액티브 영역과, 상위 레이어인 메탈 라인의 중간 레이어로서, 메탈 라인으로부터 공급된 파워(Power)을 전기적으로 연결된 트랜지스터로 공급해주는 역할을 한다. The bit line serves as an intermediate layer between an active region, which is a lower layer, and a metal line, which is an upper layer, and supplies power supplied from a metal line to transistors electrically connected to each other.

그러나, 비트 라인은 블록(Block) 레이아웃(Layout) 드로윙(Drawing) 시 트랜지스터와 트랜지스터 사이에 형성되어, 비트 라인이 형성된 인근 영역에는 빈 공간이 존재하여 패턴 형성이 취약해지고 있다.However, a bit line is formed between a transistor and a transistor at the time of a block layout drawing, and pattern formation becomes weak due to a vacant space in a neighboring region where the bit line is formed.

특히, 최근에는 디램(Dram)은 점점 테크(Tech)가 작아지고 있는 추세이기 때문에, 비트 라인의 패턴 보완으로 인한 파워 보강을 필요로 하고 있다.Particularly, in recent years, since DRAM is becoming a trend of becoming smaller in technology, power reinforcement is required due to the complement of the bit line pattern.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 패턴 형성 및 파워 보강을 위한 반도체 장치를 제공한다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above problems, and provides a semiconductor device for pattern formation and power enhancement.

본 발명의 일 실시 예에 따른 반도체 장치는, 일렬로 배열된 제1 및 제2 트랜지스터를 포함하는 제1 트랜지스터 그룹; 상기 1 및 제2 트랜지스터의 소스 및 드레인들 각각과 중첩되도록 배열되는 제1 및 제2 비트 라인; 및 상기 제1 및 제2 트랜지스터 사이에 배열되며, 서로 마주보는 상기 제1 트랜지스터의 제1 게이트의 일단 및 상기 제2 트랜지스터의 제2 게이트 타단과 중첩되도록 연장되어 배열되는 제3 비트 라인을 포함하되, 상기 제3 비트 라인은, 상기 제1 및 제2 트랜지스터 사이에 배열되는 메인부, 상기 메인부에서 상기 제1 및 제2 트랜지스터의 게이트 내부쪽으로 연장되어 배열되는 연장부를 포함한다.A semiconductor device according to an embodiment of the present invention includes: a first transistor group including first and second transistors arranged in a line; First and second bit lines arranged to overlap with the source and the drain of the first and second transistors, respectively; And a third bit line arranged between the first and second transistors and extending and arranged to overlap one end of the first gate of the first transistor facing each other and the second gate of the second transistor, , The third bit line includes a main portion arranged between the first and second transistors, and an extension portion extending from the main portion toward the inside of the gate of the first and second transistors.

본 발명의 다른 실시 예에 따른 반도체 장치는, 단위 블록 형태로 형성되며 복수의 트랜지스터를 포함하는 제1 및 제2 영역; 상기 1 및 제2 영역으로 전원을 공급하는 메탈라인; 및 상기 제1 및 제2 영역 사이에 연장되어 배열됨과 동시에 상기 메탈 라인과 직교하는 방향으로 배열되되, 메탈 라인 컨택에 의해 상기 메탈 라인과 전기적으로 연결되어, 상기 전원을 상기 제1 및 제2 영역으로 공급하는 비트 라인을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: first and second regions formed in a unit block shape and including a plurality of transistors; A metal line for supplying power to the first and second regions; And a plurality of metal lines extending in a direction orthogonal to the metal lines and extending between the first and second areas, wherein the metal lines are electrically connected to the metal lines, Lt; / RTI >

본 발명에 따른 반도체 장치는, 복수의 비트 라인 중 트랜지스터들의 게이트를 연결하는 비트 라인을 포함한다. 이 비트 라인은 트랜지스터의 게이트들을 연결하는 메인부와, 메인부에서 연장되어 트랜지스터의 게이트와 오버랩되어 형성되는 연장부를 포함하는데, 연장부에 의해 트랜지스터의 패턴 형성을 보강할 수 있다. 더하여, 본 발명에 따른 연장부는 메탈 라인 컨택에 의해 메탈 라인과 연결되어 외부로부터 파워을 보강할 수 있다.A semiconductor device according to the present invention includes a bit line connecting the gates of transistors among a plurality of bit lines. The bit line includes a main portion connecting the gates of the transistor and an extension portion extending from the main portion and overlapping with the gate of the transistor, and the pattern formation of the transistor can be reinforced by the extension portion. In addition, the extension according to the present invention can be connected to the metal line by the metal line contact to reinforce the power from the outside.

더하여, 본 발명은 단위 블록으로 형성된 트랜지스터 영역 사이에 비트 라인을 형성하고, 형성된 비트 라인과 메탈라인을 전기적으로 연결하는 메탈 라인 컨택에 의해 외부로부터 파워를 보강함과 동시에 트랜지스터의 패턴 형성을 보강할 수 있다.In addition, according to the present invention, a bit line is formed between transistor regions formed of unit blocks, and a metal line contact electrically connecting the formed bit line and the metal line reinforces the power from the outside, .

도1은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 평면도,
도2는 도1의 'A'를 확대하여 나타낸 평면도, 및
도3은 본 발명의 일실시예에 따른 복수의 비트 라인 중 일부 비트 라인을 확대하여 나타낸 평면도이다.1 is a plan view of a semiconductor device according to an embodiment of the present invention,
2 is a plan view showing an enlarged view of 'A' in FIG. 1, and
FIG. 3 is an enlarged plan view of some bit lines of a plurality of bit lines according to an embodiment of the present invention.

도1은 본 발명의 일실시예에 따른 반도체 장치를 나타낸 평면도이다. 1 is a plan view of a semiconductor device according to an embodiment of the present invention.

도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치(100)는, 제1 및 제2 트랜지스터 영역(120, 140)을 포함한다.As shown in FIG. 1, a semiconductor device 100 according to an embodiment of the present invention includes first and second transistor regions 120 and 140.

상기 제1 및 제2 트랜지스터 영역(120, 140)은 웰 가드(110)에 의해 한정된 웰 영역 내에 동일한 타입의 복수의 트랜지스터들 또는 다른 타입의 복수의 트랜지스터들이 배치될 수 있다.The first and second transistor regions 120 and 140 may be arranged in a well region defined by the well guard 110, with a plurality of transistors of the same type or a plurality of transistors of different types.

상기 제1 및 제2 트랜지스터 영역(120, 140)은 복수의 비트 라인 중 제1 및 제2 트랜지스터 영역(120, 140) 사이로 연장되어 배열되는 어느 하나의 비트 라인에 의해 단위 블록으로 한정될 수 있다. 여기서, 본 발명에 따른 비트 라인(BL)에 대한 상세한 설명은 추후에 도시될 도2 및 도3과 결부하여 설명하기로 한다.The first and second transistor regions 120 and 140 may be defined as a unit block by a bit line extending between the first and second transistor regions 120 and 140 of the plurality of bit lines . Here, a detailed description of the bit line BL according to the present invention will be described later with reference to FIG. 2 and FIG. 3, which will be shown later.

본 실시예에 따른 제1 및 제2 트랜지스터 영역(120, 140) 각각은 동일한 구조로 형성됨으로, 본 명세서에서는 제1 트랜지스터 영역(120)만을 설명하기로 한다.Each of the first and second transistor regions 120 and 140 according to this embodiment has the same structure, and therefore, only the first transistor region 120 will be described in this specification.

제1 트랜지스터 영역(120)은, 도1과 같이, 복수의 트랜지스터들(T11 내지 T20)이 배치된다. 이때, 복수의 트랜지스터들(T11 내지 T20)은 NMOS 트랜지스터 또는 PMSO 트랜지스터일 수 있다.1, the first transistor region 120 includes a plurality of transistors T11 to T20. At this time, the plurality of transistors T11 to T20 may be NMOS transistors or PMSO transistors.

보다 구체적으로, 설명의 편의성을 위해 제1 트랜지스터 영역(120)의 'A'를 확대한 도2를 참고하여 설명하기로 한다.More specifically, for convenience of explanation, 'A' of the first transistor region 120 will be described with reference to FIG. 2 which is an enlarged view.

도2와 같이, 본 발명에 따른 제1 트랜지스터 영역(120)은 제1 및 제2 액티브 영역(114, 116) 각각에 형성된 제1 및 제2 트랜지스터(T12, T18)를 포함한다. 상기 제1 및 제2 트랜지스터(T12, T18)는 일렬, 즉 도면 상의 Y 방향으로 연장되어 배열될 수 있으며, 특히, 제1 트랜지스터(T12)는 도면 상의 상부에 배열되고, 제2 트랜지스터(T18)는 도면 상의 하부에 배열될 수 있다.2, the first transistor region 120 according to the present invention includes first and second transistors T12 and T18 formed in the first and second active regions 114 and 116, respectively. The first and second transistors T12 and T18 may be arranged in a line, that is, in the Y direction in the drawing. In particular, the first transistor T12 is arranged on the upper portion of the drawing, May be arranged in the lower part of the drawing.

그리고, 도2와 같이, 제1 트랜지스터(T12)의 제1 드레인(D12) 및 제1 소스(S12) 각각은 웰 가드의 제1 특정 영역(110a)에서부터 제2 트랜지스터(T18)가 형성된 하부쪽으로 연장되어 배열되는 제1 및 제2 비트 라인들(BL1, BL2)과 중첩되어 형성된다. 이때, 제1 및 제2 비트 라인들(BL1, BL2)은 비트 라인 컨택(BLC)에 의해 웰 가드의 제1 특정 영역(110a)와 전기적으로 연결되어, 외부에서 웰 가드의 제1 특정 영역(110a)로 입력되는 파워를 공급받을 수 있다.2, each of the first drain D12 and the first source S12 of the first transistor T12 is connected from the first specific region 110a of the well guard to the lower portion where the second transistor T18 is formed And overlapped with the first and second bit lines BL1 and BL2 extended and arranged. At this time, the first and second bit lines BL1 and BL2 are electrically connected to the first specific region 110a of the well guard by the bit line contact BLC, and the first and second bit lines BL1 and BL2 are electrically connected to the first specific region And 110a.

그리고, 제1 트랜지스터(T12) 상에는 제1 및 제2 비트 라인들(BL1, BL2)이 배열된 방향과 직교하는 방향, 즉 도면 상의 X방향으로 배열되는 제1 메탈 라인(M1<0>)이 연장되어 배열된다. 이때, 제1 트랜지스터(T12)의 제1 드레인(D12) 및 제1 소스(S12) 영역에는 제1 메탈 라인(M1<0>)과 전기적으로 연결시키는 메탈 라인 컨택(M1C)과, 제1 및 제2 비트 라인(BL1, BL2)과 전기적으로 연결시키는 비트 라인 컨택(BLC)이 형성될 수 있다.The first metal line M1 <0> arranged in the direction orthogonal to the direction in which the first and second bit lines BL1 and BL2 are arranged, that is, the X direction in the drawing, is formed on the first transistor T12 Respectively. At this time, a metal line contact M1C electrically connecting the first metal line M1 <0> to the first drain D12 and the first source S12 region of the first transistor T12, A bit line contact BLC electrically connecting the first bit line BL1 and the second bit line BL2 may be formed.

또한, 도2와 같이, 제2 트랜지스터(T18)의 제2 드레인(D18) 및 제2 소스(S18) 각각은 웰 가드의 제1 특정 영역(110a)과 마주보는 제2 특정 영역(110b)에서부터 제1 트래지스터(T12)가 형성된 상부로 연장되어 배열되는 제3, 제4 비트 라인들(BL3, BL4)과 중첩될 수 있다. 이때, 제3 및 제4 비트 라인들(BL3, BL4)은 비트 라인 컨택(BLC)에 의해 웰 가드의 제2 특정 영역(110b)와 전기적으로 연결되어, 외부에서 웰 가드의 제2 특정 영역(110b)으로 입력되는 파워를 공급받을 수 있다.2, each of the second drain D18 and the second source S18 of the second transistor T18 is connected to the second specific region 110b facing the first specific region 110a of the well guard May be overlapped with the third and fourth bit lines BL3 and BL4 extended and arranged to the upper portion where the first transistor T12 is formed. At this time, the third and fourth bit lines BL3 and BL4 are electrically connected to the second specific region 110b of the well guard by the bit line contact BLC, so that the second specific region of the well guard 110b, respectively.

그리고, 제2 트랜지스터(T18) 상에는 제3 및 제4 비트 라인들(BL3, BL4)이 배열된 방향과 직교하는 방향, 즉 도면 상의 X 방향으로 배열되는 제4 메탈 라인(M1<3>)이 연장되어 배열된다. 여기서, 제2 트랜지스터(T18)의 소스(S18) 및 드레인(D18) 영역에는 제4 메탈 라인(M1<3>)과 전기적으로 연결되는 메탈 라인 컨택(M1C)과, 제3 및 제4 비트 라인(BL3, BL4)과 전기적으로 연결되는 비트 라인 컨택(BLC)이 형성될 수 있다.The fourth metal line M1 <3> arranged in the direction orthogonal to the direction in which the third and fourth bit lines BL3 and BL4 are arranged, that is, in the X direction in the drawing, is formed on the second transistor T18 Respectively. A metal line contact M1C electrically connected to the fourth metal line M1 <3> is formed in the source and drain regions D18 and D18 of the second transistor T18. A bit line contact BLC electrically connected to the bit lines BL3 and BL4 may be formed.

또한, 제1 및 제2 트랜지스터(T12, T18) 사이, 즉 상부 및 하부 사이에는 제5 비트 라인(BL5)이 배열된다.In addition, a fifth bit line BL5 is arranged between the first and second transistors T12 and T18, that is, between the upper and lower sides.

보다 구체적으로, 제5 비트 라인(BL5)은 도2 및 제3에 도시된 바와 같이, 서로 마주보는 제1 트랜지스터(T12)의 제1 게이트(G12)의 일단과 제2 트랜지스터(T18)의 제2 게이트(G18)의 타단과 중첩되도록 배열되는 메인부(310)와, 상기 메인부(310)에서 상기 제1 트랜지스터(T12)의 제1 게이트(G12) 및 제2 트랜지스터(T18)의 제2 게이트(G18) 각각의 내부 쪽으로 연장되어 배열되는 연장부(312, 314, 316, 318)로 구성될 수 있다.More specifically, the fifth bit line BL5 is connected to one end of the first gate G12 of the first transistor T12 facing each other and the other end of the second transistor T18, And a second transistor G12 of the first transistor T12 and the second transistor T18 of the first transistor T12 in the main portion 310. The main portion 310 of the main portion 310 is arranged to overlap the other end of the second transistor G18, And extending portions 312, 314, 316, and 318 extending toward the inside of each of the gates G18.

이때, 메인부(310)의 일측은 비트 라인 컨택(BLC)에 의해 제1 게이트(G12)의 일단과 전기적으로 연결될 수 있고, 메인부(310)의 타측 또한 비트 라인 컨택(BLC)에 의해 제2 게이트(G18)의 타단과 전기적으로 연결될 수 있다.One side of the main part 310 may be electrically connected to one end of the first gate G12 by a bit line contact BLC and the other side of the main part 310 may be electrically connected to the bit line contact BLC 2 gate G18.

그리고, 연장부(312, 314, 316, 318)는 상기 메인부(310)의 일측에서 상기 제1 트랜지스터(T12)의 제1 게이트(G12)과 오버랩 되도록 연장되어 상기 제1 트랜지스터(T12)가 형성된 제1 액티브 영역(114) 상에 배열되는 복수의 제1 보조 라인(312, 314, 이하, 311), 상기 메인부(310)의 타측에서 제2 트랜지스터(T18)의 제2 게이트(G18)쪽으로 연장되어 상기 제2 트랜지스터(T18)가 형성된 제2 액티브 영역(116) 상에 배열되는 복수의 제2 보조 라인(316, 318, 이하, 315)으로 구성될 수 있다.The extension portions 312, 314, 316 and 318 extend from one side of the main portion 310 to overlap with the first gate G12 of the first transistor T12, A plurality of first auxiliary lines 312 and 314 arranged on the first active region 114 and a second gate G18 of the second transistor T18 on the other side of the main portion 310. [ And a plurality of second auxiliary lines 316 and 318 (hereinafter referred to as 315) arranged on the second active region 116 on which the second transistor T18 is formed.

한편, 본 발명에 따른 제5 비트 라인(BL5)은 액티브 영역(114, 116) 상에 형성된 제1 및 제2 트랜지스터(T12, T18)의 게이트(G12, G18)와 중첩되도록 연장하여 형성함으로써, 제1 및 제2 트랜지스터(T12, T18)의 패턴 형성을 보강함과 동시에, 메탈 라인(M1<0>, M1<3>)과 연결되는 메탈 라인 컨택(M1C)을 통해 외부로부터 입력되는 전압을 공급받을 수 있다.The fifth bit line BL5 according to the present invention is extended to overlap the gates G12 and G18 of the first and second transistors T12 and T18 formed on the active regions 114 and 116, The voltages applied from the outside through the metal line contacts M1C which are connected to the metal lines M1 <0> and M1 <3> are reinforced by pattern formation of the first and second transistors T12 and T18, Can be supplied.

또한, 본 실시예는 제5 비트 라인(BL5)의 메인부(310)과 오버랩되도록 도면상의 X 방향으로 연장되어 배열되는 제2 및 제3 메탈 라인(M1<2>, M1<3>)을 더 포함할 수 있다. 이때, 제2 메탈 라인(M1<2>)은 메탈 라인 컨택(M1C)에 의해 웰 가드의 제1 특정 영역(110a)에서 연장된 제1 및 제2 비트 라인(BL1)과 전기적으로 연결될 수 있다. 더하여, 제3 메탈 라인(M1<3>)은 메탈 라인 컨택(M1C)에 의해 웰 가드의 제2 특정 영역(110b)로부터 연장된 제3 및 제4 비트 라인(BL3, BL4)과 전기적으로 연결될 수 있다.The present embodiment also includes second and third metal lines M1 <2> and M1 <3> extending in the X direction in the figure so as to overlap the main portion 310 of the fifth bit line BL5 . At this time, the second metal line M1 <2> may be electrically connected to the first and second bit lines BL1 extending from the first specific region 110a of the well guard by the metal line contact M1C . In addition, the third metal line M1 <3> is electrically connected to the third and fourth bit lines BL3 and BL4 extending from the second specific region 110b of the well guard by the metal line contact M1C .

또한, 본 발명에 따른 제1 및 제2 트랜지스터 영역(120, 140) 사이에는 도1과 같이, 제1 내지 제5 비트 라인(BL1, BL2, BL3, BL4, BL5)이 배열된 방향과 평행한 방향으로 나열되는 제6 비트 라인(BL6)을 더 포함할 수 있다.As shown in FIG. 1, between the first and second transistor regions 120 and 140 according to the present invention, the first to fifth bit lines BL1, BL2, BL3, BL4, and BL5 are arranged in parallel And a sixth bit line BL6 arranged in the direction of the bit line BL6.

제6 비트 라인(BL6)은 복수의 메탈 라인 컨택(M1C)에 의해 복수의 메탈 라인(M1<0>~M1<3>)과 전기적으로 연결됨으로써, 외부로부터 입력되는 전압을 공급받아 반도체 장치의 파워를 보강할 수 있다.The sixth bit line BL6 is electrically connected to the plurality of metal lines M1 <0> to M1 <3> by the plurality of metal line contacts M1C, Power can be reinforced.

기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Those skilled in the art will appreciate that the embodiments described above are illustrative in all respects and not restrictive because the invention may be embodied in other specific forms without departing from its spirit or essential characteristics. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 반도체 장치
T11, T12, T13, T21, T22, T23: 트랜지스터100: semiconductor device
T11, T12, T13, T21, T22, T23: transistors

Claims (11)

일렬로 배열된 제1 및 제2 트랜지스터를 포함하는 제1 트랜지스터 그룹;
상기 제1 및 제2 트랜지스터의 소스 및 드레인들 각각과 중첩되도록 배열되는 제1 및 제2 비트 라인; 및
상기 제1 및 제2 트랜지스터 사이에 배열되며, 서로 마주보는 상기 제1 트랜지스터의 제1 게이트의 일단 및 상기 제2 트랜지스터의 제2 게이트 타단과 중첩되도록 연장되어 배열되는 제3 비트 라인을 포함하되,
상기 제3 비트 라인은, 상기 제1 및 제2 트랜지스터 사이에 배열되는 메인부, 상기 메인부에서 상기 제1 및 제2 트랜지스터의 게이트 내부쪽으로 연장되어 배열되는 연장부를 포함하는 반도체 장치.A first transistor group including first and second transistors arranged in a line;
First and second bit lines arranged to overlap with the sources and drains of the first and second transistors, respectively; And
And a third bit line arranged between the first and second transistors and extending and arranged to overlap one end of the first gate of the first transistor and the second gate of the second transistor facing each other,
Wherein the third bit line includes a main portion arranged between the first and second transistors, and an extension portion extending from the main portion toward the inside of the gate of the first and second transistors. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.][Claim 2 is abandoned upon payment of the registration fee.] 제1 항에 있어서,
상기 메인부의 일측은, 제1 비트 라인 컨택에 의해 상기 제1 게이트의 상기 일단과 전기적으로 연결되는 반도체 장치.The method according to claim 1,
And one side of the main portion is electrically connected to the one end of the first gate by a first bit line contact. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.][Claim 3 is abandoned upon payment of the registration fee.] 제2 항에 있어서,
상기 메인부의 타측은, 제2 비트 라인 컨택에 의해 상기 제2 게이트의 상기 타단과 전기적으로 연결되는 반도체 장치.3. The method of claim 2,
And the other side of the main portion is electrically connected to the other end of the second gate by a second bit line contact. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.][Claim 4 is abandoned upon payment of the registration fee.] 제3 항에 있어서,
상기 연장부는,
상기 메인부의 상기 일측에서 상기 제1 트랜지스터의 게이트쪽으로 연장되어 상기 제1 트랜지스터가 형성된 제1 액티브 영역과 중첩되도록 형성되는 제1 보조 라인; 및
상기 메인부의 상기 타측에서 상기 제2 트랜지스터의 게이트쪽으로 연장되어 상기 제2 트랜지스터가 형성된 제2 액티브 영역과 중첩되도록 형성되는 제2 보조 라인을 포함하는 반도체 장치.The method of claim 3,
The extension
A first auxiliary line extending from the one side of the main part toward the gate of the first transistor and overlapping with a first active area formed with the first transistor; And
And a second auxiliary line extending from the other side of the main portion toward a gate of the second transistor and overlapping with a second active region formed with the second transistor. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.][Claim 5 is abandoned upon payment of registration fee.] 제4 항에 있어서,
상기 제1 내지 제3 비트라인이 배열된 방향과 직교하는 방향으로 연장되어 배열되는 메탈 라인을 더 포함하는 반도체 장치.5. The method of claim 4,
And a metal line extending in a direction orthogonal to a direction in which the first to third bit lines are arranged. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.][Claim 6 is abandoned due to the registration fee.] 제5 항에 있어서,
상기 메탈 라인은 상기 제1 보조 라인과 중첩되도록 형성되며, 제1 메탈 라인 컨택에 의해 상기 제1 보조 라인과 전기적으로 연결되어 외부로부터 인가되는 전원을 공급하는 반도체 장치.6. The method of claim 5,
Wherein the metal line overlaps with the first auxiliary line and is electrically connected to the first auxiliary line by a first metal line contact to supply power from the outside. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.][7] has been abandoned due to the registration fee. 제5 항에 있어서,
상기 메탈 라인은 상기 제2 보조 라인과 중첩되도록 형성되며, 제2 메탈 라인 컨택에 의해 상기 제2 보조 라인과 전기적으로 연결되어 외부로부터 인가되는 전원을 공급하는 반도체 장치.6. The method of claim 5,
Wherein the metal line is formed to overlap with the second auxiliary line and is electrically connected to the second auxiliary line by a second metal line contact to supply power from the outside. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.][8] has been abandoned due to the registration fee. 제7 항에 있어서,
상기 제1 트랜지스터 그룹이 배열된 방향과 평행한 방향으로 형성되는 제2 트랜지스터 그룹을 더 포함하는 반도체 장치.8. The method of claim 7,
And a second transistor group formed in a direction parallel to the direction in which the first transistor groups are arranged. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.][Claim 9 is abandoned upon payment of registration fee.] 제8 항에 있어서,
상기 제1 및 제2 트랜지스터 그룹 사이에 상기 제1 및 제2 비트 라인이 배열된 방향과 평행한 방향으로 나열되는 제4 비트 라인을 더 포함하는 반도체 장치.9. The method of claim 8,
And a fourth bit line arranged between the first and second transistor groups in a direction parallel to a direction in which the first and second bit lines are arranged. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.][Claim 10 is abandoned upon payment of the registration fee.] 제9 항에 있어서,
상기 제4 비트 라인은 제3 메탈 라인 컨택에 의해 상기 메탈 라인과 전기적으로 연결되어 외부로부터 인가되는 전원을 공급받는 반도체 장치.10. The method of claim 9,
Wherein the fourth bit line is electrically connected to the metal line by a third metal line contact and receives power applied from the outside. 단위 블록 형태로 형성되며 복수의 트랜지스터를 포함하는 제1 영역 및 제2 영역;
상기 제1 영역 및 상기 제2 영역 사이에 제1 방향으로 연장하고 상기 복수의 트랜지스터와 중첩 및 컨택하지 않도록 배치되는 비트 라인;
상기 제1 및 제2 영역들 상에 상기 제1 방향에 수직하는 제2 방향으로 연장하도록 배치되고 상기 제1 및 제2 영역들로 전원을 공급하는 메탈 라인; 및
상기 비트 라인과 상기 메탈 라인을 전기적으로 연결하는 메탈 라인 컨택을 포함하고,
상기 비트 라인은 상기 메탈 라인 컨택을 통해 상기 메탈 라인으로부터 공급되는 상기 전원을 상기 제1 및 제2 영역들로 공급하는 반도체 장치.A first region and a second region formed in a unit block shape and including a plurality of transistors;
A bit line extending in a first direction between the first region and the second region and arranged so as not to overlap and contact the plurality of transistors;
A metal line disposed on the first and second regions and extending in a second direction perpendicular to the first direction and supplying power to the first and second regions; And
And a metal line contact electrically connecting the bit line and the metal line,
Wherein the bit line supplies the power supplied from the metal line through the metal line contact to the first and second regions.
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* Cited by examiner, † Cited by third party
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KR100271788B1 (en) * 1997-10-30 2000-11-15 김영환 Layout design for bit line prechatge circuit
JP2003046087A (en) 2001-07-31 2003-02-14 Matsushita Electric Ind Co Ltd Semiconductor integrated circuit

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