KR101760696B1 - Schmitt trigger circuit - Google Patents

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Abstract

본 발명은 슈미트 트리거 회로에 관한 것이다.
모스 트랜지스터의 다이오드 커넥션을 이용하여 출력단의 커패시턴스 부하를 줄여 출력 파형의 전파지연을 개선시키는 슈미트 트리거 회로에 관한 것이다.The present invention relates to a Schmitt trigger circuit.
To a schmitt trigger circuit for reducing the capacitance load of an output terminal by using a diode connection of a MOS transistor to improve a propagation delay of an output waveform.

Description

슈미트 트리거 회로{SCHMITT TRIGGER CIRCUIT}Schmitt trigger circuit {SCHMITT TRIGGER CIRCUIT}

본 발명은 슈미트 트리거 회로에 관한 것으로, 보다 상세하게는 슈미트 트리거 회로의 모스 트랜지스터의 다이오드 커넥션을 이용하여 출력단의 커패시턴스 부하를 줄일 수 있는 슈미트 트리거 회로에 관한 것이다.
The present invention relates to a schmitt trigger circuit, and more particularly, to a schmitt trigger circuit capable of reducing a capacitance load of an output terminal by using a diode connection of a MOS transistor of a schmitt trigger circuit.

일반적으로 비교기는 하나의 전압을 다른 기준 전압(Vcom)과 비교하기 위한 것으로, 입력 전압이 기준 전압 이상일 때 출력 전압이 발생한다.In general, a comparator is for comparing one voltage with another reference voltage (Vcom), and an output voltage is generated when the input voltage is equal to or higher than the reference voltage.

비교기의 입력 전압에 노이즈(Noise)가 포함되어 있으면, 출력 전압에 오차를 유발시키기 때문에 비교기가 노이즈(Noise)에 둔감하게 동작하도록 히스테리시스(hysteresis) 특성을 갖는 비교기를 사용하고 있다.If the input voltage of the comparator includes noise, it causes an error in the output voltage. Therefore, a comparator having a hysteresis characteristic is used so that the comparator operates insensitive to noise.

슈미트 트리거 회로(Schmitt Trigger Circuit)는 히스테리시스 특성을 갖는 비교기의 한 종류이고, 입력 전압과 출력전압, 두개의 문턱 전압(Threshold voltage)(VIH, VIL)을 가진다. 이하 도면을 참조하여 설명한다.
Schmitt Trigger Circuit is a type of comparator with hysteresis characteristics and has input voltage, output voltage, and two threshold voltages (VIH, VIL). The following description will be made with reference to the drawings.

도1은 히스테리시스 특성 유무에 따른 비교기의 출력 파형을 도시한 도면이다. 비교기는 입력 전압을 다른 기준 전압(Vcom)과 비교하여 입력 전압이 기준 전압(Vcom) 이상인 경우에 출력 전압을 발생시킨다.1 is a diagram showing an output waveform of a comparator depending on the presence or absence of a hysteresis characteristic. The comparator compares the input voltage with the other reference voltage Vcom to generate the output voltage when the input voltage is equal to or higher than the reference voltage Vcom.

도1에 도시한 바와 같이, 입력 전압(Vin)에 대하여 히스테리시스(hysteresis) 특성을 갖지 않는 비교기의 출력 파형과 히스테리시스 특성을 갖는 비교기의 출력 파형이 차이가 있음을 알 수 있다.As shown in FIG. 1, it can be seen that there is a difference between the output waveform of the comparator having no hysteresis characteristic and the output waveform of the comparator having the hysteresis characteristic with respect to the input voltage Vin.

히스테리시스 특성을 갖지 않는 비교기의 경우는, 노이즈(Noise)가 포함된 입력 전압(Vin)이 입력되면 해당 노이즈(Noise)가 반영된 출력 전압(Vout1)을 발생시킨다.In the case of a comparator having no hysteresis characteristic, when the input voltage Vin including noise is inputted, the output voltage Vout1 reflecting the noise is generated.

반면에, 히스테리시스 특성을 갖는 비교기의 경우는, 노이즈(Noise)가 포함된 입력 전압(Vin)이 입력되더라도, 제1 문턱 전압(high threshold voltage)(VIH) 및 제2 문턱 전압(low threshold voltage)(VIL)에 의해 해당 노이즈(Noise)가 제거되어 원하는 출력 전압(Vout2)을 발생시킨다. 이러한 히스테리시스 특성을 갖는 비교기의 일예가 슈미트 트리거 회로이다.On the other hand, in the case of the comparator having the hysteresis characteristic, even when the input voltage Vin including the noise is input, the first threshold voltage VIH and the second threshold voltage VH, The corresponding noise is removed by the voltage VIL to generate the desired output voltage Vout2. One example of a comparator having such a hysteresis characteristic is a Schmitt trigger circuit.

슈미트 트리거 회로(Schmitt Trigger Circuit)는 하나의 입력 전압(Vin)을 받아 그 입력 전압(Vin)의 변화를 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL)과 비교하여 출력 전압(Vout2)을 발생시키기 때문에, 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL) 사이에 존재하는 입력 전압(Vin)의 노이즈(Noise)가 나타나지 않는다.The Schmitt trigger circuit receives one input voltage Vin and compares the change of the input voltage Vin with the first threshold voltage VIH and the second threshold voltage VIL to generate the output voltage Vout2, The noise of the input voltage Vin existing between the first threshold voltage VIH and the second threshold voltage VIL does not appear.

슈미트 트리거 회로의 동작을 자세히 살펴보면, 입력 전압(Vin)이 로우(Low)에서 하이(High)로 트랜지션될 때, 제1 문턱 전압(VIH) 이상이 되지 못하면, 출력 전압은 로우(Low)를 유지하게 되고, 입력 전압(Vin)이 하이(High)에서 로우(Low)로 트랜지션될 때, 제2 문턱 전압(VIL) 이하가 되지 못하면, 출력 전압(Vout2)은 하이(High)를 유지하게 된다.
The operation of the Schmitt trigger circuit will be described in detail. When the input voltage Vin transitions from low to high, if the first threshold voltage VIH is not reached, the output voltage is kept low The output voltage Vout2 is maintained at a high level when the input voltage Vin is not lower than the second threshold voltage VIL when transitioning from high to low.

도 2는 종래의 슈미트 트리거 회로를 도시한 도면이다.2 is a diagram showing a conventional Schmitt trigger circuit.

도2에 도시한 바와 같이, 슈미트 트리거 회로는 제1 및 제2 p 타입 트랜지스터(MP1, MP2), 제1 및 제2 n타입 트랜지스터(MN1, MN2), 제1 및 제2 인버터(10, 20) 등을 포함한다.2, the schmitt trigger circuit includes first and second p-type transistors MP1 and MP2, first and second n-type transistors MN1 and MN2, first and second inverters 10 and 20 ) And the like.

제1 p 타입 트랜지스터(MP1)의 게이트전극은, 제2 인버터(20)의 출력단과 연결되며, 출력 전압(Vout)이 인가되고, 제1 p 타입 트랜지스터(MP1)의 소스전극은 제2 p 타입 트랜지스터(MP2)의 드레인전극과 연결된 제1 노드(N1)와 연결되고, 제1 p 타입 트랜지스터(MP1)의 드레인전극은 제1 인버터(10)의 출력단과 제2 인버터(20)의 입력단 사이의 제2 노드(N2)와 연결된다.The gate electrode of the first p-type transistor MP1 is connected to the output terminal of the second inverter 20 and the output voltage Vout is applied. The source electrode of the first p-type transistor MP1 is connected to the second p- The drain electrode of the first p-type transistor MP1 is connected between the output terminal of the first inverter 10 and the input terminal of the second inverter 20, And is connected to the second node N2.

제2 p 타입 트랜지스터(MP2)의 게이트전극에는 제1바이어스 전압(Vbiasp)이 인가되고, 그 소스전극에는 구동전압(VDD)이 인가된다.A first bias voltage Vbiasp is applied to the gate electrode of the second p-type transistor MP2, and a driving voltage VDD is applied to the source electrode thereof.

제1 n 타입 트랜지스터(MN1)의 게이트전극은, 제2 인버터(20)의 출력단과 연결되며, 출력 전압(Vout)이 인가되고, 제1 n 타입 트랜지스터(MN1)의 드레인전극은 제2 노드(N2)와 연결되고, 제1 n 타입 트랜지스터(MN1)의 소스전극은 제2 n 타입 트랜지스터(MN2)의 드레인전극과 연결된 제3노드(N3)와 연결된다.The gate electrode of the first n-type transistor MN1 is connected to the output terminal of the second inverter 20 and the output voltage Vout is applied. The drain electrode of the first n-type transistor MN1 is connected to the second node N2 and the source electrode of the first n-type transistor MN1 is connected to the third node N3 connected to the drain electrode of the second n-type transistor MN2.

제2 n 타입 트랜지스터(MN2)의 게이트전극에는 제2바이어스 전압(Vbiasn)이 인가되고, 그 소스전극에는 기저전압(GND)이 인가된다.A second bias voltage Vbiasn is applied to the gate electrode of the second n-type transistor MN2, and a base low voltage GND is applied to the source electrode thereof.

제1 인버터(10)는 입력 전압(Vin)을 반전시키고 제2 인버터(20)는 제1 인버터(10)의 출력을 반전시키는데, 제1 및 제2 인버터(10, 20) 각각은 p타입 트랜지스터(미도시)와 n 타입 트랜지스터(미도시)를 포함한다.The first inverter 10 inverts the input voltage Vin and the second inverter 20 inverts the output of the first inverter 10. The first and second inverters 10 and 20 each include a p- (Not shown) and an n-type transistor (not shown).

이때, 제1 및 제2 인버터(10, 20)의 스위칭 문턱 전압은 p 타입 트랜지스터(미도시)와 n 타입 트랜지스터(미도시)의 채널 비율에 의해 결정된다.At this time, the switching threshold voltages of the first and second inverters 10 and 20 are determined by the channel ratios of the p-type transistor (not shown) and the n-type transistor (not shown).

슈미트 트리거 회로는 입력 전압(Vin)이 로우(Low) 논리전압으로부터 하이(High) 논리전압으로 트랜지션될 때, 출력 전압(Vout)은 로우(Low) 논리전압으로부터 하이(High) 논리전압으로 트랜지션되도록 동작한다.The Schmitt trigger circuit is designed so that when the input voltage Vin transitions from a low logic voltage to a high logic voltage the output voltage Vout is transitioned from a low logic voltage to a high logic voltage .

슈미트 트리거 회로의 동작을 자세하게 설명하면, 입력 전압(Vin)이 로우(Low) 일 때, 제1 인버터(10)의 출력은 하이(High)가 되고, 그 결과 제2 인버터(20)의 출력인 출력 전압(Vout)은 로우(Low)가 된다.The operation of the Schmitt trigger circuit will be described in detail. When the input voltage Vin is low, the output of the first inverter 10 becomes high. As a result, the output of the second inverter 20 The output voltage Vout becomes low.

이때, 제1 n 타입 트랜지스터(MN1)의 게이트전극에 로우(Low)인 출력 전압(Vout)이 인가됨에 따라 제1 n 타입 트랜지스터(MN1)은 턴오프(Turn-Off)되어 전류가 흐르지 못한다.At this time, as the output voltage Vout of low level is applied to the gate electrode of the first n-type transistor MN1, the first n-type transistor MN1 is turned off and no current flows.

반면에, 제1 p 타입 트랜지스터(MP1)의 게이트전극에 로우(Low)인 출력 전압(Vout)이 인가됨에 따라 제1 p 타입 트랜지스터(MP1)은 턴온(Turn-On)되고, 제1 인버터(10)는 제1 저항(R1)에 제1 및 제2 p 타입 트랜지스터(MP1, MP2)에 의한 저항(미도시)이 병렬로 더해지는 구조가 된다.On the other hand, as the output voltage Vout of a low level is applied to the gate electrode of the first p-type transistor MP1, the first p-type transistor MP1 is turned on and the first inverter 10 have a structure in which resistances (not shown) by the first and second p-type transistors MP1 and MP2 are added in parallel to the first resistor R1.

이와 같은 병렬 저항으로 인하여 제1 인버터(10)의 스위칭 문턱 전압이 제1 문턱 전압(도1의 VIH)으로 되고, 그 결과 입력 전압(Vin)이 로우(Low) 논리전압으로부터 하이(High) 논리전압으로 트랜지션될 때 입력 전압(Vin)이 제1 문턱 전압(VIH) 이상이어야 슈미트 트리거 회로의 출력 전압(Vout)이 하이(High) 논리전압이 된다.As a result, the switching threshold voltage of the first inverter 10 becomes the first threshold voltage (VIH in FIG. 1), and as a result, the input voltage Vin changes from the low logic voltage to the high logic The output voltage Vout of the Schmitt trigger circuit becomes a high logic voltage when the input voltage Vin is equal to or higher than the first threshold voltage VIH.

한편, 입력 전압(Vin)이 하이(High) 일 때, 제1 인버터(10)의 출력은 로우(Low)가 되고, 그 결과 제2 인버터(20)의 출력인 출력 전압(Vout)은 하이(High)가 된다. 이때, 제1 p 타입 트랜지스터(MP1)의 게이트전극에 로우(Low)인 출력 전압(Vout)이 인가됨에 따라 제1 p 타입 트랜지스터(MP1)은 턴오프(Turn-Off)된다.On the other hand, when the input voltage Vin is high, the output of the first inverter 10 is low, and as a result, the output voltage Vout, which is the output of the second inverter 20, High). At this time, the first p-type transistor MP1 is turned off as the output voltage Vout of low level is applied to the gate electrode of the first p-type transistor MP1.

반면에, 제1 n 타입 트랜지스터(MN1)의 게이트전극에 하이(High)인 출력 전압(Vout)이 인가됨에 따라 제1 n 타입 트랜지스터(MN1)은 턴온(Turn-On)되고, 제1 인버터(10)는 제2 저항(R2)에 제1 및 제2 n 타입 트랜지스터(MN1, MN2)의 저항(Rp)이 병렬로 더해지는 구조가 된다.On the other hand, as the output voltage Vout of a high level is applied to the gate electrode of the first n-type transistor MN1, the first n-type transistor MN1 is turned on and the first inverter 10 has a structure in which the resistances Rp of the first and second n-type transistors MN1 and MN2 are added in parallel to the second resistor R2.

이와 같은 병렬 저항으로 인하여 스위칭 문턱 전압이 제2 문턱 전압(VIL)으로 되고, 그 결과 입력 전압(Vin)이 하이(High) 논리전압으로부터 로우(Low) 논리전압으로 트랜지션될 때 입력 전압(Vin)이 제2 문턱 전압(VIL) 이하이어야 슈미트 트리거 회로의 출력 전압(Vout)이 로우(Low) 논리전압이 된다.
Such a parallel resistance causes the switching threshold voltage to become the second threshold voltage VIL and as a result the input voltage Vin is shifted from the high logic voltage to the low logic voltage, The output voltage Vout of the Schmitt trigger circuit becomes a low logic voltage when the second threshold voltage VIL is equal to or lower than the second threshold voltage VIL.

도3은 종래의 슈미트 트리거 회로 출력단의 커패시턴스 부하(Load)를 모델링한 등가 회로도이다. 도1을 참조하여 설명한다.3 is an equivalent circuit diagram modeling a capacitance load of a conventional Schmitt trigger circuit output stage. Will be described with reference to Fig.

종래의 슈미트 트리거 회로에서는 그 출력단이 피드백하여 제1 p 타입 트랜지스터(MP1) 및 제1 n타입 트랜지스터(MN1)의 게이트전극에 연결되는 구조이기 때문에 출력단의 총 커패시터 부하를 증가시켰다.In the conventional schmitt trigger circuit, since the output terminal thereof is fed back and connected to the gate electrodes of the first p-type transistor MP1 and the first n-type transistor MN1, the total capacitor load of the output stage is increased.

도3에 도시한 바와 같이, 기본 커패시턴스 출력 부하인 CL에 제1 p 타입 트랜지스터(도2의 MP1) 및 제1 n타입 트랜지스터(도2의 MN1)의 게이트 커패시턴스인 CPG, CNG가 병렬로 연결된다. 따라서, 출력단의 총 커패시터 부하는 (CL+CPG+CNG)과 같다.3, the first 1 p-type transistors (Figure 2 of MP1) and a 1 n-type and the gate capacitances of C PG, C NG parallel transistor (Fig MN1. 2) in the main capacitance output load of C L Lt; / RTI > Therefore, the total capacitor load of the output stage is equal to (C L + C PG + C NG ).

즉, 제1 p 타입 트랜지스터(도2의 MP1)의 게이트 커패시턴스(CPG)는 약2.5pF이고, 제1 n타입 트랜지스터(도2의 MN1)의 게이트 커패시턴스(CNG)는 약1.6pF이다. 따라서, 출력단의 총 커패시터 부하는 10pF이 된다.That is, the gate capacitance C PG of the first p-type transistor (MP 1 in FIG. 2) is about 2.5 pF and the gate capacitance C NG of the first n-type transistor (MN 1 in FIG. 2) is about 1.6 pF. Therefore, the total capacitor load of the output stage becomes 10 pF.

비록 그 값이 크지는 않지만, 시상수(RC)가 증가시켜 출력 파형을 지연(Delay)시키는 문제점이 있었다.
Although the value is not large, there is a problem that the time constant RC increases and the output waveform is delayed.

본 발명은, 상기와 같은 문제점을 해결하기 위한 것으로, 모스 트랜지스터의 다이오드 커넥션을 이용하여 출력단의 커패시턴스 부하를 줄여 출력 파형의 전파지연을 개선시키는 슈미트 트리거 회로를 제공하는 것을 목적으로 한다.
It is an object of the present invention to provide a Schmitt trigger circuit which reduces a capacitance load of an output terminal by using a diode connection of a MOS transistor to improve a propagation delay of an output waveform.

상기한 바와 같은 목적을 달성하기 위한 슈미트 트리거 회로는, 입력 전압을 반전시키는 제1 인버터와; 상기 제1 인버터의 출력을 반전시켜 출력 전압을 발생하는 제2 인버터와; 제1 노드에 연결된 제1 소스전극, 상기 제1 인버터의 출력단과 상기 제2 인버터의 입력단과 연결된 제2 노드에 연결된 제1 게이트전극 및 제1 드레인전극을 포함하며, 상기 제1 게이트전극에는 상기 제1 인버터의 출력이 인가되는 제1 p 타입 트랜지스터와; 제1 바이어스전압이 공급되는 제2 게이트전극, 전원전압이 공급되는 제2 소스전극, 및 상기 제1 노드에 연결된 제2 드레인전극을 포함하는 제2 p 타입 트랜지스터와; 상기 제1 인버터의 출력이 공급되는 제3 게이트전극, 제3 노드에 연결된 제3 소스전극, 및 상기 제2 노드에 연결된 제3 드레인전극을 포함하는 제1 n 타입 트랜지스터와; 제2 바이어스전압이 공급되는 제4 게이트전극, 기저전압이 공급되는 제4 소스전극, 및 상기 제3 노드에 연결된 제4 드레인전극을 포함하는 제2 n 타입 트랜지스터를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a Schmitt trigger circuit comprising: a first inverter for inverting an input voltage; A second inverter for inverting an output of the first inverter to generate an output voltage; A first source electrode connected to a first node, a first gate electrode connected to an output terminal of the first inverter and a second node connected to an input terminal of the second inverter, and a first drain electrode, A first p-type transistor to which the output of the first inverter is applied; A second p-type transistor including a second gate electrode to which a first bias voltage is supplied, a second source electrode to which a power supply voltage is supplied, and a second drain electrode connected to the first node; A first n-type transistor including a third gate electrode to which an output of the first inverter is supplied, a third source electrode connected to a third node, and a third drain electrode connected to the second node; And a second n-type transistor including a fourth gate electrode to which a second bias voltage is supplied, a fourth source electrode to which a low voltage is supplied, and a fourth drain electrode connected to the third node.

여기서, 상기 입력 전압이 로우 논리전압으로부터 하이 논리전압으로 트랜지션되는 경우에, 상기 입력 전압이 제1 문턱전압 이상이어야 상기 출력 전압이 로우 논리전압으로부터 하이 논리전압으로 트랜지션될 수 있다.Here, when the input voltage is transitioned from the low logic voltage to the high logic voltage, the output voltage may be transitioned from the low logic voltage to the high logic voltage so that the input voltage is not lower than the first threshold voltage.

그리고, 상기 제1 문턱전압은, 상기 제1 p 타입 트랜지스터 및 제2 p 타입 트랜지스터에 의해 설정되는 것이 바람직하다.The first threshold voltage is preferably set by the first p-type transistor and the second p-type transistor.

여기서, 상기 제2 p 타입 트랜지스터는 제1 바이어스전압에 의해 턴온되고 정전류가 흐르도록 제어될 수 있다.Here, the second p-type transistor may be turned on by the first bias voltage and controlled so that a constant current flows.

반면에, 상기 입력 전압이 하이 논리전압으로부터 로우 논리전압으로 트랜지션되는 경우에, 상기 입력 전압이 제2 문턱전압 이하이어야 상기 출력 전압이 하이 논리전압으로부터 로우 논리전압으로 트랜지션될 수 있다.On the other hand, when the input voltage is transited from the high logic voltage to the low logic voltage, the output voltage may be transitioned from the high logic voltage to the low logic voltage only when the input voltage is below the second threshold voltage.

그리고, 상기 제2 문턱전압은, 상기 제1 n 타입 트랜지스터 및 제2 n 타입 트랜지스터에 설정되는 것이 바람직하다.The second threshold voltage may be set to the first n-type transistor and the second n-type transistor.

한편, 상기 제2 n 타입 트랜지스터는 제2 바이어스전압에 의해 턴온되고 정전류가 흐르도록 제어될 수 있다.
On the other hand, the second n-type transistor can be turned on by the second bias voltage and controlled so that a constant current flows.

이상 설명한 바와 같이, 본 발명에 따른 슈미트 트리거 회로에서는, 모스 트랜지스터의 다이오드 커넥션을 이용하여 출력단의 커패시턴스 부하를 줄일 수 있다.As described above, in the schmitt trigger circuit according to the present invention, the capacitance load of the output stage can be reduced by using the diode connection of the MOS transistor.

그 결과 출력되는 구형파의 Rising, Falling 시간이 짧아져서, 출력 파형의 전파지연을 줄일 수 있다.
As a result, the rising and falling time of the output square wave is shortened, and the propagation delay of the output waveform can be reduced.

도1은 히스테리시스 특성 유무에 따른 비교기의 출력 파형을 도시한 도면이다.
도 2는 종래의 슈미트 트리거 회로를 도시한 도면이다.
도3은 종래의 슈미트 트리거 회로 출력단의 커패시턴스 부하(Load)를 모델링한 등가 회로도이다.
도4는 본 발명의 바람직한 실시예에 따른 슈미트 트리거 회로를 도시한 도면이다.
도5는 발명의 바람직한 실시예에 따른 슈미트 트리거 회로를 개략적으로 도시한 도면이다.
도6a는 본 발명의 인버터를 설명하기 위해 참조되는 도면이고, 6b는 본 발명의 인버터의 부하를 저항으로 모델링한 등가 회로도이다.
도7a 내지 도7c는 본 발명의 바람직한 실시예에 따른 슈미트 트리거 회로의 입력 전압이 로우 논리 전압으로부터 하이 논리 전압으로 트랜지션될 때의 동작을 설명하기 위해 참조되는 도면이다.
도8a 내지 도8c는 본 발명의 바람직한 실시예에 따른 슈미트 트리거 회로의 입력 전압이 하이 논리 전압으로부터 로우 논리 전압으로 트랜지션될 때의 동작을 설명하기 위해 참조되는 도면이다.
도9는 종래의 출력 파형과 본 발명의 출력 파형을 비교하기 위해 참조되는 도면이다.1 is a diagram showing an output waveform of a comparator depending on the presence or absence of a hysteresis characteristic.
2 is a diagram showing a conventional Schmitt trigger circuit.
3 is an equivalent circuit diagram modeling a capacitance load of a conventional Schmitt trigger circuit output stage.
4 is a diagram illustrating a Schmitt trigger circuit according to a preferred embodiment of the present invention.
5 is a schematic diagram illustrating a Schmitt trigger circuit according to a preferred embodiment of the present invention.
6A is a diagram referred to explain the inverter of the present invention, and 6B is an equivalent circuit diagram modeling the load of the inverter of the present invention by a resistor.
7A to 7C are diagrams for explaining the operation when the input voltage of the Schmitt trigger circuit according to the preferred embodiment of the present invention is transitioned from a low logic voltage to a high logic voltage.
8A to 8C are diagrams referred to explain the operation when the input voltage of the Schmitt trigger circuit according to the preferred embodiment of the present invention is transitioned from a high logic voltage to a low logic voltage.
FIG. 9 is a diagram referred to for comparing a conventional output waveform and an output waveform of the present invention. FIG.

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도4는 본 발명의 바람직한 실시예에 따른 슈미트 트리거 회로를 도시한 도면이다.4 is a diagram illustrating a Schmitt trigger circuit according to a preferred embodiment of the present invention.

도4에 도시한 바와 같이, 슈미트 트리거 회로는 제1 및 제2 p 타입 트랜지스터(MP1, MP2), 제1 및 제2 n타입 트랜지스터(MN1, MN2), 제1 및 제2 인버터(100, 200) 등을 포함한다.4, the Schmitt trigger circuit includes first and second p-type transistors MP1 and MP2, first and second n-type transistors MN1 and MN2, first and second inverters 100 and 200 ) And the like.

여기서, 제1 및 제2 p 타입 트랜지스터(MP1, MP2), 제1 및 제2 n타입 트랜지스터(MN1, MN2) 각각은 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로 구현된다.Each of the first and second p-type transistors MP1 and MP2 and the first and second n-type transistors MN1 and MN2 is implemented by a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

제1 p 타입 트랜지스터(MP1)의 소스전극은 제2 p 타입 트랜지스터(MP2)의 드레인전극과 연결된 제1 노드(N1)와 연결된다.The source electrode of the first p-type transistor MP1 is connected to the first node N1 connected to the drain electrode of the second p-type transistor MP2.

그리고, 제1 p 타입 트랜지스터(MP1)의 게이트전극 및 드레인전극은 제1 인버터(100)의 출력단과 제2 인버터(200)의 입력단 사이의 제2 노드(N2)와 연결되어 제1 인버터(100)의 출력이 인가된다.The gate electrode and the drain electrode of the first p-type transistor MP1 are connected to the second node N2 between the output terminal of the first inverter 100 and the input terminal of the second inverter 200, Is applied.

제2 p 타입 트랜지스터(MP2)의 게이트전극에는 제1바이어스 전압(Vbiasp)이 인가되고, 그 소스전극에는 구동전압(VDD)이 인가된다.A first bias voltage Vbiasp is applied to the gate electrode of the second p-type transistor MP2, and a driving voltage VDD is applied to the source electrode thereof.

또한, 제1 n 타입 트랜지스터(MN1)의 게이트전극 및 드레인전극은 제2 노드(N2)와 연결되어 제1 인버터(100)의 출력이 인가된다.In addition, the gate electrode and the drain electrode of the first n-type transistor MN1 are connected to the second node N2 and the output of the first inverter 100 is applied.

그리고, 제1 n 타입 트랜지스터(MN1)의 소스전극은 제2 n 타입 트랜지스터(MN2)의 드레인전극인 제3 노드(N3)와 연결된다.The source electrode of the first n-type transistor MN1 is connected to the third node N3 which is the drain electrode of the second n-type transistor MN2.

제2 n 타입 트랜지스터(MN2)의 게이트전극에는 제2바이어스 전압(Vbiasn)이 인가되고, 그 소스전극에는 기저전압(GND)이 인가된다.A second bias voltage Vbiasn is applied to the gate electrode of the second n-type transistor MN2, and a base low voltage GND is applied to the source electrode thereof.

여기서, 본 발명의 다이오드 커넥션(Diode Connection)된 제1 p 타입 트랜지스터(MP1) 및 제1 n타입 트랜지스터(MN1)에 흐르는 전류량은 각각의 W/L 사이즈와 각각의 게이트전극에 인가되는 전압에 따라 달라진다.Here, the amount of current flowing through the first p-type transistor MP1 and the first n-type transistor MN1 diode-connected according to the present invention depends on the size of each W / L and the voltage applied to each gate electrode It is different.

만약 인가되는 게이트전압이 일정한 경우에는 각 트랜지스터의 W/L 사이즈가 클수록 많은 전류가 흐를 수 있다.If the applied gate voltage is constant, the larger the W / L size of each transistor, the more current can flow.

이때, W는 트랜지스터의 채널 폭을 나타내고, L은 트랜지스터의 채널 길이를 의미한다.At this time, W represents the channel width of the transistor, and L represents the channel length of the transistor.

제1 인버터(100)는 입력 전압(Vin)을 반전시키고 제2 인버터(200)는 제1 인버터(100)의 출력을 반전시키는데, 제1 및 제2 인버터(100, 200) 각각은 p타입 트랜지스터(P0)와 n 타입 트랜지스터(N0)를 포함한다.The first inverter 100 inverts the input voltage Vin and the second inverter 200 inverts the output of the first inverter 100. The first and second inverters 100 and 200 each include a p- Type transistor P0 and an n-type transistor N0.

이때, 제1 및 제2 인버터(100, 200)의 스위칭 문턱 전압은 p 타입 트랜지스터(P0)와 n 타입 트랜지스터(N0)의 채널 비율에 의해 결정된다.At this time, the switching threshold voltages of the first and second inverters 100 and 200 are determined by the channel ratios of the p-type transistor P0 and the n-type transistor N0.

슈미트 트리거 회로는 입력 전압(Vin)이 로우(Low) 논리전압으로부터 하이(High) 논리전압으로 트랜지션될 때, 특히, 입력 전압(Vin)이 제1 문턱 전압(high threshold voltage)(VIH) 이상이 될 때, 출력 전압(Vout)은 로우(Low) 논리전압으로부터 하이(High) 논리전압으로 트랜지션되도록 동작한다.The Schmitt trigger circuit is designed so that when the input voltage Vin transitions from a low logic voltage to a high logic voltage and in particular when the input voltage Vin is greater than or equal to the first threshold voltage VIH The output voltage Vout is caused to transition from a low logic voltage to a high logic voltage.

반면에, 입력 전압(Vin)이 하이(High) 논리전압으로부터 로우(Low) 논리전압으로 트랜지션될 때, 특히, 입력 전압(Vin)이 제2 문턱 전압(low threshold voltage)(VIL) 이하가 될 때, 출력 전압(Vout)은 하이(High) 논리전압으로부터 로우(Low) 논리전압으로 트랜지션되도록 동작한다.On the other hand, when the input voltage Vin transitions from a high logic voltage to a low logic voltage, in particular when the input voltage Vin is below a second threshold voltage VIL , The output voltage Vout is operated to transition from a high logic voltage to a low logic voltage.

여기서, 제1 문턱 전압(VIH) 및 제2 문턱 전압(VIL)은, 각각 제1 및 제2 p 타입 트랜지스터(MP1, MP2), 제1 및 제2 n타입 트랜지스터(MN1, MN2)에 의해 설정된다.The first threshold voltage VIH and the second threshold voltage VIL are set by the first and second p-type transistors MP1 and MP2 and the first and second n-type transistors MN1 and MN2, do.

종래의 슈미트 트리거 회로에서는 그 출력단이 피드백하여 제1 p 타입 트랜지스터(도3의 MP1) 및 제1 n타입 트랜지스터(도3의 MN1)의 게이트전극에 연결되는 구조이기 때문에 출력단의 총 커패시터 부하를 증가시켜 출력 파형의 전파지연을 증가시키는 문제점이 있었다.In the conventional schmitt trigger circuit, since the output terminal thereof is fed back and connected to the gate electrode of the first p-type transistor (MP1 in FIG. 3) and the first n-type transistor (MN1 in FIG. 3), the total capacitor load Thereby increasing the propagation delay of the output waveform.

본 발명의 슈미트 트리거 회로 구조에서는 출력단에서 제1 n타입 트랜지스터(MN1), 제1 p 타입 트랜지스터(MP1)에 피드백 되는 패스가 없어 출력단의 총 커패시턴스 부하를 줄일 수 있고, 그 결과 출력 파형의 전파지연을 줄일 수 있다.
In the schmitt trigger circuit of the present invention, there is no feedback path to the first n-type transistor MN1 and the first p-type transistor MP1 at the output terminal, so that the total capacitance load of the output stage can be reduced. As a result, .

도5는 발명의 바람직한 실시예에 따른 슈미트 트리거 회로를 개략적으로 도시한 도면이다. 도4를 참조하여 설명한다.5 is a schematic diagram illustrating a Schmitt trigger circuit according to a preferred embodiment of the present invention. Will be described with reference to FIG.

도5에 도시한 바와 같이, 본 발명에 따른 슈미트 트리거 회로에서 제2 p 타입 트랜지스터(MP2) 및 제2 n타입 트랜지스터(MN2)는 일정한 레퍼런스 전류(Irefp,Irefn)를 공급하는 정전류원(Current Source) 역할을 한다.5, in the schmitt trigger circuit according to the present invention, the second p-type transistor MP2 and the second n-type transistor MN2 are connected to a constant current source (Irefn) supplying constant reference currents Irefp and Irefn, ).

제2 p 타입 트랜지스터(MP2) 및 제2 n타입 트랜지스터(MN2)의 W/L 사이즈와 각각의 게이트전극에 인가되는 제1바이어스 전압(Vbiasp) 및 제2바이어스 전압(Vbiasn)에 따라 정전류원의 레퍼런스 전류(Irefp,Irefn)가 정해진다.And the second bias voltage Vbiasn applied to the respective gate electrodes of the second p-type transistor MP2 and the second n-type transistor MN2. The reference currents Irefp and Irefn are determined.

이때, 제1바이어스 전압(Vbiasp)은 1.2V이고, 제2바이어스 전압(Vbiasn)은 0.6V로서, 약10uA 인 레퍼런스 전류(Irefp,Irefn)가 흐를 수 있도록 제2 p 타입 트랜지스터(MP2) 및 제2 n타입 트랜지스터(MN2)의 게이트 전극 각각에 인가될 수 있다.
At this time, the second p-type transistor MP2 and the second p-type transistor MP2 are turned on so that the first bias voltage Vbiasp is 1.2 V and the second bias voltage Vbiasn is 0.6 V so that the reference current Irefp, 2 > n-type transistor MN2.

도6a는 본 발명의 인버터를 설명하기 위해 참조되는 도면이고, 6b는 본 발명의 인버터의 부하를 저항으로 모델링한 등가 회로도이다. 도4를 참조하여 설명한다.6A is a diagram referred to explain the inverter of the present invention, and 6B is an equivalent circuit diagram modeling the load of the inverter of the present invention by a resistor. Will be described with reference to FIG.

도6a에 도시한 바와 같이, 본 발명의 제1 및 제2 인버터(100, 200) 각각은 p타입 트랜지스터(P0)와 n 타입 트랜지스터(N0)를 포함한다.As shown in FIG. 6A, each of the first and second inverters 100 and 200 of the present invention includes a p-type transistor P0 and an n-type transistor N0.

이때, 제1 및 제2 인버터(100, 200)의 스위칭 문턱 전압은 p 타입 트랜지스터(P0)와 n 타입 트랜지스터(N0)의 채널 비율에 의해 결정된다.At this time, the switching threshold voltages of the first and second inverters 100 and 200 are determined by the channel ratios of the p-type transistor P0 and the n-type transistor N0.

본 발명에서 제1 인버터(100)의 스위칭 문턱 전압은, 입력 전압(Vin)에 포함된 노이즈(Noise)를 제거하기 위하여, 제1 인버터(100)의 스위칭 문턱 전압이 입력 전압(Vin)이 로우 논리 전압으로부터 하이 논리 전압으로 트랜지션될 때는 제1 문턱 전압이고, 입력 전압(Vin)이 하이 논리 전압으로부터 로우 논리 전압으로 트랜지션될 때는 제2 문턱 전압(VIL)일 수 있다. The switching threshold voltage of the first inverter 100 is set such that the switching threshold voltage of the first inverter 100 is lower than the input voltage Vin of the first inverter 100 in order to remove noise included in the input voltage Vin, The first threshold voltage when transitioning from the logic voltage to the high logic voltage and the second threshold voltage VIL when the input voltage Vin is transitioning from the high logic voltage to the low logic voltage.

이는 제1 및 제2 p 타입 트랜지스터(MP1, MP2), 제1 및 제2 n타입 트랜지스터(MN1, MN2)에 의해 설정될 수 있다.This can be set by the first and second p-type transistors MP1 and MP2, and the first and second n-type transistors MN1 and MN2.

제1 및 제2 인버터(100, 200) 각각의 부하는 도6b에 도시된 바와 같이 제1 저항(R1)과 제2 저항(R2)으로 등가적으로 표현될 수 있다.The load of each of the first and second inverters 100 and 200 may be equivalently expressed as a first resistor R1 and a second resistor R2 as shown in FIG.

이때, 제1 및 제2 인버터(100, 200)의 스위칭 문턱 전압이 VDD/2로 되기 위해서는 전압분배법칙에 의해 p 타입 트랜지스터(P0)의 제1 저항(R1)과 n 타입 트랜지스터(N0)의 제2 저항(R2)이 같아야 한다.
At this time, in order for the switching threshold voltage of the first and second inverters 100 and 200 to be VDD / 2, the first resistor R1 of the p-type transistor P0 and the first resistor R1 of the n-type transistor N0 The second resistor R2 must be the same.

도7a 내지 도7c는 본 발명의 바람직한 실시예에 따른 슈미트 트리거 회로의 입력 전압이 로우 논리 전압으로부터 하이 논리 전압으로 트랜지션될 때의 동작을 설명하기 위해 참조되는 도면이다. 도4를 참조하여 설명한다.7A to 7C are diagrams for explaining the operation when the input voltage of the Schmitt trigger circuit according to the preferred embodiment of the present invention is transitioned from a low logic voltage to a high logic voltage. Will be described with reference to FIG.

도7a에 도시한 바와 같이, 입력 전압(Vin)이 로우(Low)일 때, 슈미트 트리거 회로의 제1 인버터(100)의 출력은 하이(High)가 됨에 따라, 제1 n 타입 트랜지스터(MN1)의 게이트전극에 하이(High)인 제1 인버터(100)의 출력이 인가됨에 따라 제1 n 타입 트랜지스터(MN1)은 턴온(Turn-On)되어 레퍼런스 전류(Irefn)가 흐를 수 있다.7A, when the input voltage Vin is low, the output of the first inverter 100 of the Schmitt trigger circuit becomes high, and the output of the first n-type transistor MN1 becomes high, The first n-type transistor MN1 is turned on and the reference current Irefn can flow as the output of the first inverter 100 is applied to the gate electrode of the first n-type transistor MN1.

이때, 제1 p 타입 트랜지스터(MP1)의 게이트전극에 하이(High)인 제1 인버터(100)의 출력이 인가됨에 따라 제1 p 타입 트랜지스터(MP1)은 턴오프(Turn-Off)된다.At this time, the first p-type transistor MP1 is turned off as the output of the first inverter 100, which is High, is applied to the gate electrode of the first p-type transistor MP1.

그리고, 입력 전압(Vin)이 로우(Low)일 때는 도7b에 도시한 바와 같이, 제1 인버터(100)는 제2 저항(R2)에 제1 및 제2 n 타입 트랜지스터(MN1, MN2)의 저항(Rp)이 병렬로 더해지는 구조로 모델링될 수 있고, 제1 인버터(100)의 초기 스위칭 문턱 전압값은 VDD/2 보다 낮은 값이 된다.When the input voltage Vin is low, the first inverter 100 applies the first and second n-type transistors MN1 and MN2 to the second resistor R2 as shown in FIG. 7B. Can be modeled as a structure in which the resistor Rp is added in parallel, and the initial switching threshold voltage value of the first inverter 100 becomes a value lower than VDD / 2.

여기서, 입력 전압(Vin)이 점점 로우(Low) 논리전압으로부터 하이(High) 논리전압으로 트랜지션되면서 제1 n 타입 트랜지스터(MN1)에 흐르는 전류는 점차 감소하고, 제1 p 타입 트랜지스터(MP1)에 흐르는 전류가 증가하게 된다Here, as the input voltage Vin gradually shifts from the low logic voltage to the high logic voltage, the current flowing to the first n-type transistor MN1 gradually decreases, and the current flowing to the first p-type transistor MP1 The flowing current increases

이때, 입력 전압이 VDD/2보다 커지게 되면, 슈미트 트리거 회로의 저항 등가회로는 도7c과 같이, 제1 인버터(100)의 제1 저항(R1)에 제1 및 제2 p 타입 트랜지스터(MP1, MP2)의 저항(Rp)이 병렬로 결합된 구조로 모델링된다.At this time, if the input voltage becomes larger than VDD / 2, the resistance equivalent circuit of the schmitt trigger circuit is connected to the first resistor R1 of the first inverter 100 as the first and second p-type transistors MP1 , And MP2) are coupled in parallel.

그 결과 제2노드(N2)에 걸리는 전압(Vx)은 R2/{(R1//Rp)+R2}*VDD가 되기 때문에, 제1 인버터(100)의 제1 문턱 전압(VIH)은 VDD/2 보다 커지게 된다.As a result, since the voltage Vx across the second node N2 is equal to R2 / {(R1 // Rp) + R2} * VDD, the first threshold voltage VIH of the first inverter 100 is VDD / 2 < / RTI >

즉 입력 전압(Vin)이 VDD/2이상이어야 정확하게는 제1문턱 전압(VIH) 이상이어야 제2 인버터(200)의 출력인 출력 전압(Vout)이 하이(High) 논리전압이 된다.
That is, the input voltage Vin must be equal to or higher than VDD / 2 to be exactly equal to or higher than the first threshold voltage VIH so that the output voltage Vout, which is the output of the second inverter 200, becomes a high logic voltage.

도8a 내지 도8c는 본 발명의 바람직한 실시예에 따른 슈미트 트리거 회로의 입력 전압이 하이 논리 전압으로부터 로우 논리 전압으로 트랜지션될 때의 동작을 설명하기 위해 참조되는 도면이다. 도4를 참조하여 설명한다.
8A to 8C are diagrams referred to explain the operation when the input voltage of the Schmitt trigger circuit according to the preferred embodiment of the present invention is transitioned from a high logic voltage to a low logic voltage. Will be described with reference to FIG.

도8a에 도시한 바와 같이, 입력 전압(Vin)이 하이(High)일 때, 슈미트 트리거 회로의 제1 인버터(100)의 출력은 로우(Low)가 됨에 따라, 제1 p 타입 트랜지스터(MP1)의 게이트전극에 로우(Low)인 제1 인버터(100)의 출력이 인가됨에 따라 제1 p 타입 트랜지스터(MP1)은 턴온(Turn-On)되어 레퍼런스 전류(Irefp)가 흐를 수 있다.8A, when the input voltage Vin is high, the output of the first inverter 100 of the Schmitt trigger circuit becomes low, and the output of the first p-type transistor MP1 becomes low, The first p-type transistor MP1 is turned on and the reference current Irefp can flow as the output of the first inverter 100 is applied to the gate electrode of the first p-type transistor MP1.

이때, 제1 n 타입 트랜지스터(MN1)의 게이트전극에 로우(Low)인 제1 인버터(100)의 출력이 인가됨에 따라 제1 n 타입 트랜지스터(MN1)은 턴오프(Turn-Off)된다.At this time, the first n-type transistor MN1 is turned off as the output of the first inverter 100 is applied to the gate electrode of the first n-type transistor MN1.

그리고, 입력 전압(Vin)이 하이(High)일 때는 도8b에 도시한 바와 같이, 제1 인버터(100)는 제1 저항(R1)에 제1 및 제2 p 타입 트랜지스터(MP1, MP2)의 저항(Rp)이 병렬로 더해지는 구조로 모델링될 수 있고, 제1 인버터(100)의 초기 스위칭 문턱 전압값은 VDD/2 보다 높은 값이 된다.When the input voltage Vin is high, the first inverter 100 applies the first and second p-type transistors MP1 and MP2 to the first resistor R1 as shown in FIG. 8B. May be modeled as a structure in which the resistors Rp are added in parallel, and the initial switching threshold voltage value of the first inverter 100 is higher than VDD / 2.

여기서, 입력 전압(Vin)이 점점 하이(High) 논리전압으로부터 로우(Low) 논리전압으로 트랜지션되면서 제1 p 타입 트랜지스터(MP1)에 흐르는 전류는 점차 감소하고, 제1 n 타입 트랜지스터(MN1)에 흐르는 전류가 증가하게 된다Here, as the input voltage Vin gradually shifts from the high logic voltage to the low logic voltage, the current flowing to the first p-type transistor MP1 gradually decreases, and the current flowing to the first n-type transistor MN1 The flowing current increases

이때, 입력 전압(Vin)이 VDD/2보다 작아지게 되면, 슈미트 트리거 회로의 저항 등가회로는 도8c과 같이, 제1 인버터(100)의 제2 저항(R2)에 제1 및 제2 n 타입 트랜지스터(MN1, MN2)의 저항(Rp)이 병렬로 결합된 구조로 모델링된다.When the input voltage Vin becomes smaller than VDD / 2 at this time, the resistance equivalent circuit of the Schmitt trigger circuit is connected to the second resistor R2 of the first inverter 100 as the first and second n-type And the resistances Rp of the transistors MN1 and MN2 are coupled in parallel.

그 결과 제2노드(N2)에 걸리는 전압(Vx)은 (R2//Rp)/{(R2//Rp)+R1}*VDD가 되기 때문에, 제1 인버터(100)의 제2 문턱 전압(VIL)은 VDD/2 보다 작아지게 된다.As a result, since the voltage Vx across the second node N2 becomes (R2 // Rp) / {(R2 // Rp) + R1} * VDD, the second threshold voltage of the first inverter 100 VIL) becomes smaller than VDD / 2.

즉 입력 전압(Vin)이 VDD/2이하이어야 정확하게는 제2 문턱 전압(VIL) 이하이어야 제2 인버터(200)의 출력인 출력 전압(Vout)이 로우(Low) 논리전압이 된다.
That is, the input voltage Vin must be equal to or lower than VDD / 2 so that the output voltage Vout, which is the output of the second inverter 200, becomes a logic low voltage, not exactly the second threshold voltage VIL.

도9는 종래의 출력 파형과 본 발명의 출력 파형을 비교하기 위해 참조되는 도면이다. 여기서, A는 기존 출력 파형을 나타낸 것이고, B는 본 발명에 따른 출력 파형을 나타낸 것이다.FIG. 9 is a diagram referred to for comparing a conventional output waveform and an output waveform of the present invention. FIG. Here, A represents an existing output waveform, and B represents an output waveform according to the present invention.

종래의 슈미트 트리거 회로의 출력단에서 볼 때, 기본 커패시턴스 출력 부하인 CL에 제1 p 타입 트랜지스터(도2의 MP1) 및 제1 n타입 트랜지스터(도2의 MN1)의 게이트 커패시턴스인 CPG, CNG가 병렬로 연결되어, 출력단의 총 커패시터 부하(Ctotal)는 (CL+CPG+CNG)이었다.As viewed from the output ends of the conventional Schmitt trigger circuit, the gate capacitance of claim 1 p-type transistor (Fig MP1 in Fig. 2) and a 1 n-type transistor (MN1 in FIG. 2) to the base capacitance output load of C L C PG, C NG were connected in parallel, and the total capacitor load (C total ) of the output stage was (C L + C PG + C NG ).

그에 따라, 시상수(RC)가 증가하여 도9에 도시한 바와 같이, 출력 파형이 지연(Delay)되는 문제점이 있었다.As a result, the time constant RC increases and the output waveform is delayed as shown in FIG.

종래의 슈미트 트리거 회로에서는 제1 p 타입 트랜지스터(도2의 MP1) 및 제1 n타입 트랜지스터(도2의 MN1)의 다이오드 커넥션을 이용함에 따라 CPG+CNG 이 제거되고, 출력단의 총 커패시터 부하(Ctotal)가 CL이 된다.In the conventional Schmitt trigger circuit, C PG + C NG is eliminated by using the diode connection of the first p-type transistor (MP 1 in FIG. 2) and the first n-type transistor (MN 1 in FIG. 2), and the total capacitor load (C total ) becomes C L.

그 결과 도시한 바와 같이, 로우(Low) 논리전압으로부터 하이(High) 논리전압으로 트랜지션되는 경우나 하이(High) 논리전압으로부터 로우(Low) 논리전압으로 트랜지션되는 경우에 본 발명에 따른 출력 파형(B)의 지연이 기존 출력 파형(A)보다 개선되었음을 알 수 있다.
As a result, as shown in the figure, when transition is made from a low logic voltage to a high logic voltage or when a transition is made from a high logic voltage to a low logic voltage, B) than that of the conventional output waveform (A).

이상과 같은 본 발명의 실시예는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지를 벗어나지 않는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명의 보호범위는 첨부된 특허청구범위 및 이와 균등한 범위 내에서의 본 발명의 변형을 포함한다.
The embodiments of the present invention as described above are merely illustrative, and those skilled in the art can make modifications without departing from the gist of the present invention. Accordingly, the protection scope of the present invention includes modifications of the present invention within the scope of the appended claims and equivalents thereof.

MP1: 제1 p 타입 트랜지스터 MN1: 제1 n타입 트랜지스터
MP2: 제2 p 타입 트랜지스터 MN2: 제2 n타입 트랜지스터
100: 제1 인버터 200: 제2 인버터MP1: first p-type transistor MN1: first n-type transistor
MP2: second p-type transistor MN2: second n-type transistor
100: first inverter 200: second inverter

Claims (7)

입력 전압을 반전시키는 제1 인버터와;
상기 제1 인버터의 출력을 반전시켜 출력 전압을 발생하는 제2 인버터와;
제1 노드에 연결된 제1 소스전극, 상기 제1 인버터의 출력단과 상기 제2 인버터의 입력단과 연결된 제2 노드에 연결된 제1 게이트전극 및 제1 드레인전극을 포함하며, 상기 제1 게이트전극에는 상기 제1 인버터의 출력이 인가되는 제1 p 타입 트랜지스터와;
제1 바이어스전압이 공급되는 제2 게이트전극, 전원전압이 공급되는 제2 소스전극, 및 상기 제1 노드에 연결된 제2 드레인전극을 포함하는 제2 p 타입 트랜지스터와;
상기 제1 인버터의 출력이 공급되는 제3 게이트전극, 제3 노드에 연결된 제3 소스전극, 및 상기 제2 노드에 연결된 제3 드레인전극을 포함하는 제1 n 타입 트랜지스터와;
제2 바이어스전압이 공급되는 제4 게이트전극, 기저전압이 공급되는 제4 소스전극, 및 상기 제3 노드에 연결된 제4 드레인전극을 포함하는 제2 n 타입 트랜지스터를 포함하는 것을 특징으로 하는 슈미트 트리거 회로.
A first inverter for inverting an input voltage;
A second inverter for inverting an output of the first inverter to generate an output voltage;
A first source electrode connected to a first node, a first gate electrode connected to an output terminal of the first inverter and a second node connected to an input terminal of the second inverter, and a first drain electrode, A first p-type transistor to which the output of the first inverter is applied;
A second p-type transistor including a second gate electrode to which a first bias voltage is supplied, a second source electrode to which a power supply voltage is supplied, and a second drain electrode connected to the first node;
A first n-type transistor including a third gate electrode to which an output of the first inverter is supplied, a third source electrode connected to a third node, and a third drain electrode connected to the second node;
Type transistor including a fourth gate electrode to which a second bias voltage is supplied, a fourth source electrode to which a base voltage is supplied, and a fourth drain electrode connected to the third node, Circuit.
제1항에 있어서,
상기 입력 전압이 로우 논리전압으로부터 하이 논리전압으로 트랜지션되는 경우에,
상기 입력 전압이 제1 문턱전압 이상이어야 상기 출력 전압이 로우 논리전압으로부터 하이 논리전압으로 트랜지션되는 것을 특징으로 하는 슈미트 트리거 회로.
The method according to claim 1,
When the input voltage transitions from a low logic voltage to a high logic voltage,
Wherein the output voltage is transitioned from a low logic voltage to a high logic voltage when the input voltage is higher than a first threshold voltage.
제2항에 있어서,
상기 제1 문턱전압은,
상기 제1 p 타입 트랜지스터 및 제2 p 타입 트랜지스터에 의해 설정되는 것을 특징으로 하는 슈미트 트리거 회로.
3. The method of claim 2,
Wherein the first threshold voltage is a first threshold voltage,
Type transistor is set by the first p-type transistor and the second p-type transistor.
제3항에 있어서,
상기 제2 p 타입 트랜지스터는 제1 바이어스전압에 의해 턴온되고 정전류가 흐르도록 제어되는 것을 특징으로 하는 슈미트 트리거 회로.
The method of claim 3,
And the second p-type transistor is controlled to be turned on by a first bias voltage and to flow a constant current.
제1항에 있어서,
상기 입력 전압이 하이 논리전압으로부터 로우 논리전압으로 트랜지션되는 경우에,
상기 입력 전압이 제2 문턱전압 이하이어야 상기 출력 전압이 하이 논리전압으로부터 로우 논리전압으로 트랜지션되는 것을 특징으로 하는 슈미트 트리거 회로.
The method according to claim 1,
When the input voltage transitions from a high logic voltage to a low logic voltage,
Wherein the output voltage is transitioned from a high logic voltage to a low logic voltage when the input voltage is below a second threshold voltage.
제5항에 있어서,
상기 제2 문턱전압은,
상기 제1 n 타입 트랜지스터 및 제2 n 타입 트랜지스터에 설정되는 것을 특징으로 하는 슈미트 트리거 회로.
6. The method of claim 5,
Wherein the second threshold voltage is selected from the group consisting of:
Type transistor and the second n-type transistor are set to the first n-type transistor and the second n-type transistor.
제6항에 있어서,
상기 제2 n 타입 트랜지스터는 제2 바이어스전압에 의해 턴온되고 정전류가 흐르도록 제어되는 것을 특징으로 하는 슈미트 트리거 회로.The method according to claim 6,
Type transistor is controlled so that the second n-type transistor is turned on by a second bias voltage and a constant current flows.
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