KR101754656B1 - 3배 증폭 차지펌프 - Google Patents

Abstract

본 발명은 3배 증폭 차지펌프에 관한 것으로서, 입력단 IN에 직렬 연결된 인버터소자 I₁, I₂와, 인버터소자 I₂에 일단이 접속된 캐패시터 C₁과, 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자가 인버터소자 I₁, I₂ 사이의 접점에 접속되는 NMOS M_N1과, NMOS M_N1의 드레인단자에 드레인단자가 접속되고 게이트단자는 인버터소자 I₁, I₂ 사이의 접점에 접속되며 소스단자에 전압 VDD가 인가되는 PMOS M_P1과, 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자는 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되며 드레인단자는 접지되는 NMOS M_N2와, 입력단 IN에 직렬 연결된 인버터소자 I₃, I₄와, 인버터소자 I₄에 일단이 접속된 캐패시터 C₂와, 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자가 인버터소자 I₃, I₄ 사이의 접점에 접속되는 PMOS M_P2와, PMOS M_P2의 드레인단자에 드레인단자가 접속되고 게이트단자는 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자가 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되는 NMOS M_N3과, 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자는 PMOS M_P2 및 NMOS M_N3의 드레인단자에 접속되며 드레인단자는 접지되는 PMOS M_P3와, PMOS M_P2 및 NMOS M_N3의 드레인단자와 PMOS M_P3의 게이트단자에 일단이 접속되고 타단은 출력단자 OUT에 접속되는 캐패시터 C₃과, 출력단자 OUT에 드레인단자가 접속되고 게이트단자는 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자는 접지되는 NMOS M_N4를 포함한다. 본 발명에 따르면, 캐패시터 개수를 최소화하고 문턱전압 이하에서 동작 가능하면서 기존의 bootstrap 회로에 비해서 입력전압을 3배로 증폭시킴으로써, 샘플링 스위치 입력전압을 높여 선형성, 동작속도 등을 향상시킬 수 있다.

Description

3배 증폭 차지펌프{3X AMPLIFYING CHARGE PUMP}

본 발명은 차지펌프에 관한 것으로, 더욱 상세하게는 캐패시터 개수를 최소화하고 문턱전압 이하에서 동작 가능한 3배 증폭 차지펌프에 관한 것이다.

Bootstrap 회로는 외부로부터 입력되는 전원을 소정 배수로 변압하여 정전원을 공급한다. Bootstrap 회로는 예를 들어, 샘플링 스위치를 동작시키기 위해서 사용한다.

Bootstrap 회로는 그 구동방식에 따라 인덕터(Inductor) 방식 또는 차지펌프(Charge Pump) 방식으로 구분할 수 있다.

차지펌프 회로는 발진기 등에서 생성되는 클럭신호에 따라 커패시터에 전원을 충전 및 출력함으로써 입력전압을 소정 배수 정도로 승압하여 출력전압을 생성한다.

그런데, 기존 Bootstrap 회로는 샘플링 스위치의 입력 전압을 최대 2배 까지만 증폭 시키는 것이 가능했다.

또한, 기존 Bootstrap 회로는 캐패시터가 많이 요구되는 단점과 문턱전압 이하에서 동작이 어려운 문제점도 있었다.

대한민국 공개특허공보 제10-2012-0126952호(공개일 2012.12.09.)

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 이루어진 것으로서, 본 발명의 목적은 캐패시터 개수를 최소화하고 문턱전압 이하에서 동작 가능한 3배 증폭 차지펌프를 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 3배 증폭 차지펌프는, 입력단 IN에 직렬 연결된 인버터소자 I₁, I₂; 상기 인버터소자 I₂에 일단이 접속된 캐패시터 C₁; 상기 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자가 상기 인버터소자 I₁, I₂ 사이의 접점에 접속되는 NMOS M_N1; 상기 NMOS M_N1의 드레인단자에, 드레인단자가 접속되고 게이트단자는 상기 인버터소자 I₁, I₂ 사이의 접점에 접속되며 소스단자에 전압 VDD가 인가되는 PMOS M_P1; 상기 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자는 상기 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되며 드레인단자는 접지되는 NMOS M_N2; 상기 입력단 IN에 직렬 연결된 인버터소자 I₃, I₄; 상기 인버터소자 I₄에 일단이 접속된 캐패시터 C₂; 상기 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자가 상기 인버터소자 I₃, I₄ 사이의 접점에 접속되는 PMOS M_P2; 상기 PMOS M_P2의 드레인단자에, 드레인단자가 접속되고 게이트단자는 상기 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자가 상기 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되는 NMOS M_N3; 상기 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자는 상기 PMOS M_P2 및 NMOS M_N3의 드레인단자에 접속되며 드레인단자는 접지되는 PMOS M_P3; 상기 PMOS M_P2 및 NMOS M_N3의 드레인단자와 상기 PMOS M_P3의 게이트단자에 일단이 접속되고 타단은 출력단자 OUT에 접속되는 캐패시터 C₃; 및 상기 출력단자 OUT에 드레인단자가 접속되고 게이트단자는 상기 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자는 접지되는 NMOS M_N4를 포함하는 것을 특징으로 한다.

상술한 바와 같이, 본 발명에 의한 3배 증폭 차지펌프에 따르면, 캐패시터 개수를 최소화하고 문턱전압 이하에서 동작 가능하면서 기존의 bootstrap 회로에 비해서 입력전압을 3배로 증폭시킴으로써, 샘플링 스위치 입력전압을 높여 선형성, 동작속도 등을 향상시킬 수 있다.

도 1은 본 발명의 차지펌프 회로도이다.
도 2 내지 도 4는 본 발명의 차지펌프 회로 동작도이다.

이하, 본 발명의 3배 증폭 차지펌프에 대하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 1은 본 발명의 차지펌프 회로도이다.

도 1을 참조하면, 본 발명의 차지펌프 회로는,

입력단 IN에 직렬 연결된 인버터소자 I₁, I₂와, 인버터소자 I₂에 일단이 접속된 캐패시터 C₁과, 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자가 인버터소자 I₁, I₂ 사이의 접점에 접속되는 NMOS M_N1과, NMOS M_N1의 드레인단자에 드레인단자가 접속되고 게이트단자는 인버터소자 I₁, I₂ 사이의 접점에 접속되며 소스단자에 전압 VDD가 인가되는 PMOS M_P1과, 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자는 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되며 드레인단자는 접지되는 NMOS M_N2와,

입력단 IN에 직렬 연결된 인버터소자 I₃, I₄와, 인버터소자 I₄에 일단이 접속된 캐패시터 C₂와, 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자가 인버터소자 I₃, I₄ 사이의 접점에 접속되는 PMOS M_P2와, PMOS M_P2의 드레인단자에 드레인단자가 접속되고 게이트단자는 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자가 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되는 NMOS M_N3과, 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자는 PMOS M_P2 및 NMOS M_N3의 드레인단자에 접속되며 드레인단자는 접지되는 PMOS M_P3와, PMOS M_P2 및 NMOS M_N3의 드레인단자와 PMOS M_P3의 게이트단자에 일단이 접속되고 타단은 출력단자 OUT에 접속되는 캐패시터 C₃과,

출력단자 OUT에 드레인단자가 접속되고 게이트단자는 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자는 접지되는 NMOS M_N4를 포함한다.

그러면, 여기서 상기와 같이 구성된 본 발명의 증폭 차지펌프의 동작에 대해 설명하기로 한다.

도 2 내지 도 4는 본 발명의 차지펌프 회로 동작도이다.

구체적으로, 도 2는 입력이 0에서 VDD로 바뀔 때 각 노드의 전압을 나타낸 것이고, 도 3은 입력이 VDD에서 0으로 바뀔 때 각 노드의 전압을 나타낸 것이고, 도 4는 각 노드의 전압 파형을 나타낸 것이다.

도 2를 참조하면, 입력단 IN에 VDD가 인가될 경우, 캐패시터 C₁의 왼쪽(C_{1_L})에는 VDD가 인가된다. 동시에, PMOS M_P1이 턴온되면서 NMOS M_N2의 게이트단자에 VDD가 인가되고 NMOS M_N2이 턴온된다. 이에 따라 캐패시터 C₁의 오른쪽(C_{1_R})에 GND 값이 인가된다.

한편, 입력단 IN이 GND가 될 경우, 캐패시터 C₁의 왼쪽(C_{1_L})에 GND가 인가되면서 캐패시터 C₁의 오른쪽 전압(C_{1_R})은 캐패시터 C₁의 왼쪽(C_{1_L})이 감소한 만큼 전압(-VDD)이 감소하기 때문에 GND-VDD = -VDD가 된다.

도 3을 참조하면, 위와 똑같은 방식으로, 입력단 IN에 GND가 인가될 경우, 캐패시터 C₂의 왼쪽(C_{2_L})에는 GND가 인가된다. 이에 따라 NMOS M_N3이 턴온되면 PMOS M_P3의 게이트 전압이 -VDD가 되면서 PMOS M_P3의 M6가 턴온되면서 캐패시터 C₂의 오른쪽 부분(C_{2_R})은 VDD가 된다.

한편, 입력단 IN이 VDD가 될 경우, 캐패시터 C₂의 왼쪽(C_{2_L})에 VDD가 인가되면서 캐패시터 C₂의 오른쪽 전압(C_{2_R})은 캐패시터 C₂의 왼쪽(C_{2_L})이 증가한 만큼 전압(VDD)이 증가하기 때문에 VDD + VDD = 2VDD가 된다.

도 2 내지 도 4를 참조하면, 입력전압이 GND일 경우 캐패시터 C₃의 오른쪽 전압(C_{3_R})은 GND가 인가된다. 그리고 위에서 생성된 전압이 캐패시터 C₃의 왼쪽(C_{3_R})에 인가된다. 따라서 캐패시터 C₃의 왼쪽 전압(C_{3_L})이 -VDD에서 2VDD로 3VDD 만큼 증가하기 때문에 캐패시터 C₃의 오른쪽 전압(C_{3_R})이 GND + 3 VDD가 되어 출력단자 OUT의 전압이 3VDD가 된다.

이상에서 몇 가지 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다.

NMOS : M_N
PMOS : M_P
캐패시터 : C
인버터 : I

Claims (1)

1. 입력단 IN에 직렬 연결된 인버터소자 I₁, I₂;
   상기 인버터소자 I₂에 일단이 접속된 캐패시터 C₁;
   상기 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자가 상기 인버터소자 I₁, I₂ 사이의 접점에 접속되는 NMOS M_N1;
   상기 NMOS M_N1의 드레인단자에, 드레인단자가 접속되고 게이트단자는 상기 인버터소자 I₁, I₂ 사이의 접점에 접속되며 소스단자에 전압 VDD가 인가되는 PMOS M_P1;
   상기 캐패시터 C₁의 타단에 소스단자가 접속되고 게이트단자는 상기 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되며 드레인단자는 접지되는 NMOS M_N2;
   
   상기 입력단 IN에 직렬 연결된 인버터소자 I₃, I₄;
   상기 인버터소자 I₄에 일단이 접속된 캐패시터 C₂;
   상기 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자가 상기 인버터소자 I₃, I₄ 사이의 접점에 접속되는 PMOS M_P2;
   상기 PMOS M_P2의 드레인단자에, 드레인단자가 접속되고 게이트단자는 상기 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자가 상기 NMOS M_N1 및 PMOS M_P1의 드레인단자 N에 접속되는 NMOS M_N3;
   상기 캐패시터 C₂의 타단에 소스단자가 접속되고 게이트단자는 상기 PMOS M_P2 및 NMOS M_N3의 드레인단자에 접속되며 드레인단자는 접지되는 PMOS M_P3;
   상기 PMOS M_P2 및 NMOS M_N3의 드레인단자와 상기 PMOS M_P3의 게이트단자에 일단이 접속되고 타단은 출력단자 OUT에 접속되는 캐패시터 C₃; 및
   
   상기 출력단자 OUT에 드레인단자가 접속되고 게이트단자는 상기 인버터소자 I₃, I₄ 사이의 접점에 접속되며 소스단자는 접지되는 NMOS M_N4를 포함하는 3배 증폭 차지펌프.

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