KR101744972B1 - 발광 소자, 발광 소자 제조방법, 발광 소자 패키지, 및 조명 시스템 - Google Patents

발광 소자, 발광 소자 제조방법, 발광 소자 패키지, 및 조명 시스템 Download PDF

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Abstract

실시예에 따른 발광 소자는 전도성 지지부재; 상기 전도성 지지부재 상에 제1 도전형의 반도체층과, 제2 도전형의 반도체층과, 상기 제1 도전형의 반도체층 및 상기 제2 도전형의 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조층; 상기 발광 구조층 상에 전극; 상기 발광 구조층의 측면에 배치되고 일부분이 상기 제1 도전형의 반도체층의 내부에 배치되는 패시베이션층; 및 상기 전극과 상기 전도성 지지부재 사이에 배치되는 전류 차단층을 포함한다.

Description

발광 소자, 발광 소자 제조방법, 발광 소자 패키지, 및 조명 시스템{A LIGHT EMITTING DEVICE, A METHOD FOR FABRICATING THE LIGHT EMITTING DEVICE, LIGHT EMITTING DEVICE PACKAGE, AND LIGHTING SYSTEM}
실시예는 발광 소자, 발광 소자 제조방법, 발광 소자 패키지, 및 조명 시스템에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시예는 전류 퍼짐 특성이 우수한 발광 소자, 발광 소자 제조방법, 발광 소자 패키지 및 조명 시스템을 제공한다.
실시예는 전기적 특성이 우수한 발광 소자, 발광 소자 제조방법, 발광 소자 패키지 및 조명 시스템을 제공한다.
실시예에 따른 발광 소자는 전도성 지지부재; 상기 전도성 지지부재 상에 제1 도전형의 반도체층과, 제2 도전형의 반도체층과, 상기 제1 도전형의 반도체층 및 상기 제2 도전형의 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조층; 상기 발광 구조층 상에 전극; 상기 발광 구조층의 측면에 배치되고 일부분이 상기 제1 도전형의 반도체층의 내부에 배치되는 패시베이션층; 및 상기 전극과 상기 전도성 지지부재 사이에 배치되는 전류 차단층을 포함한다.
실시예에 따른 발광 소자 제조방법은 성장 기판 상에 제1 도전형의 반도체층의 일부인 제1 반도체층을 형성하는 단계; 상기 제1 반도체층 상에 전류 차단층 및 제1 패시베이션층을 형성하는 단계; 상기 전류 차단층 및 상기 제1 패시베이션층을 포함하는 상기 제1 반도체층 상에 상기 제1 도전형의 반도체층의 일부인 제2 반도체층을 형성하는 단계; 상기 제2 반도체층 상에 활성층 및 제2 도전형의 반도체층을 형성하는 단계; 상기 제2 도전형의 반도체층, 활성층, 및 제2 반도체층을 선택적으로 제거하여 상기 제1 패시베이션층이 노출되도록 하는 단계; 상기 제2 도전형의 반도체층, 활성층, 및 제2 반도체층의 측면에 배치되도록 상기 제1 패시베이션층 상에 제2 패시베이션층을 형성하는 단계; 및 상기 제2 도전형의 반도체층 상에 접촉층 및 전도성 지지기판을 형성하는 단계를 포함한다.
실시예는 전류 퍼짐 특성이 우수한 발광 소자, 발광 소자 제조방법, 발광 소자 패키지 및 조명 시스템을 제공할 수 있다.
실시예는 전기적 특성이 우수한 발광 소자, 발광 소자 제조방법, 발광 소자 패키지 및 조명 시스템을 제공할 수 있다.
도 1은 제1 실시예에 따른 발광 소자를 나타낸 측 단면도.
도 2 내지 도 11은 제1 실시예에 따른 발광 소자의 제조방법을 설명하는 도면.
도 12는 제2 실시예에 따른 발광 소자를 설명하는 도면.
도 13은 실시예들에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도.
도 14는 실시예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 백라이트 유닛을 도시하는 도면.
도 15는 실시예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 조명 유닛의 사시도.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예를 설명하면 다음과 같다.
도 1은 제1 실시예에 따른 발광 소자를 나타낸 측 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 발광 소자(100)는 전도성 지지부재(160), 상기 전도성 지지부재(160) 상에 접촉층(150), 상기 접촉층(150) 상에 발광 구조층(105), 상기 발광 구조층(105) 상에 전극(171), 상기 발광 구조층(105)의 측면에 배치되고 적어도 일부분이 상기 발광 구조층(105)의 내부에 배치되는 패시베이션층(140), 상기 전극(171)과 적어도 일부분이 수직 방향으로 중첩되고 상기 발광 구조층(105) 내부에 배치되는 전류 차단층(143)을 포함한다.
상기 전도성 지지부재(160)는 상기 발광 구조층(105)을 지지하고 상기 전극(171)과 함께 상기 발광 구조층(105)에 전원을 제공한다. 예를 들어, 상기 전도성 지지부재(160)는 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 또는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN 등) 중 적어도 어느 하나를 포함할 수 있다.
상기 전도성 지지부재(160)는 도금 방법 또는 본딩 방법으로 형성될 수 있으며, 하나의 물질로 형성된 단층 구조를 가지거나 복수의 물질로 형성된 다층 구조를 가질 수도 있다.
상기 접촉층(150)은 상기 전도성 지지부재(160) 상에 배치되고, 상기 발광 구조층(105)과 접한다. 상기 접촉층(150)은 상기 발광 구조층(105)과 오믹 접촉을 형성하는 물질을 포함할 수 있으며, 상기 발광 구조층(105)에서 발생된 광을 효과적으로 방출하는 고반사 물질을 포함할 수도 있다. 예를 들어, 상기 접촉층(150)은 Al, Ag, Pd, Rh, ITO, Pt, 또는 Ir 중 적어도 어느 하나를 포함하는 물질로 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
상기 발광 구조층(105)은 제1 도전형의 반도체층(110), 제2 도전형의 반도체층(130), 상기 제1 도전형의 반도체층(110)과 상기 제2 도전형의 반도체층(130) 사이에 배치되는 활성층(120)을 포함한다.
상기 제1 도전형의 반도체층(110)은 제1 도전형의 불순물을 포함하는 반도체층만을 포함하거나, 상기 제1 도전형의 불순물이 포함된 반도체층 상에 언도프트 반도체층 등을 더 포함할 수도 있으나 이에 대해 한정하지는 않는다.
상기 제1 도전형의 반도체층(110)은 예를 들어, n형 반도체층을 포함할 수 있는데, 상기 n형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, AlInN, InGaN, AlN, InN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 언도프트 반도체층은 도펀트가 도핑되지 않아, 상기 제1 도전형의 반도체층(110)에 비해 현저히 낮은 전기 전도성을 갖는 층으로, 상기 제1 도전형의 반도체층(110)의 결정성 향상을 위해 성장되는 층이다.
상기 제1 도전형의 반도체층(110) 아래에는 상기 활성층(120)이 형성될 수 있다. 상기 활성층(120)은 상기 제1 도전형의 반도체층(120)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형의 반도체층(130)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(120)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다.
상기 활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW : Multi Quantum Well), 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 활성층(120)은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 활성층(120)이 상기 다중 양자 우물 구조로 형성된 경우, 상기 활성층(120)은 복수의 우물층과 복수의 장벽층이 적층되어 형성될 수 있으며, 예를 들어, InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(120)의 위 및/또는 아래에는 n형 또는 p형 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있으며, 상기 클래드층(미도시)은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다.
상기 활성층(120) 아래에는 상기 제2 도전형의 반도체층(130)이 형성될 수 있다. 상기 제2 도전형의 반도체층(130)은 예를 들어, p형 반도체층으로 구현될 수 있는데, 상기 p형 반도체층은 InxAlyGa1-x-yN (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlInN, AlN, InN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
한편, 앞에서 설명한 것과는 달리, 상기 제1 도전형의 반도체층(110)이 p형 반도체층을 포함하고 상기 제2 도전형의 반도체층(130)이 n형 반도체층을 포함할 수도 있다. 또한, 상기 제2 도전형의 반도체층(130) 아래에는 n형 또는 p형 반도체층을 포함하는 제3 도전형 반도체층(미도시)이 형성될 수도 있으며 이에 따라, 상기 발광 소자(100)는 np, pn, npn, 또는 pnp 접합 구조 중 적어도 어느 하나를 가질 수 있다. 또한, 상기 제1 도전형의 반도체층(110) 및 상기 제2 도전형의 반도체층(130) 내의 도전형 도펀트의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 상기 발광 구조층(105)의 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 도전형의 반도체층(110)은 제1 반도체층(112) 및 제2 반도체층(114)을 포함할 수도 있다. 상기 제2 반도체층(114)은 상기 제1 반도체층(112) 아래에 배치되며, 상기 활성층(120)과 접할 수도 있다. 상기 제1 반도체층(112) 상에는 상기 전극(171)이 배치된다. 또한, 상기 제1 반도체층(112)의 상면 전체 또는 일부에는 러프니스가 형성될 수도 있으며, 상기 러프니스는 발광 소자(100)의 광 효율을 증대시킬 수 있다. 또한, 상기 제1 반도체층(112) 및 제2 반도체층(114)은 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다.
상기 제1 반도체층(112)과 상기 제2 반도체층(114) 사이에는 상기 전극(171)과 적어도 일부분이 수직 방향으로 중첩되는 전류 차단층(143)이 형성될 수도 있다. 상기 전류 차단층(143)은 상기 제1 반도체층(112) 또는 제2 반도체층(114)에 비해 전기 전도도가 현저히 낮은 물질로 형성될 수 있으며, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2 중 적어도 어느 하나를 포함할 수 있다.
상기 패시베이션층(140)은 상기 발광 구조층(105)의 측면에 형성된다. 예를 들어, 상기 패시베이션층(140)은 상기 제2 반도체층(114), 상기 활성층(120), 상기 제2 도전형의 반도체층(130)의 측면에 배치될 수 있다.
또한, 상기 패시베이션층(140)은 상기 제1 반도체층(112)과 상기 제2 반도체층(114) 사이에 부분적으로 배치될 수 있다.
또한, 상기 패시베이션층(140)은 상기 제2 도전형의 반도체층(130)과 상기 접촉층(150) 사이에 부분적으로 배치될 수 있다.
상기 패시베이션층(140)은 제1 패시베이션층(142)과 제2 패시베이션층(144)을 포함할 수 있으며, 상기 제2 패시베이션층(144)은 상기 제1 패시베이션층(142) 아래에 배치될 수 있다.
상기 제1 패시베이션층(142)은 상기 제1 반도체층(112)과 상기 제2 반도체층(114) 사이 및 상기 제2 반도체층(114)의 측면에 배치될 수 있고, 상기 제2 반도체층(114)의 상면 주변부를 포함하는 영역에 형성될 수 있다.
상기 제2 패시베이션층(144)은 상기 제2 도전형의 반도체층(130)과 상기 접촉층(150) 사이 및 상기 제2 반도체층(114), 상기 활성층(120), 상기 제2 도전형의 반도체층(130), 및 상기 접촉층(150)의 측면에 배치될 수 있고, 상기 제2 도전형의 반도체층(130)의 하면 주변부를 포함하는 영역에 형성될 수 있다.
상기 패시베이션층(140)은 절연 물질로 형성될 수 있으며, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2 중 적어도 어느 하나를 포함할 수도 있다. 상기 제1 패시베이션층(142)은 상기 제2 패시베이션층(144)과 동일한 물질 또는 상이한 물질로 형성될 수 있으며, 상기 제1 패시베이션층(142)은 상기 전류 차단층(143)과 동일한 물질 또는 상이한 물질로 형성될 수 있다.
실시예에서는 상기 제1 패시베이션층(142), 제2 패시베이션층(144) 및 전류 차단층(143)은 동일한 물질로 형성되며, 이 경우 제조 공정이 용이한 장점이 있다.
상기 패시베이션층(140)은 상기 발광 구조층(105)의 측면을 전기적으로 절연시킴으로써 전기적 단락이 발생될 가능성을 감소시켜 전기적 특성이 우수한 발광 소자(100)를 제공할 수 있다. 또한, 상기 패시베이션층(140)은 외부의 습기로부터 상기 발광 구조층(105)을 보호하여 상기 발광 구조층(105)의 전기적 특성 및 발광 특성을 향상시킬 수 있다.
상기 패시베이션층(140)은 상기 발광 구조층(105)의 하부 측면에 형성된다. 즉, 상기 패시베이션층(140)은 상기 제2 도전형의 반도체층(130) 및 활성층(120)의 측면에 배치되고, 상기 제1 도전형의 반도체층(110)의 하부 측면에 배치된다.
상기 패시베이션층(140)은 상기 제1 도전형의 반도체층(110)의 상부 측면에는 배치되지 않고 상기 제1 도전형의 반도체층(110)의 하부 측면에 배치되기 때문에, 상기 활성층(120)에서 방출되는 빛 중 상기 패시베이션층(140)에서 흡수되는 빛의 양이 감소되어 발광 소자(100)의 광 효율이 향상될 수 있다.
도 2 내지 도 11은 제1 실시예에 따른 발광 소자의 제조방법을 설명하는 도면이다.
도 2를 참조하면, 성장 기판(101)이 성장 장비에 로딩되고, 상기 성장 기판(101) 상에 상기 제1 도전형의 반도체층(110)의 제1 반도체층(112)이 형성된다.
상기 성장 기판(101)은 예를 들어, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, 또는 Ge 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 반도체층(112)은 예를 들어, 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1 반도체층(112)은 제1 도전형 도펀트가 도핑된 Ⅲ족-Ⅴ족 화합물 반도체를 포함하며, 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 어느 하나를 포함할 수도 있다. 상기 제1 반도체층(112)은 n형 반도체인 경우, n형 도펀트(예; Si, Ge, Sn , Se, Te 등)가 도핑된다.
상기 제1 반도체층(112)을 형성하기 전에 상기 성장 기판(101) 상에 버퍼층 및/또는 언도프트 반도체층이 형성될 수도 있으며, 상기 성장 기판(101)과 상기 제1 반도체층(112) 사이의 격자 상수의 차이를 감소시켜 줄 수 있다. 예를 들어, 상기 버퍼층은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 적어도 어느 하나를 포함하는 화합물 반도체층으로 형성될 수 있고, 상기 언도프드 반도체층은 undoped GaN계 반도체층으로 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
도 3 및 도 4를 참조하면, 상기 제1 반도체층(112) 상에는 상기 전류 차단층(143) 및 제1 패시베이션층(142)이 형성된다. 상기 제1 패시베이션층(142)은 상기 제1 반도체층(112)의 상면 주변부를 따라 형성되고, 상기 전류 차단층(143)은 상기 제1 반도체층(112)의 상면 중앙부에 형성된다.
상기 전류 차단층(143)은 이후 형성된 전극(171)과 적어도 일부분이 수직 방향으로 중첩되는 위치에 배치된다. 실시예에서는 상기 전류 차단층(143)이 상기 제1 반도체층(112)의 상면 중앙부에 형성된 것이 예시되어 있으나, 상기 전류 차단층(143)은 상기 전극(171)의 형태에 따라 다양한 형태로 변화될 수 있다.
상기 제1 패시베이션층(142)은 상기 발광 구조층(140)의 단위 칩 영역의 주변부에 배치된다. 즉, 상기 발광 구조층(140)을 스크라이빙하여 단위 칩으로 분리하는 경우 상기 제1 패시베이션층(142)은 상기 발광 구조층(140)의 주변부에 배치되도록 형성된다.
상기 제1 패시베이션층(142)의 단변 방향 폭 D1 및 장면 방향 폭 D2는 0.1-10㎛으로 형성될 수 있으며, 상기 단변 방향 폭 D1과 장면 방향 폭 D2은 서로 같거나 다를 수 있다.
상기 제1 패시베이션층(142)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2 중 적어도 어느 하나로 형성될 수 있다.
도 5를 참조하면, 상기 전류 차단층(143) 및 상기 제1 패시베이션층(142)이 형성된 상기 제1 반도체층(112) 상에 상기 제2 반도체층(114)을 형성한다. 상기 제2 반도체층(114)은 제1 도전형 도펀트가 도핑된 반도체층 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 적어도 어느 하나를 포함하는 화합물 반도체층으로 형성될 수 있다. 상기 제2 반도체층(114)은 상기 제1 반도체층(112)과 동일한 물질 또는 상이한 물질로 형성될 수 있다.
상기 제2 반도체층(114)이 형성됨에 따라 상기 전류 차단층(143) 및 제1 패시베이션층(142)은 상기 제1 반도체층(112)과 제2 반도체층(114) 사이에 배치되며, 상기 제1 도전형의 반도체층(110)의 내부에 매립된다. 다만, 상기 제1 패시베이션층(142)의 측면은 외부로 노출된다.
상기 제2 반도체층(114), 즉, 상기 제1 도전형의 반도체층(110) 상에는 상기 활성층(120)이 형성되고, 상기 활성층(120) 상에는 상기 제2 도전형의 반도체층(130)이 형성된다.
상기 활성층(120)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성되며, InGaN/GaN 또는 AlGaN/GaN 등으로 형성될 수 있다. 또한, 상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있다.
상기 활성층(120) 상에는 제2 도전형 반도체층(130)이 형성된다. 상기 제2 도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 반도체층, 예를 들어, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, 또는 AlInN 중 적어도 어느 하나를 포함하는 화합물 반도체층을 포함할 수 있다. 상기 제2 도전형 반도체층(130)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
다른 실시예에서 상기 발광 구조층(105)은 상기 제1 도전형 반도체층(110)이 p형 반도체층이고, 상기 제2 도전형 반도체층(130)은 n형 반도체층으로 구현될 수도 있다. 여기서 상기 제2도전형 반도체층(130) 상에 제 3도전형 반도체층 예컨대, n형 반도체층 또는 p형 반도체층으로 구현될 수 있다. 즉, 상기 발광 구조층(105)은 n-p 접합, p-n 접합, n-p-n 접합, 또는 p-n-p 접합 구조 중 어느 하나로 구현될 수 있다.
도 6을 참조하면, 제1 아이솔레이션 에칭을 수행하여 상기 제2 도전형의 반도체층(130), 활성층(120), 및 제2 반도체층(114)을 선택적으로 제거한다. 상기 제1 아이솔레이션 에칭을 통해 상기 발광 구조층(105)의 상기 제2 도전형의 반도체층(130), 활성층(120), 및 제2 반도체층(114)은 단위 칩으로 구분된다. 이때, 상기 제1 패시베이션층(142)이 노출된다.
실시예에서는 상기 발광 구조층(105) 상에 상기 접촉층(150) 및 전도성 지지부재(160)를 형성하기 전에 상기 발광 구조층(105)의 일부를 단위 칩으로 구분하는 제1 아이솔레이션 에칭을 수행한다. 상기 에칭 방식은 건식 에칭 또는/및 습식 에칭 방식을 사용할 수 있다.
도 7을 참조하면, 상기 제1 패시베이션층(142) 상에 제2 패시베이션층(144)을 형성한다. 상기 제2 패시베이션층(144)은 상기 제2 반도체층(114), 활성층(120), 및 제2 도전형의 반도체층(130)의 측면에 배치된다. 또한, 상기 제2 패시베이션층(144)은 상기 제2 도전형의 반도체층(130)의 상면 주변부에 형성될 수도 있다.
상기 제2 패시베이션층(144)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2 중 적어도 어느 하나로 형성될 수 있으며, 상기 제1 패시베이션층(144)과 동일한 물질로 형성될 수도 있다.
도 8을 참조하면, 상기 제2 도전형의 반도체층(130) 및 상기 제2 패시베이션층(144) 상에 접촉층(150)을 형성한다.
상기 접촉층(150)은 상기 제2 도전형의 반도체층(130)의 상면에만 형성될 수도 있으며, 이에 대해 한정하지는 않는다. 예를 들어, 상기 접촉층(150)은 Al, Ag, Pd, Rh, ITO, Pt, 또는 Ir 중 적어도 어느 하나를 포함할 수도 있다.
도 9를 참조하면, 상기 접촉층(150) 상에 전도성 지지부재(160)를 형성한다.
상기 전도성 지지부재(160)는 예를 들어, 본딩 방법 또는 도금 방법으로 형성될 수 있으며, 티탄(Ti), 크롬(Cr), 니켈(Ni), 알루미늄(Al), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 또는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, GaN 등) 중 적어도 어느 하나를 포함할 수 있다.
도 10을 참조하면, 상기 전도성 지지부재(160)를 형성한 후, 상기 성장 기판(101)을 제거한다. 도 10은 도 9에 도시된 구조물을 뒤집어서 도시하였다.
상기 성장 기판(101)은 물리적 또는/및 화학적 제거 방법으로 형성할 수 있다. 예를 들어, 상기 물리적 제거 방식은 상기 성장 기판(101)에 소정 파장의 레이저를 조사하여 상기 성장 기판(101)을 제거하는 LLO(Laser Lift Off) 방식으로 이용할 수 있다. 또한 화학적 방식은 상기 성장 기판(101) 위의 소정 반도체층(예: 버퍼층) 공간에 습식 에칭액을 주입하여 상기 성장 기판(101)을 제거할 수 있다.
상기 성장 기판(101)이 제거되면 제1 반도체층(112)이 노출된다.
도 11을 참조하면, 제2 아이솔레이션 에칭을 수행하여 상기 제1 반도체층(112)을 선택적으로 제거한다. 상기 제2 아이솔레이션 에칭을 통해 상기 발광 구조층(105)의 상기 제1 반도체층(112)은 단위 칩으로 구분된다. 이때, 상기 제1 패시베이션층(142)이 노출된다. 상기 에칭 방식은 건식 에칭 또는/및 습식 에칭 방식을 사용할 수 있다.
상술한 제1 아이솔레이션 에칭 및 제2 아이솔레이션 에칭 공정을 통해 상기 발광 구조층(105)은 칩 단위로 분리된다.
그리고, 상기 제1 반도체층(112)의 상면에 대해 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 연마하는 공정을 수행할 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1 도전형 반도체층(110)의 제1 반도체층(112)의 상면에는 소정의 요철 패턴(미도시)이 형성될 수 있다.
또한, 상기 제1 도전형 반도체층(110)의 제1 반도체층(112)의 상면에는 전극(171)이 형성될 수 있다. 상기 전극(171)은 칩 분리 전 또는 칩 분리 후 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 소자(100)는 상기 제2 아이솔레이션 에칭 후 익스펜딩 및 브레이킹(expanding & breaking) 공정을 이용하여 상기 접촉층(150) 및 전도성 지지부재(160)가 분리되면서 칩 단위로 분리된다.
이와 같은 방법으로 실시예에 따른 발광 소자(100)가 제작될 수 있다.
도 12는 제2 실시예에 따른 발광 소자를 설명하는 도면이다.
제2 실시예에 따른 발광 소자를 설명함에 있어서 상술한 제1 실시예에 따른 발광 소자에 대한 설명과 중복되는 설명은 생략하도록 한다.
도 12를 참조하면, 제2 실시예에 따른 발광 소자는 전도성 지지부재(160), 상기 전도성 지지부재(160) 상에 접촉층(150), 상기 접촉층(150) 상에 발광 구조층(105), 상기 발광 구조층(105) 상에 전극(171), 상기 발광 구조층(105)의 측면에 배치되고 적어도 일부분이 상기 발광 구조층(105)의 내부에 배치되는 패시베이션층(140), 상기 전극(171)과 적어도 일부분이 수직 방향으로 중첩되고 상기 발광 구조층(105)과 상기 접촉층(150) 사이에 배치되는 전류 차단층(145)을 포함한다.
상술한 제1 실시예에서는 상기 전류 차단층(145)이 상기 제1 도전형의 반도체층(110)의 내부, 즉 상기 제1 반도체층(112)과 제2 반도체층(114) 사이에 배치되어 상기 제1 패시베이션층(142)과 동일 수평면 상에 배치된다.
그러나, 제2 실시예에서는 상기 전류 차단층(145)이 상기 발광 구조층(105)과 상기 접촉층(150) 사이에 형성되며, 상기 제2 패시베이션층(144)과 동일 수평면 상에 배치된다.
상기 전류 차단층(145)은 도 7에서 설명한 공정에서 상기 제2 패시베이션층(144)을 형성하는 과정에서 상기 제2 도전형의 반도체층(130) 상에 형성할 수 있다.
상기 전류 차단층(145)이 상기 제2 도전형의 반도체층(130)과 접함에 따라 상기 전류 차단층(145)에 의한 전류 퍼짐 효과가 더욱 증가될 수 있다.
실시예는 발광 소자 예컨대, LED를 그 예로 설명하였으나, 상기 성장 기판 위에 형성될 수 있는 다른 반도체 소자에도 적용할 수 있으며, 이러한 기술적인 특징은 상기의 실시예에 한정되지 않는다.
도 13은 실시예들에 따른 발광 소자(100)를 포함하는 발광 소자 패키지(200)의 단면도이다.
도 13을 참조하면, 실시예에 따른 발광 소자 패키지(200)는 몸체(20)와, 상기 몸체(20)에 설치된 제1 전극(31) 및 제2 전극(32)과, 상기 몸체(20)에 설치되어 상기 제1 전극(31) 및 제2 전극(32)으로부터 전원을 공급받는 제1 실시예 또는 제2 실시예들에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(40)를 포함한다.
상기 몸체(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극(31) 및 제2 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다.
또한, 상기 제1,2 전극(31,32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 제1 전극(31), 제2 전극(32) 및 상기 몸체(20) 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1,2 전극(31,32)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상술한 것처럼, 실시예들에 따른 발광 소자(100) 및 이를 포함하는 발광 소자 패키지(200)는 제1 패시베이션층(142) 및 제2 패시베이션층(144)을 포함함으로써 전기적 특성이 우수하고, 습기와 같은 외부 환경으로부터 발광 구조층(105)이 보호되어 발광 효율이 향상될 수 있다.
또한, 상기 발광 소자 패키지(200)는 COB(Chip On Board) 타입을 포함하며, 상기 몸체(20)의 상면은 평평하고, 상기 몸체(20)에는 복수의 발광 소자(100)가 설치될 수도 있다.
실시예에 따른 발광 소자 패키지(200)는 복수개가 기판 상에 어레이되며, 상기 발광 소자 패키지(200)에서 방출되는 광의 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트, 형광 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지(200), 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다. 또 다른 실시예는 상술한 실시예들에 기재된 반도체 발광소자(100) 또는 발광 소자 패키지(200)를 포함하는 조명 유닛으로 구현될 수 있으며, 예를 들어, 조명 유닛은 표시 장치, 지시 장치, 램프, 가로등을 포함할 수 있다.
도 14는 실시예에 따른 발광 소자 또는 발광 소자 패키지를 포함하는 백라이트 유닛을 도시하는 도면이다. 다만, 도 14의 백라이트 유닛(1100)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
도 14를 참조하면, 상기 백라이트 유닛(1100)은 바텀 커버(1140)와, 상기 바텀 커버(1140) 내에 배치된 광가이드 부재(1120)과, 상기 광가이드 부재(1120)의 적어도 일 측면 또는 하면에 배치된 발광 모듈(1110)을 포함할 수 있다. 또한, 상기 광가이드 부재(1120) 아래에는 반사시트(1130)가 배치될 수 있다.
상기 바텀 커버(1140)는 상기 광가이드 부재(1120), 상기 발광 모듈(1110) 및 상기 반사시트(1130)가 수납될 수 있도록 상면이 개구된 박스(box) 형성으로 형성될 수 있으며, 금속 재질 또는 수지 재질로 형성될 수 있으나 이에 대해 한정하지는 않는다.
상기 발광 모듈(1110)은 기판(300)과, 상기 기판(300)에 탑재된 복수개의 실시예에 따른 발광 소자(100) 또는 발광 소자 패키지(200)를 포함할 수 있다. 상기 복수개의 실시예에 따른 발광 소자(100) 또는 발광 소자 패키지(200)는 상기 광가이드 부재(1120)에 빛을 제공할 수 있다. 다만, 도면에서는 상기 기판(300) 상에 상기 발광 소자 패키지(200)가 설치된 것이 예시되어 있다.
도시된 것처럼, 상기 발광 모듈(1110)은 상기 바텀 커버(1140)의 내측면 중 적어도 어느 하나에 배치될 수 있으며, 이에 따라 상기 광가이드 부재(1120)의 적어도 일 측면을 향해 빛을 제공할 수 있다.
다만, 상기 발광 모듈(1110)은 상기 바텀 커버(1140) 아래에 배치되어, 상기 광가이드 부재(1120)의 밑면을 향해 빛을 제공할 수도 있으며, 이는 상기 백라이트 유닛(1100)의 설계에 따라 다양하게 변형 가능하므로 이에 대해 한정하지는 않는다.
상기 광가이드 부재(1120)는 상기 바텀 커버(1140) 내에 배치될 수 있다. 상기 광가이드 부재(1120)는 상기 발광 모듈(1110)로부터 제공받은 빛을 면광원화 하여, 표시 패널(미도시)로 가이드할 수 있다.
상기 광가이드 부재(1120)는 예를 들어, 도광판(LGP, Light Guide Panel) 일 수 있다. 상기 도광판은 예를 들어 PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC, 또는 PEN(polyethylene naphthalate) 수지 중 하나로 형성될 수 있다.
상기 광가이드 부재(1120)의 상측에는 광학 시트(1150)가 배치될 수도 있다.
상기 광학 시트(1150)는 예를 들어 확산 시트, 집광 시트, 휘도상승 시트, 또는 형광 시트 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 광학 시트(1150)는 상기 확산 시트, 집광 시트, 휘도상승 시트 및 형광 시트가 적층되어 형성될 수 있다. 이 경우, 상기 확산 시트(1150)는 상기 발광 모듈(1110)에서 출사된 광을 고르게 확산시켜주고, 상기 확산된 광은 상기 집광 시트에 의해 표시 패널(미도시)로 집광될 수 있다. 이때 상기 집광 시트로부터 출사되는 광은 랜덤하게 편광된 광인데, 상기 휘도상승 시트는 상기 집광 시트로부터 출사된 광의 편광도를 증가시킬 수 있다. 상기 집광 시트는 예를 들어, 수평 또는/및 수직 프리즘 시트일 수 있다. 또한, 상기 휘도상승 시트는 예를 들어, 조도 강화 필름(Dual Brightness Enhancement film) 일 수 있다. 또한, 상기 형광 시트는 형광체가 포함된 투광성 플레이트 또는 필름이 될 수도 있다.
상기 광가이드 부재(1120)의 아래에는 상기 반사시트(1130)가 배치될 수 있다. 상기 반사시트(1130)는 상기 광가이드 부재(1120)의 하면을 통해 방출되는 빛을 상기 광가이드 부재(1120)의 출사면을 향해 반사할 수 있다.
상기 반사시트(1130)는 반사율이 좋은 수지 재질, 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
도 15는 실시예에 따른 발광 소자(100) 또는 발광 소자 패키지(200)를 포함하는 조명 유닛(1200)의 사시도이다. 다만, 도 15의 조명 유닛(1200)은 조명 시스템의 한 예이며, 이에 대해 한정하지는 않는다.
도 15를 참조하면, 상기 조명 유닛(1200)은 케이스 몸체(1210)와, 상기 케이스 몸체(1210)에 설치된 발광모듈부(1230)와, 상기 케이스 몸체(1210)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1220)를 포함할 수 있다.
상기 케이스 몸체(1210)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광모듈부(1230)는 기판(300)과, 상기 기판(300)에 탑재되는 적어도 하나의 실시예에 따른 발광 소자(100) 또는 발광 소자 패키지(200)를 포함할 수 있다. 다만, 실시예에서는 상기 발광 소자 패키지(200)가 상기 기판(300) 상에 설치된 것이 예시되어 있다.
상기 기판(1232)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB 등을 포함할 수 있다.
또한, 상기 기판(300)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등으로 형성될 수 있다.
상기 기판(300) 상에는 상기 적어도 하나의 실시예에 따른 발광 소자 패키지(200)가 탑재될 수 있다. 상기 발광 소자 패키지(200)는 각각 적어도 하나의 발광 다이오드(LED: Light Emitting Diode)를 포함할 수 있다. 상기 발광 다이오드는 적색, 녹색, 청색 또는 백색의 유색 빛을 각각 발광하는 유색 발광 다이오드 및 자외선(UV, UltraViolet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈부(1230)는 색감 및 휘도를 얻기 위해 다양한 발광 소자의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다. 또한, 상기 발광모듈부(1230)에서 방출되는 광의 진행 경로 상에는 형광 시트가 더 배치될 수 있으며, 상기 형광 시트는 상기 발광모듈부(1230)에서 방출되는 광의 파장을 변화시킨다. 예를 들어, 상기 발광모듈부(1230)에서 방출되는 광이 청색 파장대를 갖는 경우 상기 형광 시트에는 황색 형광체가 포함될 수 있으며, 상기 발광모듈부(1230)에서 방출된 광은 상기 형광 시트를 지나 최종적으로 백색광으로 보여지게 된다.
상기 연결 단자(1220)는 상기 발광모듈부(1230)와 전기적으로 연결되어 전원을 공급할 수 있다. 도 15에 도시된 것에 따르면, 상기 연결 단자(1220)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1220)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 전도성 지지부재;
    상기 전도성 지지부재 상에 배치되고 반사물질을 포함하는 접촉층;
    상기 접촉층 상에 제1 도전형의 반도체층과, 제2 도전형의 반도체층과, 상기 제1 도전형의 반도체층 및 상기 제2 도전형의 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조층;
    상기 발광 구조층 상에 전극;
    상기 발광 구조층의 측면에 배치되고 일부분이 상기 제1 도전형의 반도체층의 내부에 배치되는 패시베이션층; 및
    상기 전극과 상기 전도성 지지부재 사이에 배치되는 전류 차단층을 포함하고,
    상기 패시베이션층은 일부분이 상기 제1도전형의 반도체층의 내부에 배치되고 다른 일부분은 상기 발광 구조층의 외측 돌출 연장된 제1패시베이션층과, 상기 제1패시베이션층의 하부 일부와 접촉하고 상기 활성층 및 상기 제2도전형의 반도체층의 측면에 배치되고 상기 제2도전형의 반도체층의 하부 일부와 상기 접촉층 사이에 배치되는 제2 패시베이션층을 포함하고,
    상기 접촉층의 일부는 상기 발광 구조층의 하면과 접촉하는 발광소자.
  2. 제 1항에 있어서,
    상기 제1 도전형의 반도체층은 제1 반도체층과 제2 반도체층을 포함하고, 상기 패시베이션층의 일부분은 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 발광 소자.
  3. 제 1항에 있어서,
    상기 전류 차단층은 상기 제1 도전형의 반도체층의 내부에 배치되고,
    상기 전류 차단층은 적어도 일부분이 상기 전극과 수직 방향에서 중첩되는 발광 소자.
  4. 제 1항에 있어서,
    상기 전류 차단층은 상기 패시베이션층의 일부분과 동일 수평면 상에 배치되는 발광 소자.
  5. 제 3항에 있어서,
    상기 접촉층은 Al, Ag, Pd, Rh, ITO, Pt, 또는 Ir 중 적어도 어느 하나를 포함하는 발광 소자.
  6. 삭제
  7. 제 1항에 있어서,
    상기 패시베이션층의 일부는 상기 제1 도전형의 반도체층의 일부분의 측면에 배치되는 발광 소자.
  8. 성장 기판 상에 제1 도전형의 반도체층의 일부인 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 전류 차단층 및 제1 패시베이션층을 형성하는 단계;
    상기 전류 차단층 및 상기 제1 패시베이션층을 포함하는 상기 제1 반도체층 상에 상기 제1 도전형의 반도체층의 일부인 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 상에 활성층 및 제2 도전형의 반도체층을 형성하는 단계;
    상기 제2 도전형의 반도체층, 활성층, 및 제2 반도체층을 선택적으로 제거하여 상기 제1 패시베이션층이 노출되도록 하는 단계;
    상기 제2 도전형의 반도체층, 활성층, 및 제2 반도체층의 측면에 배치되도록 상기 제1 패시베이션층 상에 제2 패시베이션층을 형성하는 단계; 및
    상기 제2 도전형의 반도체층 상에 접촉층 및 전도성 지지기판을 형성하는 단계를 포함하는 발광 소자 제조방법.
  9. 제 8항에 있어서,
    상기 성장 기판을 제거하고, 상기 제1 반도체층을 선택적으로 제거하여 상기 제1 패시베이션층이 노출되도록 하는 단계; 및
    상기 제1 반도체층 상에 전극을 형성하는 단계를 더 포함하는 발광 소자 제조방법.
  10. 제 9항에 있어서,
    상기 접촉층 및 전도성 지지기판을 스크라이빙하는 단계를 더 포함하는 발광 소자 제조방법.
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