KR101740672B1 - 표시패널 - Google Patents

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KR101740672B1
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Abstract

표시패널은 제1 기판, 제1 기판과 마주하는 제2 기판, 및 액정층을 포함한다. 제1 기판은 2개 이상의 계조를 표현하는 적어도 하나의 계조 표현 유닛을 각각 갖는 다수의 화소를 포함한다. 액정층은 제1 및 제2 기판 사이에 개재되고, 계조 표현 유닛과 관련하여 발생된 전압에 따라 상전이가 일어난다. 계조 표현 유닛은 데이터 라인, 데이터 라인과 절연되게 교차하는 게이트 라인, 데이터 라인과 게이트 라인에 연결된 스위칭 소자, 스위칭 소자에 연결된 제1 화소 전극, 제1 화소 전극과 병렬 연결된 적어도 하나의 커플링 커패시터, 및 커플링 커패시터를 통해 제1 화소 전극에 병렬 연결된 적어도 하나의 제2 화소 전극을 포함한다.

Description

표시패널 {DISPLAY PANEL}
본 발명은 표시패널에 관한 것으로, 더욱 상세하게는 표시 특성을 향상시킬 수 있는 표시패널에 관한 것이다.
평판표시장치 중 널리 사용되고 있는 액정표시장치는 일반적으로 제1 기판, 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 갖는 액정표시패널을 포함한다.
상기 액정층에 사용되는 액정으로 네마틱 액정이 널리 사용되고 있으나, 넓은 시야각, 높은 응답속도 및 높은 명암비를 갖는 새로운 액정으로 콜레스테릭 액정 또는 쌍안정 액정이 개발되었다.
상기 콜레스테릭 액정 또는 쌍안정 액정은 상기 네마틱 액정과는 달리 두 개의 계조만을 표현할 수 있으므로, 시간분할 또는 공간분할 방식을 사용하여 3개 이상의 계조를 표현한다. 그런데 공간분할 방식을 사용하는 경우, 많은 계조를 표현하려면 많은 수의 트랜지스터를 사용해야 함으로, 화소의 면적이 넓어지는 문제가 있다. 따라서 표시장치의 계조수와 해상도를 동시에 개선하기 어렵다.
따라서, 본 발명의 목적은 표시 특성을 향상시킬 수 있는 표시패널을 제공하는 것이다.
본 발명의 일 실시예에 따른 표시패널은 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 및 액정층을 포함한다.
상기 제1 기판은 2개 이상의 계조를 표현하는 적어도 하나의 계조 표현 유닛을 각각 갖는 다수의 화소를 포함한다.
상기 액정층은 상기 제1 및 제2 기판 사이에 개재되고, 상기 계조 표현 유닛과 관련하여 발생된 전압에 따라 상전이가 일어난다.
상기 계조 표현 유닛은 데이터 라인, 상기 데이터 라인과 절연되게 교차하는 게이트 라인, 상기 데이터 라인과 상기 게이트 라인에 연결된 스위칭 소자, 상기 스위칭 소자에 연결된 제1 화소 전극, 상기 제1 화소 전극과 병렬 연결된 적어도 하나의 커플링 커패시터, 및 상기 커플링 커패시터를 통해 상기 제1 화소 전극에 병렬 연결된 적어도 하나의 제2 화소 전극을 포함한다.
본 발명의 다른 실시예에 따른 표시패널은 다수의 화소가 구비되는 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 및 상기 화소들과 관련하여 발생된 전압에 따라 상전이가 일어나는 액정층을 포함한다.
상기 각 화소는 제1 데이터 라인 및 제2 데이터 라인, 상기 제1 및 제2 데이터 라인들과 절연되게 교차하는 게이트 라인, 상기 제1 데이터 라인과 상기 게이트 라인에 연결된 제1 스위칭 소자, 상기 제2 데이터 라인과 상기 게이트 라인에 연결된 제2 스위칭 소자, 상기 제1 스위칭 소자에 연결된 제1 화소 전극, 상기 제2 스위칭 소자에 연결된 제2 화소 전극, 상기 제1 화소 전극과 병렬로 상기 제1 스위칭 소자에 연결된 제1 커플링 커패시터, 상기 제2 화소 전극과 병렬로 상기 제2 스위칭 소자에 연결된 제2 커플링 커패시터, 상기 제1 커플링 커패시터를 통하여 상기 제1 화소 전극과 병렬로 연결된 제3 화소 전극, 및 상기 제2 커플링 커패시터를 통하여 상기 제2 화소 전극과 병렬로 연결된 제4 화소 전극을 포함한다.
본 발명의 또 다른 실시예에 따른 표시패널은 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 및 상기 제1 및 제2 기판 사이에 개재된 액정층을 포함한다.
상기 제1 기판은 2개 이상의 계조를 표현하는 적어도 하나의 계조 표현 유닛을 각각 갖는 다수의 화소를 포함한다.
상기 액정층은 상기 계조 표현 유닛과 관련하여 발생된 전압에 따라 상전이가 일어나는 액정층을 포함한다.
상기 계조 표현 유닛은 데이터 라인, 상기 데이터 라인과 절연되게 교차하는 게이트 라인, 상기 데이터 라인과 상기 게이트 라인에 연결된 스위칭 소자, 및 상기 스위칭 소자에 연결된 화소 전극을 포함한다.
상기 화소 전극은 제1 부분 내지 제j 부분(이때, j는 2이상의 자연수이다)으로 나누어지고, 상기 제1 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제1 두께 내지 상기 제j 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제j 두께는 서로 다르다.
이와 같은 표시패널에 따르면, 공간분할 방식으로 표시장치를 구동할 때 동일한 수의 계조를 표현하기 위하여 사용되는 트랜지스터의 수를 줄일 수 있고, 이로 인하여 표현 가능한 표시장치의 계조수와 해상도를 동시에 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시유닛의 평면도이다.
도 2는 도 1에 도시된 표시패널의 일 실시예에 따른 평면도이다.
도 3은 도 2의 표시패널을 I-I'선을 따라 자른 단면도이다.
도 4는 도 2의 표시패널의 등가회로도이다.
도 5는 도 1에 도시된 표시패널의 다른 실시예에 따른 평면도이다.
도 6은 도 5의 표시패널을 I-I'선을 따라 자른 단면도이다.
도 7은 도 1에 도시된 표시패널의 또 다른 실시예에 따른 평면도이다.
도 8은 도 7의 표시패널을 I-I'선을 따라 자른 단면도이다.
도 9는 도 1에 도시된 표시패널의 또 다른 실시예에 따른 평면도이다.
도 10은 도 9의 표시패널을 I-I'선을 따라 자른 단면도이다.
도 11은 도 9의 표시패널을 II-II'선을 따라 자른 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시유닛(10)의 평면도이다.
상기 표시유닛(10)은 영상을 표시하는 표시패널(100) 및 상기 표시패널(100)의 일측에 구비되어 구동신호를 출력하는 인쇄회로기판(103)을 포함한다.
상기 표시패널(100)은 제1 기판(101), 상기 제1 기판(101)과 마주하는 제2 기판(102) 및 상기 제1 기판(101)과 상기 제2 기판(102) 사이에 개재된 액정층(미도시)으로 이루어질 수 있다.
상기 인쇄회로기판(103)은 다수의 테이프 캐리어 패키지(Tape Carrier Package: TCP)(104)를 통해 상기 표시패널(100)에 연결되고, 상기 테이프 캐리어 패키지들(104) 상에는 다수의 구동칩(105)이 각각 실장된다.
상기 구동칩들(105) 각각은 상기 표시패널(100)에 데이터 신호를 출력하는 데이터 드라이버(미도시)를 내장할 수 있다. 여기서, 상기 표시패널(100)에 게이트 신호를 출력하는 게이트 드라이버(미도시)는 상기 표시패널(100)에 박막 공정을 통해 직접적으로 형성될 수 있다. 또한 상기 구동칩들(105)은 상기 표시패널(100) 상에 칩 온 글라스(Chip On Glass: COG) 형태로 실장될 수 있다. 이 경우, 상기 구동칩들(105)은 하나의 칩에 통합될 수도 있다.
도 2는 도 1에 도시된 표시패널(100)의 일 실시예에 따른 평면도이고, 도 3은 도 2의 표시패널(100)을 I-I'선을 따라 자른 단면도이며, 도 4는 도 2의 표시패널(100)의 등가회로도이다.
도 2 내지 도 4를 참조하면, 상기 표시패널(100)은 제1 기판(101) 및 제2 기판(102)을 포함한다. 상기 제1 기판(101)은 제1 베이스 기판(110)을 포함하고, 상기 제1 베이스 기판(110) 상에는 다수의 화소가 형성된다.
상기 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위하여 도 2에는 하나의 화소 영역을 예로서 도시하였다. 또한 상기 하나의 화소 영역에 인접한 게이트 라인 및 데이터 라인만을 도시하였다.
상기 화소 각각은 제1 박막 트랜지스터(120a), 제2 박막 트랜지스터(120b), 상기 제1 박막 트랜지스터(120a)에 전기적으로 연결된 제1 화소 전극(171a) 및 제3 화소 전극(172a), 및 상기 제2 박막 트랜지스터(120b)에 전기적으로 연결된 제2 화소 전극(171b) 및 제4 화소 전극(172b)을 포함한다.
상기 제1 기판(101)의 상기 제1 베이스 기판(110) 상에는 제1 게이트 라인(GLm -1) 및 제2 게이트 라인(GLm), 및 상기 게이트 라인들(GLm -1, GLm)과 절연되게 교차하는 제1 데이터 라인(DLn -1) 및 제2 데이터 라인(DLn)이 구비된다. 상기 게이트 라인들(GLm -1, GLm)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DLn -1, DLn)은 상기 제1 방향과 직교하는 제2 방향(D2)으로 연장된다. 상기 게이트 라인들(GLm -1, GLm)과 상기 데이터 라인들(DLn -1, DLn) 사이에는 절연막(140)이 개재된다.
상기 제1 박막 트랜지스터(120a)는 제1 게이트 전극(121a), 제1 소오스 전극(124a) 및 제1 드레인 전극(125a)을 포함하고, 상기 제2 게이트 라인(GLm)과 상기 제1 데이터 라인(DLn -1)에 전기적으로 연결된다. 구체적으로, 상기 제1 박막 트랜지스터(120a)의 상기 제1 게이트 전극(121a)은 상기 제2 게이트 라인(GLm)으로부터 분기되고, 상기 제1 소오스 전극(124a)은 상기 제1 데이터 라인(DLn -1)으로부터 분기되며, 상기 제1 드레인 전극(125a)은 상기 제1 소오스 전극(124a)과 소정의 간격만큼 이격되어 구비되고 제1 컨택홀(CH1a)을 통해 상기 제1 화소 전극(171a)과 연결된다.
상기 제1 기판(101)은 일부분이 상기 제1 드레인 전극(125a)과 마주하는 제1 커플링 전극(130a)을 더 포함한다. 상기 제1 커플링 전극(130a)은 상기 제1 드레인 전극(125a)과 전기적으로 절연되게 구비되고, 상기 제1 드레인 전극(125a)과 마주하여 전계를 형성한다.
상기 제3 화소 전극(172a)은 상기 제1 화소 전극(171a)과 소정 간격 이격되어 구비되고, 제3 콘택홀(CH2a)을 통하여 상기 제1 커플링 전극(130a)과 연결된다. 상기 제3 화소 전극(172a)이 상기 제1 커플링 전극(130a)과 상기 제3 콘택홀(CH2a)을 통해 연결될 수 있도록, 상기 제1 드레인 전극(125a)은 상기 제3 콘택홀(CH2a)이 형성되는 부분에는 연장되지 않는다.
상기 제2 박막 트랜지스터(120b)는 제2 게이트 전극(121b), 제2 소오스 전극(124b) 및 제2 드레인 전극(125b)을 포함하고, 상기 제2 게이트 라인(GLm)과 상기 제2 데이터 라인(DLn)에 전기적으로 연결된다. 구체적으로, 상기 제2 박막 트랜지스터(120b)의 상기 제2 게이트 전극(121b)은 상기 제2 게이트 라인(GLm)으로부터 분기되고, 상기 제2 소오스 전극(124b)은 상기 제2 데이터 라인(DLn)으로부터 분기되며, 상기 제2 드레인 전극(125b)은 상기 제2 소오스 전극(124b)과 소정의 간격만큼 이격되어 구비되고 제2 컨택홀(CH1b)을 통해 상기 제2 화소 전극(171b)과 연결된다.
상기 제1 기판(101)은 일부분이 상기 제2 드레인 전극(125b)과 마주하는 제2 커플링 전극(130b)을 더 포함한다. 상기 제2 커플링 전극(130b)은 상기 제2 드레인 전극(125b)과 전기적으로 절연되게 구비되고, 상기 제2 드레인 전극(125b)과 마주하여 전계를 형성한다.
상기 제4 화소 전극(172b)은 상기 제2 화소 전극(171b)과 소정 간격 이격되어 구비되고, 제4 콘택홀(CH2b)을 통하여 상기 제2 커플링 전극(130b)과 연결된다. 상기 제4 화소 전극(172b)이 상기 제2 커플링 전극(130b)과 상기 제4 콘택홀(CH2b)을 통해 연결될 수 있도록, 상기 제2 드레인 전극(125b)은 상기 제4 콘택홀(CH2b)이 형성되는 부분에는 연장되지 않는다.
도 3을 참조하면, 상기 표시패널(100)은 상기 제1 기판(101), 상기 제1 기판(101)과 마주하는 상기 제2 기판(102), 및 상기 제1 기판(101)과 상기 제2 기판(102) 사이에 개재된 액정층(180)을 포함한다.
상기 제1 기판(101)의 상기 제1 베이스 기판(110) 상에 상기 제1 게이트 전극(121a) 및 상기 제1 커플링 전극(130a)이 구비된다. 상기 제1 게이트 전극(121a) 및 상기 제1 커플링 전극(130a)은 상기 절연막(140)에 의해 커버된다. 상기 제1 게이트 전극(121a)이 형성된 영역에 대응하여 상기 절연막(140) 상에는 액티브층(122) 및 오믹 콘택층(123)이 구비된다. 따라서 상기 제1 소오스 전극(124a)과 상기 제1 드레인 전극(125a)는 상기 절연막(140), 상기 액티브층(122) 및 상기 오믹 콘택층(123)을 사이에 두고 상기 제1 게이트 전극(121a)과 마주한다.
상기 제1 박막 트랜지스터(120a)는 보호막(150)에 의해 커버될 수 있다. 상기 보호막(150) 상에는 유기 절연막(160)이 더 형성될 수 있다.
상기 보호막(150) 및 상기 유기 절연막(160)에는 상기 제1 콘택홀(CH1a)이 형성되어 상기 제1 박막 트랜지스터(120a)의 상기 제1 드레인 전극(125a)이 노출된다. 상기 제1 화소 전극(171a)은 상기 유기 절연막(160) 상에 형성되고, 상기 제1 콘택홀(CH1a)을 통해 상기 제1 드레인 전극(125a)에 전기적으로 연결된다.
상기 보호막(150) 및 상기 유기 절연막(160)에는 상기 제3 콘택홀(CH2a)이 형성되어 상기 제1 커플링 전극(130a)이 노출된다. 상기 제3 화소 전극(172a)은 상기 유기 절연막(160) 상에 형성되고, 상기 제3 콘택홀(CH2a)을 통해 상기 제1 커플링 전극(130a)에 전기적으로 연결된다.
상기 제2 기판(102)은 제2 베이스 기판(190) 및 공통 전극(191)을 포함한다. 상기 제2 베이스 기판(190)은 연성 재질, 예컨대 폴리에틸렌 텔레프탈레이트(Polyethylene Terephthalate: PET)나 섬유강화 플라스틱(fiber reinforeced plastic) 또는 폴리에틸렌 나프탈레이트(Polyethylene Naphthalate: PEN)로 이루어질 수 있다.
상기 공통 전극(191)은 상기 제2 베이스 기판(190)과 상기 액정층(180) 사이에 구비되어 공통 전압을 인가받는다. 상기 공통 전극(191)은 외부로부터 상기 제2 베이스 기판(190) 측으로 입사된 광이 상기 액정층(180)에 제공되도록 투명한 전도성 재질로 이루어진다.
상기 액정층(180)에 사용되는 액정은 콜레스테릭 액정(cholesteric liquid crystal) 또는 쌍안정 액정(bistable liquid crystal)일 수 있다.
상기 콜레스테릭 액정은 액정에 형성된 전계에 따라 상이 변하는데, 상대적으로 고전압에서 형성되며 입사된 광을 흡수하는 호메오트로픽 상(homeotropic state), 상대적으로 저전압에서 형성되며 입사된 광 중 특정 파장의 광을 반사하는 플래너 상(planar state), 및 상기 전압이 상대적으로 고전압에서 저전압으로 완만하게 낮아질 때 형성되며 입사된 광을 투과시키는 포컬 코닉 상(focal conic state)을 갖는다. 본 발명의 표시패널을 반사형으로 사용할 경우, 상기 콜레스테릭 액정의 상기 호메오트로픽 상과 상기 플래너 상의 두 가지 상을 이용하여 계조를 표시할 수 있다.
상기 콜레스테릭 액정의 상기 플래너 상을 이용할 때, 상기 콜레스테릭 액정에 첨가된 카이럴 도펀트의 양을 이용하여 상기 콜레스테릭 액정에서 반사되는 광의 파장을 변경시킬 수 있다. 보다 상세하게는, 상기 콜레스테릭 액정에 첨가된 카이럴 도펀트의 양이 증가할수록, 상기 콜레스테릭 액정에서 반사되는 광의 파장은 짧아진다. 따라서 컬러 필터를 사용하지 않고 각 화소에 사용되는 콜레스테릭 액정에 첨가된 카이럴 도펀트의 양을 조절하여 색을 구현할 수 있다.
상기 쌍안정 액정은 액정에 형성된 전계에 따라 두 가지 상을 갖는 액정으로, 네몹틱 액정(nemoptic liquid crystal), 쌍안정 트위스티드 네마틱 액정(bistable twisted nematic liquid crystal), 삼단자 쌍안정 트위스티드 네마틱 액정(three-terminal bistable twisted nematic liquid crystal), 쌍안정 카이럴 스플레이 네마틱 액정(bistable chiral splay nematic liquid crystal), 쌍안정 벤드 스플레이 액정(bistable bend splay) 등을 포함한다. 상기 액정 중 스스로 색을 구현할 수 없는 액정의 경우 상기 제1 기판(101) 상에 또는 상기 제2 기판(102) 상에 컬러 필터를 구비할 수 있다.
상기 액정층(180)에 사용되는 액정으로 콜레스테릭 액정을 사용하는 경우, 화소 전극과 공통 전극 사이에 형성된 문턱 전압을 기준으로 상기 콜레스테릭 액정의 상기 호메오트로픽 상과 상기 플래너 상 사이에 상전이가 일어난다.
도 3을 참고하면, 상기 표시패널(100)은 제1 커플링 커패시터와 제2 커플링 커패시터를 포함한다. 상기 제1 커플링 커패시터는 상기 제1 드레인 전극(125a)과 상기 제1 커플링 전극(130a)으로 구성되고, 상기 제2 커플링 커패시터는 상기 제2 드레인 전극(125b)과 상기 제2 커플링 전극(130b)으로 구성된다.
상기 제1 화소 전극(171a)에는 상기 제1 데이터 라인(DLn -1)으로부터 입력된 전압과 동일한 전압이 출력되나, 상기 제1 커플링 커패시터로 인하여 상기 제3 화소 전극(172a)에는 상기 제1 데이터 라인(DLn -1)으로부터 입력된 전압보다 낮은 전압이 출력된다. 그러므로 특정 전압에서 상기 제1 화소 전극(171a) 상의 액정층은 플래너 상으로 되어 특정 색을 표현하고, 상기 제3 화소 전극(172a) 상의 액정층은 블랙 계조를 표현할 수 있다. 따라서 상기 제1 및 제3 화소 전극(171a, 172a)으로 구성된 하나의 화소는 3개의 계조를 표현할 수 있다.
또한, 상기 제2 화소 전극(171b) 및 제4 화소 전극(172b)도 이와 유사하게 동작한다. 만약 도 1에 도시된 상기 제1 화소 전극(171a), 상기 제2 화소 전극(171b), 상기 제3 화소 전극(172a), 및 상기 제4 화소 전극(172b)의 면적비가 1:3:1:3인 경우, 이들로 구성되는 하나의 화소는 상기 데이터 라인들(DLn -1, DLn)로부터 입력되는 전압에 따라 9개의 계조를 표현할 수 있다.
도 2 내지 도 4에서, 상기 화소는 두 개의 데이터 라인에 각각 연결된 두 개의 트랜지스터 및 각 트랜지스터에 연결된 두 개의 화소 전극을 포함하도록 예로써 도시하였으나, 하나의 화소를 구성하는 트랜지스터 및 화소 전극의 수, 또는 상기 트랜지스터에 연결되는 데이터 라인 및 게이트 라인의 수는 표시장치에서 요구되는 계조 수에 따라 변경할 수 있다.
도 5는 도 1에 도시된 표시패널의 다른 실시예에 따른 평면도이고, 도 6은 도 5의 표시패널(200)을 I-I'선을 따라 자른 단면도이다.
이하의 표시패널에 대한 구체적인 설명에 있어서, 앞에 설명된 표시패널과 동일한 구성 요소에 대하여는 동일한 참조 부호를 병기하고 중복되는 설명은 생략한다.
도 5 및 도 6을 참고하면, 상기 표시패널(200)은 제1 기판(201) 및 상기 제2 기판(102)을 포함한다. 상기 제1 기판(201)은 상기 제1 베이스 기판(110)을 포함하고, 상기 제1 베이스 기판(110) 상에는 다수의 화소가 형성된다.
상기 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위하여 도 5에는 하나의 화소 영역을 예로서 도시하였다. 또한 상기 하나의 화소 영역에 인접한 게이트 라인 및 데이터 라인만을 도시하였다.
상기 화소 각각은 제1 박막 트랜지스터(120a), 제2 박막 트랜지스터(120b), 상기 제1 박막 트랜지스터(120a)에 전기적으로 연결된 제1 화소 전극(271a) 및 제3 화소 전극(272a), 및 상기 제2 박막 트랜지스터(120b)에 전기적으로 연결된 제2 화소 전극(271b) 및 제4 화소 전극(272b)을 포함한다.
상기 제1 박막 트랜지스터(120a)의 상기 제1 게이트 전극(121a)은 상기 제2 게이트 라인(GLm)으로부터 분기되고, 상기 제1 소오스 전극(124a)은 상기 제1 데이터 라인(DLn -1)으로부터 분기되며, 상기 제1 드레인 전극(125a)은 상기 제1 소오스 전극(124a)과 소정의 간격만큼 이격되어 구비되고 제1 컨택홀(CH3a)을 통해 상기 제1 화소 전극(271a)과 연결된다.
상기 제1 기판(201)은 일부분이 상기 제1 화소 전극(271a)과 마주하는 제1 커플링 전극(230a)을 더 포함한다. 상기 제1 커플링 전극(230a)은 상기 제1 드레인 전극(125a)과 소정의 간격 이격되어 구비되고, 상기 제1 화소 전극(271a)과 마주하여 전계를 형성한다.
상기 제3 화소 전극(272a)은 상기 제1 화소 전극(271a)과 소정 간격 이격되어 구비되고, 제3 콘택홀(CH4a)을 통하여 상기 제1 커플링 전극(230a)과 연결된다. 상기 제3 화소 전극(272a)이 상기 제1 커플링 전극(230a)과 상기 제3 콘택홀(CH4a)을 통해 연결된다.
도 5를 참조하면, 상기 표시패널(200)은 상기 제1 기판(201) 및 상기 제1 기판(201)과 마주하는 상기 제2 기판(102), 및 상기 제1 기판(201)과 상기 제2 기판(102) 사이에 개재된 액정층(180)을 포함한다.
상기 제1 기판(201)의 상기 제1 베이스 기판(110) 상에 상기 제1 게이트 전극(121a)이 구비된다. 상기 제1 게이트 전극(121a)은 상기 절연막(140)에 의해 커버된다. 상기 제1 소오스 전극(124a)과 상기 제1 드레인 전극(125a)는 상기 절연막(140), 상기 액티브층(122) 및 상기 오믹 콘택층(123)을 사이에 두고 상기 제1 게이트 전극(121a)과 마주한다.
상기 제1 커플링 전극(230a)은 상기 제1 소오스 전극(124a) 및 상기 제1 드레인 전극(125a)과 소정 간격 이격되어 상기 절연막(140) 상에 형성된다. 상기 제1 커플링 전극(230a)의 일부는 상기 제1 화소 전극(271a)와 마주하여 전계를 형성한다.
상기 제1 박막 트랜지스터(120a)는 상기 보호막(150)에 의해 커버되고, 상기 보호막(150) 상에는 유기 절연막(160)이 더 구비될 수 있다.
상기 보호막(150) 및 상기 유기 절연막(160)에는 제1 콘택홀(CH3a)이 형성되어 상기 제1 박막 트랜지스터(120a)의 상기 제1 드레인 전극(125a)이 노출된다. 상기 제1 화소 전극(271a)은 상기 유기 절연막(160) 상에 형성되고, 상기 제1 콘택홀(CH3a)을 통해 상기 제1 드레인 전극(125a)에 전기적으로 연결된다.
상기 보호막(150) 및 상기 유기 절연막(160)에는 상기 제3 콘택홀(CH4a)이 형성되어 상기 제1 커플링 전극(230a)이을 노출된다. 상기 제3 화소 전극(272a)은 상기 유기 절연막(160) 상에 형성되고, 상기 제3 콘택홀(CH4a)을 통해 상기 제1 커플링 전극(230a)에 전기적으로 연결된다.
도 2 내지 도4에서와 동일하게, 도 5 및 도 6에 도시된 상기 제1 및 제3 화소 전극(271a, 272a)으로 구성된 하나의 화소는 3개의 계조를 표현할 수 있다. 또한, 상기 제1 화소 전극(271a), 상기 제2 화소 전극(271b), 상기 제3 화소 전극(272a), 및 상기 제4 화소 전극(272b)의 면적비가 1:3:1:3인 경우, 이들로 구성되는 하나의 화소는 상기 데이터 라인들(DLn -1, DLn)로부터 입력되는 전압에 따라 9개의 계조를 표현할 수 있다.
도 7은 도 1에 도시된 표시패널의 또 다른 실시예에 따른 평면도이고, 도 8은 도 7의 표시패널을 I-I'선을 따라 자른 단면도이다.
도 7 및 도 8을 참조하면, 상기 표시패널(300)은 제1 기판(301) 및 상기 제2 기판(102)을 포함한다. 상기 제1 기판(301)은 상기 제1 베이스 기판(110)을 포함하고, 상기 제1 베이스 기판(110) 상에는 다수의 화소가 형성된다.
상기 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위하여 도 7에는 하나의 화소 영역을 예로서 도시하였다. 또한 상기 하나의 화소 영역에 인접한 게이트 라인 및 데이터 라인만을 도시하였다.
상기 화소 각각은 제1 박막 트랜지스터(120a), 제2 박막 트랜지스터(120b), 상기 제1 박막 트랜지스터(120a)에 전기적으로 연결된 제1 화소 전극(371a) 및 상기 제2 박막 트랜지스터(120b)에 전기적으로 연결된 제2 화소 전극(371b)을 포함한다.
상기 제1 드레인 전극(125a)은 상기 제1 소오스 전극(124a)과 소정의 간격만큼 이격되어 구비되고 제1 컨택홀(CHa)을 통해 상기 제1 화소 전극(371a)과 연결된다. 또한 상기 제2 드레인 전극(125b)은 상기 제2 소오스 전극(124b)과 소정의 간격만큼 이격되어 구비되고 제2 컨택홀(CHb)을 통해 상기 제2 화소 전극(371b)과 연결된다.
상기 제1 화소 전극(371a)은 제1 단차부(SDA1)를 기준으로 제1 부분(372a)과 제2 부분(373a)으로 나누어지고, 상기 제2 화소 전극(371b)는 제2 단차부(SDA2)를 기준으로 제3 부분(372b)과 제4 부분(373b)으로 나누어진다.
도 8을 참조하면, 상기 표시패널(300)은 상기 제1 기판(301), 상기 제1 기판(301)과 마주하는 상기 제2 기판(102), 및 상기 제1 기판(101)과 상기 제2 기판(102) 사이에 개재된 액정층(180)을 포함한다.
상기 제1 박막 트랜지스터(120a)는 보호막(150)에 의해 커버될 수 있다. 상기 보호막(150) 상에는 상기 유기 절연막(160)이 더 구비될 수 있다.
상기 보호막(150) 및 상기 유기 절연막(160)에는 상기 제1 콘택홀(CHa)이 형성되어 상기 제1 박막 트랜지스터(120a)의 상기 제1 드레인 전극(125a)이 노출된다. 상기 제1 화소 전극(371a)은 상기 유기 절연막(160) 상에 형성되고, 상기 제1 콘택홀(CHa)을 통해 상기 제1 드레인 전극(125a)에 전기적으로 연결된다.
이때, 일반적으로 상기 유기 절연막(160)은 하부에 위치한 층들에 의해 발생된 단차를 상쇄할 수 있는 정도의 두께로 형성되나, 도 8에서 상기 유기 절연막(160)은 상기 유기 절연막(160) 하부의 층에 의한 단차가 상기 제1 화소 전극(371a)에 나타날 수 있는 정도의 두께를 갖는다.
따라서 상기 제1 화소 전극(371a)에는 그 하부에 형성된 상기 제1 드레인 전극(125a)으로 인하여 상기 제1 단차부(SDA1)가 형성되고, 상기 제1 단차부(SDA1)를 기준으로 상기 제1 부분(372a)과 제2 부분(373a)으로 구분된다. 그러므로 상기 제1 부분(372a) 및 상기 공통 전극(191) 사이에 개재된 액정층의 두께인 제1 두께(T1)와 상기 제2 부분(373a) 및 상기 공통 전극(191) 사이에 개재된 액정층의 두께인 제2 두께(T2)가 서로 다른 것을 볼 수 있다.
상기 액정층(180)에 사용되는 액정으로 콜레스테릭 액정을 사용하는 경우, 화소 전극과 공통 전극 사이에 형성된 문턱 전압(Vth)을 기준으로 상기 콜레스테릭 액정의 상기 호메오트로픽 상과 상기 플래너 상 간에 상전이가 일어난다. 그런데 상기 문턱 전압(Vth)은 다음의 방정식을 만족한다.
방정식
Figure 112010014156338-pat00001
(이때, d는 액정층의 두께(cell gap), K22는 비틀림 탄성 계수(twist elastic constant), p는 피치 크기(pitch size), Δε는 유전 이방성(dielectric anisotropy)을 말한다.)
상기 방정식에서 볼 수 있는 바와 같이, 상기 콜레스테릭 액정층의 문턱 전압(Vth)은 액정층의 두께(d)에 비례하므로, 상기 화소 전극 상에 형성된 상기 콜레스테릭 액정층의 두께를 조절함으로써 하나의 화소 전극이 3개 이상의 계조를 표현할 수 있다.
예를 들어, 상기 제1 부분(372a) 상의 액정층의 문턱 전압을 제1 문턱 전압(Vth1a) 및 상기 제2 부분(373a) 상의 액정층의 문턱 전압을 제2 문턱 전압(Vth2a)이라 하고, 상기 제1 두께(T1)가 상기 제2 두께(T2)보다 작다고 가정한다.
만약 상기 제1 데이터 라인(DLn -1)으로부터 입력되어 상기 제1 드레인 전극(125a)으로 출력되는 상기 공통 전극(191)으로부터의 전압(V)이 상기 제1 및 상기 제2 문턱 전압(Vth1a, Vth2a)보다 작으면, 상기 제1 부분(372a)과 상기 제2 부분(373a) 상의 콜레스테릭 액정층은 플래너 상이 되어 특정 색을 반사한다. 상기 전압(V)이 상기 제1 문턱 전압(Vth1a)보다 크고 상기 제2 문턱 전압(Vth2a)보다 작으면, 상기 제1 부분(372a) 상의 콜레스테릭 액정층은 호메오트로픽 상이 되어 블랙 계조를 표현하고, 상기 제2 부분(373a) 상의 콜레스테릭 액정층은 플래너 상이 되어 특정 색을 반사한다. 또한 상기 전압(V)이 상기 제1 및 제2 문턱 전압(Vth1a, Vth2a)보다 크면, 상기 제1 및 제2 부분(372a, 373a) 상의 콜레스테릭 액정층은 모두 호메오트로픽 상이 되어 블랙 계조를 표현한다.
상기 제3 부분(372b) 및 제4 부분(373b)도 이와 유사하게 동작하고, 상기 제1 부분(372a), 상기 제2 부분(373a), 상기 제3 부분(372b), 및 상기 제4 부분(373b)의 면적비가 1:1:3:3이라 하면, 도 6에 도시된 하나의 화소는 9개의 계조를 표현할 수 있다.
도 7 및 도 8에서, 상기 제1 및 제2 드레인 전극(125a, 125b)을 이용하여 상기 제1 기판(301) 및 상기 제2 기판(102) 사이에 개재된 상기 액정층(180)의 두께를 조절하였으나, 실시형태에 따라 상기 유기 절연막(160), 상기 보호막(150) 또는 상기 공통 전극(191)의 두께를 조절하여 상기 액정층(180)의 두께를 조절할 수도 있다.
도 9는 도 1에 도시된 표시패널의 또 다른 실시예에 따른 평면도이고, 도 10은 도 9의 표시패널을 I-I'선을 따라 자른 단면도이며, 도 11은 도 9의 표시패널을 II-II'선을 따라 자른 단면도이다.
도 9 내지 도 11을 참조하면, 상기 표시패널(400)은 제1 기판(401) 및 상기 제2 기판(102)을 포함한다. 상기 제1 기판(401)은 상기 제1 베이스 기판(110)을 포함하고 상기 제1 베이스 기판(110) 상에는 다수의 화소가 형성된다.
상기 화소들은 동일한 구성 및 기능을 가지므로, 설명의 편의를 위하여 도 9에는 하나의 화소 영역을 예로서 도시하였다. 또한 상기 하나의 화소 영역에 인접한 게이트 라인 및 데이터 라인만을 도시하였다.
상기 화소 각각은 제1 박막 트랜지스터(120a), 제2 박막 트랜지스터(120b), 상기 제1 박막 트랜지스터(120a)에 전기적으로 연결된 제1 화소 전극(471a) 및 제3 화소 전극(472a), 및 상기 제2 박막 트랜지스터(120b)에 전기적으로 연결된 제2 화소 전극(471b) 및 제4 화소 전극(472b)을 포함한다.
상기 제1 드레인 전극(125a)은 상기 제1 소오스 전극(124a)과 소정의 간격만큼 이격되어 구비되고 제1 컨택홀(CH5a)을 통해 상기 제1 화소 전극(471a)과 연결된다. 상기 제2 드레인 전극(125b)은 상기 제2 소오스 전극(124b)과 소정의 간격만큼 이격되어 구비되고 제2 컨택홀(CH5b)을 통해 상기 제2 화소 전극(171b)과 연결된다.
상기 제1 화소 전극(471a)은 제1 단차부(SDA3)를 기준으로 제1 부분(473a)과 제2 부분(474a)으로 나누어지고, 상기 제2 화소 전극(471b)은 제2 단차부(SDA4)를 기준으로 제3 부분(473b)과 제4 부분(474b)으로 나누어진다.
상기 제1 기판(401)은 일부분이 상기 제1 드레인 전극(125a)과 마주하는 제1 커플링 전극(430a) 및 일부분이 상기 제2 드레인 전극(125b)과 마주하는 제2 커플링 전극(430b)을 더 포함한다. 상기 제1 커플링 전극(430a)은 상기 제1 드레인 전극(125a)과 전기적으로 절연되게 구비되고, 상기 제1 드레인 전극(125a)과 마주하여 전계를 형성한다. 또한 상기 제2 커플링 전극(430b)은 상기 제2 드레인 전극(125b)과 전기적으로 절연되게 구비되고, 상기 제2 드레인 전극(125b)과 마주하여 전계를 형성한다.
상기 제3 화소 전극(472a)은 상기 제1 화소 전극(471a)과 소정 간격 이격되어 구비되고, 제3 콘택홀(CH6a)을 통하여 상기 제1 커플링 전극(430a)과 연결된다. 상기 제3 화소 전극(472a)이 상기 제1 커플링 전극(430a)과 상기 제3 콘택홀(CH2a)을 통해 연결될 수 있도록, 상기 제1 드레인 전극(125a)은 상기 제3 콘택홀(CH2a)이 형성되는 부분에는 연장되지 않는다.
또한 상기 제4 화소 전극(472b)은 상기 제2 화소 전극(471b)과 소정 간격 이격되어 구비되고, 제4 콘택홀(CH6b)을 통하여 상기 제2 커플링 전극(430b)과 연결된다. 상기 제4 화소 전극(472b)이 상기 제2 커플링 전극(430b)과 상기 제4 콘택홀(CH6b)을 통해 연결될 수 있도록, 상기 제2 드레인 전극(125b)은 상기 제4 콘택홀(CH6b)이 형성되는 부분에는 연장되지 않는다.
도 10 및 도 11을 참조하면, 상기 표시패널(400)은 상기 제1 기판(401), 상기 제1 기판(401)과 마주하는 상기 제2 기판(102), 및 상기 제1 기판(401)과 상기 제2 기판(102) 사이에 개재된 액정층(180)을 포함한다.
상기 제1 기판(401)의 상기 제1 베이스 기판(110) 상에 상기 제1 게이트 전극(121a) 및 상기 제1 커플링 전극(430a)이 구비된다. 상기 제1 게이트 전극(121a) 및 상기 제1 커플링 전극(430a)은 상기 절연막(140)에 의해 커버된다.
상기 제1 박막 트랜지스터(120a)는 보호막(150)에 의해 커버될 수 있다. 상기 보호막(150) 상에는 유기 절연막(160)이 더 구비될 수 있다.
상기 보호막(150) 및 상기 유기 절연막(160)에는 상기 제1 콘택홀(CH5a)이 형성되어 상기 제1 박막 트랜지스터(120a)의 상기 제1 드레인 전극(125a)이 노출된다. 상기 제1 화소 전극(471a)은 상기 유기 절연막(160) 상에 형성되고, 상기 제1 콘택홀(CH5a)을 통해 상기 제1 드레인 전극(125a)에 전기적으로 연결된다.
또한 상기 보호막(150) 및 상기 유기 절연막(160)에는 상기 제3 콘택홀(CH6a)이 형성되어 상기 제1 커플링 전극(430a)이 노출된다. 상기 제3 화소 전극(472a)은 상기 유기 절연막(160) 상에 형성되고, 상기 제3 콘택홀(CH6a)을 통해 상기 제1 커플링 전극(430a)에 전기적으로 연결된다.
이때, 일반적으로 상기 유기 절연막(160)은 하부에 위치한 층들에 의해 발생된 단차를 상쇄할 수 있는 정도의 두께로 형성되나, 도 10 및 도 11에서 상기 유기 절연막은 상기 유기 절연막(160) 하부의 층에 의한 단차가 상기 제1 화소 전극(471a)에 나타날 수 있는 정도의 두께를 갖는다.
따라서 도 11을 참고하면, 상기 제1 화소 전극(471a)은 하부에 형성된 상기 제1 드레인 전극(125a) 및 상기 제1 커플링 전극(430a)으로 인하여 상기 제1 단차부(SDA3)가 형성되고, 상기 제1 단차부(SDA3)를 기준으로 상기 제1 부분(473a)과 제2 부분(474a)으로 구분된다. 따라서 상기 제1 부분(472a) 및 상기 공통 전극(191) 사이에 개재된 액정층의 두께인 제1 두께(T3)와 상기 제2 부분(473a) 및 상기 공통 전극(191) 사이에 개재된 액정층의 두께인 제2 두께(T4)가 서로 다른 것을 볼 수 있다.
상기 제1 화소 전극(471a)와 상기 제3 화소 전극(472a)로 구성된 화소가 계조를 표현하는 방법은 다음과 같다.
먼저 상기 제1 화소 전극(471a)의 상기 제1 부분(473a) 상의 액정층의 문턱 전압을 제1 문턱 전압(Vth1a)이라 하고, 상기 제2 부분(474a) 상의 액정층의 문턱 전압을 제2 문턱 전압(Vth2a)이라 한다. 이때 상기 제1 두께(T3)가 상기 제2 두께(T4)보다 작으면, 상기 제1 문턱 전압(Vth1a)은 상기 제2 문턱 전압(Vth2a)보다 작다.
또한 상기 제3 컨택홀(CH6a)을 통해 상기 제1 커플링 전극(430a)과 연결되는 상기 제3 화소 전극(472a) 상의 액정층의 문턱 전압에 대응하여 상기 제1 드레인 전극(125a)에 출력되는 전압을 제3 문턱 전압(Vth3a)이라 한다. 이때, 상기 제3 문턱 전압(Vth3a)이 상기 제2 문턱 전압(Vth2a)보다 크다고 가정한다.
이러한 경우에 있어서, 상기 제1 데이터 라인(DLn -1)으로부터 입력되어 상기 제1 드레인 전극(125a)으로 출력되는 전압(V)이 상기 제1 내지 제3 문턱 전압(Vth1a, Vth2a, Vth3a)보다 작으면, 상기 제1 부분(473a), 상기 제2 부분(474a) 및 상기 제3 화소 전극(472a) 상의 콜레스테릭 액정층은 플래너 상이 되어 특정 색을 반사한다. 상기 전압(V)이 상기 제1 문턱 전압(Vth1a)보다 크고, 상기 제2 문턱 전압(Vth2a) 및 상기 제3 문턱 전압(Vth3a)보다 작으면, 상기 제1 부분(473a) 상의 콜레스테릭 액정층은 호메오트로픽 상이 되어 블랙 계조를 표현하고, 상기 제2 부분(474a) 및 상기 제3 화소 전극(472a) 상의 콜레스테릭 액정층은 플래너 상이 되어 특정 색을 반사한다. 상기 전압(V)이 상기 제1 문턱 전압(Vth1a) 및 상기 제2 문턱 전압(Vth2a)보다 크고 상기 제3 문턱 전압(Vth3a)보다 작으면, 상기 제1 부분(473a) 및 상기 제2 부분(474a) 상의 콜레스테릭 액정층은 호메오트로픽 상이 되어 블랙 계조를 표현하고, 상기 제3 화소 전극(472a) 상의 콜레스테릭 액정층은 플래너 상이 되어 특정 색을 반사한다. 또한 상기 전압(V)이 상기 제1 내지 제3 문턱 전압(Vth1a, Vth2a, Vth3a)보다 크면, 상기 제1 및 제2 부분(473a, 474a)과 상기 제3 화소 전극(472a) 상의 콜레스테릭 액정층은 모두 호메오트로픽 상이 되어 블랙 계조를 표현한다.
이러한 방식으로, 상기 제1 화소 전극(471a)와 상기 제3 화소 전극(472a)으로 구성된 화소는 4개의 계조를 표현할 수 있다.
상기 제2 화소 전극(471b)의 상기 제3 부분(372b) 및 상기 제4 부분(373b)과 상기 제4 화소 전극(472b)도 이와 유사하게 동작한다. 이때, 상기 제1 화소 전극(471a), 상기 제2 화소 전극(471b), 상기 제3 화소 전극(472a), 및 상기 제4 화소 전극(472b)의 면적비가 2:8:1:4이고, 상기 제1 부분(473a)과 상기 제2 부분(474a)의 면적비가 1:1이며, 상기 제3 부분(473b)과 상기 제4 부분(474b)의 면적비가 1:1이면, 이들로 구성된 하나의 화소는 16개의 계조를 표현할 수 있다. 다시 말해, 상기 제1 화소 전극(471a)의 상기 제1 부분(473a), 상기 제2 부분(474a), 상기 제3 화소 전극(472a), 상기 제2 화소 전극(471b)의 상기 제3 부분(473b), 상기 제4 부분(474b), 및 상기 제4 화소 전극(472b)의 면적비가 1:1:1:4:4:4라 하면, 도 9에 도시된 하나의 화소는 아래의 표에서 볼 수 있는 바와 같이 16개의 계조를 표현할 수 있다.
표
Figure 112010014156338-pat00002

도 9 내지 도 11에서는, 상기 제1 및 제2 드레인 전극(125a, 125b)과 상기 제1 및 제2 커플링 전극(430a, 430b)을 이용하여 상기 제1 기판(401) 및 상기 제2 기판(102) 사이에 개재된 상기 액정층(180)의 두께를 조절하였으나, 실시형태에 따라 상기 유기 절연막(160), 상기 보호막(150) 또는 상기 공통 전극(191) 등의 두께를 조절하여 상기 액정층(180)의 두께를 조절할 수도 있다.
또한 도 9 내지 도 11에서, 상기 제1 화소 전극(471a) 및 상기 제2 화소 전극(471b)에 각각 하나의 단차부를 형성하였으나, 상기 제1 커플링 전극(430a), 상기 제1 드레인 전극(125a), 또는 상기 유기 절연막(160) 등을 조절하여 실시형태에 따라 상기 제1 화소 전극(471a) 및 상기 제2 화소 전극(471b) 각각에 2개 이상의 단차부가 형성될 수 있다.
예를 들어, 만약 상기 제1 화소 전극(471a)을 3개 부분으로 나누는 2개의 단차부가 형성되고, 상기 제2 화소 전극(471b)을 3개 부분으로 나누는 2개의 단차부가 형성될 수 있다. 이때, 상기 제1 화소 전극(471a), 상기 제2 화소 전극(471b), 상기 제3 화소 전극(472a), 및 상기 제4 화소 전극(472b)의 면적비가 3:15:1:5이고, 상기 제1 화소 전극(471a)의 상기 3개 부분의 면적비가 1:1:1이며, 상기 제2 화소 전극(471b)의 상기 3개 부분의 면적비가 1:1:1이면, 이들로 구성된 하나의 화소는 25개의 계조를 표현할 수 있다.
또한 도 9 내지 도 11에서, 상기 제1 화소 전극(471a) 및 상기 제2 화소 전극(471b)에 단차부를 형성하였으나, 실시형태에 따라 상기 제3 화소 전극(472a) 및 상기 제4 화소 전극(472b)에 단차부를 형성할 수도 있다.
이상의 표시패널에 대한 구체적인 설명에 있어서, 상기 액정층(180)으로 콜레스테릭 액정층을 사용한 경우에 대해 설명하였으나, 상기의 설명은 상기 액정층(180)으로 다른 쌍안정 액정층을 사용한 경우에도 동일 또는 유사하게 적용될 수 있다.
이상의 설명에서, 하나의 화소는 두 개의 데이터 라인에 각각 연결된 두 개의 트랜지스터 및 각 트랜지스터에 연결된 두 개의 화소 전극을 포함하도록 예로써 도시하였으나, 하나의 화소를 구성하는 트랜지스터 및 화소 전극의 수, 또는 상기 트랜지스터에 연결되는 데이터 라인 및 게이트 라인의 수는 표시장치에서 요구되는 계조 수에 따라 변경할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시패널 101: 제1 기판
102: 제2 기판 110: 제1 베이스 기판
120a: 제1 박막 트랜지스터 120b: 제2 박막 트랜지스터
130a: 제1 커플링 전극 130b: 제2 커플링 전극
140: 절연막 150: 보호막
160: 유기 절연막 171a: 제1 화소 전극
171b: 제2 화소 전극 172a: 제3 화소 전극
172b: 제4 화소 전극 180: 액정층
190: 제2 베이스 기판 191: 공통 전극

Claims (19)

  1. 2개 이상의 계조를 표현하는 적어도 하나의 계조 표현 유닛을 각각 갖는 다수의 화소를 표현하는 제1 기판;
    상기 제1 기판과 마주하고, 공통 전극을 갖는 제2 기판; 및
    상기 제1 및 제2 기판 사이에 개재되고, 상기 계조 표현 유닛과 관련하여 발생된 전압에 따라, 특정 색을 반사시키는 제1 상 및 블랙 계조를 표현하는 제2 상 중 어느 하나의 상을 갖는 액정층을 포함하고,
    상기 계조 표현 유닛은,
    데이터 라인;
    상기 데이터 라인과 절연되게 교차하는 게이트 라인;
    상기 데이터 라인과 상기 게이트 라인에 연결된 스위칭 소자;
    상기 스위칭 소자에 연결된 제1 화소 전극;
    상기 제1 화소 전극과 병렬 연결된 적어도 하나의 커플링 커패시터; 및
    상기 커플링 커패시터를 통해 상기 제1 화소 전극에 병렬 연결된 적어도 하나의 제2 화소 전극을 포함하고,
    상기 액정층 중 평면상에서 상기 제1 화소 전극과 중첩하는 영역의 액정층은 상기 제1 화소 전극과 상기 공통 전극 사이의 전압 차이에 따라 상기 제1 상 또는 상기 제2 상을 갖고,
    상기 액정층 중 평면상에서 상기 제2 화소 전극과 중첩하는 영역의 액정층은 상기 제2 화소 전극과 상기 공통 전극 사이의 전압 차이에 따라 상기 제1 상 또는 상기 제2 상을 갖는 것을 특징으로 하는 표시패널.
  2. 제1항에 있어서, 상기 계조 표현 유닛은 복수로 제공되고, 상기 계조 표현 유닛들 중 하나의 계조 표현 유닛에 속하는 화소 전극들과 다른 하나의 계조 표현 유닛에 속하는 화소 전극들의 면적은 서로 다른 것을 특징으로 하는 표시패널.
  3. 제1항에 있어서, 상기 스위칭 소자는 상기 제1 화소 전극과 연결된 드레인 전극을 포함하고, 상기 커플링 커패시터는 상기 제1 화소 전극과 연결된 제1 전극 및 상기 제2 화소 전극과 연결된 제2 전극을 포함하며, 상기 제1 전극은 상기 드레인 전극으로부터 연장되는 것을 특징으로 하는 표시패널.
  4. 제1항에 있어서, 상기 커플링 커패시터는 상기 제1 화소 전극과 일체로 구비된 제1 전극 및 상기 제2 화소 전극과 연결된 제2 전극을 포함하는 것을 특징으로 하는 표시패널.
  5. 제1항에 있어서, 상기 액정층은 콜레스테릭 액정층, 네몹틱 액정층, 쌍안정 트위스티드 네마틱 액정층, 삼단자 쌍안정 트위스티드 네마틱 액정층, 쌍안정 카이럴 스플레이 네마틱 액정층, 및 쌍안정 벤드 스플레이 액정층 중 어느 하나인 것을 특징으로 하는 표시패널.
  6. 제1항에 있어서, 상기 제1 화소 전극은 제1 부분 내지 제n 부분(이때, n은 2이상의 자연수)으로 나누어지고, 상기 제1 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제1 두께 내지 상기 제n 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제n 두께는 서로 다른 것을 특징으로 하는 표시패널.
  7. 제6항에 있어서, 상기 제2 화소 전극은 제1 부분 내지 제m 부분(이때, m은 2이상의 자연수)으로 나누어지고, 상기 제1 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제1 두께 내지 상기 제m 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제m 두께는 서로 다른 것을 특징으로 하는 표시패널.
  8. 다수의 화소가 구비되는 제1 기판;
    상기 제1 기판과 마주하고, 공통 전극을 포함하는 제2 기판; 및
    상기 제1 및 제2 기판 사이에 개재되고, 상기 화소들과 관련하여 발생된 전압에 따라, 특정 색을 반사시키는 제1 상 및 블랙 계조를 표현하는 제2 상 중 어느 하나의 상을 갖는 액정층을 포함하고,
    상기 각 화소는,
    제1 데이터 라인 및 제2 데이터 라인;
    상기 제1 및 제2 데이터 라인들과 절연되게 교차하는 게이트 라인;
    상기 제1 데이터 라인과 상기 게이트 라인에 연결된 제1 스위칭 소자;
    상기 제2 데이터 라인과 상기 게이트 라인에 연결된 제2 스위칭 소자;
    상기 제1 스위칭 소자에 연결된 제1 화소 전극;
    상기 제2 스위칭 소자에 연결된 제2 화소 전극;
    상기 제1 화소 전극과 병렬로 상기 제1 스위칭 소자에 연결된 제1 커플링 커패시터;
    상기 제2 화소 전극과 병렬로 상기 제2 스위칭 소자에 연결된 제2 커플링 커패시터;
    상기 제1 커플링 커패시터를 통하여 상기 제1 화소 전극과 병렬로 연결된 제3 화소 전극; 및
    상기 제2 커플링 커패시터를 통하여 상기 제2 화소 전극과 병렬로 연결된 제4 화소 전극을 포함하고,
    상기 액정층 중 평면상에서 상기 제1 내지 제4 화소 전극들과 각각 중첩하는 영역들 각각은 상기 제1 내지 제4 화소 전극들 중 중첩하는 전극과 상기 공통 전극 사이의 전압 차이에 따라 상기 제1 상 또는 상기 제2 상을 갖는 것을 특징으로 하는 표시패널.
  9. 제8항에 있어서, 상기 액정층은 콜레스테릭 액정층, 네몹틱 액정층, 쌍안정 트위스티드 네마틱 액정층, 삼단자 쌍안정 트위스티드 네마틱 액정층, 쌍안정 카이럴 스플레이 네마틱 액정층, 및 쌍안정 벤드 스플레이 액정층 중 어느 하나인 것을 특징으로 하는 표시패널.
  10. 제8항에 있어서, 상기 제1 화소 전극, 상기 제2 화소 전극, 상기 제3 화소 전극, 및 상기 제4 화소 전극의 면적비는 1:3:1:3인 것을 특징으로 하는 표시패널.
  11. 제8항에 있어서, 상기 제1 화소 전극 및 상기 제2 화소 전극 각각은 제1 부분과 제2 부분으로 나누어지고, 상기 제1 부분 및 상기 제2 기판 사이에 개재된 액정층의 두께인 제1 두께와 상기 제2 부분 및 상기 제2 기판 사이에 개재된 액정층의 두께인 제2 두께는 서로 다른 것을 특징으로 하는 표시패널.
  12. 제11항에 있어서, 상기 제1 화소 전극, 상기 제2 화소 전극, 상기 제3 화소 전극, 및 상기 제4 화소 전극의 면적비는 2:8:1:4인 것을 특징으로 하는 표시패널.
  13. 제12항에 있어서, 상기 제1 화소 전극 및 상기 제2 화소 전극 각각의 제1 부분과 제2 부분의 면적비는 1:1인 것을 특징으로 하는 표시패널.
  14. 제8항에 있어서, 상기 제3 화소 전극 및 상기 제4 화소 전극 각각은 제3 부분과 제4 부분으로 나누어지고, 상기 제3 부분 및 상기 제2 기판 사이에 개재된 액정층의 두께인 제3 두께와 상기 제4 부분 및 상기 제2 기판 사이에 개재된 액정층의 두께인 제4 두께는 서로 다른 것을 특징으로 하는 표시패널.
  15. 제8항에 있어서, 상기 제1 화소 전극 및 상기 제2 화소 전극 각각은 제1 부분, 제2부분, 및 제3 부분으로 나누어지고, 상기 제1 부분 및 상기 공통 전극 사이에 개재된 액정층의 두께인 제1 두께, 상기 제2 부분 및 상기 공통 전극 사이에 개재된 액정층의 두께인 제2 두께, 및 상기 제3 부분 및 상기 공통 전극 사이에 개재된 액정층의 두께인 제3 두께는 서로 다른 것을 특징으로 하는 표시패널.
  16. 제15항에 있어서, 상기 제1 화소 전극, 상기 제2 화소 전극, 상기 제3 화소 전극, 및 상기 제4 화소 전극의 면적비는 3:15:1:5인 것을 특징으로 하는 표시패널.
  17. 제16항에 있어서, 상기 제1 화소 전극 및 상기 제2 화소 전극 각각의 제1 부분, 제2 부분, 및 제3 부분의 면적비는 1:1:1인 것을 특징으로 하는 표시패널.
  18. 2개 이상의 계조를 표현하는 적어도 하나의 계조 표현 유닛을 각각 갖는 다수의 화소를 포함하는 제1 기판;
    상기 제1 기판과 마주하는 제2 기판; 및
    상기 제1 및 제2 기판 사이에 개재되고, 상기 계조 표현 유닛과 관련하여 발생된 전압에 따라, 특정 색을 반사시키는 제1 상 및 블랙 계조를 표현하는 제2 상 중 어느 하나의 상을 갖는 액정층을 포함하고,
    상기 계조 표현 유닛은,
    데이터 라인;
    상기 데이터 라인과 절연되게 교차하는 게이트 라인;
    상기 데이터 라인과 상기 게이트 라인에 연결된 스위칭 소자; 및
    상기 스위칭 소자에 연결된 화소 전극을 포함하고,
    상기 화소 전극과 상기 스위칭 소자 사이에 배치된 절연막은 적어도 하나의 단차를 갖고,
    상기 화소 전극은 상기 적어도 하나의 단차에 의해 평면상에서 제1 부분 내지 제j 부분(이때, j는 2이상의 자연수이다.)으로 나누어지고, 상기 제1 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제1 두께 내지 상기 제j 부분과 상기 제2 기판 사이에 개재된 액정층의 두께인 제j 두께는 서로 다른 것을 특징으로 하는 표시패널.
  19. 제18항에 있어서, 상기 액정층은 콜레스테릭 액정층, 네몹틱 액정층, 쌍안정 트위스티드 네마틱 액정층, 삼단자 쌍안정 트위스티드 네마틱 액정층, 쌍안정 카이럴 스플레이 네마틱 액정층, 및 쌍안정 벤드 스플레이 액정층 중 어느 하나인 것을 특징으로 하는 표시패널.
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