KR101723789B1 - Method for analyzing line edge roughness for three-dimentional semiconductor device - Google Patents

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Abstract

An analysis method for line edge roughness in a sidewall of a three-dimensional (3D) semiconductor device may comprise the steps of: extracting a variable used for a 2D auto correlation function (2D ACF) from a random rough surface; calculating the two-dimensional auto correlation function based on the variable; and extracting a 3D line edge roughness sequence by applying the 2D auto correlation function to Fourier synthesis method.

Description

3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness)에 대한 분석 방법 및 장치{METHOD FOR ANALYZING LINE EDGE ROUGHNESS FOR THREE-DIMENTIONAL SEMICONDUCTOR DEVICE}TECHNICAL FIELD [0001] The present invention relates to a method and apparatus for line edge roughness in a side wall of a three-dimensional semiconductor device,

본 발명은 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness)에 대한 분석 방법 및 장치에 관한 것이다.The present invention relates to a method and apparatus for analyzing line edge roughness in a side wall of a three-dimensional semiconductor device.

Complementary metal oxide semiconductor (CMOS)가 소형화되면서 Random variation에 의한 성능 영향이 무시할 수 없는 수준에 이르렀다. 공정 중에 발생하는 random variation의 주요한 요소는 Line edge roughness (LER), Work function variation (WFV) 및 Random dopant fluctuation (RDF)이 있다.With the miniaturization of the complementary metal oxide semiconductor (CMOS), the performance impact due to random variation has reached a level that can not be ignored. The major components of the random variations that occur during the process are line edge roughness (LER), work function variation (WFV), and random dopant fluctuation (RDF).

특히, LER은 나노미터 스케일 디바이스의 구조적 variation를 유발시켜 다른 random variation (즉, WFV, RDF)에 상당한 영향을 미칠 수 있다. 이러한 random variation에 의한 성능 영향은 FinFET 소자, GAA FET 소자 및 나노와이어(Nanowire) 소자 등과 같은 3차원 소자에서 더 극심해 질 수 있다.In particular, LER can induce structural variations in nanometer-scale devices and can have a significant impact on other random variations (ie, WFV, RDF). The performance effect of this random variation can be more severe in a three-dimensional device such as a FinFET device, a GAA FET device, and a nanowire device.

도 1은 종래의 2차원 반도체 소자 및 3차원 반도체 소자를 나타낸 도면이다. 2차원 반도체 소자(1)의 경우 채널(100)의 한 면(120)만이 게이트(110)와 접해있다. 이에 반해, 3차원 반도체 소자(2)의 경우 채널(130)의 세 면(150)이 게이트(140)와 접해있다. 따라서, 2차원 반도체 소자(1)의 경우 채널(100)이 게이트(110)와 접해있는 한 면(120)에서의 러프니스(Roughness)만이 소자 성능에 영향을 줄 수 있으나, 3차원 반도체 소자(2)의 경우 채널(130)과 게이트(140)가 접하는 측벽(Sidewall)에서의 러프니스 역시 소자 성능에 영향을 줄 수 있다.1 is a view showing a conventional two-dimensional semiconductor device and a three-dimensional semiconductor device. In the case of the two-dimensional semiconductor device 1, only one surface 120 of the channel 100 is in contact with the gate 110. On the other hand, in the case of the three-dimensional semiconductor device 2, three sides 150 of the channel 130 are in contact with the gate 140. Therefore, in the case of the two-dimensional semiconductor device 1, only the roughness of the surface 120 where the channel 100 is in contact with the gate 110 may affect the performance of the device. However, 2, the roughness in the sidewall where the channel 130 and the gate 140 are in contact may also affect the device performance.

3차원 반도체 소자에 있어서 LER의 소자 성능에 대한 영향을 다루기 위한 선행 연구가 있었다(선행 기술 1 내지 3). 하지만, 종래의 선행 연구들은 2차원 반도체 소자를 위한 2차원 LER 모델에 기초한 것이다. Previous studies have been conducted to deal with the influence of the LER on the device performance in three-dimensional semiconductor devices (Prior Art 1 to 3). However, conventional prior studies are based on a two-dimensional LER model for two-dimensional semiconductor devices.

도 2는 종래의 2차원 LER 모델 및 3차원 반도체 소자의 측벽을 도시한 도면이다. 도 2를 참조하면, 종래의 2차원 LER 모델(200)의 경우 2D LER 프로파일을 단순히 채널 깊이 방향으로 일정하게 연장하여 처리함으로써, 측벽의 러프니스는 전혀 고려하고 있지 않고 있다. 하지만, 최근 연구에 따르면, FinFET의 핀 측벽에서의 LER에 의한 임계 전압 변동(Threshold voltage fluctuation)은 핀 에지에서의 LER에 의한 임계 전압 변동과 비슷한 수준이라는 점이 밝혀졌다.2 is a view showing a conventional two-dimensional LER model and side walls of a three-dimensional semiconductor device. Referring to FIG. 2, in the conventional two-dimensional LER model 200, the 2D LER profile is simply extended in the channel depth direction and processed, and no roughness of the side wall is considered at all. However, according to recent studies, it has been found that the threshold voltage fluctuation due to the LER at the fin side wall of the FinFET is similar to the threshold voltage fluctuation due to the LER at the fin edge.

따라서, 3차원 반도체 소자(210)에 있어서, 측벽(220)의 러프니스를 모두 표현할 수 있는 3차원 LER 모델이 필요한 실정이다.Therefore, in the three-dimensional semiconductor device 210, a three-dimensional LER model capable of expressing all the roughness of the side wall 220 is required.

선행 기술 1: W. T. Huang and Y. Li, “The impact of Fin/sidewall/gate line edge roughness on trapezoidal bulk FinFET devices,” in Simulation of Semiconductor Processes and Devices (SISPAD), 2014 International Conference on, 2014, pp. 281-184. Prior Art 1: W. T. Huang and Y. Li, " The Impact of Fin / Sidewall / Gate Line Edge Roughness on Trapezoidal Bulk FinFET Devices, " in Simulation of Semiconductor Processes and Devices (SISPAD), 2014 International Conference on, 2014, pp. 281-184.

선행 기술 2: G. Leung and C. O. Chui, “Interactions between line edge roughness and random dopant fluctuation in nonplanar field-effect transistor variability,” IEEE Trans. on Electron Devices, vol. 60, no. 10, pp. 3277-3284, Oct. 2013. Prior Art 2: G. Leung and C. O. Chui, " Interactions between line edge roughness and random dopant fluctuation in nonplanar field-effect transistor variability, IEEE Trans. on Electron Devices, vol. 60, no. 10, pp. 3277-3284, Oct. 2013.

선행 기술 3: E. Baravelli, A. Dixit, R. Rooyackers, M. Jurczak, N. Speciale, and K. D. Meyer, “Impact of line-edge roughness on FinFET matching performance,” IEEE Trans. on Electron Devices, vol. 54, no. 9, pp. 2466-2474, Sept. 2007.Prior Art 3: E. Baravelli, A. Dixit, R. Rooyackers, M. Jurczak, N. Speciale, and K. D. Meyer, "Impact of line-edge roughness on FinFET matching performance," IEEE Trans. on Electron Devices, vol. 54, no. 9, pp. 2466-2474, Sept. 2007.

본 발명은 상술한 문제점을 해결하고자 하는 것으로, 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness)를 분석하기 위한 3D LER 모델을 제공하고자 한다. 또한, 3D LER 모델을 이용한 라인 에지 러프니스에 대한 분석 방법 및 장치를 제공하고자 한다. 다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.SUMMARY OF THE INVENTION The present invention provides a 3D LER model for analyzing line edge roughness on a side wall of a three-dimensional semiconductor device. Also, an analysis method and apparatus for line edge roughness using a 3D LER model are provided. It is to be understood, however, that the technical scope of the present invention is not limited to the above-described technical problems, and other technical problems may exist.

상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 일 실시예는 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness; LER)에 대한 분석 방법에 있어서, 랜덤 러프 서피스(Random Rough Surface)로부터 2차원 자기 상관 함수(2D Auto correlation Function, 2A ACF)에 이용되는 LER 파라미터를 추출하는 단계, 상기 파라미터에 기초하여 상기 2차원 자기 상관 함수를 계산하는 단계 및 상기 2차원 자기 상관 함수를 푸리에 합성법(Fourier Synthesis Method)에 적용하여 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출하는 단계를 포함하는 라인 에지 러프니스 분석 방법을 제공할 수 있다.According to an aspect of the present invention, there is provided a method of analyzing a line edge roughness (LER) at a side wall of a three-dimensional semiconductor device, Dimensional autocorrelation function (2A ACF) from a rough surface (Rough Surface), calculating the two-dimensional autocorrelation function based on the parameter, and calculating the two-dimensional autocorrelation function To a Fourier synthesis method to extract a 3D Line Edge Roughness Sequence. The line edge roughness sequence may be extracted from the 3D line edge roughness sequence.

또한, 본 발명의 다른 실시예는 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness; LER)에 대한 분석 장치에 있어서, 랜덤 러프 서피스(Random Rough Surface)로부터 2차원 자기 상관 함수(2D Auto correlation Function, 2A ACF)에 이용되는 LER 파라미터를 추출하는 변수 추출부, 상기 변수에 기초하여 상기 2차원 자기 상관 함수를 계산하고, 상기 2차원 자기 상관 함수를 푸리에 합성법(Fourier Synthesis Method)에 적용하여 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출하는 3차원 라인 에지 러프니스 시퀀스 추출부를 포함하는 것인, 라인 에지 러프니스 분석 장치를 제공할 수 있다.According to another embodiment of the present invention, there is provided an apparatus for analyzing line edge roughness (LER) at a sidewall of a three-dimensional semiconductor device, the method comprising: calculating a two-dimensional autocorrelation function from a random rough surface Dimensional autocorrelation function is calculated based on the variable, and the 2-dimensional autocorrelation function is calculated by a Fourier synthesis method Dimensional line edge roughness sequence extracting unit that extracts a three-dimensional line edge roughness sequence by applying a three-dimensional line edge roughness sequence to the line edge roughness sequence extracting unit.

전술한 본 발명의 과제 해결 수단 중 어느 하나에 의하면, 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness)를 분석하기 위한 3D LER 모델을 제공할 수 있다. 또한, 3D LER 모델을 이용한 라인 에지 러프니스에 대한 분석 방법 및 장치를 제공할 수 있다.According to any one of the above-described objects of the present invention, a 3D LER model for analyzing line edge roughness on a side wall of a three-dimensional semiconductor device can be provided. It is also possible to provide an analysis method and apparatus for line edge roughness using a 3D LER model.

도 1은 종래의 2차원 반도체 소자 및 3차원 반도체 소자를 나타낸 도면이다.
도 2는 종래의 2차원 LER 모델 및 3차원 반도체 소자의 측벽을 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 라인 에지 러프니스 분석 장치의 블록도이다.
도 4는 본 발명의 일 실시예에 따른2-D ACF의 등고선 선도 및 자기 상관 함수 ACF(x,y)=e- 1 를 나타내는 타원을 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 2-D ACF 데이터를 추출하는 방법을 나타낸 흐름도이다.
도 6은 본 발명의 일 실시예에 따른 3D LER 모델을 나타낸 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness; LER)에 대한 분석 방법을 나타낸 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 3-D LER 시뮬레이션에 사용된 FinFET 소자 및 GAA FET 소자를 나타낸 도면이다.
도 9는 본 발명의 일 실시예에 따른 3-D LER 시뮬레이션을 실시하기 위한 GAA FET의 서피스의 좌표계를 나타낸 도면이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 FinFET 소자에 대한 3-D LER 시뮬레이션 결과를 나타낸 도면이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 GAA FET 소자에 대한 3-D LER 시뮬레이션 결과를 나타낸 도면이다.1 is a view showing a conventional two-dimensional semiconductor device and a three-dimensional semiconductor device.
2 is a view showing a conventional two-dimensional LER model and side walls of a three-dimensional semiconductor device.
3 is a block diagram of a line edge roughness analyzing apparatus according to an embodiment of the present invention.
4 is a diagram showing a contour line diagram of a 2-D ACF and an ellipse showing an autocorrelation function ACF (x, y) = e - 1 according to an embodiment of the present invention.
5 is a flowchart illustrating a method of extracting 2-D ACF data according to an embodiment of the present invention.
6 is a flowchart illustrating a 3D LER model according to an embodiment of the present invention.
7 is a flowchart illustrating a method for analyzing line edge roughness (LER) at a side wall of a three-dimensional semiconductor device according to an exemplary embodiment of the present invention.
8 is a diagram illustrating a FinFET device and a GAA FET device used in a 3-D LER simulation according to an embodiment of the present invention.
9 is a view showing a coordinate system of a surface of a GAA FET for performing a 3-D LER simulation according to an embodiment of the present invention.
FIGS. 10A and 10B are views showing the results of a 3-D LER simulation for a FinFET device according to an embodiment of the present invention.
11A and 11B are diagrams illustrating a 3-D LER simulation result for a GAA FET device according to an embodiment of the present invention.

아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "including" an element, it is to be understood that the element may include other elements as well as other elements, And does not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

본 명세서에 있어서 '부(部)'란, 하드웨어에 의해 실현되는 유닛(unit), 소프트웨어에 의해 실현되는 유닛, 양방을 이용하여 실현되는 유닛을 포함한다. 또한, 1 개의 유닛이 2 개 이상의 하드웨어를 이용하여 실현되어도 되고, 2 개 이상의 유닛이 1 개의 하드웨어에 의해 실현되어도 된다.In this specification, the term " part " includes a unit realized by hardware, a unit realized by software, and a unit realized by using both. Further, one unit may be implemented using two or more hardware, or two or more units may be implemented by one hardware.

본 명세서에 있어서 단말 또는 디바이스가 수행하는 것으로 기술된 동작이나 기능 중 일부는 해당 단말 또는 디바이스와 연결된 서버에서 대신 수행될 수도 있다. 이와 마찬가지로, 서버가 수행하는 것으로 기술된 동작이나 기능 중 일부도 해당 서버와 연결된 단말 또는 디바이스에서 수행될 수도 있다.In this specification, some of the operations or functions described as being performed by the terminal or the device may be performed in the server connected to the terminal or the device instead. Similarly, some of the operations or functions described as being performed by the server may also be performed on a terminal or device connected to the server.

이하 첨부된 도면을 참고하여 본 발명의 일 실시예를 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 라인 에지 러프니스 분석 장치의 블록도이다. 도 3을 참조하면, 라인 에지 러프니스 분석 장치(300)는 파라미터 추출부(310), 3차원 라인 에지 러프니스 시퀀스 추출부(320) 및 라인 에지 러프니스 분석부(330)를 포함할 수 있다.3 is a block diagram of a line edge roughness analyzing apparatus according to an embodiment of the present invention. 3, the line edge roughness analyzing apparatus 300 may include a parameter extracting unit 310, a three-dimensional line edge roughness sequence extracting unit 320, and a line edge roughness analyzing unit 330 .

파라미터 추출부(310)는 랜덤 러프 서피스(Random Rough Surface)로부터 2차원 자기 상관 함수(2D Auto correlation Function, 2A ACF)에 이용되는 LER 파라미터를 추출할 수 있다. 예를 들면, 파라미터 추출부(310)는 랜덤 러프 서피스로부터 2-D ACF 데이터를 추출하고, 2-D ACF 데이터 및 2차원 자기 상관 함수에 기초하여 LER 파라미터를 추출할 수 있다.The parameter extracting unit 310 may extract LER parameters used for a 2D Auto correlation function (2A ACF) from a random rough surface. For example, the parameter extracting unit 310 may extract the 2-D ACF data from the random rough surface, and extract the LER parameter based on the 2-D ACF data and the 2-dimensional autocorrelation function.

여기서, 랜덤 러프 서피스는 CD-AFM과 같은 장비를 이용하여 획득된 반도체 소자의 계면 특성일 수 있다. 랜덤 러프 서피스는 3차원 반도체 소자의 랜덤 러프 서피스일 수 있다. 3차원 반도체 소자는 FinFET 소자, GAA FET 소자 및 나노와이어(Nanowire) 소자 중 하나일 수 있다.Here, the random rough surface may be an interface characteristic of a semiconductor device obtained using a device such as a CD-AFM. The random rough surface may be a random rough surface of a three-dimensional semiconductor device. The three-dimensional semiconductor device may be one of a FinFET device, a GAA FET device, and a nanowire device.

<자기 상관 함수><Autocorrelation function>

이하에서는, 도 4를 참조하여 본 발명의 일 실시예에 따른 2차원 자기 상관 함수에 관해 설명하기로 한다. Hereinafter, a two-dimensional autocorrelation function according to an embodiment of the present invention will be described with reference to FIG.

종래의 1차원 자기 상관 함수는 아래와 같이 표현될 수 있다.The conventional one-dimensional autocorrelation function can be expressed as follows.

Figure 112016053810750-pat00001
Figure 112016053810750-pat00001

여기서,

Figure 112016053810750-pat00002
는 러프니스 지수(roughness exponent)이고,는
Figure 112016053810750-pat00003
는 라인 에지 러프니스(LER)의 RMS 값이고,
Figure 112016053810750-pat00004
는 상관 길이(correlation length)이다. 이러한 변수는 특정한 라인 에지 러프니스의 프로파일을 결정하는 주요한 세 변수이다. 만약,
Figure 112016053810750-pat00005
가 1 또는 0.5로 설정되면, 1차원 자기 상관 함수는 각각 지수 함수 또는 가우시안 함수가 될 수 있다. 이와 같이 자유도가 1인 통계적 분포는 수학식 1의 가우시안 분포로 표현될 수 있으며, 자유도가 2인 통계적 분포는 이변수 가우시안 분포(Bivariate Gaussian Distribution)로 표현될 수 있다.
Figure 112016053810750-pat00006
에서의 이변수 가우시안 분포는 아래와 같이 표현될 수 있다.here,
Figure 112016053810750-pat00002
Is the roughness exponent, and
Figure 112016053810750-pat00003
Is the RMS value of the line edge roughness (LER)
Figure 112016053810750-pat00004
Is the correlation length. These variables are the three main variables that determine the profile of a particular line edge roughness. if,
Figure 112016053810750-pat00005
Is set to 1 or 0.5, the one-dimensional autocorrelation function can be an exponential function or a Gaussian function, respectively. The statistical distribution with a degree of freedom of 1 can be expressed by the Gaussian distribution of Equation (1), and the statistical distribution with the degree of freedom of 2 can be expressed by a Bivariate Gaussian distribution.
Figure 112016053810750-pat00006
The two-dimensional Gaussian distribution in Eq.

Figure 112016053810750-pat00007
Figure 112016053810750-pat00007

수학식 2의 이변수 가우시안 분포는 랜덤 러프 서피스(Random Rough Surface)로부터의 변수의 추출이 용이하도록 변형될 수 있다.The variable Gaussian distribution of Equation (2) can be modified to facilitate the extraction of variables from a random rough surface.

이와 관련하여, 도 4를 참조하면, 1차원 자기 상관 함수의 경우, f(x)가

Figure 112016053810750-pat00008
이 되는
Figure 112016053810750-pat00009
값을 찾음으로써, x를 추출할 수 있다. 이때, 2차원의 경우는 함수 값이
Figure 112016053810750-pat00010
가 되는 도 4의 타원형태가 되므로 장축과 단축의 각 길이를 통해 쉽게
Figure 112016053810750-pat00011
값을 추출할 수 있다.In this regard, referring to FIG. 4, in the case of the one-dimensional autocorrelation function, f (x)
Figure 112016053810750-pat00008
Become
Figure 112016053810750-pat00009
By finding the value, we can extract x. At this time, in the case of the two-dimensional case,
Figure 112016053810750-pat00010
The shape of the ellipse shown in Fig. 4,
Figure 112016053810750-pat00011
The value can be extracted.

하지만, 2차원 가우시안 함수는 다음과 같이

Figure 112016053810750-pat00012
가 바뀜에 따라 타원의 각도뿐만 아니라 축의 길이까지 바뀌게 된다. 따라서 함수 값
Figure 112016053810750-pat00013
가 되는 지점에서의 장축 및 단축의 길이가
Figure 112016053810750-pat00014
뿐만 아니라
Figure 112016053810750-pat00015
에 따라서도 바뀌게 되므로,
Figure 112016053810750-pat00016
를 추출하는데 어려움이 있다.However, the two-dimensional Gaussian function can be expressed as
Figure 112016053810750-pat00012
Changes to the length of the axis as well as the angle of the ellipse. Therefore,
Figure 112016053810750-pat00013
The length of the major axis and the minor axis at the point
Figure 112016053810750-pat00014
As well as
Figure 112016053810750-pat00015
And therefore,
Figure 112016053810750-pat00016
Which is difficult to extract.

따라서, 타원의 회전과 장축 및 단축의 길이를 독립적인 변수로 바꾸기 위하여 로테이션 매트릭스(rotation matrix)를 적용하여 수학식 2를 변경할 수 있다(즉, 2차원 가우시안 함수에서

Figure 112016053810750-pat00017
가 데이터 값을 회전 시키던 특성을 로테이션 매트릭스(rotation matrix)를 통해 모사하게 하고 대신 타원의 축의 길이는 오직
Figure 112016053810750-pat00018
로만 바뀌게 변경한 것임).Thus, in order to change the rotation of the ellipse and the lengths of the major and minor axes into independent variables, a rotation matrix may be applied to change Equation 2 (i.e., in a two-dimensional Gaussian function
Figure 112016053810750-pat00017
The characteristic of rotating the data value is simulated through a rotation matrix and the length of the axis of the ellipse is replaced by only
Figure 112016053810750-pat00018
).

따라서, 수학식 2의 이변수 가우시안 분포는 랜덤 러프 서피스로부터의 변수의 추출이 용이하도록 수학식 3과 같이 2차원 자기 상관 함수로 변형될 수 있다.Therefore, the bivariate Gaussian distribution of Equation (2) can be transformed into a two-dimensional autocorrelation function as shown in Equation (3) to facilitate the extraction of the variable from the random rough surface.

Figure 112016053810750-pat00019
Figure 112016053810750-pat00019

수학식 3과 같이 표현된 2차원 자기 상관 함수를 이용함으로써, 회전각과 분포의 타원의 모양이 독립적으로 되고, 이에 따라 파라미터 추출 과정이 단순화될 수 있다.By using the two-dimensional autocorrelation function expressed by Equation (3), the shape of the ellipse of the rotation angle and the distribution becomes independent, and thus the parameter extraction process can be simplified.

<2-D ACF 데이터 및 LER 파라미터 추출>&Lt; 2-D ACF data and LER parameter extraction >

이하에서는, 도 4 및 5를 참조하여 LER 파라미터를 추출하는 방법에 관해 설명하기로 한다. Hereinafter, a method of extracting LER parameters will be described with reference to FIGS.

2-D ACF 데이터는 랜덤 러프 서피스(도 5의 R(x,y))로부터 Wiener-Khinchin 이론에 기초하여 추출될 수 있다. 먼저, 계산의 편의를 위해, 랜덤 러프 서피스의 평균(mean)이 0으로 설정될 수 있다. 이후, 수학식 4에 기초하여 2-D 파워 스펙트럼이 계산될 수 있다(S500).2-D ACF data can be extracted based on the Wiener-Khinchin theory from a random rough surface (R (x, y) in FIG. 5). First, for convenience of calculation, the mean of the random rough surface may be set to zero. Then, a 2-D power spectrum can be calculated based on Equation (4) (S500).

Figure 112016053810750-pat00020
Figure 112016053810750-pat00020

이후, 수학식 5와 같이, 2-D 파워 스펙트럼(PSD)에 IFFT(inverse fast fourier tramsform)를 적용하여 ACVF(auto-covariance function)이 계산될 수 있다(S510).Then, an auto-covariance function (ACVF) may be calculated by applying an inverse fast fourier transform (IFFT) to the 2-D power spectrum (PSD) as shown in Equation (5).

Figure 112016053810750-pat00021
Figure 112016053810750-pat00021

이후, 수학식 6과 같이, ACVF를 일반화하여 랜덤 러프 서피스의 2-D ACF 데이터가 추출될 수 있다(S520).Then, as shown in Equation 6, the ACVF may be generalized to extract the 2-D ACF data of the random rough surface (S520).

Figure 112016053810750-pat00022
Figure 112016053810750-pat00022

(x, y) = (0, 0)일 때의 ACVF의 값으로부터 랜덤 러프 서비스의 RMS(

Figure 112016053810750-pat00023
)가 추출될 수 있다. 또한, 도 4의 2-D ACF의 등고선 선도에서, 수학식 3으로 표현된 2차원 자기 상관 함수 f(x,y)=
Figure 112016053810750-pat00024
이 되는 타원을 찾았을 때, 타원이 회전된 각도로부터
Figure 112016053810750-pat00025
가 추출되고, 장축 및 단축의 길이로부터
Figure 112016053810750-pat00026
가 추출될 수 있다.(RMS) of random rough service from the value of ACVF when (x, y) = (0, 0)
Figure 112016053810750-pat00023
Can be extracted. In the contour line diagram of the 2-D ACF in Fig. 4, the two-dimensional autocorrelation function f (x, y) expressed by Equation 3 =
Figure 112016053810750-pat00024
Is found, the angle of the ellipse from the rotated angle
Figure 112016053810750-pat00025
From the lengths of the long and short axes,
Figure 112016053810750-pat00026
Can be extracted.

수학식 3과 같이 표현된 2차원 자기 상관 함수를 이용함으로써, 회전각과 분포의 타원의 모양이 독립적으로 되고, 이에 따라 파라미터 추출 과정이 단순화될 수 있다. By using the two-dimensional autocorrelation function expressed by Equation (3), the shape of the ellipse of the rotation angle and the distribution becomes independent, and thus the parameter extraction process can be simplified.

편의상 생략하였으나, 상술한 2-D ACF 데이터 및 라인 에지 러프니스 변수 추출 과정은 파라미터 추출부(310)에 의해 수행될 수 있다.However, the 2-D ACF data and line edge roughness parameter extraction process described above may be performed by the parameter extraction unit 310. FIG.

<3D LER 모델><3D LER model>

이하에서는, 도 6을 참조하여, 3D LER 모델을 설명하기로 한다.Hereinafter, the 3D LER model will be described with reference to FIG.

3차원 라인 에지 러프니스 시퀀스 추출부(320)는 추출된 LER 파라미터에 기초하여 랜덤 러프니스 서피스에 대한 2차원 자기 상관 함수를 계산할 수 있다. 예를 들면, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 수학식 2로 표현되는 2차원 자기 상관 함수에 추출된 LER 파라미터를 대입할 수 있다.The three-dimensional line edge roughness sequence extraction unit 320 can calculate a two-dimensional autocorrelation function for the random roughness surface based on the extracted LER parameter. For example, the three-dimensional line edge roughness sequence extracting unit 320 can substitute the extracted LER parameter into the two-dimensional autocorrelation function expressed by Equation (2).

3차원 라인 에지 러프니스 시퀀스 추출부(320)는 2차원 자기 상관 함수를 푸리에 합성법(Fourier Synthesis Method)에 적용하여 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출할 수 있다.The three-dimensional line edge roughness sequence extraction unit 320 may extract a three-dimensional line edge roughness sequence by applying a two-dimensional autocorrelation function to a Fourier synthesis method.

예를 들면, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 3차원 반도체 소자의 좌측벽에 대한 랜덤 러프 서피스에 대한 2차원 자기 상관 함수를 푸리에 합성법에 적용하여 3차원 반도체 소자의 좌측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 추출할 수 있다. 또한, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 3차원 반도체 소자의 우측벽에 대한 랜덤 러프 서피스에 대한2차원 자기 상관 함수를 푸리에 합성법에 적용하여 3차원 반도체 소자의 우측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 추출할 수 있다.For example, the three-dimensional line edge roughness sequence extraction unit 320 applies a two-dimensional autocorrelation function to a random rough surface of a left side wall of a three-dimensional semiconductor device to a Fourier synthesis method, A three-dimensional line edge roughness sequence can be extracted. In addition, the three-dimensional line edge roughness sequence extraction unit 320 applies a two-dimensional autocorrelation function to the right rough wall surface of the three-dimensional semiconductor device to the Fourier synthesis method, Dimensional line edge roughness sequence can be extracted.

도 6을 참조하면, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 2차원 자기 상관 함수의 푸리에 변환(Fourier Transformation)을 수행하여 2차원 파워 스펙트럼(2D Power Spectrum)을 계산할 수 있다(S600). 여기서, 2차원 자기 상관 함수는 랜덤 러프 서피스에 대한 2-D ACF 데이터에 기초하여 추출된 파라미터가 수학식 3에 입력되어 계산된 함수일 수 있다.6, the three-dimensional line edge roughness sequence extracting unit 320 may calculate a two-dimensional power spectrum by performing a Fourier transform of a two-dimensional autocorrelation function (S600) . Here, the two-dimensional autocorrelation function may be a function that is calculated by inputting the parameter extracted based on the 2-D ACF data for the random rough surface into Equation (3).

예를 들면, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 3차원 반도체 소자의 좌측벽에 대한 랜덤 러프 서피스에 대한 2차원 자기 상관 함수 및 우측벽에 대한 랜덤 러프 서피스에 대한 2차원 자기 상관 함수 각각에 대한 2차원 파워 스펙트럼을 계산할 수 있다.For example, the three-dimensional line edge roughness sequence extraction unit 320 extracts a two-dimensional autocorrelation function for a random rough surface for a left side wall of a three-dimensional semiconductor device and a two-dimensional autocorrelation function for a random rough surface for a right side wall The two-dimensional power spectrum for each function can be calculated.

3차원 라인 에지 러프니스 시퀀스 추출부(320)는 2차원 파워 스펙트럼의 제곱근을 계산하여 2차원 파워 스펙트럼의 진폭 스펙트럼(2D Amplitude Spectrum)을 계산할 수 있다(S610). 예를 들면, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 3차원 반도체 소자의 좌측벽에 대한 2차원 파워 스펙트럼의 진폭 스펙트럼 및 우측벽에 대한 2차원 파워 스펙트럼의 진폭 스펙트럼를 계산할 수 있다.The three-dimensional line edge roughness sequence extracting unit 320 may calculate the amplitude spectrum of the two-dimensional power spectrum (S610) by calculating the square root of the two-dimensional power spectrum. For example, the three-dimensional line edge roughness sequence extraction unit 320 can calculate the amplitude spectrum of the two-dimensional power spectrum with respect to the left side wall of the three-dimensional semiconductor device and the amplitude spectrum of the two-dimensional power spectrum with respect to the right side wall.

3차원 라인 에지 러프니스 시퀀스 추출부(320)는 진폭 스펙트럼의 역푸리에 변환(Inverse Fourier Transformation)을 수행하여 2차원 임펄스 응답(2D Impulse Response)을 계산할 수 있다(S620). 예를 들면, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 3차원 반도체 소자의 좌측벽에 대한 임펄스 응답 및 우측벽에 대한 임펄스 응답을 계산할 수 있다.The three-dimensional line edge roughness sequence extraction unit 320 may perform an inverse Fourier transform of the amplitude spectrum to calculate a two-dimensional impulse response (S620). For example, the three-dimensional line edge roughness sequence extraction unit 320 can calculate the impulse response to the left side wall and the impulse response to the right side wall of the three-dimensional semiconductor device.

3차원 라인 에지 러프니스 시퀀스 추출부(320)는 2차원 임펄스 응답과 노이즈 시퀀스(Noise Sequence)간의 콘벌루션을 수행하여 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출할 수 있다(S630).The three-dimensional line edge roughness sequence extraction unit 320 extracts a three-dimensional line edge roughness sequence by performing a convolution between a two-dimensional impulse response and a noise sequence (( S630).

여기서, 노이즈 시퀀스는 백색 가우시안 노이즈(White Gaussian Noise)가 선형 변형된 제 1 노이즈 시퀀스 및 제 2 노이즈 시퀀스를 포함할 수 있다. 백색 가우시안 노이즈에 대한 선형 변형 기술은 아래와 같이 표현될 수 있다.Here, the noise sequence may include a first noise sequence and a second noise sequence in which a white Gaussian noise is linearly deformed. The linear deformation technique for white Gaussian noise can be expressed as follows.

Figure 112016053810750-pat00027
Figure 112016053810750-pat00027

여기서,

Figure 112016053810750-pat00028
는 상관 계수가 '0'인 두 오리지널 백색 가우시안 노이즈이고, a, b는 a2+b2=1를 만족하는 상수이다.
Figure 112016053810750-pat00029
가 최종 3D LER 모델에 사용될 제 1 노이즈 시퀀스 및 제 2 노이즈 시퀀스일 수 있다.here,
Figure 112016053810750-pat00028
Are two original white Gaussian noise with a correlation coefficient of '0', and a and b are constants satisfying a 2 + b 2 = 1.
Figure 112016053810750-pat00029
May be a first noise sequence and a second noise sequence to be used in the final 3D LER model.

Figure 112016053810750-pat00030
는 제어가능한 상관 계수 a를 가지고 있고, 이 상관성은 최종 3D LER 시퀀스에 영향을 미칠 수 있다.
Figure 112016053810750-pat00030
Has a controllable correlation coefficient a, which may affect the final 3D LER sequence.

이와 관련된 상세한 내용은 참고 문헌(X. Jiang, R. Wang, T. Yu, J. Chen, and R. Huang, “Investigations on line-edge roughness (LER) and line-width roughness (LWR) in nanoscale CMOS technology: part I-modeling and simulation method,” IEEE Trans. on Electron Devices, vol. 60, no. 11, pp. 3669-3675, Nov. 2013.)에 상세히 설명되어 있으므로 생략하기로 한다.Details related to this can be found in references (X. Jiang, R. Wang, T. Yu, J. Chen, and R. Huang, "Investigations on Line-edge Roughness (LER) (IEEE Trans. on Electron Devices, vol. 60, no. 11, pp. 3669-3675, Nov. 2013.).

백색 가우시안 노이즈에 대한 선형 변형 기술에 따라, 두 랜덤 러프 서피스간의 교차 상관 관계(Cross-correlation)를 제어함으로써, 라인 폭 러프니스(LWR)이 제어될 수 있다.By controlling the cross-correlation between two random rough surfaces in accordance with the linear deformation technique for white Gaussian noise, the line width roughness (LWR) can be controlled.

3차원 라인 에지 러프니스 시퀀스 추출부(320)는 좌측벽에 대한 랜덤 러프 서피스에 해당하는 2차원 임펄스 응답과 제 1 노이즈 시퀀스 간의 콘벌루션을 수행하여 좌측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 추출할 수 있다.The three-dimensional line edge roughness sequence extraction unit 320 performs a convolution between the two-dimensional impulse response corresponding to the random rough surface for the left side wall and the first noise sequence to obtain a three-dimensional line edge roughness sequence for the left side wall Can be extracted.

또한, 3차원 라인 에지 러프니스 시퀀스 추출부(320)는 우측벽에 대한 랜덤 러프 서피스에 해당하는 2차원 임펄스 응답과 제 2 노이즈 시퀀스 간의 콘벌루션을 수행하여 우측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 추출할 수 있다.The three-dimensional line edge roughness sequence extraction unit 320 performs convolution between the two-dimensional impulse response and the second noise sequence corresponding to the random rough surface for the right side wall to obtain a three-dimensional line edge roughness Sequences can be extracted.

라인 에지 러프니스 분석부(330)는 좌측벽에 대한 3차원 라인 에지 러프니스 시퀀스 및 우측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 시뮬레이터에 입력하여 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스를 분석할 수 있다. 여기서, 시뮬레이터는 Sentaurus TCAD일 수 있다.The line edge roughness analyzing unit 330 inputs a three-dimensional line edge roughness sequence for the left wall and a three-dimensional line edge roughness sequence for the right wall into the simulator to obtain a line edge roughness Can be analyzed. Here, the simulator may be Sentaurus TCAD.

종래의 2D LER 모델은 3차원 반도체 소자의 측벽에서의 LER을 고려하지 않았으나, 본 발명의 일 실시예에 따른 3D LER 모델에 따르면, 3차원 반도체 소자의 측벽에서의 LER을 고려함으로써, 3차원 반도체 소자에 적합한 LER 분석 방법을 제공할 수 있다.The conventional 2D LER model does not consider the LER at the side wall of the three-dimensional semiconductor device. However, according to the 3D LER model according to the embodiment of the present invention, by considering the LER at the side wall of the three- It is possible to provide a LER analysis method suitable for the device.

도 7은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness; LER)에 대한 분석 방법을 나타낸 흐름도이다. 7 is a flowchart illustrating a method for analyzing line edge roughness (LER) at a side wall of a three-dimensional semiconductor device according to an exemplary embodiment of the present invention.

도 7을 참조하면, 단계 S700에서 라인 에지 러프니스 분석 장치는 랜덤 러프 서피스(Random Rough Surface)로부터 2차원 자기 상관 함수(2D Auto correlation Function, 2A ACF)에 이용되는 LER 파라미터를 추출할 수 있다.Referring to FIG. 7, in step S700, the line edge roughness analyzing apparatus can extract a LER parameter used for a 2D Auto correlation function (2A ACF) from a Random Rough Surface.

단계 S710에서 라인 에지 러프니스 분석 장치는 LER 파라미터에 기초하여 2차원 자기 상관 함수를 계산할 수 있다. In step S710, the line edge roughness analyzing apparatus can calculate a two-dimensional autocorrelation function based on the LER parameter.

단계 S720에서 라인 에지 러프니스 분석 장치는 2차원 자기 상관 함수를 푸리에 합성법(Fourier Synthesis Method)에 적용하여 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출할 수 있다.In step S720, the line edge roughness analyzing apparatus can extract a 3D line edge roughness sequence by applying a two-dimensional autocorrelation function to a Fourier synthesis method.

도 7을 통해 설명된 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness; LER)에 대한 분석 방법 은 매체에 저장된 컴퓨터 프로그램의 형태로 구현되거나, 컴퓨터에 의해 실행되는 프로그램 모듈과 같은 컴퓨터에 의해 실행 가능한 명령어를 포함하는 기록 매체의 형태로도 구현될 수 있다. 컴퓨터 판독 가능 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수 있고, 휘발성 및 비휘발성 매체, 분리형 및 비분리형 매체를 모두 포함한다. 또한, 컴퓨터 판독가능 매체는 컴퓨터 저장 매체 및 통신 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함한다. 통신 매체는 전형적으로 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈, 또는 반송파와 같은 변조된 데이터 신호의 기타 데이터, 또는 기타 전송 메커니즘을 포함하며, 임의의 정보 전달 매체를 포함한다. The method for analyzing the line edge roughness (LER) at the sidewalls of the three-dimensional semiconductor device described with reference to FIG. 7 may be implemented in the form of a computer program stored in a medium or a program module But may also be embodied in the form of a recording medium including instructions executable by a computer. Computer readable media can be any available media that can be accessed by a computer and includes both volatile and nonvolatile media, removable and non-removable media. In addition, the computer-readable medium may include both computer storage media and communication media. Computer storage media includes both volatile and nonvolatile, removable and non-removable media implemented in any method or technology for storage of information such as computer readable instructions, data structures, program modules or other data. Communication media typically includes any information delivery media, including computer readable instructions, data structures, program modules, or other data in a modulated data signal such as a carrier wave, or other transport mechanism.

<시뮬레이션><Simulation>

본 발명의 발명자는 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(3D LER)의 중요성을 증명하기 위하여 FinFET 소자 및 GAA FET 소자를 대상으로 3-D LER 시뮬레이션을 수행하였다. 3-D LER 시뮬레이션을 수행하기 위하여 14nm의 physical gate length의 FinFET 소자(800) 및 GAA FET 소자(810)가 이용되었다(도 8 참조).The inventors of the present invention conducted 3-D LER simulations on FinFET devices and GAA FET devices to demonstrate the importance of line edge roughness (3D LER) at the sidewalls of a three-dimensional semiconductor device. A FinFET device 800 and a GAA FET device 810 with a physical gate length of 14 nm were used to perform the 3-D LER simulation (see FIG. 8).

다만, FinFET 소자의 시뮬레이션을 위해서는 두 측벽의 랜덤 러프 서피스가 필요한데 반해, GAA FET 소자의 경우 GAA FET 소자의 모양이 원통형이므로, 하나의 랜덤 러프 서피스가 필요하다. 또한, GAA FET 소자의 3-D LER 시뮬레이션을 위해서는 좌표가 적절히 변환되어야 한다. 이를 위해 데카르트 좌표계(Cartesian coordinate system)를 원통형 좌표계로 변환하기 위하여 나노 와이어의 원주에 대한 새로운 좌표축이 'l'로 정의되었고, 나노와이어의 위(또는 아래)의 면의 법선에 대한 새로운 좌표축이 'z'로 정의되었다(도 9 참조).However, in the case of a GAA FET device, a random rough surface is needed because the shape of the GAA FET device is cylindrical, whereas a random rough surface of two side walls is required for simulation of a FinFET device. In addition, for 3-D LER simulation of GAA FET devices, the coordinates must be properly transformed. To this end, in order to convert a Cartesian coordinate system into a cylindrical coordinate system, a new coordinate axis for the circumference of the nanowire is defined as '1', and a new coordinate axis for the normal (or below) z '(see Fig. 9).

따라서, 2-D ACF의 파라미터, 즉, x, y를

Figure 112016053810750-pat00031
및 z로 각각 변환함으로써, GAA FET의 서피스를 위한 좌표계가 수학적으로 간편해질 수 있다.Therefore, the parameters of the 2-D ACF, i.e., x and y,
Figure 112016053810750-pat00031
And z, respectively, the coordinate system for the surface of the GAA FET can be mathematically simplified.

3-D LER 시뮬레이션을 위한 FinFET 소자의 디바이스 파라미터는 이하와 같다.The device parameters of the FinFET device for 3-D LER simulation are as follows.

물리적 게이트 길이=14nmPhysical gate length = 14 nm

스페이서 두께=7nmSpacer thickness = 7 nm

소스/드레인 길이=12nmSource / drain length = 12 nm

핀 높이=30nmPin height = 30 nm

핀 너비=7nmPin width = 7nm

얕은 트렌치 소자격리(STI) 깊이=0.15

Figure 112016053810750-pat00032
Shallow trench isolation (STI) depth = 0.15
Figure 112016053810750-pat00032

게이트 산화막 두께=3nmGate oxide film thickness = 3 nm

등가 산화막 두께(EOT)=0.468nm (HfO2)Equivalent oxide thickness (EOT) = 0.468 nm (HfO 2 )

게이트 금속 일함수=4.62eVGate metal work function = 4.62 eV

소스/드레인 도핑 농도=1*1020cm-3(As)Source / drain doping concentration = 1 * 10 20 cm -3 (As)

채널 도핑 농도=5*1017cm-3(B)Channel doping concentration = 5 * 10 17 cm -3 (B)

기판 도핑 농도=1*1015cm-3(B)Substrate doping concentration = 1 * 10 15 cm -3 (B)

천공 스루 차단(PTS) 층=첨두치: 2*019cm-3(B); 변화도:2nm/decadePerforation through blocking (PTS) layer = peak value: 2 * 0 19 cm -3 (B); Change: 2 nm / decade

시뮬레이션의 편의를 위해, 여러 nanowire가 적층된 GAA FET 대신에 single nanowire를 가진 GAA FET이 이용되었다. GAA FET 소자는 FinFET 소자의 30nm의 높이 및 7nm의 폭을 가진 핀(fin) 대신에 3.5nm의 반지름을 가진 nanowire가 사용되었다는 점이 유일한 차이점이다(도 8 참조).For the convenience of simulation, a GAA FET with a single nanowire was used instead of multiple nanowire stacked GAA FETs. The only difference is that the GAA FET device uses a nanowire with a radius of 3.5 nm instead of a fin with a 30 nm height and 7 nm width of the FinFET device (see FIG. 8).

먼저, FinFET 소자의 두 평행한 면에 대한 랜덤 러프 서피스 및 GAA FET 소자의 나노와이어 서피스를 생성하였다. 또한, xX: 20 nm, xY: 50 nm, r: 0, s: 0.5 nm, a: 1의 조건을 가진 3D 프로파일을 Matlab을 통해 생성하였다. 이후, 생성된 서피스를 Sentaurus TCAD에 입력하였다.First, random rough surfaces for two parallel sides of a FinFET device and a nanowire surface of a GAA FET device were created. Also, a 3D profile with the conditions of x X : 20 nm, x Y : 50 nm, r: 0, s: 0.5 nm, a: 1 was generated through Matlab. The generated surface was then input to the Sentaurus TCAD.

이후, 도핑 농도에 따른 이동도 모델 (즉, Philips 모델), 캐리어 이동을 위한 얇은 층 이동도 모델 (즉, Lombardi 모델), 생성 및 재결합을 위한 도핑 농도에 따른 Schockley-Read-Hall (SRH) 모델 및 양자역학적 효과를 처리하기 위한 density-gradient quantization 모델과 같은 다양한 모델과 함께 3-D drift-diffusion (DD) 시뮬레이션을 실시하였다.The Schockley-Read-Hall (SRH) model with the doping concentration for generation and recombination, the thin layer mobility model for the carrier transport (ie, the Lombardi model) And a density-gradient quantization model to handle the quantum mechanical effects, as well as 3-D drift-diffusion (DD) simulations.

FinFET 소자에 대한 3-D LER 시뮬레이션 결과는 도 10에 도시되어 있다. The 3-D LER simulation results for a FinFET device are shown in FIG.

GAA FET 소자에 대한 3-D LER 시뮬레이션 결과는 도 11에 도시되어 있다. The 3-D LER simulation results for GAA FET devices are shown in FIG.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다. It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

300: 라인 에지 러프니스 분석 장치300: line edge roughness analyzer

Claims (14)

3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness; LER)에 대한 분석 방법에 있어서,
랜덤 러프 서피스(Random Rough Surface)로부터 2차원 자기 상관 함수(2D Auto correlation Function, 2A ACF)에 이용되는 LER 파라미터를 추출하는 단계;
상기 LER 파라미터에 기초하여 상기 2차원 자기 상관 함수를 계산하는 단계; 및
상기 2차원 자기 상관 함수를 푸리에 합성법(Fourier Synthesis Method)에 적용하여 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출하는 단계
를 포함하는 것인, 라인 에지 러프니스 분석 방법.
A method for analyzing line edge roughness (LER) at a side wall of a three-dimensional semiconductor device,
Extracting a LER parameter used for a 2D Auto correlation function (2A ACF) from a random rough surface;
Calculating the two-dimensional autocorrelation function based on the LER parameter; And
Extracting a 3D Line Edge Roughness Sequence by applying the 2D autocorrelation function to a Fourier Synthesis Method
Wherein the line edge roughness analyzing method comprises:
제 1 항에 있어서,
상기 2차원 자기 상관 함수는 이변수 가우시안 분포(Bivariate Gaussian Distribution) 및 로테이션 매트릭스(rotation matrix)에 기초하여 도출된 함수인 것인, 라인 에지 러프니스 분석 방법.
The method according to claim 1,
Wherein the two-dimensional autocorrelation function is a function derived based on a Bivariate Gaussian distribution and a rotation matrix.
제 1 항에 있어서,
상기 푸리에 합성법은,
상기 2차원 자기 상관 함수의 푸리에 변환(Fourier Transformation)을 수행하여 2차원 파워 스펙트럼(2D Power Spectrum)을 계산하는 단계;
상기 2차원 파워 스펙트럼의 제곱근을 계산하여 상기 2차원 파워 스펙트럼의 진폭 스펙트럼(2D Amplitude Spectrum)을 계산하는 단계;
상기 진폭 스펙트럼의 역푸리에 변환(Inverse Fourier Transformation)을 수행하여 2차원 임펄스 응답(2D Impulse Response)을 계산하는 단계;
상기 2차원 임펄스 응답과 노이즈 시퀀스(Noise Sequence)간의 콘벌루션을 수행하여 상기 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출하는 단계
를 포함하는 것인, 라인 에지 러프니스 분석 방법.
The method according to claim 1,
In the Fourier synthesis method,
Calculating a two-dimensional power spectrum by performing Fourier transform of the two-dimensional autocorrelation function;
Calculating a square root of the two-dimensional power spectrum and calculating an amplitude spectrum of the two-dimensional power spectrum;
Calculating a two-dimensional impulse response by performing an inverse Fourier transform of the amplitude spectrum;
Extracting the 3D Line Edge Roughness Sequence by performing convolution between the two-dimensional impulse response and a noise sequence
Wherein the line edge roughness analyzing method comprises:
제 1 항에 있어서,
상기 랜덤 러프 서피스는 상기 3차원 반도체 소자의 랜덤 러프 서피스인 것인, 라인 에지 러프니스 분석 방법.
The method according to claim 1,
Wherein the random rough surface is a random rough surface of the three-dimensional semiconductor device.
제 4 항에 있어서,
상기 3차원 반도체 소자는 FinFET 소자, GAA FET 소자 및 나노와이어(Nanowire) 소자 중 하나인 것인, 라인 에지 러프니스 분석 방법.
5. The method of claim 4,
Wherein the three-dimensional semiconductor device is one of a FinFET device, a GAA FET device, and a nanowire device.
제 3 항에 있어서,
상기 노이즈 시퀀스는 백색 가우시안 노이즈(White Gaussian Noise)가 선형 변형된 제 1 노이즈 시퀀스 및 제 2 노이즈 시퀀스를 포함하는 것인, 라인 에지 러프니스 분석 방법.
The method of claim 3,
Wherein the noise sequence comprises a first noise sequence and a second noise sequence in which the white Gaussian noise is linearly distorted.
제 6 항에 있어서,
상기 랜덤 러프 서피스는 상기 3차원 반도체 소자의 좌측벽에 대한 랜덤 러프 서피스 및 우측벽에 대한 랜덤 러프 서피스를 포함하고,
상기 3차원 라인 에지 러프니스 시퀀스는 상기 좌측벽에 대한 3차원 라인 에지 러프니스 시퀀스 및 우측벽에 대한 라인 에지 러프니스 시퀀스를 포함하는 것인, 라인 에지 러프니스 분석 방법.
The method according to claim 6,
Wherein the random rough surface comprises a random rough surface for the left side wall of the three-dimensional semiconductor device and a random rough surface for the right side wall,
Wherein the three-dimensional line edge roughness sequence comprises a three-dimensional line edge roughness sequence for the left side wall and a line edge roughness sequence for the right side wall.
제 7 항에 있어서,
상기 2차원 임펄스 응답과 노이즈 시퀀스 간의 콘벌루션을 수행하여 상기 3차원 라인 에지 러프니스 시퀀스를 추출하는 단계는
상기 좌측벽에 대한 랜덤 러프 서피스에 해당하는 2차원 임펄스 응답과 상기 제 1 노이즈 시퀀스 간의 콘벌루션을 수행하여 상기 좌측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 추출하는 단계; 및
상기 우측벽에 대한 랜덤 러프 서피스에 해당하는 2차원 임펄스 응답과 상기 제 2 노이즈 시퀀스 간의 콘벌루션을 수행하여 상기 우측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 추출하는 단계
를 포함하는 것인, 라인 에지 러프니스 분석 방법.
8. The method of claim 7,
The step of performing the convolution between the two-dimensional impulse response and the noise sequence to extract the three-dimensional line edge roughness sequence
Performing a convolution between a two-dimensional impulse response corresponding to a random rough surface for the left side wall and the first noise sequence to extract a three-dimensional line edge roughness sequence for the left side wall; And
Performing a convolution between the second noise sequence and a two-dimensional impulse response corresponding to a random rough surface for the right wall to extract a three-dimensional line edge roughness sequence for the right wall
Wherein the line edge roughness analyzing method comprises:
제 8 항에 있어서,
상기 좌측벽에 대한 3차원 라인 에지 러프니스 시퀀스 및 상기 우측벽에 대한 3차원 라인 에지 러프니스 시퀀스를 시뮬레이터에 입력하여 상기 3차원 반도체 소자의 측벽에서의 라인 에지 러프니스를 분석하는 단계
를 더 포함하는 것인, 라인 에지 러프니스 분석 방법.
9. The method of claim 8,
Inputting a three-dimensional line edge roughness sequence for the left wall and a three-dimensional line edge roughness sequence for the right wall into the simulator to analyze line edge roughness at the sidewalls of the three-
Wherein the line edge roughness analyzing method further comprises:
3차원 반도체 소자의 측벽에서의 라인 에지 러프니스(Line Edge Roughness; LER)에 대한 분석 장치에 있어서,
랜덤 러프 서피스(Random Rough Surface)로부터 2차원 자기 상관 함수(2D Auto correlation Function, 2A ACF)에 이용되는 LER 파라미터를 추출하는 파라미터 추출부;
상기 LER 파라미터에 기초하여 상기 2차원 자기 상관 함수를 계산하고, 상기 2차원 자기 상관 함수를 푸리에 합성법(Fourier Synthesis Method)에 적용하여 3차원 라인 에지 러프니스 시퀀스(3D Line Edge Roughness Sequence)를 추출하는 3차원 라인 에지 러프니스 시퀀스 추출부
를 포함하는 것인, 라인 에지 러프니스 분석 장치.
An apparatus for analyzing line edge roughness (LER) at a side wall of a three-dimensional semiconductor device,
A parameter extracting unit for extracting a LER parameter used for a 2D auto correlation function (2A ACF) from a random rough surface;
Calculating the two-dimensional autocorrelation function based on the LER parameter, and applying the two-dimensional autocorrelation function to a Fourier synthesis method to extract a 3D line edge roughness sequence The three-dimensional line edge roughness sequence extracting unit
Wherein the line edge roughness analyzer comprises a line edge roughness analyzer.
제 10 항에 있어서,
상기 2차원 자기 상관 함수는 이변수 가우시안 분포(Bivariate Gaussian Distribution) 및 로테이션 매트릭스(rotation matrix)에 기초하여 도출된 함수인 것인, 라인 에지 러프니스 분석 장치.
11. The method of claim 10,
Wherein the two-dimensional autocorrelation function is a function derived based on a Bivariate Gaussian distribution and a rotation matrix.
제 10 항에 있어서,
상기 랜덤 러프 서피스는 상기 3차원 반도체 소자의 랜덤 러프 서피스인 것인, 라인 에지 러프니스 분석 장치.
11. The method of claim 10,
Wherein the random rough surface is a random rough surface of the three-dimensional semiconductor device.
제 12 항에 있어서,
상기 3차원 반도체 소자는 FinFET 소자, GAA FET 소자 및 나노와이어(Nanowire) 소자 중 하나인 것인, 라인 에지 러프니스 분석 장치.
13. The method of claim 12,
Wherein the three-dimensional semiconductor device is one of a FinFET device, a GAA FET device, and a nanowire device.
제 10 항에 있어서,
상기 랜덤 러프 서피스는 상기 3차원 반도체 소자의 좌측벽에 대한 랜덤 러프 서피스 및 우측벽에 대한 랜덤 러프 서피스를 포함하고,
상기 3차원 라인 에지 러프니스 시퀀스는 상기 좌측벽에 대한 3차원 라인 에지 러프니스 시퀀스 및 우측벽에 대한 라인 에지 러프니스 시퀀스를 포함하는 것인, 라인 에지 러프니스 분석 장치.11. The method of claim 10,
Wherein the random rough surface comprises a random rough surface for the left side wall of the three-dimensional semiconductor device and a random rough surface for the right side wall,
Wherein the three-dimensional line edge roughness sequence comprises a three-dimensional line edge roughness sequence for the left side wall and a line edge roughness sequence for the right side wall.
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