KR101719665B1 - Preamplifier of mems microphone having feedback filter - Google Patents

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KR101719665B1
KR101719665B1 KR1020160001854A KR20160001854A KR101719665B1 KR 101719665 B1 KR101719665 B1 KR 101719665B1 KR 1020160001854 A KR1020160001854 A KR 1020160001854A KR 20160001854 A KR20160001854 A KR 20160001854A KR 101719665 B1 KR101719665 B1 KR 101719665B1
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강영진
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(주)다빛센스
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Abstract

Disclosed is a preamplifier having a high signal-to-noise ratio. A preamplifier according to the present invention includes a voltage pump and a feedback filter. The feedback filter may comprise: first and second RC units connected between an input terminal and an output terminal so as to have a transfer function having a zero point and a pole point in a frequency domain; a bias unit connected between a first node, which is positioned between the first RC unit and the second RC unit, and a ground to apply a specific voltage to the first node; a third resistor connected between a second node, which is positioned between the bias unit and the ground, and the input terminal of the feedback filter; and a first switch connected between the second node and the ground. When capacitors included in the first RC unit and the second RC unit are implemented as a PIP/MIM capacitor connected in parallel by being stacked vertically, it is possible to have a high signal-to-noise ratio, and at the same time, the size of an IC chip can be reduced.

Description

피드백 필터를 가진 멤스 마이크로폰의 전치 증폭기{PREAMPLIFIER OF MEMS MICROPHONE HAVING FEEDBACK FILTER}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a preamplifier for a MEMS microphone having a feedback filter,

본 명세서는 멤스 마이크로폰의 전치 증폭기에 관한 것으로서, 보다 구체적으로 피드백 필터를 통해 높은 신호대잡음비를 갖는 전치 증폭기에 관한 것이다.The present invention relates to a preamplifier of a MEMS microphone, and more particularly to a preamplifier having a high signal-to-noise ratio through a feedback filter.

도 1은 종래 기술에 따른 멤스 마이크로폰(MEMS Microphone) 및 전치 증폭기에 대한 구성을 간략하게 도시한 회로도이다.1 is a circuit diagram briefly showing a configuration of a conventional MEMS microphone and a preamplifier.

도 1의 (a)를 참조하면, 멤스 마이크로폰은 아날로그 음성 신호를 전기적인 신호로 변환하여 출력한다. 멤스 마이크로폰은 전압 펌프와 피드백 필터를 가진 전치 증폭기를 통해서 잡음을 최소화한다. 이때, 피드백 필터가 오디오 밴드(Audio Band) 밖의 신호를 필터링하여 높은 신호대잡음비(Signal to Noise Ratio, SNR)을 가질 수록 좋은 마이크로폰이다.Referring to FIG. 1 (a), a MEMS microphone converts an analog voice signal into an electrical signal and outputs the electrical signal. The MEMS microphone minimizes noise through a preamplifier with a voltage pump and feedback filter. At this time, the feedback filter filters a signal out of the audio band and has a high signal-to-noise ratio (SNR).

도 1의 (b)를 참조하면, 전치 증폭기에 포함된 전압 펌프 및 피드백 필터를 확인할 수 있다. 상기 피드백 필터는 저항(Resistance)과 캐패시터(Capacitor)를 통해서 다양한 차단 주파수를 구현할 수 있다. 특히, 마이크로폰의 중요한 성능인 오디오 밴드 필터(Audio Band Filter)를 구현하기 위해서는 큰 사이즈의 캐패시터(Capacitor)가 필요할 수 있다.Referring to FIG. 1 (b), the voltage pump and the feedback filter included in the preamplifier can be confirmed. The feedback filter may implement various cutoff frequencies through a resistor and a capacitor. In particular, a large-sized capacitor may be required to implement an audio band filter, which is an important performance of a microphone.

도 2는 종래의 피드백 필터의 회로도이다.2 is a circuit diagram of a conventional feedback filter.

도 2의 (a)를 참조하면, 피드백 필터의 전달 특성은 하이 패스 필터(High Pass Filter)이다. 이때, 입력단 1에서 출력단 2로의 전달함수는 거의 1에 가깝다. 높은 주파수대에서는 R1과 R2의 비(Ratio)에 의해서 전달함수가 결정된다. 도 2의 (a)에 도시된 피드백 필터는 저잡음을 위해 저항은 수 kΩ(Kilo Ohm)내에 있어야 하며, 원하는 차단 주파수를 위해서는 캐패시터 값은 수 nF(Nano Farad) 범위 내에 있어야 한다. 그러나 nF 범위는 매우 큰 면적이 필요로 하는 값으로서, 반도체 실리콘의 특성상 큰 값을 구현하기 위해 면적을 크게 해야 하기 때문에 거의 구현하기 어렵다.Referring to FIG. 2 (a), the transmission characteristic of the feedback filter is a high pass filter. At this time, the transfer function from input 1 to output 2 is close to one. In the high frequency band, the transfer function is determined by the ratio of R1 and R2. The feedback filter shown in FIG. 2 (a) must have a resistance of several kΩ (Kilo Ohm) for low noise and the capacitor value should be in the range of nF (Nano Farad) for the desired cutoff frequency. However, the nF range is a value that requires a very large area, and it is hardly realizable because it requires a large area in order to realize a large value in the characteristic of semiconductor silicon.

반면, 도 2의 (b)는 실제 구현 가능한 피드백 필터이다. 저주파 전달 함수는 R1과 R3에 의해 결정되고 고주파 전달함수는 C1과 C2에 의해 결정된다. 필터의 차단 주파수는 R2에 의해 결정되며, R2값을 GΩ(Giga Ohm) 또는 TΩ(Tera Ohm)을 쓰면 차단 주파수를 매우 낮은 주파수로 이동할 수 있지만, 이를 위해 부가적인 바이어스 회로가 또한 필요해 결과적으로 면적이 커져서 적절하지 않다.On the other hand, FIG. 2 (b) is a realizable feedback filter. The low frequency transfer function is determined by R1 and R3 and the high frequency transfer function is determined by C1 and C2. The cut-off frequency of the filter is determined by R2. If the value of R2 is GΩ (Giga Ohm) or TΩ (Tera Ohm), the cutoff frequency can be shifted to a very low frequency. However, an additional bias circuit is also required for this purpose. Is not suitable.

대한민국 특허공개공보 제10-2006-0126526호Korean Patent Laid-Open Publication No. 10-2006-0126526

본 명세서는 상기와 같은 종래 기술을 인식하여 안출된 것으로서, 높은 신호대잡음비를 갖는 전치 증폭기를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a preamplifier having a high signal-to-noise ratio.

또한, 높은 신호대잡음비를 갖는 전치 증폭기를 통해서 종래에 비해 성능이 향상된 마이크로폰을 제공하는데 그 목적이 있다.It is also an object of the present invention to provide a microphone having improved performance compared to the prior art through a preamplifier having a high signal-to-noise ratio.

상기 기술적 과제를 달성하기 위한 본 명세서에 따른 전치 증폭기는, 전압 펌프와 피드백 필터를 가진 전치 증폭기로서, 상기 피드백 필터는, 주파수 도메인에 있어서 영점(Zero)과 극점(Pole)을 갖는 전달 함수를 가지도록 입력단과 출력단 사이에 연결된 제1 RC부 및 제2 RC부; 상기 제1 RC부 및 제2 RC부 사이에 위치하는 제1 노드와 접지 사이에 연결되어 상기 제1 노드에 특정 전압을 인가하는 바이어스부; 상기 바이어스부와 접지 사이에 위치하는 제2 노드와 상기 피드백 필터의 상기 입력단 사이에 연결된 제3 저항; 및 상기 제2 노드와 접지 사이에 연결된 제1 스위치;를 포함할 수 있다.According to an aspect of the present invention, there is provided a preamplifier comprising a voltage pump and a feedback filter, wherein the feedback filter has a transfer function having a zero point and a pole in the frequency domain A first RC part and a second RC part connected between an input end and an output end; A bias unit connected between a first node located between the first RC unit and the second RC unit and a ground to apply a specific voltage to the first node; A third resistor coupled between a second node located between the bias portion and ground and the input of the feedback filter; And a first switch coupled between the second node and ground.

본 명세서의 일 실시예에 따르면, 상기 바이어스부는 상기 제3 저항부에 일정 전압을 인가하는 바이어스 입력단;을 포함할 수 있다.According to an embodiment of the present invention, the bias unit may include a bias input terminal for applying a predetermined voltage to the third resistance unit.

본 명세서에 따른 상기 바이어스부는 상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결된 복수의 트랜지스터;를 포함할 수 있다. 이 경우, 상기 바이어스 입력단은 상기 복수의 트랜지스터의 각 게이트 단자와 연결될 수 있다.The bias unit according to the present invention may include a plurality of transistors connected in series between the first node and the second node. In this case, the bias input terminal may be connected to each gate terminal of the plurality of transistors.

또한, 본 명세서에 따른 상기 바이어스부는 상기 제1 노드와 상기 제2 노드 사이에 연결되며, 상기 제1 스위치와 같은 입력에 의해 동작을 하는 제2 스위치;를 더 포함할 수 있다.The bias unit according to the present disclosure may further include a second switch connected between the first node and the second node, and operating by an input such as the first switch.

본 명세서에 따른 전치 증폭기는 상기 제1 RC부 및 제2 RC에 포함된 캐패시터는 적어도 2이상의 캐패시터 소자가 병렬로 연결된 것일 수 있다. 이 때, 상기 제1 RC부 및 제2 RC에 포함된 캐패시터는 PIP 캐패시터와 MIM 캐패시터가 병렬로 연결된 일 수 있다.In the preamplifier according to the present specification, the capacitor included in the first RC part and the second RC part may be one in which at least two or more capacitor elements are connected in parallel. In this case, the capacitors included in the first and second RC units may be connected in parallel with the PIP capacitor and the MIM capacitor.

본 명세서에 따른 전치 증폭기는, 마이크로폰의 일 구성요소가 될 수 있다.The preamplifier according to the present disclosure can be a component of a microphone.

본 명세서의 일 측면에 따르면, 전치 증폭기는 높은 신호대잡음비를 가질 수 있다.According to one aspect of the present disclosure, the preamplifier may have a high signal-to-noise ratio.

본 명세서의 다른 측면에 따르면, 바이어스부는 피드백 필터 내 초기값을 제공할 수 있어서, 피드백 필터가 동작을 개시할 때 발생할 수 있는 오동작을 방지할 수 있다.According to another aspect of the present disclosure, the bias portion can provide an initial value in the feedback filter, thereby preventing malfunction that may occur when the feedback filter starts to operate.

본 명세서의 또 다른 측면에 따르면, 수직으로 형성된 PIP/MIM 병렬 캐패시터를 통해서 높은 신호대잡음비 가지는 것과 동시에 IC 칩의 크기를 줄일 수가 있다.According to another aspect of the present invention, it is possible to reduce the size of an IC chip while having a high signal-to-noise ratio through a vertically formed PIP / MIM parallel capacitor.

본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 종래 기술에 따른 멤스 마이크로폰(MEMS Microphone) 및 전치 증폭기에 대한 구성을 간략하게 도시한 회로도이다.
도 2는 종래의 피드백 필터의 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 피드백 필터의 회로도이다.
도 4는 본 명세서의 다른 실시예에 따른 피드백 필터의 회로도이다.
도 5는 본 명세서의 또 다른 실시예에 따른 피드백 필터의 회로도이다.
도 6은 본 명세서의 일 실시예에 따라 병렬로 연결된 PIP/MIM 캐패시터의 평면도 및 단면도이다.BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which are incorporated in and constitute a part of the specification, illustrate preferred embodiments of the invention and, together with the description of the invention given below, serve to further augment the technical spirit of the invention. And should not be construed as limiting.
1 is a circuit diagram briefly showing a configuration of a conventional MEMS microphone and a preamplifier.
2 is a circuit diagram of a conventional feedback filter.
3 is a circuit diagram of a feedback filter according to an embodiment of the present invention.
4 is a circuit diagram of a feedback filter according to another embodiment of the present invention.
5 is a circuit diagram of a feedback filter according to another embodiment of the present invention.
6 is a top view and a cross-sectional view of a PIP / MIM capacitor connected in parallel in accordance with one embodiment of the present disclosure;

본 명세서에 개시된 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.In the following description of the embodiments of the present invention, a detailed description of related arts will be omitted when it is determined that the gist of the embodiments disclosed herein may be obscured. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed. , ≪ / RTI > equivalents, and alternatives.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinals, such as first, second, etc., may be used to describe various elements, but the elements are not limited to these terms. The terms are used only for the purpose of distinguishing one component from another.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, .

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals are used to designate identical or similar elements, and redundant description thereof will be omitted.

도 3은 본 명세서의 일 실시예에 따른 피드백 필터의 회로도이다.3 is a circuit diagram of a feedback filter according to an embodiment of the present invention.

도 3의 (a)를 참조하면, 본 명세서에 따른 피드백 필터(100)는 제1 RC부(110), 제2 RC부(120), 바이어스부(130), 제3 저항(R3) 및 제1 스위치(M1)를 포함할 수 있다.Referring to FIG. 3A, the feedback filter 100 according to the present invention includes a first RC unit 110, a second RC unit 120, a bias unit 130, a third resistor R3, 1 switch < RTI ID = 0.0 > M1. ≪ / RTI >

상기 제1 RC부(110)는 제1 저항(R1) 및 제1 캐패시터(C1)를 포함하고, 상기 제2 RC부(120)는 제2 저항(R2) 및 제2 캐패시터(C2)를 포함한다. 상기 제1 RC부(110) 및 제2 RC부(120)는 주파수 도메인에 있어서 영점(Zero)과 극점(Pole)을 갖는 전달 함수를 가지도록, 도 3에 도시된 바와 같이, 피드백 필터(100)의 입력단(1)과 출력단(2) 사이에 연결될 수 있다.The first RC unit 110 includes a first resistor R1 and a first capacitor C1 and the second RC unit 120 includes a second resistor R2 and a second capacitor C2. do. As shown in FIG. 3, the first RC unit 110 and the second RC unit 120 have a transfer function having a zero point and a pole (Pole) in the frequency domain. (1) and the output stage (2).

본 명세서에서는 상기 제1 RC부(110)와 제2 RC부(120) 사이에는 위치하는 노드를 '제1 노드(n1)'라고 명명한다. 상기 바이어스부(130)는 상기 제1 노드(n1)와 접지 사이에 연결되어 상기 제1 노드(n1)에 특정 전압을 인가할 수 있다.In this specification, a node located between the first RC unit 110 and the second RC unit 120 is referred to as a 'first node n1'. The bias unit 130 may be connected between the first node n1 and the ground to apply a specific voltage to the first node n1.

본 명세서에서는 상기 바이어스부(130)와 접지 사이에 위치하는 노드를 '제2 노드(n2)'라고 명명한다. 상기 제3 저항(R3)은 상기 제2 노드(n2)와 상기 피드백 필터(100)의 상기 입력단(1) 사이에 연결될 수 있다. 상기 제3 저항(R3) 및 상기 바이어스부(130)는 상기 출력단(2)에 DC 전압을 공급하기 위한 역할을 한다. 이를 위해 상기 바이어스부(130)는 상기 제3 저항(R3)에 일정 전압을 인가하는 바이어스 입력단(BIAS)을 포함할 수 있다.In this specification, a node located between the bias unit 130 and ground is referred to as a 'second node n2'. The third resistor R3 may be connected between the second node n2 and the input terminal 1 of the feedback filter 100. The third resistor R 3 and the bias unit 130 serve to supply a DC voltage to the output terminal 2. To this end, the bias unit 130 may include a bias input BIAS for applying a predetermined voltage to the third resistor R3.

상기 제1 스위치(M1)는 상기 제2 노드(n2)와 접지 사이에 연결될 수 있다. 상기 제1 스위치(M1)는 도면 상에 'POWER_UP'이라고 표시된 입력 신호에 의해 턴온(turn on) 및 턴오프(turn off)된다.The first switch Ml may be connected between the second node n2 and ground. The first switch M1 is turned on and off by an input signal labeled 'POWER_UP' in the drawing.

도 3의 (b)를 참조하여, 상기 바이어스부(130)에 대해서 보다 구체적으로 설명하도록 하겠다.Referring to FIG. 3 (b), the bias unit 130 will be described in more detail.

또한, 상기 바이어스부(130)는 상기 제1 노드(n1)에 특정 전압을 인가하기 위해, 상기 제1 노드(n1)와 상기 제2 노드(n2) 사이에 직렬로 연결된 복수의 트랜지스터(M4, M5, M6, ......, Mn)를 포함할 수 있다. 이때, 상기 바이어스 입력단(BIAS)은 상기 복수의 트랜지스터(M4, M5, M6, ......, Mn)의 각 게이트 단자와 연결될 수 있다. 따라서, 상기 바이어스 입력단(BIAS)에서 상기 복수의 트랜지스터(M4, M5, M6, ......, Mn)를 턴온시키는 신호가 입력될 때, 상기 제1 노드(n1)에는 특정 전압이 인가된다. 상기 복수의 트랜지스터(M4, M5, M6, ......, Mn)의 개수는 상기 특정 전압 값에 따라 다양하게 설정될 수 있으며, 상기 바이어스 입력단(BIAS)에 예상되는 서지 노이즈(surge noise)의 크기에 따라 설정될 수도 있다.The bias unit 130 includes a plurality of transistors M4 and M6 connected in series between the first node n1 and the second node n2 to apply a specific voltage to the first node n1, M5, M6, ..., Mn). At this time, the bias input terminal BIAS may be connected to each gate terminal of the plurality of transistors M4, M5, M6, ..., Mn. Therefore, when a signal for turning on the plurality of transistors M4, M5, M6, ..., Mn is inputted from the bias input terminal BIAS, a specific voltage is applied to the first node n1 do. The number of the plurality of transistors M4, M5, M6, ..., Mn may be variously set according to the specific voltage value. The bias input BIAS may include surge noise As shown in FIG.

또한, 본 명세서에 따른 바이어스부(130)는 상기 제1 노드(n1)와 상기 제2 노드(n2) 사이에 연결되며, 상기 제1 스위치(M1)와 같은 입력(POWER_UP)에 의해 동작을 하는 제2 스위치(M2)를 더 포함할 수 있다.The bias unit 130 according to the present invention is connected between the first node n1 and the second node n2 and is operated by an input POWER_UP such as the first switch M1 And may further include a second switch M2.

상기 제1 스위치(M1) 및 제2 스위치(M2)의 동작을 통해서 본 명세서에 따른 피드백 필터(100)의 회로 동작 순서에 대해서 설명하도록 하겠다. 이를 위해 본 명세서에 따른 피드백 필터(100)가 동작하는 시점을 '0초'라고 가정하겠다.The circuit operation sequence of the feedback filter 100 according to the present specification will be described through the operations of the first switch M1 and the second switch M2. For this purpose, it is assumed that the time at which the feedback filter 100 according to the present invention operates is '0 second'.

'0-초'까지 상기 POWER_UP 신호는 상기 제1 스위치(M1) 및 제2 스위치(M2)를 턴온시키는 입력값을 가진다. 상기 제1 스위치(M1) 및 제2 스위치(M2)가 N-타입 FET인지 P-타입 FET인지에 따라 상기 POWER_UP 신호는 로지컬 하이(logical high) 또는 로지컬 로우(logical low)를 가지는 것은 자명하다. 상기 제1 스위치(M1) 및 제2 스위치(M2) 턴온되어 있는 동안, 상기 제1 노드(n1) 및 상기 제2 노드(n2)는 접지된 상태이다. 따라서, 상기 제1 RC부(110) 및 제2 RC부(120)는 초기값을 가질 수 있다. 이를 통해 바이어스부(130)의 오동작을 방지할 수 있다.The POWER_UP signal has an input value for turning on the first switch M1 and the second switch M2 until '0 - second'. It is obvious that the POWER_UP signal has a logical high or a logic low depending on whether the first switch M1 and the second switch M2 are N-type FETs or P-type FETs. While the first switch M1 and the second switch M2 are turned on, the first node n1 and the second node n2 are grounded. Therefore, the first RC unit 110 and the second RC unit 120 may have initial values. This can prevent malfunction of the bias unit 130.

'0+초'부터 상기 POWER_UP 신호는 상기 제1 스위치(M1) 및 제2 스위치(M2)를 턴오프시키는 입력값을 가진다. 상기 제1 노드(n1)는 상기 복수의 트랜지스터(M4, M5, M6, ......, Mn)에 의해 특정 전압이 인가될 수 있다. 동시에 상기 제3 저항(R3)을 통해서 상기 바이어스부(130)는 상기 출력단(2)에 DC 전압을 공급할 수 있다. 이 상태에서 상기 입력단(1)을 통해 입력되는 음성 신호를 상기 출력단으로 필터링하는 것이다.From '0 + second', the POWER_UP signal has an input value that turns off the first switch Ml and the second switch M2. A specific voltage may be applied to the first node n1 by the plurality of transistors M4, M5, M6, ..., Mn. At the same time, the bias unit 130 can supply a DC voltage to the output terminal 2 through the third resistor R3. In this state, a voice signal input through the input terminal 1 is filtered to the output terminal.

한편, 마이크로폰의 중요한 성능인 오디오 밴드 필터(Audio Band Filter)를 구현하기 위해서는 큰 값을 가진 캐패시터가 필요하다. On the other hand, in order to realize an audio band filter which is an important performance of a microphone, a capacitor having a large value is needed.

도 4는 본 명세서의 다른 실시예에 따른 피드백 필터의 회로도이다.4 is a circuit diagram of a feedback filter according to another embodiment of the present invention.

본 명세서의 다른 실시예에 따르면, 도 4에 도시된 것과 같이, 상기 제1 RC부(110) 및 제2 RC부(120)에 각각 포함된 제1 및 제2 캐패시터는 적어도 2이상의 캐패시터 소자가 병렬로 연결된 것일 수 있다.According to another embodiment of the present invention, as shown in FIG. 4, the first and second capacitors included in the first RC unit 110 and the second RC unit 120 respectively include at least two capacitor elements They may be connected in parallel.

도 5는 본 명세서의 또 다른 실시예에 따른 피드백 필터의 회로도이다.5 is a circuit diagram of a feedback filter according to another embodiment of the present invention.

본 명세서의 또 다른 실시예에 따르면, 상기 병렬로 연결된 캐패시터 즉, 상기 제1 RC부 및 제2 RC에 포함된 제1 및 제2 캐패시터는, 도 5의 (b)에 도시된 것과 같이, PIP(Poly Insulator Poly) 캐패시터와 MIM(Metal Insulator Metal) 캐패시터가 병렬로 연결된 것일 수 있다.According to another embodiment of the present invention, the capacitors connected in parallel, that is, the first and second capacitors included in the first RC unit and the second RC, (Poly Insulator Poly) capacitor and a metal insulator metal (MIM) capacitor may be connected in parallel.

상술하였듯이, 피드백 필터는 잡음을 고려하여 원하는 차단 주파수를 만들려면 저항값을 작게 하는 대신, 캐패시터값을 높여야 한다. 높은 캐패시터값을 구현하기 위해서는 매우 큰 면적을 필요로 하지만, 반도체 실리콘의 특성상 큰 값을 구현하는 것은 면적을 크게 해야 하기 때문에 거의 구현하기 어렵다. 또한, 일반적인 PIP 캐패시터와 MIM 캐패시터는 공정의 특성상 Planar Type이므로 면적을 크게 차지한다. 이에 본 출원인은 PIP 캐패시터와 MIM 캐패시터가 차지하는 면적을 줄이고, 높은 캐패시터값을 구현하기 위해 병렬로 연결된 PIP 캐패시터와 MIM 캐패시터를 3D 측벽 기술을 통해서 해결하는 방법을 착안하게 되었다.As described above, in order to make a desired cut-off frequency in consideration of noise, the feedback filter must raise the capacitor value instead of reducing the resistance value. It takes a very large area to realize a high capacitor value, but it is hardly realizable to implement a large value due to the characteristics of semiconductor silicon because it requires a large area. In addition, general PIP capacitors and MIM capacitors take up a large area because they are planar type due to the nature of the process. Accordingly, Applicant has focused on a method of solving a PIP capacitor and a MIM capacitor connected in parallel through a 3D sidewall technique in order to reduce the area occupied by the PIP capacitor and the MIM capacitor and to realize a high capacitor value.

도 6은 본 명세서의 일 실시예에 따라 병렬로 연결된 PIP/MIM 캐패시터의 평면도 및 단면도이다.6 is a top view and a cross-sectional view of a PIP / MIM capacitor connected in parallel in accordance with one embodiment of the present disclosure;

도 6을 참조하면, 본 명세서에 따른 병렬로 연결된 PIP/MIM 병렬 캐패시터는 제1 폴리 실리콘층(220), 제1 절연층, 제2 폴리 실리콘층(230), 제2 절연층, 제1 금속층(240), 제3 절연층, 제2 금속층(250), 제4 절연층, 제3 금속층(260), 제5 절연층 및 제4 금속층(270)이 순차적으로 적층된 캐패시터가 될 수 있다. 도 6의 (b)에 있어서, 상기 제1 내지 제4 절연층은 별도로 도시하지 않았다. 다만, 도 6의 (b)에 있어서, 상기 제1 폴리 실리콘층(220), 제2 폴리 실리콘층(230), 제1 금속층(240), 제2 금속층(250), 제3 금속층(260) 및 제4 금속층(270) 사이에는 절연층이 위치하는 것으로 이해해야 한다. Referring to FIG. 6, a parallel connected PIP / MIM parallel capacitor according to the present disclosure includes a first polysilicon layer 220, a first insulation layer, a second polysilicon layer 230, a second insulation layer, A third insulating layer 240, a third insulating layer, a second metal layer 250, a fourth insulating layer, a third metal layer 260, a fifth insulating layer, and a fourth metal layer 270 are sequentially stacked. In FIG. 6 (b), the first to fourth insulating layers are not separately shown. 6 (b), the first polysilicon layer 220, the second polysilicon layer 230, the first metal layer 240, the second metal layer 250, the third metal layer 260, And the fourth metal layer 270, as shown in FIG.

상기 제1 금속층(240) 및 제4 금속층(270)은 음극 단자와 양극 단자의 패턴이 형성된 금속층일 수 있다.The first metal layer 240 and the fourth metal layer 270 may be a metal layer having patterns of a negative terminal and a positive terminal.

상기 제1 폴리 실리콘층(220)은 제1 컨택(281)을 통해서 상기 제1 금속층(240)의 음극 단자 및 양극 단자 중 어느 한 단자와 연결되고, 상기 제2 폴리 실리콘층(230)은 제2 컨택(282)을 통해서 상기 제1 금속층(240)의 음극 단자 및 양극 단자 중 다른 단자와 연결될 수 있다.The first polysilicon layer 220 is connected to one of a negative terminal and a positive terminal of the first metal layer 240 through a first contact 281, 2 contact 282 to the negative terminal of the first metal layer 240 and the other terminal of the positive terminal.

본 명세서의 일 실시예에 따르면, 상기 제1 폴리 실리콘층(220)은 제1 컨택(281)을 통해서 상기 제1 금속층(240)의 음극 단자와 연결되고, 상기 제2 폴리 실리콘층(230)은 제2 컨택(282)을 통해서 상기 제1 금속층(240)의 양극 단자와 연결될 수 있다.The first polysilicon layer 220 is connected to the negative terminal of the first metal layer 240 through a first contact 281 and the second polysilicon layer 230 is connected to the negative terminal of the second metal layer 240. In one embodiment, May be connected to the positive terminal of the first metal layer 240 through the second contact 282.

본 명세서의 다른 실시예에 따르면, 상기 제1 폴리 실리콘층(220)은 제1 컨택(281)을 통해서 상기 제1 금속층(240)의 양극 단자와 연결되고, 상기 제2 폴리 실리콘층(230)은 제2 컨택(282)을 통해서 상기 제1 금속층(240)의 음극 단자와 연결될 수 있다.The first polysilicon layer 220 is connected to the positive terminal of the first metal layer 240 through a first contact 281 and the second polysilicon layer 230 is connected to the positive terminal of the second metal layer 240. In another embodiment, May be connected to the negative terminal of the first metal layer 240 through the second contact 282.

즉, 상기 제1 폴리 실리콘층(220)과 상기 제2 폴리 실리콘층(230)은 각각 제1 금속층(240)의 양극 단자 또는 음극 단자에 연결되어 PIP 캐패시터(Poly Insulator Poly Capacitor)를 형성한다.That is, the first polysilicon layer 220 and the second polysilicon layer 230 are connected to the positive terminal or the negative terminal of the first metal layer 240, respectively, to form a PIP capacitor (Poly Insulator Poly Capacitor).

상기 제2 금속층(250)은 제1 비아(291)를 통해서 상기 제4 금속층(270)의 음극 단자 및 양극 단자 중 어느 한 단자와 연결되고, 상기 제3 금속층(260)은 제2 비아(292)를 통해서 상기 제4 금속층(270)의 음극 단자 및 양극 단자 중 다른 단자와 연결될 수 있다.The second metal layer 250 is connected to one of the negative terminal and the positive terminal of the fourth metal layer 270 through the first via 291 and the third metal layer 260 is connected to the second via 292 To the other of the negative terminal and the positive terminal of the fourth metal layer 270.

본 명세서의 일 실시예에 따르면, 상기 제2 금속층(250)은 제1 비아(291)를 통해서 상기 제4 금속층(270)의 음극 단자와 연결되고, 상기 제3 금속층(260)은 제2 비아(292)를 통해서 상기 제4 금속층(270)의 양극 단자와 연결될 수 있다.According to one embodiment of the present disclosure, the second metal layer 250 is connected to the negative terminal of the fourth metal layer 270 through a first via 291, and the third metal layer 260 is connected to the second via May be connected to the positive terminal of the fourth metal layer (270) through the first metal layer (292).

본 명세서의 다른 실시예에 따르면, 상기 제2 금속층(250)은 제1 비아(291)를 통해서 상기 제4 금속층(270)의 양극 단자와 연결되고, 상기 제3 금속층(260)은 제2 비아(292)를 통해서 상기 제4 금속층(270)의 음극 단자와 연결될 수 있다.According to another embodiment of the present invention, the second metal layer 250 is connected to the positive terminal of the fourth metal layer 270 through a first via 291, and the third metal layer 260 is connected to the second via May be connected to the negative terminal of the fourth metal layer (270) through the second metal layer (292).

즉, 상기 제2 금속층(250)과 상기 제3 금속층(260)은 각각 제4 금속층(270)의 양극 단자 또는 음극 단자에 연결되어 MIM 캐패시터(Metal Insulator Metal Capacitor)를 형성한다.That is, the second metal layer 250 and the third metal layer 260 are connected to the positive terminal or the negative terminal of the fourth metal layer 270 to form a metal insulator metal capacitor (MIM capacitor).

그리고 상기 제1 금속층(240)의 음극 단자와 상기 제4 금속층(270)의 음극 단자는 전기적으로 연결되고, 상기 제1 금속층(240)의 양극 단자와 상기 제4 금속층(270)의 양극 단자는 전기적으로 연결될 수 있다. 이를 통해서, 상기 PIP 캐패시터와 MIM 캐패시터는 전기적으로 병렬 연결된다.The cathode terminal of the first metal layer 240 and the cathode terminal of the fourth metal layer 270 are electrically connected to each other and the cathode terminal of the first metal layer 240 and the cathode terminal of the fourth metal layer 270 are electrically connected to each other. And can be electrically connected. Through this, the PIP capacitor and the MIM capacitor are electrically connected in parallel.

본 명세서에 따른 PIP/MIM 병렬 캐패시터(200)는 상기 제1 폴리 실리콘층(220) 아래에 위치하며, 상기 PIP/MIM 병렬 캐패시터(200)의 측면을 감싸는 분리층(210)을 더 포함할 수 있다. 상기 분리층(210)은 PIP/MIM 병렬 캐패시터(200)가 IC 칩 내에 위치할 때, 다른 구성 요소와 전기적으로 또는 물리적으로 분리하는 역할을 할 수 있다.The PIP / MIM parallel capacitor 200 according to the present invention may further include an isolation layer 210 located below the first polysilicon layer 220 and surrounding the sides of the PIP / MIM parallel capacitor 200 have. The isolation layer 210 may function to electrically or physically separate the PIP / MIM parallel capacitor 200 from other components when the PIP / MIM parallel capacitor 200 is located in the IC chip.

한편, 본 명세서의 일 실시예에 따르면, 도 6의 (a)에 도시된 바와 같이, 상기 제1 컨택(281)은 상기 제1 비아(291)에 비해 상기 PIP/MIM 병렬 캐패시터의 측면에 인접하게 배치될 수 있다.6 (a), the first contact 281 is adjacent to the side of the PIP / MIM parallel capacitor as compared to the first via 291. In this case, .

또한, 상기 제3 금속층(260)은 적어도 2이상의 영역으로 나누어질 수 있다. 도 6의 (a)에는 4개의 영역으로 나누어진 실시예가 도시되어 있으나, 본 명세서에 따른 PIP/MIM 병렬 캐패시터의 실시예가 도면에 도시된 예시에 제한되는 것은 아니다.In addition, the third metal layer 260 may be divided into at least two regions. Although FIG. 6A shows an embodiment divided into four regions, the embodiment of the PIP / MIM parallel capacitor according to the present invention is not limited to the example shown in the drawings.

상기 제1 비아(291)는 상기 제3 금속층(260)의 각 영역 사이에 위치할 수 있다. 상기 제1 비아(291), 제2 비아(292), 제1 컨택(281) 및 제2 컨택(282)의 개수는 다양할 수 있다. 상기 비아 및 컨택의 개수가 많을 수록, 상기 비아 및 컨택이 차지하는 면적이 많을 수록 상기 비아 및 컨택을 통해 연결되는 구성 사이에는 전기도가 상승하여 저항값이 줄어든다. 반면, 상기 비아 및 컨택의 개수가 많을 수록, 상기 비아 및 컨택이 차지하는 면적이 많을 수록 한정된 공간 내에서 상기 캐패시터가 차지할 수 있는 면적이 줄어들게 된다. 따라서, 캐패시터가 차지하는 면적을 최대한 확보하면서도 동시에 적정한 수의 비아 및 컨택이 형성되어 한다. 이를 위해 도 6의 (a)에 도시된 바와 같이, 상기 제1 비아(291)는 상기 제3 금속층(260)의 각 영역 사이에 위치할 수 있다.The first vias 291 may be located between respective regions of the third metal layer 260. The number of the first vias 291, the second vias 292, the first contacts 281, and the second contacts 282 may vary. The greater the number of vias and contacts, the greater the area occupied by the vias and contacts, the more the electrical power increases between the vias and the contacts that are connected through the contacts, thereby reducing the resistance value. On the other hand, as the number of vias and contacts increases and the area occupied by the vias and contacts increases, the area occupied by the capacitors within a confined space is reduced. Accordingly, an adequate number of vias and contacts can be formed at the same time while maximizing the area occupied by the capacitor. 6 (a), the first via 291 may be located between the respective regions of the third metal layer 260.

본 명세서는 상기 구성들의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다. 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 명세서의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 명세서의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.It will be apparent to those skilled in the art that the present specification may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. The foregoing detailed description should not be construed in all aspects as limiting and should be considered illustrative. The scope of the present specification should be determined by rational interpretation of the appended claims, and all changes within the equivalency range of the specification are included in the scope of the present invention.

100 : 피드백 필터
110 : 제1 RC부
120 : 제2 RC부
130 : 바이어스부
200 : PIP/MIM 병렬 캐패시터
210 : 분리층
220 : 제1 폴리 실리콘층
230 : 제2 폴리 실리콘층
240 : 제1 금속층
250 : 제2 금속층
260 : 제3 금속층
270 : 제4 금속층
281 : 제1 컨택
282 : 제2 컨택
291 : 제1 비아
292 : 제2 비아100: Feedback filter
110: first RC section
120: Second RC section
130: bias part
200: PIP / MIM parallel capacitor
210: separation layer
220: first polysilicon layer
230: second polysilicon layer
240: first metal layer
250: second metal layer
260: third metal layer
270: fourth metal layer
281: first contact
282: second contact
291: 1st Via
292: Second Via

Claims (8)

전압 펌프와 피드백 필터를 가진 전치 증폭기에 있어서,
상기 피드백 필터는,
주파수 도메인에 있어서 영점(Zero)과 극점(Pole)을 갖는 전달 함수를 가지도록 입력단과 출력단 사이에 연결된 제1 RC부 및 제2 RC부;
상기 제1 RC부 및 제2 RC부 사이에 위치하는 제1 노드와 접지 사이에 연결되어 상기 제1 노드에 특정 전압을 인가하는 바이어스부;
상기 바이어스부와 접지 사이에 위치하는 제2 노드와 상기 피드백 필터의 상기 입력단 사이에 연결된 제3 저항; 및
상기 제2 노드와 접지 사이에 연결된 제1 스위치;를 포함하고,
상기 바이어스부는,
상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결된 복수의 트랜지스터;
상기 복수의 트랜지스터의 각 게이트 단자와 연결되고 상기 제3 저항에 일정 전압을 인가하는 바이어스 입력단; 및
상기 제1 노드와 상기 제2 노드 사이에 연결되며, 상기 제1 스위치와 같은 입력에 의해 동작을 하는 제2 스위치;를 포함하는 것을 특징으로 하는 전치 증폭기.In a preamplifier having a voltage pump and a feedback filter,
Wherein the feedback filter comprises:
A first RC part and a second RC part connected between an input end and an output end so as to have a transfer function having a zero point and a pole point in the frequency domain;
A bias unit connected between a first node located between the first RC unit and the second RC unit and a ground to apply a specific voltage to the first node;
A third resistor coupled between a second node located between the bias portion and ground and the input of the feedback filter; And
And a first switch coupled between the second node and ground,
The bias unit includes:
A plurality of transistors serially connected between the first node and the second node;
A bias input terminal connected to each gate terminal of the plurality of transistors and applying a constant voltage to the third resistor; And
And a second switch connected between the first node and the second node, the second switch operating by the same input as the first switch. 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 제1 RC부 및 제2 RC에 포함된 캐패시터는, 적어도 2이상의 캐패시터 소자가 병렬로 연결된 것을 특징으로 하는 전치 증폭기.The method according to claim 1,
Wherein the capacitors included in the first RC part and the second RC part have at least two or more capacitor elements connected in parallel. 제6항에 있어서,
상기 제1 RC부 및 제2 RC에 포함된 캐패시터는, PIP 캐패시터와 MIM 캐패시터가 병렬로 연결된 것을 특징으로 하는 전치 증폭기.The method according to claim 6,
Wherein the capacitors included in the first RC portion and the second RC portion are connected in parallel with the PIP capacitor and the MIM capacitor. 제1항, 제6항, 제7항 중 어느 한 항에 따른 전치 증폭기;를 포함하는 마이크로폰.A microphone comprising: a preamplifier according to any one of claims 1, 6 and 7;
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