KR101706701B1 - 저-전력 모드를 가진 수정 발진기 - Google Patents

저-전력 모드를 가진 수정 발진기 Download PDF

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Abstract

대응하는 방법들 및 컴퓨터-판독가능 매체를 구비한 회로는: 증폭기와; 수정에 전기적으로 연결되도록 구성된 수정 포트와, 상기 수정 포트의 제1 단자는 상기 증폭기의 입력에 전기적으로 연결되고, 상기 수정 포트의 제2 단자는 상기 증폭기의 출력에 전기적으로 연결되며; 제1 커패시터와, 상기 제1 커패시터의 제1 단자는 접지에 전기적으로 연결되고; 제2 커패시터와, 상기 제2 커패시터의 제1 단자는 접지에 전기적으로 연결되며; 상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 선택적으로, 전기적으로 연결하도록 된 제1 스위치와; 그리고 상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 선택적으로, 전기적으로 연결하도록 된 제2 스위치를 포함한다.

Description

저-전력 모드를 가진 수정 발진기{CRYSTAL OSCILLATOR WITH LOW-POWER MODE}
관련 출원의 상호 참조
본 발명은 2011년 8월 30일자로 출원된 미국 특허 출원 제13/220,840호의 우선권 및 2010년 10월 26일자로 출원된 발명의 명칭이 "XTAL SLEEP MODE"인 미국 가특허 출원 제61/406,858호의 이익을 주장한다. 상기 출원들은 본 명세서에 그 전체가 참조로서 포함된다.
기술 분야
본 출원은 일반적으로, 수정 발진기들의 분야에 관련한다. 특히, 본 발명은 이러한 발진기들의 전력 소비를 감소시키는 것에 관련한다.
여러 회로들은 정확한 참조 클록 신호를 요구한다. 이러한 클록 신호를 제공하기 위한 하나의 대중적인 회로는 도 1에 도시된 피어스 발진기(Pierce oscillator)이다. 도 1을 참조하면, 상기 피어스 발진기는 병렬로 연결된 증폭기(102) 및 수정(104)을 포함하는 바, 상기 증폭기 및 수정의 각 측단은 각각의 부하 커패시터 C에 의해 접지에 연결된다. 증폭기(102)의 출력은 클록 신호(106)를 제공한다. 상기 피어스 발진기는, 외부에서 구현되는 수정(104)을 제외하고, 클록킹되도록 집적 회로 내에서 종종 구현된다.
증가하는 이동식 디바이스들의 보급과 함께, 전력 소비는 주요한 관심사가 되었다. 이제, 이러한 이동식 디바이스들을 위한 여러 집적 회로들은 저-전력 모드-이 저-전력 모드에서 집적 회로의 전력 소비가 크게 감소된다-를 특징으로 한다. 이러한 저-전력 모드를 가지는 종래의 집적 회로들은 일반적으로, 전력을 절약하기 위해 내부의 피어스 발진기를 연결해제시키고, 대신 저-전력 모드에 있는 동안 외부의 클록 회로에 의존한다.
일반적으로, 일 양상에서, 실시예는 회로를 특징으로 하는 바, 상기 회로는: 증폭기와; 수정과 전기적으로 연결되도록 구성된 수정 포트와, 상기 수정 포트의 제1 단자는 증폭기의 입력에 전기적으로 연결되며, 상기 수정 포트의 제2 단자는 증폭기의 출력에 전기적으로 연결되고; 제1 커패시터와, 상기 제1 커패시터의 제1 단자는 접지에 전기적으로 연결되며; 제2 커패시터와, 상기 제2 커패시터의 제1 단자는 접지에 전기적으로 연결되고; 상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 선택적으로, 전기적으로 연결하도록 구성된 제1 스위치와; 그리고 상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 선택적으로, 전기적으로 연결하도록 구성된 제2 스위치를 포함한다.
회로의 실시예들은 하나 이상의 다음의 특징을 포함할 수 있다. 일부 실시예들은 상기 제1 및 제2 스위치들을 제어하도록 구성된 발진기 제어기를 포함한다. 일부 실시예들에서, 상기 발진기 제어기는 상기 제1 및 제2 스위치들을 제어하도록 구성된 스위치 제어기를 포함하고 상기 스위치 제어기는 제1 전력 모드로의 전이(transition)를 나타내는 전력 모드 신호에 응답하여 상기 제1 및 제2 스위치들을 닫고(close), 상기 스위치 제어기는 제2 전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여 상기 스위치들을 연다(open). 일부 실시예들에서, 상기 발진기 제어기는 상기 증폭기의 출력에서 신호의 진폭을 제어하도록 구성된 증폭기 제어기를 더 포함한다. 일부 실시예들에서, 상기 증폭기 제어기는 상기 증폭기의 전류 입력에 전류를 제공하고, 전력 모드 신호에 응답하여 전류의 레벨을 가변함으로써 상기 증폭기의 출력에서 신호의 진폭을 가변하도록 구성된 가변 전류 소스를 포함한다. 일부 실시예들에서, 상기 제1 전력 모드는 풀-전력(full-power) 모드이고, 상기 제2 전력 모드는 저-전력 모드이다. 일부 실시예들에서, 가변 전류 소스는: 증폭기의 전류 입력에 전류를 제공하고, 디지털 워드(digital word)에 따라 전류의 레벨을 가변함으로써 증폭기의 출력에서 신호의 진폭을 제어하도록 구성된 전류 디지털-아날로그 변환기(current digital-to-analog converter)를 포함하며, 상기 증폭기 제어기는 상기 증폭기의 출력에서의 신호의 진폭에 근거하여 상기 디지털 워드를 변경하도록 더 구성된다. 일부 실시예들에서, 상기 증폭기 제어기는 상기 증폭기의 출력에서 신호의 진폭을 측정하도록 구성된 피크 검출기(peak detector)를 더 포함한다. 일부 실시예들에서, 상기 증폭기 제어기는 상기 제1 전력 모드 동안 제1 진폭 타겟에 따라 상기 증폭기의 출력에서 신호의 진폭을 제어하고, 상기 제2 전력 모드 동안 제2 진폭 타겟에 따라 상기 증폭기의 출력에서 신호의 진폭을 제어하도록 더 구성된다. 일부 실시예들은 회로를 포함하는 집적 회로를 포함한다. 일부 실시예들은 집적 회로 및 수정을 포함하는 디바이스를 포함한다.
일반적으로, 일 양상에서, 실시예들은 발진기를 제어하기 위한 방법을 특징으로 하며, 상기 발진기는, 증폭기와; 수정 발진기와, 상기 수정 발진기의 제1 단자는 상기 증폭기의 입력에 전기적으로 연결되고, 상기 수정 발진기의 제2 단자는 상기 증폭기의 출력에 전기적으로 연결되며; 제1 커패시터와, 상기 제1 커패시터의 제1 단자는 접지에 전기적으로 연결되고; 제2 커패시터를 포함하고, 상기 제2 커패시터의 제1 단자는 접지에 전기적으로 연결되며; 상기 방법은: 상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 선택적으로, 전기적으로 연결하는 단계와; 상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 선택적으로, 전기적으로 연결하는 단계를 포함한다.
상기 방법의 실시예들은 하나 이상의 다음의 특징을 포함할 수 있다. 일부 실시예들은 제1 전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여, 제1 커패시터의 제2 단자에 증폭기의 입력을 전기적으로 연결하는 단계 및 제2 커패시터의 제2 단자에 증폭기의 출력을 전기적으로 연결하는 단계와; 제2 전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여, 상기 제1 커패시터의 제2 단자로부터 상기 증폭기의 입력을 전기적으로 연결해제하는 단계 및 상기 제2 커패시터의 제2 단자로부터 상기 증폭기의 출력을 전기적으로 연결해제하는 단계를 포함한다. 일부 실시예들에서, 상기 제1 전력 모드는 풀-전력 모드이고, 상기 제2 전력 모드는 저-전력 모드이다. 일부 실시예들은 상기 증폭기의 출력에서 신호의 진폭을 제어하는 단계를 포함한다. 일부 실시예들에서, 상기 증폭기의 출력에서 신호의 진폭을 제어하는 단계는, 전력 모드 신호에 응답하여, 상기 증폭기의 전류 입력에 제공된 전류의 레벨을 가변하는 단계를 포함한다. 일부 실시예들에서, 상기 증폭기의 출력에서 신호의 진폭을 제어하는 단계는, 상기 제1 전력 모드 동안 제1 진폭 타겟에 따라 또는 상기 제2 전력 모드 동안 제2 진폭 타겟에 따라 상기 증폭기의 출력에서 신호의 진폭을 제어하는 단계를 더 포함한다.
일반적으로, 일 양상에서, 실시예는 발진기를 제어하는 기능들을 수행하도록 하는, 컴퓨터에 의해 실행가능한 명령들을 수록한 컴퓨터-판독가능 매체를 특징으로 하고, 상기 발진기는 증폭기와; 수정 발진기와, 상기 수정 발진기의 제1 단자는 상기 증폭기의 입력에 전기적으로 연결되고, 상기 수정 발진기의 제2 단자는 상기 증폭기의 출력에 전기적으로 연결되며; 제1 커패시터와, 상기 제1 커패시터의 제1 단자는 접지에 전기적으로 연결되고; 제2 커패시터를 포함하며, 상기 제2 커패시터의 제1 단자는 접지에 전기적으로 연결되며; 그리고 상기 기능들은: 상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 선택적으로, 전기적으로 연결하는 것과; 그리고 상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 선택적으로, 전기적으로 연결하는 것을 포함한다.
상기 컴퓨터-판독가능 매체의 실시예들은 하나 이상의 다음의 특징을 포함할 수 있다. 일부 실시예들에서, 발진기를 제어하는 기능들은: 제1 전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여, 상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 전기적으로 연결하는 것 및 상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 전기적으로 연결하는 것과; 제2 전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여, 상기 제1 커패시터의 상기 제2 단자로부터 상기 증폭기의 입력을 전기적으로 연결해제하는 것 및 상기 제2 커패시터의 제2 단자로부터 상기 증폭기의 출력을 전기적으로 연결해제하는 것을 더 포함한다. 일부 실시예들에서, 상기 기능들은 상기 증폭기의 출력에서 신호의 진폭을 제어하는 것을 더 포함한다. 일부 실시예들에서, 상기 증폭기의 출력에서 신호의 진폭을 제어하는 것은 상기 증폭기의 출력에서 신호의 진폭에 따라 상기 증폭기의 전류 입력에 제공된 전류의 레벨을 가변하는 것을 포함한다.
하나 이상의 구현들의 상세사항들이 첨부된 도면들 및 하기의 상세한 설명에 제시된다. 다른 특징들이 상세한 설명 및 도면들 그리고 특허 청구 범위로부터 분명해질 것이다.
도 1은 종래의 피어스 발진기를 도시한다.
도 2는 일 실시예에 따른 저-전력 모드를 가진 수정 발진기를 포함하는 디바이스의 요소들을 도시한다.
도 3은 일 실시예에 따른 도 2의 디바이스의 상세사항을 도시한다.
도 4는 일 실시예에 따른 도 3의 진폭 제어기의 상세사항을 도시한다.
도 5는 일 실시예에 따른 도 2 내지 4의 디바이스에 대한 풀-전력 모드로부터 저-전력 모드로의 전이를 위한 프로세스를 도시한다.
도 6은 일 실시예에 따른 도 2 내지 4의 디바이스에 대한 저-전력 모드로부터 풀-전력 모드로의 전이를 위한 프로세스를 도시한다.
도 7은 도 5 및 도 6의 전이들을 예시하는 신호 다이어그램이다.
본 명세서에서 사용된 각 참조 숫자들의 선두 숫자(leading digiit)(들)는 참조 숫자가 처음 도시되었던 해당 도면의 번호를 나타낸다.
본 발명의 실시예들은 저-전력 모드를 가지는 수정 발진기들을 제공한다. 상기 저-전력 모드에서, 상기 발진기에 의해 소비되는 전력은 하기에 기술된 기법들에 따라 감소된다. 이 기법들은 부하 커패시터들을 제거하는 것을 포함한다. 피어스 발진기는 방정식(1)에 의해 주어진 음의 저항(negative resistance) R을 가진다.
Figure 112013045688919-pct00001
(1)
gm은 증폭기의 상호컨덕턴스(transconductance)를 나타내고, ω는 발진기의 공진 주파수를 나타내며, 그리고 CL은 각 부하 커패시터의 커패시턴스를 나타낸다. 방정식(1)로부터 보여질 수 있는 바와 같이, 상기 부하 커패시터들을 제거하는 것은 상호컨덕턴스 gm에서의 감소를 허용하고, 음의 저항 R을 일정하게 유지한다.
이 기술된 기법들은 또한, 저-전력 모드 클록 요건들을 충족시키는 가장 낮은 클록 신호 진폭을 선택하는 것을 포함한다. 풀-전력 모드에서, 상기 클록 신호 진폭은 풀-전력 모드의 엄격한 지터(stringent jitter) 요건들(예컨대, 1 ppm)을 충족시키기 위해 (예컨대, 1 Vpp 초과의) 비교적으로 높은 값으로 설정된다. 저-전력 모드에서, 지터 요건들은, 클록 신호 진폭으로 하여금 (예컨대, 300 mVpp 미만의) 비교적으로 낮은 값으로 설정되도록 완화된다(예컨대 150 ppm). 부하 커패시터들을 제거하고 클록 신호 진폭을 감소시키는 것은 성호컨덕턴스 gm에서의 감소를 허용하여, 결과적으로 전력 소비를 감소되게 한다.
도 2는 일 실시예에 따른 저-전력 모드를 가진 수정 발진기를 포함하는 디바이스(200)의 요소들을 도시한다. 비록, 기술된 실시예들에서, 디바이스(200)의 요소들이 도 2에 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를들어, 디바이스(200)의 요소들은 하드웨어, 소프트웨어 또는 이들의 조합들에서 구현될 수 있다.
도 2를 참조하면, 디바이스(200)는 집적 회로(202) 및 수정(XTAL)(204)을 포함한다. 집적 회로(202)는 예컨대, WiFi 또는 블루투스 송수신기 등과 같이 어떤 종류의 회로로서든 구현될 수 있다. 디바이스(200)는 예컨대, 스마트폰, 태블릿 또는 다른 컴퓨터 등과 같이 어떤 종류의 전자 디바이스로서든 구현될 수 있다. 수정(204)은 수정 진동자(quartz crystal) 등으로서 구현될 수 있다. 집적 회로(202)는 수정(204)에 전기적으로 연결되도록 구성된 2-단자 수정 포트(218)를 포함한다. 집적 회로(202)는 또한, 발진기 회로(208), 발진기 제어기(210) 및 호스트 프로세서(216)를 포함한다. 호스트 프로세서(216)는 집적 회로(202)에 현재의 전력 모드를 나타내는 전력 모드 신호(212)를 제공한다. 발진기 제어기(210)는 전력 모드 신호(212)에 따라 발진기 회로(208)를 제어한다. 발진기 회로(208)는 클록 신호(206)를 제공한다. 집적 회로(202) 내의 클록킹된 회로들은 클록 신호(206)에 따라 동작한다.
도 3은 일 실시예에 따른 도 2의 디바이스(200)의 상세사항을 도시한다. 비록 도 3에서, 디바이스(200)의 요소들이 도 3에서 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 디바이스(200)의 요소들은 하드웨어, 소프트웨어 또는 이들의 조합들에서 구현될 수 있다.
도 3을 참조하면, 발진기 회로(208)는 수정(204)과 전기적으로 병렬로 연결된 상호컨덕턴스(Gm) 증폭기(302), 접지에 각각 전기적으로 연결된 두 개의 커패시터 C1 및 C2 그리고 스위치 제어 신호(312)에 따라 증폭기(302)의 입력 및 출력에 커패시터들 C1 및 C2를 각각 전기적으로 연결하기 위한 두 개의 스위치 S1 및 S2를 포함한다. 일부 실시예들에서, 각 커패시터 C1, C2는 10 pF 범위 내의 커패시턴스를 가진다. 다른 실시예들은 다른 커패시턴스 값들을 가질 수 있다.
디바이스(200)는 발진기 회로(208), 수정(204), 호스트 프로세서(216) 및 발진기 제어기(210)를 포함한다. 발진기 제어기(210)는 스위치 제어기(304) 및 증폭기 제어기(306)를 포함한다. 스위치 제어기(304)는 스위치 제어 신호(312)를 제공한다. 증폭기 제어기(306)는 가변 전류 소스 및 피크 검출기(310)를 포함한다. 도 3의 실시예에서, 가변 전류 소스는 전류 디지털-아날로그 변환기(DAC)(308)로서 구현된다. 증폭기(302)의 출력은 클록 신호(206)를 제공한다. 피크 검출기(310)는 클록 신호(206)의 진폭을 측정한다. 전류 DAC(308)은 증폭기(302)의 전류 입력에 가변 전류 Ivar를 제공한다.
도 3의 실시예에서, 디바이스(200)는 풀-전력 모드 및 저-전력 모드를 가진다. 예를 들어, 디바이스(200)는 스마트폰 등으로서 구현될 수 있고, 저-전력 모드는 상기 스마트폰의 절전 모드(sleep mode)일 수 있다. 호스트 프로세서(216)는 전력 모드를 결정하고, 전력 모드 신호(212)로 결정된 전력 모드를 나타낸다.
발진기 제어기(210)는 전력 모드 신호(212)에 따라 발진기 회로(208)를 제어한다. 전력 모드 신호(212)가 풀-전력 모드로의 전이를 나타낼 때, 스위치 제어기(304)는 스위치들 S1 및 S2를 닫고, 전류 DAC(308)는 클록 신호(206)의 진폭이 풀-전력 모드 클록 요건들을 충족하게 하기에 충분한 레벨에서 전류 Ivar를 증폭기(302)의 전류 입력에 제공한다.
전력 모드 신호(212)가 저-전력 모드로의 전이를 나타낼 때, 스위치 제어기(304)는 스위치들 S1 및 S2를 열고, 전류 DAC(308)는 클록 신호(206)의 진폭이 저-전력 모드 클록 요건들을 충족하게 하기에 충분한 더 낮은 레벨에서 전류 Ivar를 증폭기(302)의 전류 입력에 제공한다.
도 4는 일 실시예에 따른 도 3의 진폭 제어기(306)의 상세사항을 도시한다. 비록, 도 4에서, 진폭 제어기(306)의 요소들이 도 4에 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 진폭 제어기(306)는 하드웨어, 소프트웨어 또는 이들의 조합들에서 구현될 수 있다. 더욱이, 도 4가 디지털 워드들을 이용하는 실시예를 도시하는 반면, 다른 실시예들은 디지털 워드들 대신에 아날로그 신호들을 이용한다.
도 4를 참조하면, 진폭 제어기(306)는 전류 DAC(308), 피크 검출기(310), DAC 레지스터(402), 비교기(404) 및 임계 레지스터(threshold register)(406)를 포함한다. 전력 모드 신호(212)에 응답하여, 증폭기 제어기(306)는 비교기(404)에 진폭 타겟을 제공한다. 특히, 증폭기 제어기(306)는 임계 레지스터(406)에 임계 워드를 기재한다. 증폭기 제어기(306)는 각 전력 모드에 대해 서로 다른 진폭 타겟을 가진다. 특히, 증폭기 제어기(306)는 풀-전력 모드로의 전이하기 위해 임계 레지스터(406)에 풀-전력 임계 워드를 기재하고, 저-전력 모드로의 전이를 위해 임계 레지스터(406)에 저-전력 임계 워드를 기재한다.
피크 검출기(310)는 클록 신호(206)의 전류 진폭을 표시하는 워드(408)를 제공한다. 비교기(404)는 전류 진폭과 전류 임계 워드를 비교하고, DAC 레지스터(402) 내의 디지털 워드를 그에 따라서 변경한다. 특히, 비교기(404)는 임계 레지스터(406) 내의 워드와 클록 신호(206)의 전류 진폭을 표시하는 워드(408)를 비교한다. 워드(408)가 임계 레지스터(406) 내의 워드보다 더 클 때, 비교기(404)는 DAC 레지스터(402)를 감소(decrement)시킨다. 워드(408)가 임계 레지스터(406) 내의 워드보다 더 작을 때, 비교기(404)는 DAC 레지스터(402)를 증가(increment)시킨다.
도 5는 일 실시예에 따른 도 2 내지 4의 디바이스(200)에 대한 풀-전력 모드로부터 저-전력 모드로의 전이를 위한 프로세스(500)를 도시한다. 도 6은 일 실시예에 따른 도 2 내지 4의 디바이스(200)에 대한 저-전력 모드로부터 풀-전력 모드로의 전이를 위한 프로세스(600)를 도시한다. 도 7은 도 5 및 6의 전이들을 예시하는 신호 다이어그램이다. 비록, 기술된 실시예들에서, 프로세스들(500) 및 (600)의 요소들이 일 구성으로 제시되지만, 다른 실시예들은 다른 구성들을 특징으로 할 수 있다. 예를 들어, 다양한 실시예들에서, 프로세스들(500) 및 (600)의 구성요소들의 일부 또는 모두는 서로 다른 순서로, 동시에, 등등으로 실행될 수 있다.
도 2 및 5를 참조하면, 단계(502)에서, 호스트 프로세서(216)는 전력 모드 신호(212)를 이용하여 저-전력 모드로의 변환을 나타낸다. 도 2 및 7을 참조하면, 전력 모드 신호(212)는, 저 레벨이 풀-전력 모드를 나타내고, 고 레벨이 저-전력 모드를 나타내는 이중-레벨(bi-level) 신호이다. 지점(702)에서, 전력 모드 신호(212)는 저-레벨(low)로부터 고-레벨(high)로 전이함으로써 저-전력 모드로의 전이를 나타낸다.
저-레벨로부터 고-레벨로의 전력 모드 신호(212)의 전이에 응답하여, 단계(504)에서, 스위치 제어기(304)는 스위치들 S1 및 S2를 연다. 또한, 전력 모드 신호(212)에 응답하여, 단계(506)에서, 증폭기 제어기(306)는 클록 신호(206)의 진폭을 저-전력 모드 범위에 들어오도록 전류 Ivar를 감소시킨다. 특히, 증폭기 제어기(306)는 임계 레지스터(406)에 저-전력 모드 임계 워드를 기재한다. 풀-전력 모드로부터 저-전력 모드로의 전이 동안, 클록 신호(206)의 진폭을 표시하는 워드(408)는 임계 레지스터(406) 내의 저-전력 모드 임계 워드보다 더 크다. 따라서, 클록 신호(206)의 진폭이 저-전력 모드 범위 내에 있을 때까지, 비교기(404)는 DAC 레지스터(402) 내의 워드가 감소하게 한다. 도 7을 참조하면, 클록 신호(206)의 진폭은 부하 커패시터들 C1 및 C2의 연결 해제에 응답하여 처음에 약간 상승하고, 그 다음, DAC 레지스터(402) 내의 워드가 감소함에 따라, DAC 레지스터(402) 내의 워드 및 임계 레지스터(406) 내의 워드가 지점(704)에서 동일해질 때까지 감소된다.
도 6을 참조하면, 단계(602)에서 호스트 프로세서(216)는 전력 모드 신호(212)를 사용하여 저-전력 모드로의 전이를 나타낸다. 도 7을 참조하면, 지점(706)에서, 전력 모드 신호(212)는 고-레벨로부터 저-레벨로 전이함으로써 풀-전력 모드로의 전이를 나타낸다.
고-레벨로부터 저-레벨로 전력 모드 신호(212)의 전이에 응답하여, 단계(604)에서 스위치 제어기(304)는 스위치들 S1 및 S2를 닫는다. 또한, 전력 모드 신호(212)에 응답하여, 단계(606)에서, 증폭기 제어기(306)는 클록 신호(206)의 진폭을 풀-전력 모드 범위 내로 들어오도록 전류 Ivar를 증가시킨다. 특히, 증폭기 제어기(306)는 임계 레지스터(406)에 풀-전력 모드 임계 워드를 기재한다. 풀-전력 모드로부터 저-전력 모드로의 전이 동안, 클록 신호(206)의 진폭을 나타내는 워드(408)는 임계 레지스터(406) 내의 풀-전력 모드 임계 워드보다 더 작다. 따라서, 클록 신호(206)의 진폭이 풀-전력 모드 범위 내에 있을 때까지 비교기(404)는 DAC 레지스터(402) 내의 워드가 증가하게 한다. 도 7을 참조하면, 클록 신호(206)의 진폭은 부하 커패시터들 C1 및 C2의 연결에 응답하여 처음에 약간 줄어들고, 그 다음, DAC 레지스터(402) 내의 워드가 증가함에 따라, DAC 레지스터(402) 내의 워드 및 임계 레지스터(406) 내의 워드가 지점(708)에서 동일해질 때까지 증가한다.
본 발명의 다양한 실시예들이 디지털 전자 회로부 또는 컴퓨터 하드웨어, 펌웨어, 소프트웨어 또는 이들의 조합들에서 구현될 수 있다. 본 발명의 실시예들은 프로그램가능한 프로세서에 의한 실행을 위해 컴퓨터-판독가능 저장 디바이스에 유형으로(tangibly) 수록된 컴퓨터 프로그램 제품에서 구현될 수 있다. 기술된 프로세스들은, 입력 데이터로 동작시키고 출력을 발생시킴으로써 기능들을 수행하도록 하는 명령들의 프로그램을 실행하는 프로그램가능한 프로세서에 의해 수행될 수 있다. 본 발명의 실시예들은, 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스에서, 데이터 저장 시스템으로부터 데이터 및 명령들을 수신하고, 상기 데이터 저장 시스템에 데이터 및 명령들을 전송하도록 연결된 적어도 하나의 프로그램가능한 프로세서를 포함하는 프로그램가능한 시스템 상에서 실행할 수 있는 하나 이상의 컴퓨터 프로그램에서 구현될 수 있다. 각 컴퓨터 프로그램은 고급 절차형 또는 객체-지향 프로그래밍 언어, 또는 요구된다면, 어셈블리 또는 기계어로 구현될 수 있고; 임의의 경우에서, 상기 언어는 컴파일 또는 해석된 언어일 수 있다. 적절한 프로세서들은 예컨대, 일반 및 특수 목적 마이크로프로세서들 둘 모두를 포함한다. 일반적으로, 프로세서들은 판독-전용 메모리 및/또는 랜덤 액세스 메모리로부터 명령들 및 데이터를 수신한다. 일반적으로, 컴퓨터는 데이터 파일들을 저장하기 위해 하나 이상의 대용량 저장 디바이스를 포함한다. 이러한 디바이스들은 내부의 하드 디스크들 및 탈착가능 디스크들과 같은 자기 디스크들, 광-자기 디스크들, 광학 디스크들 및 고체-상태 디스크들을 포함한다. 컴퓨터 프로그램 명령들 및 데이터를 유형으로 수록하기에 적절한 저장 디바이스들은, 예컨대, EPROM, EEPROM 및 플래시 메모리 디바이스들과 같은 반도체 메모리 디바이스들; 내부의 하드 디스크들 및 탈착가능 디스크들과 같은 자기 디스크들; 광-자기 디스크들; 및 CD-ROM 디스크들을 포함하는 모든 형태들의 비-휘발성 메모리를 포함한다. 전술된 것 중 어느 것이든 ASIC들(응용-주문형 집적 회로들)에 의해 보충되거나 또는 ASIC들에 통합될 수 있다.
다수의 구현들이 기술되었다. 그럼에도 불구하고, 다양한 수정들이 본 발명의 범위로부터 벗어남 없이 만들어질 수 있다. 따라서, 다른 구현들이 다음의 특허 청구 범위 내에 있다.

Claims (21)

  1. 회로로서,
    증폭기와;
    수정에 전기적으로 연결되도록 구성된 수정 포트(crystal port) - 상기 수정 포트의 제1 단자는 상기 증폭기의 입력에 전기적으로 연결되고, 상기 수정 포트의 제2 단자는 상기 증폭기의 출력에 전기적으로 연결되며 - 와;
    제1 커패시터 - 상기 제1 커패시터의 제1 단자는 접지에 전기적으로 연결되고 - 와;
    제2 커패시터 - 상기 제2 커패시터의 제1 단자는 접지에 전기적으로 연결되며 - 와;
    상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 선택적으로, 전기적으로 연결하도록 구성된 제1 스위치와;
    상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 선택적으로, 전기적으로 연결하도록 구성된 제2 스위치와; 그리고
    발진기 제어기(oscillator controller)를 포함하고,
    상기 발진기 제어기는,
    저-전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여, i) 상기 제1 스위치 및 제2 스위치를 열고(open), 그리고 ii) 상기 증폭기의 출력에서 신호의 피크 진폭(peak amplitude)을 제1 진폭 타겟으로 감소시키도록 구성되며,
    풀-전력 모드로의 전이를 나타내는 상기 전력 모드 신호에 응답하여, i) 상기 제1 스위치 및 제2 스위치를 닫고(close), 그리고 ii) 상기 증폭기의 출력에서 상기 신호의 피크 진폭을 상기 제1 진폭 타겟보다 큰 제2 진폭 타겟으로 증가시키도록 구성되며,
    상기 발진기 제어기는, 상기 증폭기의 출력에서 상기 신호의 피크 진폭을 증가 및 감소시키는 것을 제어하도록 구성된 증폭기 제어기를 포함하며,
    상기 증폭기의 출력에서 상기 신호의 피크 진폭을 증가 및 감소시키는 것을 제어하기 위해, 상기 증폭기 제어기는:
    제1 레지스터 - 상기 증폭기 제어기는, 상기 제1 진폭 타겟 및 상기 제2 진폭 타겟 중 선택된 것을 나타내는 임계 워드(threshold word)를 상기 제1 레지스터에 기입하도록 구성되며 - 와;
    디지털 워드(digital word)로서, 상기 증폭기의 출력에서 상기 신호의 진폭을 제공하도록 구성되는 피크 검출기와; 그리고
    비교기를 포함하며, 상기 비교기는, (i) 상기 진폭에 대응하는 상기 디지털 워드와 상기 제1 진폭 타겟 및 상기 제2 진폭 타겟 중 선택된 것을 나타내는 상기 임계 워드를 비교하고, (ii) 상기 진폭에 대응하는 상기 디지털 워드가 상기 임계 워드보다 클 때 제2 레지스터에 저장되는 디지털 워드를 감소(decrement)시키고, 그리고 (iii) 상기 진폭에 대응하는 상기 디지털 워드가 상기 임계 워드보다 작을 때 상기 제2 레지스터에 저장되는 상기 디지털 워드를 증가(increment)시키도록 구성되는 것을 특징으로 하는 회로.
  2. 제1항에 있어서,
    상기 발진기 제어기는:
    상기 제1 스위치 및 제2 스위치를 제어하도록 구성된 스위치 제어기를 포함하고; 상기 스위치 제어기는, 상기 전력 모드 신호에 응답하여 상기 제1 스위치 및 제2 스위치를 열고 닫는 것을 특징으로 하는 회로.
  3. 삭제
  4. 제1항에 있어서,
    상기 증폭기 제어기는:
    상기 증폭기의 전류 입력에 전류를 제공하고, 상기 전력 모드 신호에 응답하여 상기 전류의 레벨을 가변함으로써 상기 증폭기의 출력에서 상기 신호의 피크 진폭을 가변하도록 구성된 가변 전류 소스(variable current source)를 포함하는 것을 특징으로 하는 회로.
  5. 제4항에 있어서,
    상기 가변 전류 소스는:
    상기 증폭기의 전류 입력에 전류를 제공하고, 상기 디지털 워드에 따라 전류의 레벨을 가변함으로써 상기 증폭기의 출력에서 상기 신호의 피크 진폭을 제어하도록 구성된 전류 디지털-아날로그 변환기(current digital-to-analog converter)를 포함하는 것을 특징으로 하는 회로.
  6. 삭제
  7. 삭제
  8. 제1항의 회로를 포함하는 집적 회로.
  9. 제8항의 집적 회로 및 수정을 포함하는 디바이스.
  10. 발진기를 제어하는 방법으로서,
    상기 발진기는:
    증폭기와;
    수정 발진기 - 상기 수정 발진기의 제1 단자는 상기 증폭기의 입력에 전기적으로 연결되고, 상기 수정 발진기의 제2 단자는 상기 증폭기의 출력에 전기적으로 연결되며 - 와;
    제1 커패시터 - 상기 제1 커패시터의 제1 단자는 접지에 전기적으로 연결되고 - 와; 그리고
    제2 커패시터를 포함하고, 상기 제2 커패시터의 제1 단자는 접지에 전기적으로 연결되며;
    그리고 상기 방법은:
    풀-전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여, i) 상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 선택적으로, 전기적으로 연결하는 단계, ii) 상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 선택적으로, 전기적으로 연결하는 단계, 및 iii) 상기 증폭기의 출력에서 신호의 피크 진폭을 제1 진폭 타겟으로 증가시키는 단계를 포함하고; 그리고
    저-전력 모드로의 전이를 나타내는 상기 전력 모드 신호에 응답하여, i) 상기 제1 커패시터의 제2 단자로부터 상기 증폭기의 입력을 전기적으로 연결해제하는 단계, ii) 상기 제2 커패시터의 제2 단자로부터 상기 증폭기의 출력을 전기적으로 연결해제하는 단계, 및 iii) 상기 증폭기의 출력에서 상기 신호의 피크 진폭을 상기 제1 진폭 타겟보다 작은 제2 진폭 타겟으로 감소시키는 단계를 포함하고,
    상기 증폭기의 출력에서 상기 신호의 피크 진폭을 증가 및 감소시키는 단계는:
    상기 제1 진폭 타겟 및 상기 제2 진폭 타겟 중 선택된 것을 나타내는 임계 워드를 제1 레지스터에 기입하는 단계와;
    피크 검출기를 사용하여, 디지털 워드로서, 상기 증폭기의 출력에서 상기 신호의 진폭을 제공하는 단계와; 그리고
    비교기를 사용하여, (i) 상기 진폭에 대응하는 상기 디지털 워드와 상기 제1 진폭 타겟 및 상기 제2 진폭 타겟 중 선택된 것을 나타내는 상기 임계 워드를 비교하고, (ii) 상기 진폭에 대응하는 상기 디지털 워드가 상기 임계 워드보다 클 때 제2 레지스터에 저장되는 디지털 워드를 감소(decrement)시키고, 그리고 (iii) 상기 진폭에 대응하는 상기 디지털 워드가 상기 임계 워드보다 작을 때 제2 레지스터에 저장되는 상기 디지털 워드를 증가(increment)시키는 단계를 포함하는 것을 특징으로 하는 발진기를 제어하는 방법.
  11. 삭제
  12. 제10항에 있어서,
    상기 증폭기의 출력에서 상기 신호의 피크 진폭을 증가 및 감소시키는 단계는:
    상기 전력 모드 신호에 응답하여, 상기 증폭기의 전류 입력에 제공된 전류의 레벨을 가변하는 단계를 더 포함하는 것을 특징으로 하는 발진기를 제어하는 방법.
  13. 삭제
  14. 발진기를 제어하는 기능들을 수행하도록 컴퓨터에 의해 실행가능한 명령들을 수록한 비-일시적인 컴퓨터-판독가능 매체로서,
    상기 발진기는:
    증폭기와;
    수정 발진기 - 상기 수정 발진기의 제1 단자는 상기 증폭기의 입력에 전기적으로 연결되고, 상기 수정 발진기의 제2 단자는 상기 증폭기의 출력에 전기적으로 연결되며 - 와;
    제1 커패시터 - 상기 제1 커패시터의 제1 단자는 접지에 전기적으로 연결되고 - 와; 그리고
    제2 커패시터를 포함하며, 상기 제2 커패시터의 제1 단자는 접지에 전기적으로 연결되며;
    그리고 상기 기능들은:
    i) 상기 제1 커패시터의 제2 단자에 상기 증폭기의 입력을 선택적으로, 전기적으로 연결하는 것, ii) 상기 제2 커패시터의 제2 단자에 상기 증폭기의 출력을 선택적으로, 전기적으로 연결하는 것, 및 iii) 상기 증폭기의 출력에서 신호의 피크 진폭을 제1 진폭 타겟으로 증가시키는 것을 포함하고; 그리고
    저-전력 모드로의 전이를 나타내는 전력 모드 신호에 응답하여, i) 상기 제1 커패시터의 제2 단자로부터 상기 증폭기의 입력을 전기적으로 연결해제하는 것, ii) 상기 제2 커패시터의 제2 단자로부터 상기 증폭기의 출력을 전기적으로 연결해제하는 것, 및 iii) 상기 증폭기의 출력에서 상기 신호의 피크 진폭을 상기 제1 진폭 타겟보다 작은 제2 진폭 타겟으로 감소시키는 것을 포함하고,
    상기 증폭기의 출력에서 상기 신호의 피크 진폭을 증가 및 감소시키는 것은:
    상기 제1 진폭 타겟 및 상기 제2 진폭 타겟 중 선택된 것을 나타내는 임계 워드를 제1 레지스터에 기입하는 것과;
    피크 검출기를 사용하여, 디지털 워드로서, 상기 증폭기의 출력에서 상기 신호의 진폭을 제공하는 것과; 그리고
    비교기를 사용하여, (i) 상기 진폭에 대응하는 상기 디지털 워드와 상기 제1 진폭 타겟 및 상기 제2 진폭 타겟 중 선택된 것을 나타내는 상기 임계 워드를 비교하고, (ii) 상기 진폭에 대응하는 상기 디지털 워드가 상기 임계 워드보다 클 때 제2 레지스터에 저장되는 디지털 워드를 감소(decrement)시키고, 그리고 (iii) 상기 진폭에 대응하는 상기 디지털 워드가 상기 임계 워드보다 작을 때 제2 레지스터에 저장되는 상기 디지털 워드를 증가(increment)시키는 것을 포함하는 것을 특징으로 하는 컴퓨터-판독가능 매체.
  15. 삭제
  16. 제14항에 있어서,
    상기 증폭기의 출력에서 상기 신호의 피크 진폭을 증가 및 감소시키는 것은:
    상기 증폭기의 출력에서 상기 신호의 피크 진폭에 따라 상기 증폭기의 전류 입력에 제공된 전류의 레벨을 가변하는 것을 포함하는 것을 특징으로 하는 컴퓨터-판독가능 매체.
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