KR101703743B1 - 가속된 레인 간 벡터 감축 명령어들 - Google Patents
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Abstract
벡터 감축 명령어가 데이터 성분들의 배열에 대한 효율적 감축 연산들을 제공하기 위해 프로세서에 의해 실행된다. 프로세서는 벡터 레지스터들을 포함한다. 각각의 벡터 레지스터는 복수의 레인으로 나누어지고, 각각의 레인은 동일한 수의 데이터 성분들을 저장한다. 프로세서는 감축 연산자를 이용하여 소스 피연산자에 저장되는 데이터 성분들의 배열을 목적지 피연산자에서의 결과가 되도록 감축시키기 위한 벡터 감축 명령어를 수신하는 실행 회로를 또한 포함한다. 소스 피연산자와 목적지 피연산자의 각각은 벡터 레지스터들 중 하나이다. 벡터 감축 명령어에 응답하여, 실행 회로는 감축 연산자를 각각의 레인에서의 데이터 성분들 중 두 개의 데이터 성분에 적용하고, 각각의 레인에 남아 있는 데이터 성분들 중 적어도 하나가 있을 때 하나 이상의 남아 있는 데이터 성분들을 시프팅시킨다.
Description
본 개시 내용은, 처리 로직, 마이크로프로세서들, 및 프로세서 또는 다른 처리 로직에 의해 실행될 때 논리적, 수학적, 또는 다른 함수 연산(functional operation)들을 실행하는 연관된 명령어 세트 아키텍처 분야에 관한 것이다.
명령어 세트 또는 명령어 세트 아키텍처(instruction set architecture: ISA)는 프로그래밍에 관계된 컴퓨터 아키텍처의 일부이며, 또한 네이티브 데이터 타입들, 명령어들, 레지스터 아키텍처, 어드레싱 모드들, 메모리 아키텍처, 인터럽트 및 예외 처리, 및 외부 입출력(I/O)을 포함할 수 있다. 용어 명령어는 여기서 일반적으로 매크로 명령어들, 즉 실행을 위해 프로세서[또는 명령어를 프로세서에 의해 처리될 하나 이상의 다른 명령어들로 (예를 들어, 정적 이진 번역(static binary translation), 동적 편집을 포함하는 동적 이진 번역을 이용하여) 번역하고, 모핑(morph)하고, 에뮬레이팅하고, 또는 다른 식으로 변환하는 명령어 변환기(instruction converter)]에게 제공되는 명령어들을 지칭하는데, 이 명령어들은 프로세서의 디코더가 매크로 명령어들을 디코딩한 결과인 마이크로 명령어들 또는 마이크로 연산들(micro-ops)과 대립하는 것이다.
ISA는 명령어 세트를 구현하는 프로세서의 내부 설계인 마이크로 아키텍처와 구별된다. 상이한 마이크로 아키텍처들을 갖는 프로세서들은 공통 명령어 세트를 공유할 수 있다. 예를 들어, Intel®CoreTM 프로세서들, 및 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc.의 프로세서들은 (보다 새로운 버전들에서 부가된 몇몇 확장을 가지고) 거의 동일한 버전의 x86 명령어 세트를 구현하지만, 상이한 내부 설계들을 가진다. 예를 들어, ISA의 동일 레지스터 아키텍처가, 전용 물리적 레지스터들, 레지스터 리네이밍 메커니즘(register renaming mechanism) 등을 이용하는 하나 이상의 동적으로 할당된 물리적 레지스터들을 포함하는 공지된 기술들을 이용하여 상이한 마이크로 아키텍처들에서 상이한 방식들로 구현될 수 있다.
대다수의 요즈음 ISA들은 SIMD(Single Instruction, Multiple Data) 연산들을 지원한다. 단 하나의 데이터 성분 또는 데이터 성분들의 쌍에 대해 연산하는 스칼라 명령어 대신에, 벡터 명령어(패킹된 데이터 명령어(packed data instruction) 또는 SIMD 명령어로도 지칭됨)는 다중 데이터 성분 또는 데이터 성분들의 다중 쌍에 대해 동시에 또는 병렬로 연산할 수 있다. 프로세서는 다중 연산을 동시에 또는 병렬로 실행하기 위해 벡터 명령어에 응답하는 병렬 실행 하드웨어를 가질 수 있다.
SIMD 연산은 하나의 연산으로 하나의 레지스터 또는 메모리 로케이션 내에 패킹되는 다중 데이터 성분에 대해 연산한다. 이러한 데이터 성분들은 패킹된 데이터 또는 벡터 데이터로서 지칭된다. 벡터 성분들의 각각은 다른 것들과 별개로 또는 그와 독립적으로 연산될 수 있는 별개의 개개의 데이터 피스(separate individual piece of data)(예를 들어, 픽셀 컬러 등등)를 나타낼 수 있다.
일부 시나리오들에서, 소스 코드의 피스(a piece of source code)는 데이터 성분들의 배열에 대한 감축 연산(reduction operation)을 수행하기 위한 특별한 순서를 특정할 수 있다. 감축 연산의 예는 하기 직렬 소스 코드에 특정된 연산과 같이, 단일 합계를 산출하기 위해 배열에서의 모든 데이터 성분들을 합산하는 가산이다:
상기 소스 코드는 오름차순으로 배열 성분들을 합산함으로써 배열에 대한 감축 연산을 실행한다. 부동 소수점 데이터 성분들에 대해, 데이터 성분들이 합산되는 순서에 대한 변화는, 변화가 경미할 수 있기는 하지만 최종 합계를 바꿀 수 있다. 높은 정밀도의 산술을 요구하는 과학적 계산에서, 경미한 변화조차도 받아들일 수 없을 것이다. 그러므로, 소스 코드에 의해 특정되는 정확한 반올림 적용(rounding behavior)을 보존하기 위해 데이터 성분들이 연산되는 순서를 유지할 필요가 있다. 그러나, 앞서의 것과 같은 직렬 계산은 시간 소모적이다. 만일 부동 소수점 계산들이 재순서화될 수 있다면, 합산은 4개의 부분합을 누산함으로써 달성될 수 있고, 이것은 이후 루프의 외부에서 함께 합산될 것이다. 이 경우에, 루프 본체는 한 번에 네 개의 단정도 값을 로드하고, 하기를 포함할 것이다:
상기 어셈블리 코드는 벡터 레지스터(xmm0)의 내용을 합계가 되도록 누산하는 패킹된 데이터 가산(또한 벡터 가산(addition)으로서 지칭됨) 'addps'를 이용한다. 어셈블리 코드는 그 벡터 연산 사용에 대해 직렬 소스 코드보다 더 효율적이다; 그러나, 어셈블리 코드는 직렬 소스 코드에서와 같이 감축 연산의 순서를 보존하지는 않으며, 직렬 소스 코드의 것과는 다른 결과를 발생할 수 있다.
실시예들은 첨부된 도면들의 그림들에서 제한적인 것이 아니라 예를 드는 식으로 도해된다:
도 1은 일 실시예에 따른 벡터 레지스터들을 포함하는 명령어 처리 장치의 블록도이다.
도 2는 일 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 3a는 일 실시예에 따른 단정도 값들에 대한 벡터 감축 연산의 예를 도시한다.
도 3b는 일 실시예에 따른 배정도 값들에 대한 벡터 감축 연산의 예를 도시한다.
도 4a는 일 실시예에 따라 벡터 감축 명령어가 없는 코드를 벡터 감축 명령어들을 가진 번역된 코드로 변환하는 예를 도해한다.
도 4b는 일 실시예에 따라 벡터 감축 명령어가 없는 코드를 벡터 감축 명령어들을 가진 번역된 코드로 변환하는 또 다른 예를 도시한다.
도 5a는 일 실시예에 따라 벡터 감축 명령어들을 실행하기 위한 컴퓨터 시스템의 요소들을 도해한다.
도 5b는 일 실시예에 따라 벡터 감축 명령어에 응답하여 실행될 연산들을 예시하는 흐름도이다.
도 6은 일 실시예에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 예시하는 블록도이다.
도 7a는 일 실시예에 따른 순차적 및 비순차적 파이프라인의 블록도이다.
도 7b는 일 실시예에 따른 순차적 및 비순차적 코어의 블록도이다.
도 8a-8b는 일 실시예에 따른 더 특정적인 예시적 순차적 코어 아키텍처의 블록도들이다.
도 9는 일 실시예에 따른 프로세서의 블록도이다.
도 10은 일 실시예에 따른 시스템의 블록도이다.
도 11은 일 실시예에 따른 제2 시스템의 블록도이다.
도 12는 본 발명의 실시예에 따른 제3 시스템의 블록도이다.
도 13은 일 실시예에 따른 SoC(system-on-a-chip)의 블록도이다.
도 1은 일 실시예에 따른 벡터 레지스터들을 포함하는 명령어 처리 장치의 블록도이다.
도 2는 일 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 3a는 일 실시예에 따른 단정도 값들에 대한 벡터 감축 연산의 예를 도시한다.
도 3b는 일 실시예에 따른 배정도 값들에 대한 벡터 감축 연산의 예를 도시한다.
도 4a는 일 실시예에 따라 벡터 감축 명령어가 없는 코드를 벡터 감축 명령어들을 가진 번역된 코드로 변환하는 예를 도해한다.
도 4b는 일 실시예에 따라 벡터 감축 명령어가 없는 코드를 벡터 감축 명령어들을 가진 번역된 코드로 변환하는 또 다른 예를 도시한다.
도 5a는 일 실시예에 따라 벡터 감축 명령어들을 실행하기 위한 컴퓨터 시스템의 요소들을 도해한다.
도 5b는 일 실시예에 따라 벡터 감축 명령어에 응답하여 실행될 연산들을 예시하는 흐름도이다.
도 6은 일 실시예에 따라 소스 명령어 세트에서의 이진 명령어들을 타깃 명령어 세트에서의 이진 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 예시하는 블록도이다.
도 7a는 일 실시예에 따른 순차적 및 비순차적 파이프라인의 블록도이다.
도 7b는 일 실시예에 따른 순차적 및 비순차적 코어의 블록도이다.
도 8a-8b는 일 실시예에 따른 더 특정적인 예시적 순차적 코어 아키텍처의 블록도들이다.
도 9는 일 실시예에 따른 프로세서의 블록도이다.
도 10은 일 실시예에 따른 시스템의 블록도이다.
도 11은 일 실시예에 따른 제2 시스템의 블록도이다.
도 12는 본 발명의 실시예에 따른 제3 시스템의 블록도이다.
도 13은 일 실시예에 따른 SoC(system-on-a-chip)의 블록도이다.
후속하는 설명에서, 수많은 특정 세부 사항들이 제시된다. 그러나, 본 발명의 실시예들이 이러한 특정한 세부 사항들 없이도 실시될 수 있다는 것이 이해될 것이다. 다른 사례들에서, 공지된 회로들, 구조들 및 기술들은 이 설명의 이해를 모호하게 하지 않기 위해 상세히 보여지지 않았다.
본 명세서에서 기술되는 실시예들은 감축 연산들을 가속하기 위한 벡터 감축 명령어(vector reduction instruction)들을 제공한다. 감축 연산들은 가산적 감축들, 승산적 감축들, 또는 감산적 감축들일 수 있다. 벡터 감축 명령어들은 64 비트 배정도(double precision) 부동 소수점 수들, 32 비트 단정도(single precision) 부동 소수점 수들, 16 비트 반정도(half precision) 부동 소수점 수들, 또는 다른 수치 데이터 포맷들과 같은 프로세서에 의해 처리될 수 있는 임의의 수치 데이터 포맷들에서의 임의 사이즈들의 데이터 성분들의 배열에 적용될 수 있다. 감축 연산을 실행하기 위한 미리 정의된 순서가 주어지면, 벡터 감축 명령어들은 프로세서가 효율성을 향상시키기 위해 벡터 연산들(또한 패킹된 데이터 연산들로서 지칭됨)을 이용하여 주어진 미리 정의된 순서로 감축 연산을 실행하도록 배열될 수 있다. 몇몇 실시예들에서, 벡터 감축 명령어들은 고급 언어로 된 직렬화된 코드를 이진 또는 다른 중간 포맷들로 된 벡터 코드가 되도록 컴파일링하는 컴파일러에 의해 발생될 수 있다. 몇몇 실시예들에서, 벡터 감축 명령어들은 더 짧은 벡터 폭의 벡터 코드를 더 넓은 벡터 폭의 또 다른 벡터 코드로 또는 새로운 감축 명령어들을 활용하지 않는 벡터 코드로부터 새로운 감축 명령어들을 활용하는 또 다른 벡터 코드로 번역하거나 또는 달리 변환하는 이진 번역/변환기 시스템에 의해 발생될 수 있다. 몇몇 다른 실시예들에서, 벡터 감축 명령어들은 컴퓨터 프로그래머에 의해 프로그램 내에 기입될 수 있다.
일 실시예에서, 벡터 감축 명령어들은, VADDREDUCEPS, VMULTREDUCEPS, VSUBREDUCEPS 뿐만 아니라, 상이한 산술 연산들 및 상이한 수치 데이터 포맷들(예로, 단정도, 배정도, 반정도, 기타 등등)에 대한 이들의 변형들을 포함한다. 접두사 'V'는 벡터 연산들을 표시한다; 'ADD', 'MULT' 및 'SUB'는 제각기 가산, 승산 및 감산을 표시한다; 접미사 'P'는 패킹된 연산들(즉, 벡터 연산들)을 표시하고, 접미사 'S'는 단정도 데이터 성분들을 표시한다. 다른 실시예들에서, 상이한 표기법들이 동일하거나 비슷한 명령어들에 대해 사용될 수 있다. 논의를 단순화하기 위해, 하기 기술은, 특별하게 달리 언급되지 않는 한, 임의의 또는 모든 이러한 감축 명령어들 및 이들의 변형들을 표현하기 위해 '벡터 감축 명령어'인 용어를 이용할 수 있다. 일 실시예에서, 이러한 벡터 감축 명령어들은 프로세서로 하여금 데이터 성분들의 배열에 대해 산술 연산(예를 들어, 가산, 감산, 승산, 기타 등등)을 실행하고 및 배열의 데이터 성분들을 뒤섞도록(shuffle) 야기한다. 벡터 감축 명령어들은 하나 이상의 벡터 레지스터들을 피연산자들로 사용하는데, 여기서 소스 피연산자의 역할을 하는 벡터 레지스터가 데이터 성분들의 배열로 로드된다. 각각의 벡터 감축 명령어는 다중 데이터 성분에 대해 연산할 수 있다: 데이터 성분들 중 일부는 수학적으로 연산되고(예를 들어, 가산, 감산, 승산, 기타 등등), 데이터 성분들의 일부는 뒤섞여진다(예를 들어, 배열에서의 상이한 위치로 시프팅된다). 벡터 감축 명령어들은, 직렬 소스 코드 또는 임의의 주어진 연산들의 순서를 특정하는 또 다른 소스 코드와 동일한 결과를 발생하기 위해 동일한 연산들의 순서를 보존하면서, 감축 연산들을 가속할 수 있다.
도 1은 새로운 감축 명령어들을 포함하는 명령어들을 실행하도록 동작 가능한 회로를 포함하는 실행 유닛(140)을 갖는 명령어 처리 장치(115)의 실시예의 블록도이다. 몇몇 실시예들에서, 명령어 처리 장치(115)는 프로세서, 다중 코어 프로세서의 프로세서 코어, 또는 전자적 시스템에서의 처리 요소일 수 있다.
디코더(130)는 고급 기계어 명령어들 또는 매크로 명령어들의 형태로 들어오는(incoming) 명령어들을 수신하고, 이들을 디코딩하여 하위 마이크로 연산들, 마이크로 코드 엔트리 포인트들, 마이크로 명령어들, 또는 최초의 고급 명령어를 반영하는 및/또는 그로부터 도출되는 다른 하위 명령어들 또는 제어 신호들을 발생시킨다. 하위 명령어들 또는 제어 신호들은 하위(예를 들어, 회로 레벨 또는 하드웨어 레벨) 연산들을 통해 고급 명령어의 연산을 구현할 수 있다. 디코더(130)는 다양하고 상이한 메커니즘들을 이용하여 구현될 수 있다. 적합한 메커니즘들의 예는, 마이크로 코드, 룩업 테이블들, 하드웨어 구현들, PLA(programmable logic array)들, 관련 기술 분야에 알려진 디코더들을 구현하는 데에 이용되는 다른 메커니즘들 등등을 포함하지만, 이들로만 제한되지는 않는다.
디코더(130)는 캐시(110), 메모리(120) 또는 다른 소스들과 관련해 들어오는 명령어들을 수신할 수 있다. 디코딩된 명령어들은 실행 유닛(140)에게 보내진다. 실행 유닛(140)은 디코더(130)로부터 하나 이상의 마이크로 연산들, 마이크로 코드 엔트리 포인트들, 마이크로 명령어들, 다른 명령어들, 또는 수신된 명령어들을 반영하거나 그로부터 도출되는 다른 제어 신호들을 수신할 수 있다. 실행 유닛(140)은 레지스터 파일(170), 캐시(110), 및/또는 메모리(120)로부터 데이터 입력을 수신하고 이들에게 데이터 출력을 발생한다.
일 실시예에서, 레지스터 파일(170)은 레지스터들로도 지칭되는 아키텍처 레지스터들을 포함한다. 달리 특정되거나 매우 명백하지 않으면, 아키텍처 레지스터들, 레지스터 파일, 및 레지스터들이라는 구들은 소프트웨어 및/또는 프로그래머에게 보일 수 있는(예로, 소프트웨어 가시적) 레지스터들 및/또는 피연산자(operand)들을 식별하기 위해 매크로 명령어들에 의해 특정되는 레지스터들을 지칭하기 위해 여기에 사용된다. 이런 레지스터들은 주어진 마이크로 아키텍처에서의 다른 비 아키텍처 레지스터들(예를 들어, 임시 레지스터들, 리오더 버퍼들(reorder buffers), 리타이어먼트 레지스터들(retirement registers) 등)과 대조된다.
설명을 불명료하게 하는 것을 피하기 위하여, 비교적 간단한 명령어 처리 장치(115)가 도시되고 설명되었다. 다른 실시예들은 둘 이상의 실행 유닛을 가질 수 있다는 것을 이해해야 한다. 예를 들어, 장치(115)는, 예를 들어, 산술 유닛들, ALU들(arithmetic logic units), 정수 유닛들, 부동 소수점 유닛들, 등등과 같은 다중의 상이한 유형들의 실행 유닛들을 포함할 수 있다. 명령어 처리 장치 또는 프로세서들의 또 다른 실시예들이 다중 코어, 논리 프로세서들, 또는 실행 엔진들을 가질 수 있다. 명령어 처리 장치(115)의 수많은 실시예들이 도 7-13에 대하여 이후 제공될 것이다.
일 실시예에 따라, 레지스터 파일(170)은 벡터 감축 명령어들의 피연산자들을 저장하기 위해 이용될 수 있는 벡터 레지스터들(175)의 세트를 포함한다. 각각의 벡터 레지스터(175)는 512 비트, 256 비트, 또는 128 비트 폭(즉, 64 바이트, 32 바이트, 또는 16 바이트 폭)일 수 있거나, 또는 상이한 벡터 폭이 이용될 수 있다.
도 2는 여기서 기술되는 명령어들을 지원하는 기본 레지스터 아키텍처(200)의 실시예를 도해한다. 레지스터 아키텍처(200)는 x86, MMX™, SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어들을 포함하는 명령어 세트뿐만 아니라 AVX(Advanced Vector Extensions)(AVX1, AVX2 및 AVX3)로 지칭되는 SIMD 확장의 추가 세트를 구현하는 Intel®Core™ 프로세서들에 기초한다. 그러나, 상이한 레지스터 길이들, 상이한 레지스터 유형들 및/또는 상이한 개수의 레지스터들을 지원하는 상이한 레지스터 아키텍처가 또한 이용될 수 있다는 것을 이해해야 한다.
예시된 실시예에서는, 512 비트 폭의 32개의 벡터 레지스터(210)가 존재하고; 이 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터의 하위 256 비트는 레지스터들 ymm0-16상에 오버레잉된다. 하위 16개의 zmm 레지스터의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15상에 오버레잉된다. 예시된 실시예에서, 8개의 마스크 레지스터(220)(k0 내지 k7)가 있는데, 각각은 그 길이가 64 비트이다. 대안 실시예에 있어서, 마스크 레지스터들(220)은 16 비트 폭이다.
예시된 실시예에서, 레지스터 아키텍처(200)는 16개의 64 비트 범용(GP) 레지스터(230)를 추가로 포함한다. 실시예에서, 이들은 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 사용된다. 실시예는 또한 RFLAGS 레지스터들(260), RIP 레지스터들(270) 및 MXCSR 레지스터들(280)을 예시한다.
실시예는 또한, MMX 패킹된 정수 플랫 레지스터 파일(250)이 그 상에 에일리어싱되는 스칼라 부동 소수점(FP) 스택 레지스터 파일(x87 스택)(240)을 예시한다. 예시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 실행하는 데 이용되는 8 성분 스택이고; 한편 MMX 레지스터들은 64 비트 패킹된 정수 데이터에 대한 연산들을 실행할 뿐만 아니라 MMX 및 xmm 레지스터들 사이에서 실행되는 몇몇 연산들에 대한 피연산자들을 홀드하는 데에 이용된다.
본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나, 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
도 3a 및 3b는 제각기 (단정도를 위한) VADDREDUCEPS 명령어 및 (배정도를 위한) VADDREDUCEPD 명령어에 응답하여 프로세서(예를 들어, 명령어 처리 장치(115))에 의해 실행되는 감축 연산들의 예들을 도해하는 그림들이다. 반정도(half-precision) 버전이 유사하게 정의될 수 있다. 예들이 감축 연산들에 대한 가산을 이용하기는 하지만, 대안 실시예들에서 가산 연산자는 수열을 단일 수로 감축할 수 있는 임의의 산술 연산자에 의해 대체될 수 있는데, 여기서 연산들이 실행되는 순서는 해당 단일 수의 값을 바꿀 수 있다.
이 예에서의 각각의 벡터 레지스터(310, 320, 330 및 340)는 도 2의 zmm 레지스터와 같이, 그 폭이 64 바이트라고 도시된다. 각각의 벡터 레지스터는 4개의 레인으로 나누어지고, 각각의 레인(16 바이트)은 4개의 단정도 부동 소수점 수와 같은, 동일한 수의 데이터 성분들을 저장한다. 대안 실시예들에서, 벡터 레지스터들은 16 바이트 폭(예를 들어, 도 2의 xmm 레지스터들), 32 바이트 폭(예를 들어, 도 2의 ymm 레지스터들), 또는 상이한 벡터 폭일 수 있고, 상이한 수의 레인들로 나누어질 수 있다.
도 3a의 예에서, 소스 벡터 레지스터(310)는 4개의 레인에서 16개의 단정도 데이터 성분 A0-A15로 로드된다. VADDREDUCEPS 명령어는 프로세서로 하여금 단정도 값들에 대한 가산적 감축 연산을 실행하기 위해 각각의 레인 내에서 동일하게 연산하도록 야기한다. 가산적 감축 연산은 각각의 레인에서 2개의 최우측 값(즉, 2개의 최하위 값)을 가산하고, 레인 경계들을 가로지르지 않고서 동일 레인에서의 다른 값들을 우측으로 하나의 위치만큼 시프팅시킨다. 제로가 각각의 레인에서 최좌측(즉, 최고위) 위치에 삽입된다. 소스 벡터 레지스터(310)의 값들에 대해 한번 이 연산을 적용한 결과가 도 3a의 목적지 벡터 레지스터(320)에 보여진다. 일 실시예에서, 목적지 벡터 레지스터(320)는 소스 벡터 레지스터(310)와 동일한 레지스터일 수 있다. 대안 실시예들에서, 레지스터들(310 및 320)은 상이한 레지스터들일 수 있다.
도 3b의 예는 소스 벡터 레지스터(330)에서 배정도 값들의 데이터 성분 배열에 대해 프로세서에 의해 실행되는 VADDREDUCEPD 명령어를 보여준다. 소스 벡터 레지스터(330)는 소스 벡터 레지스터(310)와 동일한 폭을 가지며, 그러므로 (도 3a의 16개 단정도 값 대신에) 8개의 배정도 값을 저장할 수 있다. 한번 VADDREDUCEPD 명령어를 적용한 결과가 목적지 벡터 레지스터(340)에 보여지는데, 이 레지스터는 소스 벡터 레지스터(330)와 동일한 레지스터일 수 있거나 상이한 레지스터일 수 있다.
더 정식으로 하면, 명령어 VADDREDUCEPS SRC, DST는 다음과 같이 실행한다:
DST[31:0] = SRC[31:0] + SRC[63:32]
DST[63:32] = SRC[95:64]
DST[95:64] = SRC[127:96]
DST[127:96] = 0
DST[159:128] = SRC[159:128] + SRC[191:160]
DST[191:160] = SRC[223:192]
DST[223:192] = SRC[255:224]
DST[255:224] = 0
DST[287:256] = SRC[287:256] + SRC[319:288]
DST[319:288] = SRC[351:320]
DST[351:320] = SRC[383:352]
DST[383:352] = 0
DST[415:384] = SRC[415:384] + SRC[447:416]
DST[447:416] = SRC[479:448]
DST[479:448] = SRC[511:480]
DST[511:480] = 0
배정도 버전, VADDREDUCEPD SRC, DST는 다음과 같이 실행한다:
DST[63:0] = SRC[63:0] + SRC[127:64]
DST[127:64] = 0
DST[191:128] = SRC [191:128] + SRC[255:192]
DST[255:192] = 0
DST[319:256] = SRC[319:256] + SRC[383:320]
DST[383:320] = 0
DST[447:384] = SRC[447:384] + SRC[511:448]
DST[511:448] = 0
감산, 승산, 또는 다른 산술 연산들을 위한 유사한 감축 연산들이 또한 정의될 수 있다. 또한, AVX3 통합 마스킹(merging-masking) 또는 제로잉 마스킹(zeroing-masking)은 최종 목적지 레지스터를 기입할 때 적용될 수 있다. 일 실시예에서, (도 2의) K 마스크 레지스터들(220)이 최종 목적지 레지스터 내에 기입된 결과를 변경하는데 사용될 수 있다. 어떤 마스크 레지스터도 특정되지 않으면, 전체 목적지 레지스터가 (이전 단락에서 기술된 바와 같이) 기입된다. 통합 마스킹이 적용되는 대안 실시예에서, 목적지 레지스터에서의 특정된 위치들의 최초 내용들을 보존하는 마스크 레지스터가 특정될 수 있다. 통합 마스킹에 의해, 이전 단락에서 계산되는 결과들은 최종 값이 목적지 레지스터에 기입되기 전에 목적지 레지스터의 기존 내용들과 통합된다. 제로잉 마스킹이 적용되는 대안 실시예에서, 제로가 되어야 하는 목적지 레지스터에서의 위치들을 특정하는 마스크가 마스크 레지스터에 제공된다.
도 4a는 배열 위치들의 오름차순으로 단정도 데이터 성분들의 배열에 대한 가산적 감축 연산을 실행하기 위한 어셈블리 코드의 예를 보여준다. 어셈블리 코드는 (a) VADDREDUCEPS 명령어가 없는 AVX3 코드, (b) SSE 코드, 및 (c) VADDREDUCEPS 명령어를 가진 AVX3 코드의 시나리오들을 보여준다. (a)와 (c) 사이의 및 (b)와 (c) 사이의 화살표들은 (a) 및 (b)에서의 어셈블리 코드들이, 예를 들어, 컴파일러 또는 코드 번역기/변환기를 구동하는 컴퓨터 시스템에 의해, 또는 프로그래머에 의해, (c)에서의 코드로 번역되거나 또는 달리 변환될 수 있음을 표시한다. (b)에서의 SSE 코드가 단지 한번에 4개의 성분을 로드할 수 있는 반면, (a) 및 (c)에서의 AVX3 코드는 한 번에 16개의 단정도 데이터 성분을 로드할 수 있다는 것을 유의하라. 그러므로, SSE 코드는 AVX3 코드의 하나의 루프에서 하는 것과 동일한 수의 성분들을 처리하기 위해서는 4회 루프할 필요가 있다. 감축 연산의 직렬화된 속성으로 인해, (a) 및 (c)에서의 AVX3 코드는 먼저 64 바이트 zmm 레지스터로부터의 4개의 성분을 16 바이트 xmm0-xmm3 레지스터들의 각각 내에 추출할 필요가 있다. 코드에서, 'ADDSS'는 벡터 레지스터 xmm에서의 최하위 성분들을 합계에 가산하는데 사용되는 스칼라 가산 명령어이고, 'ADDPS'는 병렬 가산을 실행하는데 사용되는 패킹된 데이터 가산 명령어이다. 'MOVSHDUP' 및 'MOVHLPS'와 같은 명령어들은 후속 스칼라 가산을 위해 xmm에서의 최하위 위치에 대한 성분을 뒤섞는데 사용되는 다양한 셔플 명령어(shuffle instruction)들이다. 최초 코드의 부동 소수점 반올림 적용(round-off behavior)을 보존하라는 요망이 주어진다면 16회 직렬 가산을 실행할 필요를 회피할 수 없게 되므로, 총 가산 수는 (a), (b) 및 (c)에서의 각각의 코드에 대해 동일하다. 그럼에도 불구하고, (c)에서의 AVX3 코드는 다른 2개의 버전보다 더 효율적인데, 그 이유는 (c)에서의 VADDREDUCEPS 명령어가 가산 및 셔플 연산들 모두를 포함하고 또한 (a) 및 (b) 모두에 존재하는 MOVSHDUP 명령어 및 MOVHLPS 명령어들과 같은, 16 성분 감축 루프에서의 레인 내 추출들에 대한 필요성을 제거하기 때문이다.
도 4b는 단정도 데이터 성분들의 배열에 대한 가산적 감축 연산을 실행하기 위한 어셈블리 코드의 추가적 예를 보여주는데, 여기서 (a)에서의 SSE 코드가 4개의 레인의 각각에서 4개의 부분 합을 이용하여 감축을 실행하기 위해 발생되고, 4개의 부분 합은 이후 루프 본체 후에 단일 값이 되도록 합산된다.
어셈블리 코드는 (a) SSE 코드 및 (b) VADDREDUCEPS 명령어를 가진 AVX3 코드 시나리오들을 보여준다. 컴파일러 또는 이진 번역/변환기 시스템은, 최초 SSE 코드(이것은 각각의 벡터 레지스터에서 네 개의 단정도 데이터 성분을 가짐)의 정확한 부동 소수점 반올림 적용을 보존하면서, 더 넓은 벡터 레지스터들(각각이 16개의 단정도 데이터 성분을 수용함)을 활용하여 이것을 AVX3 코드로 변환시킴으로써, (a)에서의 계산을 가속하는데 사용될 수 있다. (b)에 도시된 AVX3 코드는 SSE 버전에 존재하는 4개의 부분 합(즉, (a)에서의 %[sum])을 zmm 레지스터의 각각의 레인의 최하위 성분(즉, %[zsum])에 놓는다. 루프의 본체 후에, 4개의 부분 합 성분은 그들 자신이 단일 값이 되도록 합산된다. (b)에서의 AVX3 코드에서, %[indices]는 데이터 성분들에 대한 치환 패턴(permute pattern)을 결정하는 상수를 포함한다. 이 치환은 4개의 레인 각각의 최하위 성분을 최하위 레인의 4개의 인접 성분이 되도록 이동시키고, 각각의 레인의 최고위 성분을 최고위 레인의 4개의 인접 성분이 되도록 이동시킨다. 즉, %[indices]는 데이터 성분들이 (a)에서의 코드와 동일 순서로 연산 되도록 허용하는 32 비트 정수들 F,B,7,3,E,A,6,2,D,9,5,1,C,8,4,0을 포함한다. (b)에서의 루프 본체는 필요한 4개의 가산뿐만 아니라 단 하나의 여분 명령어(치환 명령어 VPERMPS)를 포함하는 것을 유의하라.
도 5a는 일 실시예에 따른 컴퓨터 시스템(500)의 요소들을 도해한다. 컴퓨터 시스템(500)은 소프트웨어를 저장하는 주 메모리(550)를 포함하고, 소프트웨어를 지원하기 위한 하드웨어 요소들을 또한 포함한다. 소프트웨어는 애플리케이션 소프트웨어(560)(코드 블록들(561)을 포함함) 및 OS(530)를 포함할 수 있다. 다른 시스템 및 사용자 수준 소프트웨어는 도시되지 않는다. 일 실시예에서, 코드 블록들(561)은 컴파일러(520)에 의해서 컴파일링되는데, 컴파일러는 주 메모리(550)에 또는 상이한 시스템의 메모리에 상주할 수 있다. 컴파일러(520)는 정적 컴파일러 또는 JIT(just-in-time) 컴파일러일 수 있다. 몇몇 실시예들에서, 코드 블록들(561)은 OS(530)상에서 실행되는 임의의 다른 소프트웨어에 상주할 수 있다. 일 실시예에서, 코드 블록들(561)은 OS(530) 또는 다른 시스템 소프트웨어의 일부일 수 있다. 일 실시예에서, 코드 블록들(561)은 위에서 기술된 벡터 감축 명령어들을 포함한다.
시스템(500)은 하나 이상의 프로세서들(540)과 같은 하드웨어 요소들을 추가로 포함한다. 프로세서들(540) 중 하나 이상은 다중 프로세서 코어(580)를 포함할 수 있다. 일 실시예에서, 각각의 프로세서 코어(580)는 하이퍼스레딩 기술에 따른 동시적 다중 스레딩(simultaneous multi-threading: SMT)과 같은 다중 스레딩을 지원한다. 각각의 프로세서 코어(580)는 벡터 감축 명령어들을 실행하기 위한 실행 회로(585)를 포함한다. 각각의 프로세서 코어(580)는 벡터 감축 명령어들과 연계하여 사용하기 위한 벡터 레지스터들을 포함한다. 일 실시예에서, 프로세서(540)는 도 1의 명령어 처리 장치(115)이고, 실행 회로(585)는 도 1의 실행 유닛(140)이다.
도 5b는 일 실시예에 따라 벡터 감축 명령어를 실행하기 위한 방법 510의 블록 흐름도이다. 방법 510은 프로세서(보다 상세하게는, 예를 들어, 도 5a의 실행 회로(585))가 감축 연산자를 이용하여 소스 피연산자에 저장되는 데이터 성분들의 배열을 목적지 피연산자에서의 결과가 되도록 감축시키기 위한 벡터 감축 명령어를 수신하는 것으로 시작한다(블록 511). 소스 피연산자와 목적지 피연산자의 각각은 벡터 레지스터들의 세트 중 하나인데, 여기서 각각의 벡터 레지스터는 다중 레인으로 나누어지고 각각의 레인은 동일한 수의 데이터 성분들을 저장한다. 감축 연산자는 가산, 감산, 승산 또는 다른 산술 연산자들일 수 있다. 각각의 데이터 성분은 배정도 부동 소수점 수, 단정도 부동 소수점 수, 반정도 부동 소수점 수, 또는 다른 수치 데이터 포맷들일 수 있다. 벡터 감축 명령어에 응답하여, 프로세서는 감축 연산자를 각각의 레인에서의 데이터 성분들 중 두 개의 데이터 성분들에 적용하고(블록 512), 적어도 하나의 데이터 성분들이 각각의 레인에 남아 있을 때 하나 이상의 남아 있는 데이터 성분들을 시프팅시킨다(블록 513). 프로세서는 각각의 레인에서의 최고위 위치에 제로를 또한 삽입할 수 있다(블록 514). 일 실시예에서, 프로세서는 위에서 기술된 벡터 감축 명령어들 중 어느 것도 갖지 않는 감축 코드를 벡터 감축 명령어들 중 하나 이상을 갖는 번역된 감축 코드로 변환시킬 수 있는데, 여기서 감축 코드 및 번역된 감축 코드는 다중 레인에 걸쳐서 데이터 성분들의 배열에 적용되는 감축 연산들의 동일 시퀀스를 특정하고 동일 결과를 발생시킨다.
다양한 실시예들에서, 도 5b의 방법은 범용 프로세서, (예를 들어, 그래픽 프로세서 또는 디지털 신호 프로세서와 같은) 특수 목적 프로세서, 또는 또 다른 형태의 디지털 논리 소자 또는 명령어 처리 장치에 의해 실행될 수 있다. 몇몇 실시예들에서, 도 5b의 방법은 도 5a의 실행 회로(585), 도 1의 명령어 처리 장치(115), 또는 도 7-13에 도시된 실시예들과 같은 비슷한 프로세서, 장치, 또는 시스템에 의해 실행될 수 있다. 더욱이, 도 5a의 실행 회로(585), 도 1의 명령어 처리 장치(115)뿐만 아니라, 도 7-13에 도시된 프로세서, 장치, 또는 시스템은 도 5b의 방법들의 것들과 동일하거나, 그와 유사하거나, 또는 그와는 상이한 연산들 및 방법들의 실시예들을 실행할 수 있다.
몇몇 실시예들에서, 도 1의 명령어 처리 장치(115)는 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하는 명령어 변환기와 연계하여 연산할 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어들로 (예를 들어, 정적 이진 번역, 동적 편집을 포함하는 동적 이진 번역을 이용하여) 번역하고, 모핑하고, 에뮬레이팅하고, 또는 다른 식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 이것들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.
도 6은 본 발명의 실시예들에 따른 소프트웨어 명령어 변환기의 사용을 대조시키는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이것들의 다양한 조합들로 구현될 수 있다. 도 6은 고급 언어(602)로 된 프로그램이 x86 컴파일러(604)를 이용하여 컴파일링되어 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(616)에 의해 선천적으로 실행될 수 있는 x86 이진 코드(606)를 생성할 수 있다는 것을 보여준다. 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(616)는, 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위하여, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당한 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서상에서 실행되는 것을 목표로 하는 애플리케이션들 또는 기타 소프트웨어의 오브젝트 코드 버전들을 호환 가능하게 실행하거나 기타 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 구비한 인텔 프로세서와 실질적으로 동일한 기능들을 실행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(604)는, 추가의 연결(linkage) 처리와 함께 또는 이것 없이, 적어도 하나의 x86 명령어 세트 코어를 구비한 프로세서(616)상에서 실행될 수 있는, x86 이진 코드(606)(예를 들어, 오브젝트 코드)를 생성하도록 동작 가능한 컴파일러를 나타낸다. 유사하게, 도 6은 고급 언어(602)로 된 프로그램이 대안 명령어 세트 컴파일러(608)를 사용하여 컴파일링되어 적어도 하나의 x86 명령어 세트 코어를 구비하지 않은 프로세서(614)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS 테크놀로지스사의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아주 서니베일 소재의 ARM 홀딩스사의 ARM 명령어 세트를 실행하는 코어들을 구비한 프로세서)에 의해 선천적으로 실행될 수 있는 대안 명령어 세트 이진 코드(610)를 생성할 수 있다는 것을 보여준다. 명령어 변환기(612)는 x86 이진 코드(606)를 x86 명령어 세트 코어를 구비하지 않은 프로세서(614)에 의해 선천적으로 실행될 수 있는 코드로 변환하는데 사용된다. 이 변환된 코드는 대안 명령어 세트 이진 코드(610)와 동일할 것 같지는 않은데, 그 이유는 이것을 할 수 있는 명령어 변환기를 만들기가 어렵기 때문이다; 그러나, 변환된 코드는 일반 연산을 달성할 것이고 대안 명령어 세트로부터의 명령어들로 이루어져 있을 것이다. 따라서, 명령어 변환기(612)는 에뮬레이션, 시뮬레이션, 또는 임의의 다른 처리를 통해 x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 이진 코드(606)를 실행하게 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
예시적 코어 아키텍처들
순차적 및 비순차적 코어 블록도
도 7a는 본 발명의 실시예들에 따른 예시적인 순차적(in-order) 파이프라인과 예시적인 레지스터 리네이밍 비순차적(out-of-order) 발행/실행 파이프라인 모두를 예시하는 블록도이다. 도 7b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차적 아키텍처 코어와 예시적인 레지스터 리네이밍 비순차적 발행/실행 아키텍처 코어의 예시적 실시예 모두를 예시하는 블록도이다. 도 7a 및 도 7b에서의 실선 박스들은 순차적 파이프라인 및 순차적 코어를 예시하는 반면에, 점선 박스들의 옵션적인 추가는 레지스터 리네이밍 비순차적 발행/실행 파이프라인 및 코어를 예시한다. 순차적 양태가 비순차적 양태의 부분 집합이라는 것을 고려하여, 비순차적 양태가 설명될 것이다.
도 7a에서, 프로세서 파이프라인(700)은, 페치 단(fetch stage)(702), 길이 디코딩 단(704), 디코딩 단(706), 할당 단(708), 리네이밍 단(710), (디스패치 또는 발행이라고도 알려진) 스케줄링 단(712), 레지스터 판독/메모리 판독 단(714), 실행 단(716), 라이트 백(write back)/메모리 기입 단(718), 예외 처리 단(722), 및 커밋 단(724)을 포함한다.
도 7b는 실행 엔진 유닛(750)에 결합된 프론트 엔드 유닛(front end unit)(730)을 포함하는 프로세서 코어(790)를 도시하며, 양자 모두는 메모리 유닛(770)에 결합된다. 코어(790)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 복합형 또는 대안 코어 타입일 수 있다. 또 다른 옵션으로서, 코어(790)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 보조프로세서 코어, 범용 컴퓨팅 그래픽 프로세싱 유닛(GPGPU) 코어, 그래픽 코어 또는 그와 유사한 것과 같은 특수 목적 코어일 수 있다.
프론트 엔드 유닛(730)은, 디코딩 유닛(740)에 결합되는 명령어 페치 유닛(738)에 결합되는 명령어 TLB(translation lookaside buffer)(736)에 결합되는 명령어 캐시 유닛(734)에 결합되는 분기 예측 유닛(732)을 포함한다. 디코딩 유닛(740)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 또한 최초 명령어들로부터 디코딩되거나 다른 경우에는 이들을 반영하거나, 또는 이들로부터 도출되는, 하나 이상의 마이크로 연산들, 마이크로 코드 엔트리 포인트들, 마이크로 명령어들, 기타 명령어들 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코딩 유닛(740)은 다양하고 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, PLA들(programmable logic arrays), 마이크로 코드 ROM들(read only memories), 기타 등등을 포함하지만 이것들에만 한정되지는 않는다. 일 실시예에서, 코어(790)는 특정 매크로 명령어들에 대한 마이크로 코드를 저장하는 마이크로 코드 ROM 또는 다른 매체를 (예를 들어, 디코딩 유닛(740) 내에 또는 그렇지 않은 경우에는 프론트 엔드 유닛(730) 내에) 포함한다. 디코딩 유닛(740)은 실행 엔진 유닛(750)에서의 리네이밍/할당기 유닛(752)에 결합된다.
실행 엔진 유닛(750)은, 리타이어먼트 유닛(754) 및 하나 이상의 스케줄러 유닛(들)(756)의 세트에 결합되는 리네이밍/할당기 유닛(752)을 포함한다. 스케줄러 유닛(들)(756)은, 명령어 대기열들(reservations stations), 중앙 명령어 윈도, 기타 등등을 포함하는 임의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(756)은 물리적 레지스터 파일(들) 유닛(들)(758)에 결합된다. 물리적 레지스터 파일(들) 유닛들(758) 각각은 하나 이상의 물리적 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예로서, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입들을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(758)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛, 및 스칼라 레지스터 유닛을 포함한다. 이러한 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들, 및 범용 레지스터들을 제공할 수 있다. 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방식들[예컨대, 리오더 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 장래 파일(future file)(들), 이력 버퍼(history buffer)(들), 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 레지스터 맵 및 레지스터들의 풀(pool)을 사용하는 것 등]을 예시하기 위해, 물리적 레지스터 파일(들) 유닛(들)(758)이 리타이어먼트 유닛(754)과 중첩되어 있다. 리타이어먼트 유닛(754) 및 물리적 레지스터 파일(들) 유닛(들)(758)은 실행 클러스터(들)(760)에 결합된다. 실행 클러스터(들)(760)는 하나 이상의 실행 유닛(762)의 세트, 및 하나 이상의 메모리 액세스 유닛들(764)의 세트을 포함한다. 실행 유닛들(762)은 다양한 타입의 데이터(예로서, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예로서, 시프트, 가산, 감산, 승산)을 실행할 수 있다. 몇몇 실시예들은 특정한 기능이나 기능 세트에 전용된 복수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 실행하는 다중 실행 유닛을 포함할 수도 있다. 스케줄러 유닛(들)(756), 물리적 레지스터 파일(들) 유닛(들)(758), 및 실행 클러스터(들)(760)는 가능하게는 복수 개인 것으로 도시되어 있는데, 그 이유는 특정 실시예들은 특정 타입들의 데이터/연산들에 대해 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 각각이 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛, 및/또는 실행 클러스터를 갖는 메모리 액세스 파이프라인, 여기서 별개의 메모리 액세스 파이프라인의 경우에 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(764)을 갖는 특정 실시예들이 구현됨)을 생성할 수 있기 때문이다. 별개의 파이프라인들이 이용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행이고 나머지는 순차적일 수 있다는 점도 이해하여야 한다.
메모리 액세스 유닛들(764)의 세트는 메모리 유닛(770)에 결합되고, 메모리 유닛은 레벨 2(L2) 캐시 유닛(776)에 결합된 데이터 캐시 유닛(774)에 결합된 데이터 TLB 유닛(772)을 포함한다. 하나의 예시적 실시예에서, 메모리 액세스 유닛들(764)은 로드 유닛, 저장 어드레스 유닛, 및 저장 데이터 유닛을 포함할 수 있으며, 이들 각각은 메모리 유닛(770)에서의 데이터 TLB 유닛(772)에 결합된다. 명령어 캐시 유닛(734)은 메모리 유닛(770)에서의 레벨 2(L2) 캐시 유닛(776)에 추가로 결합된다. L2 캐시 유닛(776)은 하나 이상의 다른 레벨의 캐시에 그리고 결국에는 주 메모리에 결합된다.
예시로서, 예시적인 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(700)을 구현할 수 있다: 1) 명령어 페칭(738)이 페치 및 길이 디코딩 단(702 및 704)을 실행하고, 2) 디코딩 유닛(740)이 디코딩 단(706)을 실행하고, 3) 리네이밍/할당기 유닛(752)이 할당 단(708) 및 리네이밍 단(710)을 실행하고, 4) 스케줄러 유닛(들)(756)이 스케줄링 단(712)을 실행하고, 5) 물리적 레지스터 파일(들) 유닛(들)(758) 및 메모리 유닛(770)이 레지스터 판독/메모리 판독 단(714)을 실행하고, 실행 클러스터(760)가 실행 단(716)을 실행하고, 6) 메모리 유닛(770) 및 물리적 레지스터 파일(들) 유닛(들)(758)이 라이트 백/메모리 기입 단(718)을 실행하고; 7) 다양한 유닛들이 예외 처리 단(722)에 수반될 수 있고, 및 8) 리타이어먼트 유닛(754) 및 물리적 레지스터 파일(들) 유닛(들)(758)이 커밋 단(724)을 실행한다.
코어(790)는, 여기 기술된 명령어(들)를 포함하여, 하나 이상의 명령어 세트들[예컨대, (보다 최신의 버전으로 추가된 몇몇 확장을 갖는) x86 명령어 세트; 미국 캘리포니아주 서니베일 소재의 MIPS 테크노롤지사의 MIPS 명령어 세트; 미국 캘리포니아주 서니베일 소재의 ARM 홀딩스사의 (NEON 등의 선택적 부가 확장을 갖는) ARM 명령어 세트]를 지원할 수 있다. 일 실시예에서, 코어(790)는 패킹된 데이터 명령어 세트 확장(예로서, SSE, AVX1, AVX2 등)을 지원하기 위한 로직을 포함하며, 그에 따라 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 패킹된 데이터를 이용하여 실행되는 것을 가능하게 한다.
코어는 멀티스레딩(연산들 또는 스레드들의 2개 이상의 병렬 세트들을 실행하는 것)을 지원할 수 있고 또한 타임 슬라이스 멀티스레딩(time sliced multithreading), (물리적 코어가 동시 멀티스레딩하고 있는 스레드들 각각에 대해 단일의 물리적 코어가 논리적 코어를 제공하는) 동시 멀티스레딩, 또는 이들의 조합(예를 들어, Intel®Hyperthreading 기술에서와 같은 타임 슬라이스 페칭 및 디코딩 및 그 이후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 지원할 수 있다는 것을 이해하여야 한다.
레지스터 리네이밍이 비순차적 실행의 맥락에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 이용될 수도 있다는 점을 이해하여야 한다. 프로세서의 예시된 실시예는 또한 별개의 명령어 및 데이터 캐시 유닛들(734/774) 및 공유된 L2 캐시 유닛(776)을 포함하고 있지만, 대안적 실시예들은 명령어와 데이터 모두에 대해 단일의 내부 캐시, 예를 들어, 레벨 1(L1) 내부 캐시를 가지거나 복수 레벨의 내부 캐시를 가질 수 있다. 몇몇 실시예들에서, 시스템은 내부 캐시와 코어 및/또는 프로세서의 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 캐시 모두가 코어 및/또는 프로세서에 대해 외부적일 수 있다.
특정의 예시적인 순차적 코어 아키텍처
도 8a-b는 더욱 구체적이고 예시적인 순차적 코어 아키텍처의 블록도를 도시하는데, 이 코어는 칩 내의 (동일한 타입 및/또는 상이한 타입들의 다른 코어들을 포함하는) 여러 개의 로직 블록들 중 하나일 수 있다. 로직 블록들은 애플리케이션에 의존하여, 어떤 고정 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직에 의해 고 대역폭 상호 접속 네트워크(예를 들어, 링 네트워크)를 통해서 통신한다.
도 8a는 본 발명의 실시예들에 따라, 온 다이 상호 접속 네트워크(802)에게의 접속부 및 레벨 2(L2) 캐시의 로컬 서브세트(804)와 함께 단일 프로세서 코어를 블록도로 도시한 것이다. 일 실시예에서, 명령어 디코더(800)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(806)는 스칼라 유닛 및 벡터 유닛 내로의 캐시 메모리에 대한 저 지연(low-latency) 액세스를 허용한다. (설계를 간략화하기 위한) 일 실시예에서, 스칼라 유닛(808) 및 벡터 유닛(810)은 별개의 레지스터 세트(제각기, 스칼라 레지스터들(812) 및 벡터 레지스터들(814))를 사용하고, 이들 사이에 전송되는 데이터는 메모리에 기입되고 이후 레벨 1(L1) 캐시(806)로부터 리드 백(read back)되는 반면, 본 발명의 대안 실시예들은 상이한 접근법을 사용할 수 있다(예를 들어, 단일 레지스터 세트를 사용하거나, 또는 기입 및 리드 백되지 않고 데이터가 2개의 레지스터 파일 사이에서 전송되게 허용하는 통신 경로를 포함함).
L2 캐시의 로컬 서브세트(804)는 별개의 로컬 서브세트들이 되도록 분할되는 글로벌 L2 캐시의 일부로서, 프로세서 코어당 하나이다. 각각의 프로세서 코어는 L2 캐시의 그 자신의 로컬 서브세트(804)로의 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독되는 데이터는 그 L2 캐시 서브세트(804)에 저장되고 또한 이들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 다른 프로세서 코어들과 병렬로, 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기입되는 데이터는 그 자신의 L2 캐시 서브세트(804)에 저장되고 또한 필요하다면 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 코히런시(coherency)를 보장한다. 링 네트워크는 양방향성이어서 프로세서 코어들, L2 캐시들 및 다른 로직 블록들과 같은 에이전트들이 칩 내에서 서로 통신하는 것을 허용한다.
도 8b는 본 발명의 실시예들에 따른 도 8a에서의 프로세서 코어의 부분의 확대도이다. 도 8b는 벡터 유닛(810) 및 벡터 레지스터(814)에 대한 더 상세한 부분뿐만 아니라 L1 캐시(804)의 L1 데이터 캐시(806A) 부분을 포함한다. 구체적으로, 벡터 유닛(810)은 16 폭 벡터 프로세싱 유닛(VPU)(16 폭 ALU(828) 참조)이며, 이것은 정수 명령어, 단정밀도 부동 명령어, 및 배정밀도 부동 명령어 중 하나 이상을 실행한다. VPU는 스위즐링 유닛(820)에 의한 레지스터 입력들의 스위즐링(swizzling), 수치 변환 유닛(822A-B)에 의한 수치 변환, 및 메모리 입력에 대한 복제 유닛(824)에 의한 복제를 지원한다. 기입 마스크 레지스터들(826)은 결과적인 벡터 기입들을 술어화(predicate)하는 것을 허용한다.
통합 메모리 컨트롤러 및 그래픽을 갖는 프로세서
도 9는 본 발명의 실시예들에 따라 2 이상의 코어를 가질 수 있고, 통합 메모리 컨트롤러를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(900)의 블록도이다. 도 9의 실선 박스들은 단일 코어(902A), 시스템 에이전트(910), 하나 이상의 버스 컨트롤러 유닛들(916)의 세트를 구비한 프로세서(900)를 예시하는 반면, 점선 박스들의 옵션적 추가는 다중 코어(902A 내지 902N), 시스템 에이전트 유닛(910) 내의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(914)의 세트, 및 특수 목적 로직(908)을 구비한 대안 프로세서(900)를 예시한다.
그러므로, 프로세서(900)의 상이한 구현들은 다음을 포함할 수 있다: 1) (하나 이상의 코어들을 포함할 수 있는) 통합 그래픽 및/또는 과학용(처리량) 로직인 특수 목적 로직(908) 및 하나 이상의 범용 코어들(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 둘의 조합)인 코어(902A 내지 902N)를 구비한 CPU; 2) 그래픽 및/또는 과학용(처리량)을 위해 주로 의도된 많은 수의 특수 목적 코어들인 코어들(902A 내지 902N)을 구비한 보조프로세서; 및 3) 많은 수의 범용 순차적 코어들인 코어들(902A 내지 902N)을 구비한 보조프로세서. 그러므로, 프로세서(900)는 범용 프로세서, 예를 들어 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU(general purpose graphics processing unit), 고 처리량의 MIC(many integrated core) 보조프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서와 같은 보조프로세서 또는 특수 목적 프로세서, 또는 그와 유사한 것일 수 있다. 프로세서는 하나 이상의 칩들상에 구현될 수 있다. 프로세서(900)는 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 어느 하나를 이용하여 하나 이상의 기판들의 일부가 될 수 있고 및/또는 이들 기판상에 구현될 수 있다.
메모리 계층 구조는 코어들 내의 하나 이상의 레벨의 캐시, 공유 캐시 유닛들(906)의 세트 또는 하나 이상의 공유 캐시 유닛들, 및 통합 메모리 컨트롤러 유닛들(914)의 세트에 결합된 외부 메모리(도시 안됨)를 포함한다. 공유 캐시 유닛들(906)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 다른 레벨의 캐시와 같은 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(LLC), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 상호 접속 유닛(912)이 통합 그래픽 로직(908), 공유 캐시 유닛들(906)의 세트, 및 시스템 에이전트 유닛(910)/통합 메모리 컨트롤러 유닛(들)(914)을 상호 접속하지만, 대안 실시예에서는 이러한 유닛들을 상호 접속하기 위한 공지 기법들 중 임의의 것을 사용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(906)과 코어들(902A 내지 902N) 사이의 코히런시가 유지된다.
몇몇 실시예들에서, 코어들(902A 내지 902N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(910)는 코어들(902A 내지 902N)을 조정하고 동작시키는 그런 컴포넌트들을 포함한다. 시스템 에이전트 유닛(910)은 예를 들어 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(902A 내지 902N) 및 통합 그래픽 로직(908)의 전력 상태를 조절하는데 필요한 로직 및 컴포넌트일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부적으로 접속된 디스플레이를 구동하기 위한 것이다.
코어들(902A 내지 902N)은 아키텍처 명령어 세트의 관점에서 동질적이거나 이질적일 수 있다; 즉 코어들(902A 내지 902N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는 한편, 그 외의 것들은 해당 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다.
예시적인 컴퓨터 아키텍처들
도 10 내지 도 13은 예시적인 컴퓨터 아키텍처들의 블록도이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, PDA들(personal digital assistants), 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, DSP들(digital signal processors), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱박스들, 마이크로 컨트롤러들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 그 밖의 전자 디바이스들에 대해 본 기술 분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 수용할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제 도 10을 참조하면, 본 발명의 일 실시예에 따른 시스템(1000)의 블록도가 도시된다. 시스템(1000)은 하나 이상 프로세서들(1010, 1015)을 포함할 수 있고, 이 프로세서들은 컨트롤러 허브(1020)에 결합된다. 일 실시예에서, 컨트롤러 허브(1020)는 (별개의 칩들상에 있을 수 있는) 입력/출력 허브(IOH; 1050) 및 그래픽 메모리 컨트롤러 허브(GMCH; 1090)를 포함하고; GMCH(1090)는 메모리(1040)와 보조프로세서(1045)가 결합되어 있는 메모리 컨트롤러 및 그래픽 컨트롤러를 포함하고; IOH(1050)는 입력/출력(I/O) 디바이스들(1060)을 GMCH(1090)에 결합한다. 대안적으로, 메모리 컨트롤러와 그래픽 컨트롤러 중 하나 또는 모두는 (여기 기술된) 프로세서 내에 통합되고, 메모리(1040) 및 보조프로세서(1045)는 프로세서(1010), 및 IOH(1050)와 단일 칩 내에 있는 컨트롤러 허브(1020)에 직접 결합된다.
추가 프로세서들(1015)의 옵션적 속성은 도 10에서 파선으로 표시되어 있다. 각각의 프로세서(1010, 1015)는 여기서 기술된 프로세서 코어들 중 하나 이상을 포함할 수 있고, 프로세서(900)의 어떤 버전일 수 있다.
메모리(1040)는, 예를 들어, DRAM(dynamic random access memory), PCM(phase change memory), 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 대해, 컨트롤러 허브(1020)는 FSB(frontside bus)와 같은 멀티 드롭 버스, QPI(QuickPath Interconnect)와 같은 포인트 투 포인트 인터페이스, 또는 유사한 접속부(1095)를 통해 프로세서(들)(1010, 1015)와 통신한다.
일 실시예에서, 보조프로세서(1045)는, 예를 들어, 고처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서이다. 일 실시예에서, 컨트롤러 허브(1020)는 통합 그래픽 가속기를 포함할 수 있다.
아키텍처, 마이크로아키텍처, 열, 전력 소비 특성, 및 그와 유사한 것을 포함하여 이점에 대한 여러 기준들의 관점에서 물리적인 리소스들(1010, 1015) 간에 다양한 차이가 있을 수 있다.
일 실시예에서, 프로세서(1010)는 일반 타입의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 보조프로세서 명령어들이 임베디드될 수 있다. 프로세서(1010)는 이들 보조프로세서 명령어들이 소속된 보조프로세서(1045)에 의해 실행되어야 하는 타입인 것으로 인식한다. 따라서, 프로세서(1010)는 보조프로세서 버스 또는 다른 상호 접속부상에서 이러한 보조프로세서 명령어들(또는 보조프로세서 명령어들을 나타내는 제어 신호들)을 보조프로세서(1045)에게 발행한다. 보조프로세서(들)(1045)는 수신된 보조프로세서 명령어들을 수용하고 실행한다.
이제 도 11을 참조하면, 본 발명의 일 실시예에 따른 제1의 더 특정적인 예시적 시스템(1100)의 블록도가 도시된다. 도 11에 도시된 바와 같이, 멀티프로세서 시스템(1100)은 포인트 투 포인트 인터커넥트 시스템이고, 포인트 투 포인트 인터커넥트(1150)를 통해 결합된 제1 프로세서(1170) 및 제2 프로세서(1180)를 포함한다. 프로세서(1170) 및 프로세서(1180) 각각은 프로세서(900)의 어떤 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(1170 및 1180)은 제각기 프로세서들(1010 및 1015)인 한편, 보조프로세서(1138)는 보조프로세서(1045)이다. 또 다른 실시예에서, 프로세서들(1170 및 1180)은 제각기 프로세서(1010) 및 보조프로세서(1045)이다.
프로세서들(1170 및 1180)이 통합 메모리 컨트롤러(IMC) 유닛들(1172 및 1182)을 제각기 포함하는 것으로 도시되어 있다. 프로세서(1170)는 그 버스 컨트롤러 유닛들의 일부로서 포인트 투 포인트(P-P) 인터페이스들(1176 및 1178)을 포함할 수 있고, 이와 유사하게 제2 프로세서(1180)는 P-P 인터페이스들(1186 및 1188)을 포함한다. 프로세서들(1170 및 1180)은 P-P 인터페이스 회로들(1178 및 1188)을 사용하여 포인트 투 포인트(P-P) 인터페이스(1150)를 통해 정보를 교환할 수 있다. 도 11에 도시된 바와 같이, IMC들(1172, 1182)은 프로세서들을 제각기 메모리들, 즉 메모리(1132) 및 메모리(1134)에 결합시키며, 이 메모리들은 제각기 프로세서들에게 국지적으로 소속된 주 메모리의 부분들일 수 있다.
프로세서들(1170, 1180)은 각각 포인트 투 포인트 인터페이스 회로들(1176, 1194, 1186, 1198)을 이용하여 개별 P-P 인터페이스들(1152, 1154)을 통해서 칩셋(1190)과 정보를 교환할 수 있다. 칩셋(1190)은 옵션으로서 고성능 인터페이스(1139)를 통해 보조프로세서(1138)와 정보를 교환할 수 있다. 일 실시예에서, 보조프로세서(1138)는 예를 들어, 고 처리량 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서이다.
공유 캐시(도시 안됨)는 어느 한 프로세서에 포함되거나, 양쪽 프로세서의 외부이지만 여전히 P-P 상호 접속부를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저전력 모드에 놓이는 경우 양쪽 프로세서의 어느 한쪽 또는 모두의 국지적 캐시 정보가 공유 캐시에 저장될 수 있다.
칩셋(1190)은 인터페이스(1196)를 통해 제1 버스(1116)에게 결합될 수 있다. 일 실시예에서, 제1 버스(1116)는 PCI 버스, 또는 PCI 익스프레스 버스, 또는 또 다른 3세대 I/O 상호 접속 버스와 같은 버스일 수 있는데, 본 발명의 범위는 이것들에만 한정되는 것은 아니다.
도 11에 도시되는 바와 같이, 다양한 I/O 디바이스들(1114)이, 제1 버스(1116)를 제2 버스(1120)에 결합하는 버스 브리지(1118)와 함께, 제1 버스(1116)에 결합될 수 있다. 일 실시예에서, 보조프로세서들, 고 처리량 MIC 프로세서들, GPGPU들, 가속기들(예를 들어, 그래픽 가속기들 또는 디지털 신호 처리(DSP) 유닛들과 같은 것), FPGA들(field programmable gate arrays), 또는 임의의 다른 프로세서와 같은 하나 이상의 추가 프로세서(들)(1115)가 제1 버스(1116)에 결합된다. 일 실시예에서, 제2 버스(1120)는 LPC(Low Pin Count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(1122), 통신 디바이스들(1127), 및 디스크 드라이브 또는 명령어들/코드 및 데이터(1130)를 포함할 수 있는 다른 대용량 저장 디바이스와 같은 저장 유닛(1128)을 포함하는 다양한 디바이스들이 제2 버스(1120)에 결합될 수 있다. 또한, 오디오 I/O(1124)는 제2 버스(1120)에 결합될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 11의 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
도 12를 이제 참조하면, 본 발명의 일 실시예에 따른 제2의 더 특정적인 예시적 시스템(1200)의 블록도가 도시된다. 도 11 및 도 12의 동일한 구성요소들은 동일한 참조 부호들을 가지며, 도 11의 특정 양태들은 도 12의 다른 양태들을 불명확하게 하는 것을 피하기 위해 도 12로부터 생략되었다.
도 12는 프로세서들(1170, 1180)이 통합 메모리 및 I/O 제어 로직("CL")(1172 및 1182)을 제각기 포함할 수 있다는 것을 예시한다. 이로 인해, CL(1172, 1182)은 통합 메모리 컨트롤러 유닛들을 포함하고 또한 I/O 제어 로직을 포함한다. 도 12는 메모리들(1132, 1134)이 CL(1172, 1182)에 결합될 뿐만 아니라 I/O 디바이스들(1214)도 제어 로직(1172, 1182)에 결합된다는 것을 예시한다. 레거시 I/O 디바이스들(1215)이 칩셋(1190)에 결합된다.
도 13을 이제 참조하면, 본 발명의 실시예에 따른 SoC(1300)의 블록도가 도시된다. 도 9에 있는 유사한 요소들은 동일한 참조 부호를 갖는다. 또한, 점선 박스들은 더욱 진보된 SoC들에 관한 옵션적 특징들이다. 도 13에서, 상호접속부 유닛(들)(1302)이: 하나 이상의 코어들(202A 내지 202N)의 세트 및 공유 캐시 유닛(들)(906)을 포함하는 애플리케이션 프로세서(1310); 시스템 에이전트 유닛(910); 버스 컨트롤러 유닛(들)(916); 통합 메모리 컨트롤러 유닛(들)(914); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 보조프로세서(1320) 또는 그 세트; SRAM(static random access memory) 유닛(1330); DMA(direct memory access) 유닛(1332); 및 하나 이상의 외부 디스플레이에 결합하기 위한 디스플레이 유닛(1340)에 결합된다. 일 실시예에서, 보조프로세서(들)(1320)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고 처리량 MIC 프로세서, 임베디드 프로세서, 및 그와 유사한 것과 같은 특수 목적 프로세서를 포함한다.
여기에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, (휘발성 및/또는 비휘발성 메모리 및/또는 스토리지 요소들을 포함하는) 스토리지 시스템, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템상에서 실행되는 컴퓨터 코드 또는 컴퓨터 프로그램들로서 구현될 수 있다.
도 11에 예시된 코드(1130)와 같은 프로그램 코드는 여기서 기술된 기능들을 실행하고 출력 정보를 발생하도록 입력 명령어들에 적용될 수 있다. 출력 정보는 공지 방식으로 하나 이상의 출력 디바이스들에게 적용될 수 있다. 본 발명의 목적을 위해, 처리 시스템은 예를 들어 DSP(digital signal processor), 마이크로컨트롤러, ASIC(application specific integrated circuit), 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 고급의 절차적 또는 객체 지향적 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한 원하는 경우 어셈블리어 또는 기계어로 구현될 수 있다. 사실상, 여기 기술된 메커니즘들은 어떠한 특정의 프로그래밍 언어로만 그 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일링되거나 인터프리팅된 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양태들은 기계에 의해 판독될 때 기계로 하여금 본 명세서에서 설명되는 기술들을 실행하기 위한 논리를 제조하게 하는, 프로세서 내의 다양한 논리를 표현하는, 기계 판독 가능 매체상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 기계 판독 가능 매체 상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 제공되어, 논리 또는 프로세서를 실제로 제조하는 제조 기계들 내에 로드될 수 있다.
그러한 기계 판독 가능 저장 매체는 하드 디스크들, 임의의 다른 유형의 디스크들로서 플로피 디스크들, 광 디스크들, CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritable's), 및 광자기 디스크들을 포함하는 디스크, ROM들(read-only memories), 예를 들어 DRAM들(dynamic random access memories), SRAM들(static random access memories)과 같은 RAM들(random access memories), EPROM들(erasable programmable read-only memories), 플래시 메모리, EEPROM들(electrically erasable programmable read-only memories)과 같은 반도체 디바이스들, PCM(phase change memory), 자기 또는 광 카드들, 또는 전자적 명령어들을 저장하기에 적절한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하여, 머신 또는 디바이스에 의해 제조되거나 형성되는 물품들의 비 일시적 유형의 배열들을 포함할 수 있는데, 이것에만 한정되지는 않는다.
따라서, 본 발명의 실시예들은 명령어들을 포함하거나 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비 일시적인 유형의 기계 판독 가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로도 지칭될 수 있다.
특정의 예시적 실시예들이 설명되고 첨부 도면들에서 도시되었지만, 그러한 실시예들은 단지 설명을 위한 것일 뿐이고 발명의 넓은 범위를 제한하는 것이 아니며, 이 개시를 연구할 때 관련 기술 분야의 통상의 기술자는 다양한 다른 변형들을 생각해낼 수 있으므로 이 발명은 도시되고 설명된 그 특정 구성들 및 배열들에만 제한되지 않는다는 것을 이해해야 한다. 빠르게 성장하고 또한 추가 향상이 용이하게 예견되지 않는 이와 같은 기술 영역에서, 개시된 실시예들은 본 개시의 원리들 또는 첨부된 청구범위를 벗어나지 않고서 기술적 향상들을 가능하게 함으로써 용이하게 되듯이 배치 및 상세 사항에 있어서 쉽게 수정 가능할 수 있다.
Claims (22)
- 장치로서,
복수의 벡터 레지스터 - 각각의 벡터 레지스터는 복수의 레인으로 나누어지고, 각각의 레인은 동일한 수의 데이터 성분들을 저장함 -;
벡터 감축 명령어를 디코딩하기 위한 디코더; 및
상기 복수의 벡터 레지스터에 결합되고 적어도 일부 회로를 포함하는 실행 유닛
을 포함하고,
상기 실행 유닛은, 상기 벡터 감축 명령어에 응답하여, 감축 연산자를 이용하여 소스 피연산자에 저장되는 데이터 성분들의 배열을 목적지 피연산자에서의 결과로 감축시키고 - 상기 소스 피연산자와 상기 목적지 피연산자 각각은 상기 벡터 레지스터들 중 하나임 - , 각각의 레인에서의 상기 데이터 성분들 중 두 개의 데이터 성분들에 상기 감축 연산자를 적용하고, 상기 두 개의 데이터 성분들을 하나의 데이터 성분이 되도록 감축시키고, 적어도 하나의 데이터 성분이 각각의 레인에 남아 있을 때 하나 이상의 남아 있는 데이터 성분들을 시프팅시키는 장치. - 제1항에 있어서, 상기 실행 유닛은 상기 벡터 감축 명령어에 응답하여 각각의 레인에서의 최고위 위치에 제로를 삽입하는 장치.
- 제1항에 있어서, 상기 감축 연산자는 가산, 감산 또는 승산을 포함하는 장치.
- 제1항에 있어서, 상기 실행 유닛은 각각의 레인에서의 최하위 데이터 성분들 중 두 개의 데이터 성분들에 상기 감축 연산자를 적용하는 장치.
- 제1항에 있어서, 상기 실행 유닛은 상기 벡터 감축 명령어에 응답하여 상기 남아있는 데이터 성분들 각각을 각각의 레인 내에서 우측으로 하나의 위치만큼 시프팅시키는 장치.
- 제1항에 있어서, 상기 실행 유닛은 상기 벡터 감축 명령어를 갖지 않는 감축 코드를 상기 벡터 감축 명령어를 갖는 번역된 감축 코드로 변환시키고, 상기 감축 코드 및 상기 번역된 감축 코드는 상기 복수의 레인에 걸쳐서 상기 데이터 성분들의 배열에 적용되는 감축 연산들의 동일한 시퀀스를 특정하고 동일한 결과를 발생시키는 장치.
- 제1항에 있어서, 상기 데이터 성분들 각각은 배정도(double-precision) 부동 소수점 수, 단정도(single-precision) 부동 소수점 수, 또는 반정도(half-precision) 부동 소수점 수인 장치.
- 벡터 감축 명령어들을 실행시키기 위한 컴퓨터 구현 방법으로서,
감축 연산자를 이용하여 소스 피연산자에 저장되는 데이터 성분들의 배열을 목적지 피연산자에서의 결과가 되도록 감축시키기 위한 벡터 감축 명령어를 수신하는 단계 - 상기 소스 피연산자와 상기 목적지 피연산자 각각은 복수의 벡터 레지스터 중 하나이고, 각각의 벡터 레지스터는 복수의 레인으로 나누어지고, 각각의 레인은 동일한 수의 데이터 성분들을 저장함 -;
상기 벡터 감축 명령어에 응답하여, 각각의 레인에서의 상기 데이터 성분들 중 두 개의 데이터 성분들에 상기 감축 연산자를 적용하고, 상기 두 개의 데이터 성분들을 하나의 데이터 성분이 되도록 감축시키는 단계; 및
적어도 하나의 데이터 성분들이 각각의 레인에 남아 있을 때 하나 이상의 남아 있는 데이터 성분들을 시프팅시키는 단계
를 포함하는 컴퓨터 구현 방법. - 제8항에 있어서,
상기 벡터 감축 명령어에 응답하여, 각각의 레인에서의 최고위 위치에 제로를 삽입하는 단계
를 더 포함하는 컴퓨터 구현 방법. - 제8항에 있어서, 상기 감축 연산자는 가산, 감산 또는 승산을 포함하는 컴퓨터 구현 방법.
- 제8항에 있어서, 상기 감축 연산자를 적용하는 단계는 각각의 레인에서의 최하위 데이터 성분들 중 두 개의 데이터 성분들에 상기 감축 연산자를 적용하는 단계를 더 포함하는 컴퓨터 구현 방법.
- 제8항에 있어서, 위치들을 시프팅시키는 단계는 상기 남아 있는 데이터 성분들 각각을 각각의 레인 내에서 우측으로 하나의 위치만큼 시프팅시키는 단계를 더 포함하는 컴퓨터 구현 방법.
- 제8항에 있어서,
상기 벡터 감축 명령어를 갖지 않는 감축 코드를 상기 벡터 감축 명령어를 갖는 번역된 감축 코드로 변환시키는 단계를 더 포함하고, 상기 감축 코드 및 상기 번역된 감축 코드는 상기 복수의 레인에 걸쳐서 상기 데이터 성분들의 배열에 적용되는 감축 연산들의 동일한 시퀀스를 특정하고 동일한 결과를 발생시키는 컴퓨터 구현 방법. - 제8항에 있어서, 상기 데이터 성분들 각각은 배정도 부동 소수점 수, 단정도 부동 소수점 수, 또는 반정도 부동 소수점 수인 컴퓨터 구현 방법.
- 시스템으로서,
메모리; 및
상기 메모리에 결합되는 프로세서
를 포함하고,
상기 프로세서는,
복수의 벡터 레지스터 - 각각의 벡터 레지스터는 복수의 레인으로 나누어지고, 각각의 레인은 동일한 수의 데이터 성분들을 저장함 -;
벡터 감축 명령어를 디코딩하기 위한 디코더; 및
상기 복수의 벡터 레지스터에 결합되고 적어도 일부 회로를 포함하는 실행 유닛
을 포함하고,
상기 실행 유닛은, 상기 벡터 감축 명령어에 응답하여, 감축 연산자를 이용하여 소스 피연산자에 저장되는 데이터 성분들의 배열을 목적지 피연산자에서의 결과로 감축시키고 - 상기 소스 피연산자와 상기 목적지 피연산자 각각은 상기 벡터 레지스터들 중 하나임 - , 각각의 레인에서의 상기 데이터 성분들 중 두 개의 데이터 성분들에 상기 감축 연산자를 적용하고, 상기 두 개의 데이터 성분들을 하나의 데이터 성분이 되도록 감축시키고, 적어도 하나의 데이터 성분이 각각의 레인에 남아 있을 때 하나 이상의 남아 있는 데이터 성분들을 시프팅시키는 시스템. - 제15항에 있어서, 상기 실행 유닛은 상기 벡터 감축 명령어에 응답하여 각각의 레인에서의 최고위 위치에 제로를 삽입하는 시스템.
- 제15항에 있어서, 상기 감축 연산자는 가산, 감산 또는 승산을 포함하는 시스템.
- 제15항에 있어서, 상기 실행 유닛은 각각의 레인에서의 최하위 데이터 성분들 중 두 개의 데이터 성분들에 상기 감축 연산자를 적용하는 시스템.
- 제15항에 있어서, 상기 실행 유닛은 상기 벡터 감축 명령어에 응답하여 상기 남아있는 데이터 성분들 각각을 각각의 레인 내에서 우측으로 하나의 위치만큼 시프팅시키는 시스템.
- 제15항에 있어서, 상기 실행 유닛은 상기 벡터 감축 명령어를 갖지 않는 감축 코드를 상기 벡터 감축 명령어를 갖는 번역된 감축 코드로 변환시키고, 상기 감축 코드 및 상기 번역된 감축 코드는 상기 복수의 레인에 걸쳐서 상기 데이터 성분들의 배열에 적용되는 감축 연산들의 동일한 시퀀스를 특정하고 동일한 결과를 발생시키는 시스템.
- 장치로서,
복수의 벡터 레지스터 - 각각의 벡터 레지스터는 복수의 레인으로 나누어지고, 각각의 레인은 동일한 수의 데이터 성분들을 저장함 -;
벡터 감축 명령어를 수신하기 위한 수단; 및
상기 벡터 감축 명령어에 응답하여, 감축 연산자를 이용하여 소스 피연산자에 저장되는 데이터 성분들의 배열을 목적지 피연산자에서의 결과로 감축시키고 - 상기 소스 피연산자와 상기 목적지 피연산자 각각은 상기 벡터 레지스터들 중 하나임 - , 각각의 레인에서의 상기 데이터 성분들 중 두 개의 데이터 성분들에 상기 감축 연산자를 적용하고, 상기 두 개의 데이터 성분들을 하나의 데이터 성분이 되도록 감축시키고, 적어도 하나의 데이터 성분이 각각의 레인에 남아 있을 때 하나 이상의 남아 있는 데이터 성분들을 시프팅시키기 위한 수단
을 포함하는 장치. - 제21항에 있어서, 상기 배열을 감축시키는 수단은 각각의 레인에서의 최고위 위치에 제로를 삽입하고, 상기 감축 연산자는 가산을 포함하는 장치.
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