KR101701893B1

KR101701893B1 - 인코딩 및 디코딩 장치 및 방법

Info

Publication number: KR101701893B1
Application number: KR1020100063294A
Authority: KR
Inventors: 알라인 모우라드; 찰리 포울리아트; 데이비드 데클럭; 켄타 카사이
Original assignee: 삼성전자주식회사; 에꼴 나쇼날 쉬페리에르 드 르렉트로니끄 에 데 쎄 어플리케이션스
Priority date: 2009-07-02
Filing date: 2010-07-01
Publication date: 2017-02-02
Also published as: US8745460B2; KR20110002813A; GB2471513B; GB2471513A; GB0911513D0; US20110004811A1

Abstract

가변 노드는 코드워드 심볼 위치에 해당하고, 가변 노드 및 체크 노드로 형성되는 바이파타이트 프로토그래프(bipartite protograph)에서 유도되는 패리티 체크 행렬에 해당하는 인코딩 스킴을 채용하는 인코더 및 디코더가 제공된다. 상기 프로토그래프는 다수의 그룹의 노드로 구성된다. 여기서, 각 그룹의 노드는 가변 노드와 체크 노드로 구성된다. 각 체크 노드는 단계=2의 그룹에 속하고, 동일 그룹의 2개의 가변 노드에 연결된다. 상기 프로트그래프는 단계 n의 다수의 체크 노드에 연결된다. 여기서 n 상기 다수의 그룹의 수이다. 다수의 체크 노드에서 각 체크 노드는 각 그룹에서 가변 노드에 연결되고, 코드 워드에서의 심볼 위치는 그룹의 노드 사이에서 인터리빙된다.

Description

인코딩 및 디코딩 장치 및 방법{ENCODING/DECODING APPARATUS AND METHOD}

본 발명은 통신 시스템에서 채널 코딩 및 디코딩 스킴에 관한 것으로, 예를 들어, 코드 벡터 심볼에 대한 정보 벡터 심볼의 비율이 낮은, 저 비율의 코드에 대한 것이다.

낮은 또는 매우 낮은 레이트의 다양한 순방향 에러 정정 인코딩 스킴이 제안되어 왔고, 이들은 하기와 같은 참조 문헌들이 있다.

L. Ping et al., "Low rate turbo " Hadamard codes " IEEE Transactions on Information Theory, Vol. 40, No. 12, December 2003, 에서, 논의된 -Turbo-Hadamard 코드와,

Ping et al., "Zigzag codes and concatenated zigzag codes " IEEE Transactions on Information Theory, Vol. 47, No. 2, February 2001, and K. Li et al., "Low rate repeat zigzag Hadamard codes " IEEE transactions on Information Theory, Vol. 54, No. 2, February 2008 에서, 논의된 Zigzag Hadamard 코드와,

T. Richardson, "Multi - edge Type LDPC codes " an online document which can be found at http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.106.7310&rep=rep1&type=pdf, April 2004 에서 논의된 multi-edge type low rate 코드는 이러한 스켐에 대한 참조 문헌이다.

그리고, LDPC(Low Density Parity Check)에 대해서, 인코딩 동안에, 행렬 G 생성기는 행렬 곱셉(matrix multiplication)을 이용하여 메시지 벡터를 코드 벡터로 변환한다.

디코딩 시에는, 패리티 체크 행렬 H 에 의한 코드 벡터의 행렬 곱셈이 널 벡터인 속성을 가지는 페리티 체크 행렬 H 가 사용된다. LDPC 코드에 대해서, 패리티 체크 행렬은 sparse 이다.(예를 들어, 0에 의해 크게 populate 된다.)

LDPC를 나타내는 간편한 방법은 노드가 2개의 구분되는 집합으로 분리되는 바이파타이트 그래프(bipartite graph)의 형태로 구성하는 것이다. 상기 집합은 가장자리(edge)가 2개의 서로 다른 타입의 노드를 연결 만하는, 가변 노드(v-node) 및 체크 노드 (c-node)로 참조될 수 있다.

그리고, 이러한 그래프는 공통적으로 태너 그래프(Tanner Graph)라고 불리운다. v-node 의 수는 코드 벡터의 크기 N_v 에 해당한다. c-code 의 수는 패리터 체크 벡터의 크기 N_c 에 해당한다. 상기 패리티 체크 벡터는 N_v-N_i로 주어지고, N_i 는 인코더의 입력에서의 정보 벡터의 크기이다.

태너 그래프의 거스(girth)는 태너 그래프에서 가장 작은 사이클의 길이로 정의된다. 우수한 성능을 위해서, 상기 거스는 큰 것이 바람직하다. 노드의 단계(degree)는 노드로부터 그리고 노드로까지의 브랜치(branch)의 수에 의해 결정된다.

LDPC 코드를 디코딩하는 하나의 방법은, 그래프의 가장자리에서 메시지를 통과시키는 빌리프 프로퍼게이션 알고리즘(belief propagation algorithm)과 같은 반복적인 디코딩 알고리즘을 사용하는 것이다.

노드들의 값들은 노드가 수신하는 메시지에 따라 업데이트된다. 체크 노드가 널 벡터에 해당할 때, 또는, 반복 횟수가 디폴트 수에 해당할 때, 반복은 멈춰진다.

Galois field GF(q) 상에서 설계된 LDPC 코딩은 q=2 일 때 그리고 코드워드 길이가 매우 길때, 성능에 대해서는 샤논 한계(Shannon limit)에 근접한다.

더 중간 또는 적당한 코드워드 길이에 대해서는, q를 2 보다 증가시킴으로써, 효율적인 에러 디코딩이 달성될 수 있다. 그 예는 L.Sassateli et al., "Low -rate Non - Binary LDPC Codes " Proceedings of IEEE Turbo-Coding Symposium, Lausanne, Switzerland, September 2008 에 나와있다.

개선된 LDPC 코드의 설계를 지원하기 위해서, 프로토그래프(protograph)를 이용하여 LDPC 코드를 유도하는 것이 제안되었다. 상기 프로토그래프는 상대적으로 작은 수의 노드를 템플리트로 가지는 태너 그래프에 효율적이다. 이러한 예는 D.Divsalar et al., "Low rate LDPC codes with simple protograph structure " International Symposium on Information Theory (ISIT), 2005, 에 나타나 있다.

결과적인 LDPC 코드는 때때로 protograph 코드로 알려져있다. 프로토그래프의 성능은 작은 수의 노드를 포함하기 때문에, 비교적으로 쉽게 분석될 수 있다 그리고 프로토그래프로부터 유도된 LDPC 코드의 성능에 대해 상당한 정보를 제공한다.

본 밥명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 단순하지만 강력한(powerful) 새로운 코드를 활용하는 인코딩 및 디코딩을 위한 장치 및 방법을 제공함에 있다.

단순함은 인코더 및 디코더의 구현 복잡도 (오퍼레이션 횟수) 측면에서 바림적한 속성이다. 강력함은 신호 전송에 영향을 주는 채널 왜곡에 의해 발생하는 에러를 정정하는 코드 관점에서 바람직한 속성이다.

본 발명의 견지는 청구항에 나와 있다. 본 발명의 실시 예는 다음과 같은 속성을 포함하는 프로토그래프(protograph)를 활용한다.

v-node 와 c-node 는 임미의 차원 q의 Galois Field 로부터 비 이진(non-binary) 심볼이다. 여기서, q는 소수 또는 소수의 승(power)이다. 이는 가장 흥미로운 값 q = [32~256] 을 아우른다. 다른 필드 순서는 높은 디코딩 복잡도(q > 256) 또는 작은 성능 개선 때문에 이진 코드(q < 32).에 비해 덜 흥미로울 수 있다.

v-node는 3개의 병렬의 구분되는 경로 위의 그룹에 위치된다. 이러한 계층의 개념은 3 개의 병렬 v-node로 구성된다. 계층 N_l 의 수는 따라서 N _v /3와 동일하다.

v-node 사이의 c-node 는 모두 단계(degree)=2 이다.

양 가장자리의 c-node 는 모두 단계(degree)=3 이다.

모든 v-node 는 일정한 단계 2를 가지고 있다, 따라서, 프로토그래프 코드가 시이클 코드의 클래스에 해당한다.

채널 코드 행렬을 근본 짓는 태너 그래프의 설계에 사용되는 크리테리언(criterion)은 그래프의 최대 거스를 달성하는 것이다.

가장자리에서 비 제로(non-zero) 값은 다음과 같은 설계 법칙에 따라 선택된다 (그래프 거스 최대화 후에), 상기 설계 법칙은 최대 최소 Hamming 거리를 가지는 동등한 이진 컴포넌트 코드를 달성하고 그리고 이러한 최소 Hamming 거리에 대해 코드워드의 가장 좋은 다양성을 달성하는 것이다.

Poulliat et al: "Design of regular (2,dc)-LDPC codes over GF(q) using their binary images" IEEE Trans. Commun., vol. 56(10), pp 1626-1635, October 2008 에 나타난 추가적이고, 더 효율적인 비 제로 값 할당은 본 발명에 부응한다(comliant).

본 발명의 다른 실시 예에서, 프로토그래프는 복잡도를 줄이기 위해 압축된다.

본 발명의 목적을 달성하기 위한 제 1 견지에 따르면, 인코더 장치에 있어서 데이터 스트림을 수신하는 입력 인터페이스와 수신한 데이터 스트림을 해당 코드워드로 매핑하는 프로세서와 상기 코드워드를 출력하는 출력 인터페이스를 포함하는 것을 특징으로 하는 장치. 여기서, 상기 프로세서는 수신한 데이터 스트림의 패킷을 바이파타이트 프로토그래프(bipartite protograph) 에서 유도된 해당 패리티 체크 행렬에 해당하는 인코딩 스킴을 이용하여 해당 코드워드로 매핑하고, 여기서, 각 패킷은 패킷 심볼의 시퀀스로 구성되고 각 코드워드는 코드워드 심볼의 시퀀스로 구성된다. 상기 바이파타이트 프로토그래프는 다수의 그룹의 노드와, 단계 n의 다수의 제 2 체크 노드로 구성된다. 여기서, 각 그룹의 노드는 가변 노드들과 다수의 제 1 체크 노드로 구성된다. 여기서 각 가변 노드는 코드 워드 심볼 위치에 해당하고, 상기 다수의 제 1 체크 노드에 있는 각 체크 노드는 단계=2 이고, 동일한 그룹 내에 있는 2개의 가변 노드에 연결된다. 여기서, n 은 상기 다수의 그룹의 수이고, 다수의 제 2 체크 노드의 각 체크 노드는 각 코드워드에서 코드워드 심볼 위치가 그룹의 노드들 사이에서 인터리빙되는 각 그룹의 가변 노드에 연결된다.

본 발명의 목적을 달성하기 위한 제 2 견지에 따르면, 디코다 장치에 있어서 각 코드워드가 코드워드 심볼의 시퀀스로 구성되는 코드워드 스트림을 수신하는 입력 인터페이스와 상기 코드워드를 데이터 패킷으로 리커버하기 위해 디코딩하는 프로세서와 패킷 심볼의 시퀀스로 구성되는 데이터 패킷을 출력하는 출력 인터페이스를 포함하는 것을 특징으로 하는 장치. 여기서, 상기 프로세서는 바이파타이트 프로토그래프로부터 유도되는 패리티 체크 행렬을 이용하여 상기 데이터 패킷을 리커버한다. 여기서, 상기 바이파타이트 프로토그래프는, 다수의 그룹의 노드와, 단계 n의 다수의 제 2 체크 노드로 구성된다. 여기서, 각 그룹의 노드는 가변 노드들과 다수의 제 1 체크 노드로 구성된다. 여기서 각 가변 노드는 코드 워드 심볼 위치에 해당하고, 상기 다수의 제 1 체크 노드에 있는 각 체크 노드는 단계=2 이고, 동일한 그룹 내에 있는 2개의 가변 노드에 연결된다. 여기서, n 은 상기 다수의 그룹의 수이고, 다수의 제 2 체크 노드의 각 체크 노드는 각 코드워드에서 코드워드 심볼 위치가 그룹의 노드들 사이에서 인터리빙되는 각 그룹의 가변 노드에 연결된다.

본 발명의 인코더 및 디코더 및 해당 인코딩 및 디코딩 방법은 낮은 복잡도와 높은 성능을 가지는 이점이 있다.

도 1은 통신 시스템의 전형적인 컴포넌트를 도시한 것이다.
도 2는 본 발명의 제 1 실시 예에 따른 프로토그래프를 도시한 것이다.
도 3은 도 2에서의 프로토그래프에 대한 패리티 체크 행렬 구조를 도시한 것이다.
도 4는 본 발명의 제 1 실시 예에 대한 프로토그래프 코드의 성능 결과를 도시한 그래프.
도 5는 본 발명의 제 1 실시 예에 대한 rate =1/6 이고 프로토 코드를 포함하는 1024 정보 비트를 가지는 다양안 코드의 성능을 비교하는 그래프이다.
도 6은 본 발명의 실시 예에 따른 서로 다른 레이트에서 1024 정보 비트를 가지는 GF(256) 에서, 프로토그래프 코드의 성능을 비교한 그래프이다.
도 7은 본 발명의 실시 예에 따른 서로 다른 레이트에서 192 정보 비트를 가지는 GF(256) 에서, 프로토그래프 코드의 성능을 비교한 그래프이다.
도 8은 본 발명의 제 2 실시 예에 따른 프로토그래프를 도시한 것이다
도 9는 본 발명의 제 3 실시 예에 따른 프로토그래프를 도시한 것이다.

이하 본 발명의 바람직한 실시 예를 첨부된 도면의 참조와 함께 상세히 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다.

이하, 본 발명은 인코딩 및 디코딩 장치 및 방법에 대해 설명할 것이다.

도 1에 도시된 바와 같이, 본 발명의 제 1 실시 예는 정보가 정보 소스 1 에서 부터 통신 채널 3을 통해 정보 싱크 5로 전송되는 전형적인 통신 시스템에서 설명된다.

상기 통신 채널 3을 통하는 전송 이전에, 통신 소스 1로부터의 정보는 소스 인코더 7에 의해 정보를 효율적으로 나타내기 위해 인코딩된다. 이후, 상기 통신 채널 3의 전송 속성을 고려하여 채널 인코더 9에 의해 인코딩된다.

이후, 통신 채널 3에 입력되는 통신 신호를 생성하기 위해 변조기 11 에 입력된다. 상기 통신 채널 3을 통하는 전송에서, 통신 신호는 복조기 13에 의해 복조되고, 채널 디코더 15에 의해 디코딩되고, 소스 디코더 17에 의해 디코딩된다.

이러한 실시 예에서, 상기 채널 인코더 9와 채널 디코더 15는 새로운 채널 인코딩 스킴에 따라 동작한다. 통신 시스템의 나머지 컴포넌트들은 일반적이기 때문에 더 이상 설명되지 않을 것이다.

본 실시 예의 새로운 인코딩 스킴은 태너 그래프 형식의 도 2에 도시된 프로토그래프 P₁ 로부터 유도 가능한 패리티 체크 행렬을 포함한다.

상기 프로토그래프 P₁에서, v-node 및 c-node 는 256 차원을 가지는 Galois 필드 로부터 비 이진(non-binary) 심볼이다. 상기 v-node 는 3개의 그룹에 제공된다. 여기서, 3개의 그룹의 v-node 는 3개로 구별되는 병렬 경로에 의해 표현된다. 3개의 병렬 v-node를 구성하는 계층의 개념이 소개된다. 계층의 수 N _l 는 N _v /3 와 동일하다.

모든 v-node 는 일정한 단계=2를 가지고 있다. 따라서, 프로토그래프 코드가 사이클릭 코드의 클래스에 있다는 것을 확인할 수 있다.

각 그룹에서 상기 v-node 사이의 c-node 는 모두 단계=2 이다. 프로토그래프 P₁의 각 가장자리에서, 단계=3 인 c-node 는 3 개의 구분되는 경로의 각각의 가장자리에서 표현되는, 각 3 개의 그룹에서 v-node 에 연결되어 있다.

인터리버는 수신 코드 벡터에서의 위치가 서로 다른 그룹의 노드 사이에서 인터리빙되기 위해 적용된다.

도 2의 프로토그래프을 기반으로, 몇몇의 행렬 생성이 사용된다. ultra-sparse d_v = 2 NB-LDPC 코드가 소개되었기 때문에, 그래프의 거스는 중요한 역할을 한다. 이는 큰 거스를 달성하기 위한 그래프 구성에 집중하기 위해 중요하다.

도 3은 도 2에서의 프로토그래프에 대한 패리티 체크 행렬 구조를 도시한 것이다.

상기 도 3을 참조하면, 도 3은 레이트 R=1/6 코드의 경우에 대한 행렬 구조를 도시한 것으로, "1" 은 GF(256)에서 비 제로 값을 나타낸다. 인터리버 ∏₁와 ∏₂는 "lifting technique" 또는 PEG(Progressive Edge-Generation) 알고리즘을 이용하여 순수히 랜덤하게 설계될 수 있다.

이러한 실시 예에서, 채널 코드 행렬의 설계에 사용되는 크리터리언(criterion)은 그래프의 최대 거스를 달성하기 위한 하나이다. 하기 <표 1>은 도 3의 프로토그래프를 사용하여 획득되는 상기 거스 속성의 예를 나타낸다.

코드	R = 1/6 K_b = 192 N_b = 1152	R = 1/6 K_b = 1000 N_b = 6000	R = 1/12 K_b = 192 N_b = 2304	R=1/12 K_b=960 N_b=11520
girth	32	40	64	80
multiplicity	44	26	54	26

상기 <표 1>은 도 2의 프로토그래프를 이용하여 획득된 프로토그래프의 거스 속성이다.

그래프 거스 최대화 이후, 가장자리에서 비 제로 값들이 Poulliat et al: "Design of regular (2,dc)-LDPC codes over GF(q) using their binary images" IEEE Trans. Commun., vol. 56(10), pp 1626-1635, October 2008 에서 논의된 기술을 이용하여 선택되고 본 실시에서 채용된다. 그래프에서 모든 최단 사이클을 고려하는 것과, 이러한 사이클에서 나타나는 비 제로 값을 선택하는 것으로 구성된다.

상기 어러한 사이클에서 이진 이미지는 풀-랭크 정방 행렬(full-rank square matrix)이다.

이러한 최적화 알고리즘은 error-floor 영역에서 FER(Frame Error Rate) 성능을 향상시키는 것으로 알려져 있다. 이러한 최적화 기술에 추가적으로, 패리티 체크 행렬의 단일 행에 나타나는 비 제로 값들이 선택되어 동등한 이진 컴포넌트 코드가 최대 최소 Hamming distance를 가지고 있고, 이러한 최소 Hamming distance 에 대해 가장 좋은 다양성을 가지고 있게 된다. 하기 <표 2>는 GF(256)에서 행에 대한 비 제로 값들의 가장 좋은 선택을 나타낸다.

달성 가능한 코딩 레이트 R은 R = 1/(3*N _l )와 동일하다. 이러한 코드 레이트는 punturing 없이 달성된다 그리고 도 2에서 도시된 경로에 따라 단순한 부분 심볼 punturung 에 의해 행해지는 것을 제외한 다른 코딩 레이트 획득 없이 달성된다.

프로토그래프 P₁ 구조의 단순성은 자연적으로 레이트 호환 스킴(rate compatible scheme)으로 이끌게 된다. 도 2에 도시돤 바와 같이, punturung에 의해 계층을 제거하는 것은 R = 1/(3*N _l ) 에서 R=1/(3*(N _l -1)) 로 코딩 레이트를 증가시ㅋ키게 된다. 1 또는 2 심볼을 punturung 함으로써 전체 계층 대신에, 하나의 계층 안에서 다른 코딩 레이트을 달성하는 것도 가능하다.

이러한 punturung 전략은 프로토그래프 P₁ 에 대해 최적이다. 왜냐하면, 코드의 랜덤화된 부분에 영향이 없기 때문이다(예를 들어, 인터리버 동작과 같은).

따라서, 거스 구조 및 다른 마더 코드(mother code)를 유지할 수 있다.

따라서, 프로토그래프 P₁의 아주 큰 이점은 마더 코드를 변경할 필요없이 코딩 레이트를 다양화할 수 있는 능력을 가지고 있다는 것이다.

몇 심볼이 punctured 되었을 때, 그래프 속성에 대한 비 제로 값들에 대한 선택은 punctured 된다. 만약, 심볼이 punctured 되었을 때, 도 2의 병렬 경로 중의 하나는 punctured 된다.

빌리프 프로퍼게이션 디코더는 punbtured 된 심볼이 없을 때 2개 대신에 하나의 잡음 심볼로부터 또는 다른 심볼로부터 4개의 비제로 값을 조사한다. 이는 특히, 하위 코드 레이트를 정의하는 몇몇의 비 제로 값들의 곱이 상위 코드 레이트의 최적 값에 해당할 때의 비 제로 값들의 곱을 나타낸다.

따라서, 비 제로 값들의 계층적 최적화는, 비 제로 값들이 관심있는 모든 코드 레이트에 대해 최적으로 선택되는 것이 가능하게 할 수 있는 이점이 있다. 이러한 계층적 최적화의 현존 기술로부터 적응은 단순하다. 제안되는 코드의 성능은 도 4에서 도 7까지를 이용하여 설명될 것이다.

도 4는 본 발명의 제 1 실시 예에 대한 프로토그래프 코드의 성능 결과를 도시한 그래프이다.

상기 도 4를 참조하면, 도 4는 벤치마크로 사용되는 Zig-zag Hadamard 코드의 성능을 가지는 4개의 프로토코드의 성능을 도시한 것이다.

달성되는 이득은 동일한 디코딩 복잡도에 대해 0.5dB 까지이다. 도 4에는 미도시되었지만, 레이트 R=1/6 에 대한 이진 프로토그래프 기반의 LDPC 코드의 성능은 워터폴 영역(waterfall region)에서 Zig-Zag Hadamard 코드보다 0.1~0.2 dB 가 더 우수하다 그리고 eroor floor 가 검출되지 않는다.

이는 본 실시 예의 비 이진 프로토그래프는 이러한 특정 레이트에서의 이진 프로토그래프 코드에 비해 2개의 영역에서 0.3dB 에서 0.5 dB까지의 이득이 가능한 것을 나타낸다. 이진 프로토그래프 솔루션은 하위 레이트에서는 error flow를 가지는 경향이 있다 그리고 레이트 R=1/10 하에서의 Hadamard based 코드를 제외한 다른 현죤하는 스킴은 존재하지 않는다.

도 5는 본 발명의 제 1 실시 예에 대한 rate =1/6 이고 프로토 코드를 포함하는 1024 정보 비트를 가지는 다양안 코드의 성능을 비교하는 그래프이다.

상기 도 5를 참조하면, 상기 도 5는 레이트 1/6 및 1024 정보비트를 가지는 비 이진 프로토그래프 코드의 성능을 모두 동일한 레이트 및 정보 비트를 가지는 Turbo-Hadamard 코드, 이진 프로토그래프 코드, 하이브리드 LDPC 코드에 비교하여 도시한 것이다. 상기 도 5에서, 이 비진 프로토그래프 코드는 다른 코드에 비해 성능을 월등함을 알 수 있다.

도 6은 본 발명의 실시 예에 따른 서로 다른 레이트에서 1024 정보 비트를 가지는 GF(256) 에서, 프로토그래프 코드의 성능을 비교한 그래프이고, 도 7은 본 발명의 실시 예에 따른 서로 다른 레이트에서 192 정보 비트를 가지는 GF(256) 에서, 프로토그래프 코드의 성능을 비교한 그래프이다

상기 도 6 및 도 7을 참조하면, 1024 정보 비트와 192 정보 비트 가지는 GF(256)에서 각각 서로 다른 코드 레이트들에 대한 비 이진 프로토그래프 코드의 성능이 나타나있다.

두 번째 실시 예는 프로토그래프 P₁의 복잡도를 줄이기 위한 대안으로 프로토그래프 P₂를 제안하기 위해 설명된다.

도 8은 본 발명의 제 2 실시 예에 따른 프로토그래프를 도시한 것이다.

상기 도 8을 참조하면, 도 8에서 도시된 태너 그래프에서 전술한 프로토그래프 P₂ 가 도시된다. 상기 프로토그래프 P₂ 는 상기 프로토그래프 P₁의 압축 형태이다. 이는 디코더에 의해 수행되는 동작(연산)의 수를 줄이는 이점이 있다.

프로토그래프 P₂는 일반적인 비 이진 반복 코드로 해석될 수 있다. 유한 필드 GF(q) 에서, 반복 노드는 사소한 코드가 아니고 실질적으로 이진 멈포넌트 코드에 해당한다. 이러한 관점에서, 비 이진 반복 노드는 상기 프로토그래프 P₁ 에 대한 설명된 기술을 이용하여 최적화되어야 한다.

프로토그래프 P₂ 는 상기 프로토그래프 P₁ 와 동등하지 않다. 프로토그래프 P₁에서 프로토그래프 P₁로 표현을 압축할 때 몇몇의 자유 단계는 손실된다. 프로토그래프 P₁는 실질적으로 더 넓은 코드의 패밀리(wider family of codes)에 속한다. 예를 들어, 몇몇의 구별가능한 타입 P₁의 프로토그래프는 동일한 타입의 프로토그래프 P₂로 압축된다.

그래프와 비 제로 값들을 프로토그래프 P₂ 에 최적화하는 것은 곤란하다. 그리고, 실질적으로 프로토그래프 P₂의 직접적인 최적화는 낮은 성능 결과를 야기할 수 있다.

본 실시 예에서, P₁ 타입의 프로토그래프는 PEG 알고리짐을 이용하여 최적화되고 비 제로 값들을 선택한다. 그리고 결과적인 프로토그래프는 프로토그래프 P2를 유도하기위해 압축된다. 빌리프 프로파게이션 알고리즘은 이후, 프로토그래프 P2에 적용된다.

프로토글개프 P₂는 변하는 노드마다 몇몇의 반복 코드에 의해 따르는 레이트 R=1/3 ultra-sparse non-binary LDPC 코드의 직렬 연접으로 보여진다. 이렇게, 쉬운 인코딩 절차가 유도될 수 있다(예를 들어, 시간에 선형인). 인코딩에 있어서, 2개의 다른 게이스를 고려할 수 있다.

제 1케이스에서, 1/3 레이트의 아우터 코드는 선형적으로 인코딩될 수 없다. 이러한 예에서, 생성기 행렬(generator matrix)은 1/3 레이트의 아우터 코드(outer code)를 먼저 인코딩한다. 이후, 반복 변수들이 획득된 변수 노드들로부터 용이하게 생성된다.

1/3보다 작은 또는 동일한 어떠한 임의의 레이트 R도 단순 반복을 기반으로 하는 중복 심볼을 요구에 의해 생성함으로써 달성 가능하다. 요구에 의한 중복 반복은 구조 P₁에서의 심볼 punturing 과 동등하다. 따라서, 프로토그래프 P₁과 프로토그래프 P₂사이의 토달 컴플라이언스(total compliance)를 가능하게 한다.

제 2케이스에서, 1/3 레이트의 아우터 코드는 선형적으로 인코딩될 수 있다. 이러한 예에서, 상기 아우터 코드에 대해 특정 구조가 집행될 수 있다. 선형적으로 인코딩 가능한 코드(예들 들어, 직접 인코딩 가능한)의 제한을 가지고 PEG 알고리즘을 이용하여 최적화될 수 있다. 또는 구조화된 ultra-sparse Repeat-Accumulate 코드로 획득될 수 있다.

이너 코드(inner code)는 단순 반복을 기반으로 하기 때문에, 프로토그래프 P₂를 기반으로 하는 총체적인 코딩 스킴은 선형적으로 인코딩 가능하다.

인코더 및 디코더의 복잡도의 관점에서, 프로토그래프 P₂는 프로토그래프 P₁ 보다 더 낮은 복잡도를 가진다. 특히, 프로토그래프 P₂ 의 디코딩 복잡도는 코딩 레이트와는 독립적이고 마더 코드(본 실시 예에서 레이트 R=1/3)의 복잡도와 정확히 동일하다. 이러한 속성은 새롭고, 혁신적인 개선이다.

하지만, 프로토그래프 P₂에 대한 인코더의 설계는 프로토그래프 P₁에 대한 인코더의 설계보다 보다 더 복잡하다. 왜냐하면, 압축 후에 더 낮은 자유의 단계가 가능하고, 이는 가장자리에서 비 제로 값들에 대해 가장 좋은 선택을 발견하는 것이 매우 곤란하다는 것을 나타낸다.

성능 측면에서, 프로토그래프 P₂는 프로토그래프 P₁에 대해 더 낮은 디코딩 복잡도(더 작은 수의 디코딩 연산)를 가지고 유사한 성능을 달성한다. 따라서, 현조하느 시스템을 능가할 수 있다.

레이트 호환성(rate compatibility) 측면에서, 프로토그래프 P₂는 인코딩 절차에서 반복 노드의 부분을 사용함으로써 얻어지는 몇몇의 반복노드와 함께 정의되는 매우 낮은 레이트의 마더 코드에서 레이트를 증가시킴으로써 프로토그래프 P₁의 속성을 보존한다.

도 9는 본 발명의 제 3 실시 예에 따른 프로토그래프를 도시한 것이다.

상기 도 9을 참조하면, 본 발명의 제 2 실시 예에 따른 프로토그래프 P₃을 도시한 것이다. 상기 프로토그래프 P₃은 프로토그래프 P₂와 동등하다.

전술한 실시 예에서, v-node 와 c-node 는 256 차원을 가지는 Galois field 에서의 비 이진 심볼이지만. 다른 필드 순서가 사용될 수 있다.

필드 순서에서 43에서 256 까지의 범위가 우선시 된다. 왜냐하면, 256 보다 큰 필드 순서에 대해, 디코더 복잡도는 문제가 있을 정도가 되고, 32보다 낮은 필드 순서에 대해서는 성능 개선이 이진 코드에 비해 작기 때문이다. 하지만, 원칙 상, 어떠한 필드 순서도 사용될 수는 있다 그리고, 본 발명은 이진 심볼을 가지는 v-node 및 c-node 에 적용될 수 있다.

가장자리에 비 제로 값을 할당하는 다른 기술들이 사용될 수 있다. 예를 들어, 리프팅 기술(lifting technique) 또는 PEG 알고리즘이 사용될 수 있다. 선택적으로, 비 제로 값들이 랜덤하게 할당될 수 있다.

전술한 실시 예는, 에러 검출 및 정정을 위해 빌리프 프로파게이션 알고리즘을 활용한다. 당업자는 다른 타입의 Message Passing 알고리즘을 사용할 수 있다.

사용될 수 있는 다른 디코딩 알고리즘은 EMS(Extended Minimum Sum)이다. 상기 EMS 는 Declercq and Fossorier: "Decoding Algorithms over Nonbinary LDPC Codes over GF(q)", IEEE Transactions on Communications, Vol. 55, No 4, pp633-647 에서 논의되었다. 전술한 본 발명의 실시에서, v-node 는 3개의 그룹으로 나뉘어진다. 상기 v-node는 2개의 그룹 또는 더 이상의 수의 그룹으로 나뉘어질 수 있다.

본 발명에서 구현하는 인코더 및 디코더는 프로세싱 장치로 구성될 수 있다 그리고 본 발명은 상기 프로세싱 장치에서 수행되는 프로세스를 포함할 수 있다. 본 발명은 또한 실행에 옮길 컴퓨터 프로그램 또는 캐리어로 확장될 수 있다.

프로그램은 소스 코드, 오브젝트 코드, 부분적으로 컴파일된 상기 소스 코드와 오브젝트 코드의 중간 형태의 코드 또는 본 발명의 프로세스를 구현하는데 사용되기 위한 어떤 형태의 코드일 수도 있다.

상기 캐리어는 상기 프로그램을 실어나르는 것이 가능한 어떠한 엔터티 또는 장치일 수 있다. 예를 들어, 상기 캐리어는 예를 들어 CD-ROM, 반도체 ROM 과 같은 ROM, 플로피 디스크, 하드 디스크, 광학 기록 장치와 같은 자기 기록 장치 등을 포함하는 스토리지 장치로 구성될 수 있다.

추가적으로, 상기 캐리어는 전기 또는 광학 케이블 또는 무선 또는 다른 수단에 의해 전송되는 전자적 또는 광학적 신호와 같은 전송가능한 캐리어일 수 있다.

상기 캐리어는 프로그램이 임베드되는 집적회로일 수 있다. 상기 집적회로는 관련 프로세스의 수행에 사용되게 조작되거나 수행에 사용되기 위한 것이다.

본 발명이 소프트웨어로 구현 가능하지만, 선택적으로, 본 발명은 하드웨어 장치 또는 하드웨어 장치 및 소프트웨어의 컴비네이션으로도 구현될 수 있다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

정보 소스 1, 소스 인코더 7, 채널 인코더 9, 변조기 11, 통신 채널 3, 정보 싱크 5, 소스 디코더 17, 채널 디코더 15, 복조기 13.

Claims

인코더 장치에 있어서,
데이터 스트림을 수신하는 입력 인터페이스와,
프로토그래프(protograph)를 이용하여 생성된 패리티 체크 행렬에 기초하여, 상기 데이터 스트림의 패킷을 코드워드로 매핑하는 프로세서와,
상기 코드워드를 출력하는 출력 인터페이스를 포함하고,
상기 프로토그래프는 다수의 가변 노드들과 다수의 제1 체크 노드들로 구성된 다수의 노드 그룹들 및 다수의 제2 체크 노드들로 구성되고,
상기 다수의 노드 그룹들의 각 노드 그룹은 상기 프로토그래프 내에서 병렬 경로를 형성하고,
상기 다수의 제2 체크 노드들의 각 제2 체크 노드는 상기 다수의 노드 그룹들과 연결되는 장치.
제 1항에 있어서,
상기 다수의 가변 노드들의 각 가변 노드는 상기 코드워드의 심볼 위치에 대응되고,
상기 다수의 제1 체크 노드들의 각 제1 체크 노드는 2개의 브랜치(branch)들을 갖고, 상기 2개의 브랜치들을 이용하여 동일한 그룹 내에 포함된 2개의 가변 노드에 연결되고,
상기 다수의 제2 체크 노드들의 각 제2 체크 노드는 각 코드워드에서 상기 코드워드의 심볼 위치가 상기 다수의 노드 그룹들 사이에서 인터리빙되도록 각 그룹의 가변 노드에 연결되는 장치.
제 1항에 있어서,
상기 다수의 제2 체크 노드들은 2개의 체크 노드로 구성되는 장치.
제 1항에 있어서,
상기 다수의 제2 체크 노드들은 상기 각 노드 그룹에 포함된 각각 서로 다른 가변 노드에 연결되는 장치.
제 2항에 있어서,
상기 다수의 제2 체크 노드들에 포함된 체크 노드는 상기 각 노드 그룹에 포함된 동일한 가변 노드에 연결되는 장치.
제 1항에 있어서,
상기 다수의 노드 그룹들은 3개의 노드 그룹들로 구성되는 장치.
제 1항에 있어서,
상기 프로세서는 상기 데이터 스트림의 패킷을 코드워드로 매핑하는 동안 상기 코드워드의 심볼을 천공(puncturing)함으로써 코딩률(coding rate)을 조절하는 장치.
제 1항에 있어서,
상기 프로세서는,
상기 데이터 스트림을 패킷 심볼의 시퀀스로 구성되는 패킷으로 생성하고, 상기 패킷을 차원 q의 Galois field에 있는 심볼로 형성된 코드워드로 매핑하기 위해 처리하고,
여기서, 각 심볼은 상기 차원 q의 Galois field로부터 존재하고,
여기서, 상기 q는 32 이상 및 256 이하의 범위에 속하는 장치.
제 1항에 있어서,
상기 데이터 스트림의 패킷은 패킷 심볼의 시퀀스로 구성되고 상기 코드워드는 코드워드 심볼의 시퀀스로 구성되고,
상기 패킷 심볼과 상기 코드워드 심볼 중 적어도 하나는 이진 심볼(Binary symbol)인 장치.
제 1항에 있어서,
상기 프로세서에 의해 수행되는 인코딩 기법을 저장하는 메모리를 더 포함하는 장치.
제 1항에 있어서,
상기 패리티 체크 행렬에 포함된 비 제로 값들은 PEG(Progressive Edge-Generation)알고리즘에 기초하여 할당되는 장치.
제 2항에 있어서,
상기 프로토그래프 내에 포함된 각각의 가변 노드는 상기 각 노드 그룹 중 하나에 포함되는 장치.
디코더 장치에 있어서,
코드워드를 수신하는 입력 인터페이스와,
프로토그래프(protograph)를 이용하여 생성된 패리티 체크 행렬에 기초하여, 상기 코드워드를 데이터 스트림의 패킷으로 복원(recover)하는 프로세서와,
데이터 스트림의 패킷을 출력하는 출력 인터페이스를 포함하고,
상기 프로토그래프는 다수의 가변 노드들과 다수의 제1 체크 노드들로 구성된 다수의 노드 그룹들 및 다수의 제2 체크 노드들로 구성되고,
상기 다수의 노드 그룹들의 각 노드 그룹은 상기 프로토그래프 내에서 병렬 경로를 형성하고,
상기 다수의 제2 체크 노드들의 각 제2 체크 노드는 상기 다수의 노드 그룹들과 연결되는 장치.
제 13항에 있어서,
상기 다수의 가변 노드들의 각 가변 노드는 상기 코드워드의 심볼 위치에 대응되고,
상기 다수의 제1 체크 노드들의 각 제1 체크 노드는 2개의 브랜치(branch)들을 갖고, 상기 2개의 브랜치들을 이용하여 동일한 그룹 내에 포함된 2개의 가변 노드에 연결되고,
상기 다수의 제2 체크 노드들의 각 제2 체크 노드는 각 코드워드에서 상기 코드워드의 심볼 위치가 상기 다수의 노드 그룹들 사이에서 인터리빙되도록 각 그룹의 가변 노드에 연결되는 장치.
제 13항에 있어서,
상기 다수의 제2 체크 노드들은 2개의 체크 노드로 구성되는 장치.
제 13항에 있어서,
각각의 상기 다수의 제 2체크 노드들은 상기 각 노드 그룹에 포함된 각각 서로 다른 가변 노드에 연결되는 장치.
제 14항에 있어서,
상기 다수의 제2 체크 노드들에 포함된 체크 노드는 상기 각 노드 그룹에 포함된 동일한 가변 노드에 연결되는 장치.
제 13항에 있어서,
상기 다수의 노드 그룹들은 3개의 노드 그룹들로 구성되는 장치.
제 13항에 있어서,
상기 프로세서는,
차원 q의 Galois field에 있는 심볼로 형성된 코드워드를 패킷 심볼의 시퀀스로 구성되는 패킷으로 복원하고,
여기서, 각 심볼은 상기 차원 q의 Galois field로 부터 존재하고,
여기서, 상기 q 는 32 이상 및 256 이하의 범위에 속하는 장치.
제 13항에 있어서,
상기 데이터 스트림의 패킷은 패킷 심볼의 시퀀스로 구성되고 상기 코드워드는 코드워드 심볼의 시퀀스로 구성되고,
상기 패킷 심볼과 상기 코드워드 심볼 중 적어도 하나는 이진 심볼(Binary symbol)인 장치.
제 13항에 있어서,
상기 프로세서는 에러 검출 및 정정을 위해 빌리프(belief) 프로퍼게이션 알고리즘을 수행하는 장치.
제 13항에 있어서,
상기 프로세서에 의해 수행되는 디코딩 기법을 저장하는 메모리를 더 포함하는 장치.
제 13항에 있어서,
상기 프로세서는 에러 검출 및 정정을 위해 EMS(Extended Minimum Sum) 알고리즘을 수행하는 장치.
제 14항에 있어서,
상기 프로토그래프 내에 포함된 각각의 가변 노드는 상기 각 노드 그룹 중 하나에 포함되는 장치.