KR101700745B1 - Clock multiplier and clock/data recovery circuit comprising the same - Google Patents

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Abstract

본 발명의 일 실시예에 따른 클록 주파수 체배기는 각각이 서로 다른 위상을 갖는 적어도 하나의 클록 신호를 입력받아 체배된 클록 신호를 출력하는 적어도 하나의 캐패시터를 포함하고, 상기 적어도 하나의 캐패시터는 상기 적어도 하나의 클록 신호를 입력받는 제1 노드; 및 상기 제1 노드를 통해 입력된 클록 신호에 대응하여 체배된 클록 신호를 출력하는 제2 노드를 포함한다.The clock frequency multiplier according to an embodiment of the present invention includes at least one capacitor for receiving at least one clock signal each having a different phase and outputting a multiplied clock signal, A first node receiving a clock signal; And a second node outputting a clock signal multiplied corresponding to the clock signal input through the first node.

Description

클록 주파수 체배기 및 이를 포함하는 클록/데이터 복원 회로{CLOCK MULTIPLIER AND CLOCK/DATA RECOVERY CIRCUIT COMPRISING THE SAME}CLOCK MULTIPLIER AND CLOCK / DATA RECOVERY CIRCUIT COMPRISING THE SAME Technical Field [1] The present invention relates to a clock frequency multiplier,

본 발명의 실시예들은 클록 주파수 체배기 및 상기 클록 주파수 체배기를 포함하는 클록/데이터 복원 회로에 관한 것이다.
Embodiments of the present invention are related to a clock / data recovery circuit including a clock frequency multiplier and the clock frequency multiplier.

클록/데이터 복원 회로(CDR)은 SONET/SDH, 기가비트 이더넷, Fiber Channel, MIPI(Mobile Industry Processor Interface) M-PHY 등의 유선 통신 시스템에서 중요한 역할을 하며 널리 사용되어 왔다. 이렇게 다양한 표준(standard)에서 사용되는 CDR을 모든 이동통신에서 사용하기 위해서는 넓은 주파수 대역대에서 동작하도록 설계할 필요가 있다.Clock and data recovery circuits (CDRs) have played an important role in wired communication systems such as SONET / SDH, Gigabit Ethernet, Fiber Channel, and Mobile Industry Processor Interface (MIPI) M-PHY. In order to use CDRs used in various standards in all mobile communications, it is necessary to design them to operate in a wide frequency band.

이를 실현하기 위해서 CDR은 넓은 주파수 대역대를 가지는 전압 제어 발진기(VCO)를 필요로 한다. 하지만, 넓은 주파수 대역대를 가지는 VCO를 위해서는 KVCO 값을 크게 설계해야 되고, CDR 대역폭을 유지하기 위하여 루프 필터(Loop filter) 캐패시터의 크기도 크게 설계해야 된다. 또한, KVCO 값이 크면 VCO는 파워 서플라이 노이즈(power supply noise)의 영향을 받기 쉽고 스퍼 노이즈(spur noise)도 더 커지게 된다.To achieve this, the CDR requires a voltage controlled oscillator (VCO) with a wide frequency band. However, for a VCO having a wide frequency band, a large K VCO value must be designed, and a loop filter capacitor must be designed to have a large size in order to maintain the CDR bandwidth. Also, if the KVCO value is large, the VCO is susceptible to power supply noise and spur noise is also increased.

이를 해결하기 위한 방안으로 클록 주파수 체배기를 VCO 뒷단에 추가하여 KVCO 값을 줄이고 VCO를 낮은 주파수에서 동작하게 한 뒤 VCO의 출력 클록을 체배하여 사용 하는 방법이 있다. 하지만 기존의 CMOS 구조를 가지는 클록 주파수 체배기는 보통 지터 특성을 나쁘게 하고 고속에서 동작하지 못한다.In order to solve this problem, there is a method of adding a clock frequency multiplier to the rear of the VCO to reduce the KVCO value, to operate the VCO at a low frequency, and then to use the output clock of the VCO. However, a clock frequency doubler with a conventional CMOS structure usually degrades the jitter characteristics and can not operate at high speed.

기존의 클록 주파수 체배기는 CMOS 구조를 가지며 이는 CMOS의 구조상 입력에 transition이 발생하여 출력을 변화시킬 때, VSS로 전류를 흘려주는 NMOS와 VDD에서 전류를 흘려주는 PMOS가 동시에 동작하는 구간이 존재하게 된다. 이 구간에서 NMOS와 PMOS가 출력 전압에 주는 영향은 반대이기 때문에 이 전압은 빠르게 변화할 수 없다. 이런 이유로 CMOS 구조를 가지는 기존의 클록 주파수 체배기는 고속에서 동작하기 어려울 뿐만 아니라 지터 특성도 좋지 않다.The conventional clock frequency multiplier has a CMOS structure. When there is a transition in the input of the CMOS structure, there is a period in which the NMOS that flows the current to the VSS and the PMOS that flows the current in the VDD operate simultaneously . Since the effect of NMOS and PMOS on the output voltage is opposite in this interval, this voltage can not change rapidly. For this reason, a conventional clock frequency multiplier having a CMOS structure is not only difficult to operate at high speed, but also has poor jitter characteristics.

클록 주파수 체배기가 N배로 주파수를 체배시킬 경우, 입력 신호의 지터는 1/N의 주기, 즉 N배의 주파수로 체배된 신호에 그대로 나타나기 때문에 입력 신호의 지터는 출력 신호에서 더 큰 UI(Units Interval)를 차지하게 된다. 그러므로, 클록 주파수 체배기는 최대한 지터를 추가하지 않는 것이 중요하다. 따라서, 이런 단점들을 해결할 수 있는 새로운 구조의 클록 주파수 체배기 및 이를 포함하는 클록/데이터 복원 회로가 필요하다.
관련 선행기술로는 대한미국 공개특허공보 제2007-0014312호(발명의 명칭: 주파수 체배를 위한 커패시터 공통단자를 이용한 발진기 코어, 공개일자: 2007.02.01)가 있다.When the clock frequency multiplier multiplies the frequency by N times, the jitter of the input signal appears as it is in the signal multiplied by the period of 1 / N, that is, N times the frequency, so that the jitter of the input signal becomes larger than the UI Units Interval ). Therefore, it is important that the clock frequency multiplier does not add as much jitter as possible. Therefore, there is a need for a clock frequency multiplier of a new structure capable of solving these drawbacks and a clock / data recovery circuit including the same.
Related prior art is disclosed in Korean Patent Publication No. 2007-0014312 (entitled: Oscillator core using capacitor common terminal for frequency multiplication, published on Feb. 2, 2007).

본 발명의 일 실시예는 스위치드 캐피시터를 이용하여 고속에서 동작하는 저 지터 특성을 갖는 단순한 구조의 클록 주파수 체배기 및 이를 포함하는 클록/데이터 복원 회로를 제공한다.
One embodiment of the present invention provides a simple structure clock frequency multiplier having a low jitter characteristic that operates at high speed using a switched capacitor and a clock / data recovery circuit including the clock frequency multiplier.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제(들)로 제한되지 않으며, 언급되지 않은 또 다른 과제(들)은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
The problems to be solved by the present invention are not limited to the above-mentioned problem (s), and another problem (s) not mentioned can be clearly understood by those skilled in the art from the following description.

본 발명의 일 실시예에 따른 클록 주파수 체배기는 각각이 서로 다른 위상을 갖는 적어도 하나의 클록 신호를 입력받아 체배된 클록 신호를 출력하는 적어도 하나의 캐패시터를 포함하고, 상기 적어도 하나의 캐패시터는 상기 적어도 하나의 클록 신호를 입력받는 제1 노드; 및 상기 제1 노드를 통해 입력된 클록 신호에 대응하여 체배된 클록 신호를 출력하는 제2 노드를 포함한다.The clock frequency multiplier according to an embodiment of the present invention includes at least one capacitor for receiving at least one clock signal each having a different phase and outputting a multiplied clock signal, A first node receiving a clock signal; And a second node outputting a clock signal multiplied corresponding to the clock signal input through the first node.

상기 적어도 하나의 캐패시터는 상기 제2 노드 각각이 하나의 공통 라인으로 서로 연결되고, 상기 공통 라인을 통해 상기 체배된 클록 신호를 출력할 수 있다.The at least one capacitor is capable of outputting the multiplied clock signal via the common line, wherein each of the second nodes is connected to one common line.

상기 적어도 하나의 캐패시터는 상기 제1 노드에서 상기 적어도 하나의 클록 신호의 위상이 각각 트랜지션(transition)이 일어날 때마다 상기 제2 노드에서 트랜지션이 일어나는 특성에 기초하여 상기 체배된 클록 신호를 생성할 수 있다.The at least one capacitor may generate the multiplied clock signal based on a characteristic at each transition of the at least one clock signal at the first node that each transition occurs at the second node have.

본 발명의 일 실시예에 따른 클록 주파수 체배기는 상기 제2 노드에 접속되어 상기 체배된 클록 신호의 전압 레벨을 조절하는 스위치부를 더 포함할 수 있다.The clock frequency multiplier according to an embodiment of the present invention may further include a switch unit connected to the second node to adjust a voltage level of the multiplied clock signal.

상기 스위치부는 바이어스 전압에 원하는 클록의 공통 레벨(common level) 전압을 인가하여 상기 체배된 클록 신호의 전압 레벨을 공통 레벨로 조절할 수 있다.The switch unit may adjust a voltage level of the multiplied clock signal to a common level by applying a common level voltage of a desired clock to the bias voltage.

상기 스위치부는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함할 수 있다.The switch unit may include a metal oxide semiconductor field effect transistor (MOSFET).

상기 제1 노드에 입력되는 클록 신호는 다중 위상을 가지는 전압 제어 발진기(VCO)의 출력 신호일 수 있다.The clock signal input to the first node may be an output signal of a voltage controlled oscillator (VCO) having multiple phases.

본 발명의 일 실시예에 따른 클록/데이터 복원 회로는 입력 데이터와 샘플링 데이터의 위상 차이 및 주파수 차이에 기초하여, 각각이 서로 다른 위상을 갖는 적어도 하나의 클록 신호를 생성하는 클록 신호 발생부; 및 상기 적어도 하나의 클록 신호를 입력받아 체배된 클록 신호를 출력하는 적어도 하나의 캐패시터를 구비하는 클록 주파수 체배기를 포함하고, 상기 캐패시터는 상기 적어도 하나의 클록 신호를 입력받는 제1 노드; 및 상기 제1 노드를 통해 입력된 클록 신호에 대응하여 체배된 클록 신호를 출력하는 제2 노드를 포함한다.The clock / data restoring circuit according to an embodiment of the present invention includes: a clock signal generator for generating at least one clock signal having a different phase, based on a phase difference and a frequency difference between input data and sampling data; And a clock frequency multiplier having at least one capacitor for receiving the at least one clock signal and outputting a multiplied clock signal, wherein the capacitor comprises: a first node receiving the at least one clock signal; And a second node outputting a clock signal multiplied corresponding to the clock signal input through the first node.

상기 적어도 하나의 캐패시터는 상기 제2 노드 각각이 하나의 공통 라인으로 서로 연결되고, 상기 공통 라인을 통해 상기 체배된 클록 신호를 출력할 수 있다.The at least one capacitor is capable of outputting the multiplied clock signal via the common line, wherein each of the second nodes is connected to one common line.

상기 적어도 하나의 캐패시터는 상기 제1 노드에서 상기 적어도 하나의 클록 신호의 위상이 각각 트랜지션(transition)이 일어날 때마다 상기 제2 노드에서 트랜지션이 일어나는 특성에 기초하여 상기 체배된 클록 신호를 생성할 수 있다.The at least one capacitor may generate the multiplied clock signal based on a characteristic at each transition of the at least one clock signal at the first node that each transition occurs at the second node have.

상기 클록 주파수 체배기는 상기 제2 노드에 접속되어 상기 체배된 클록 신호의 전압 레벨을 조절하는 스위치부를 더 구비할 수 있다.The clock frequency multiplier may further include a switch unit connected to the second node to adjust a voltage level of the multiplied clock signal.

상기 스위치부는 바이어스 전압에 원하는 클록의 공통 레벨(common level) 전압을 인가하여 상기 체배된 클록 신호의 전압 레벨을 공통 레벨로 조절할 수 있다.The switch unit may adjust a voltage level of the multiplied clock signal to a common level by applying a common level voltage of a desired clock to the bias voltage.

상기 스위치부는 MOSFET을 포함할 수 있다.The switch portion may include a MOSFET.

상기 클록 신호 발생부는 상기 입력 데이터와 상기 샘플링 데이터의 위상 차이를 검출하는 위상 검출기; 상기 입력 데이터와 상기 샘플링 데이터의 주파수 차이를 검출하는 주파수 검출기; 상기 위상 차이 및 주파수 차이에 기초하여 전압 제어 발진기(VCO)의 제어 전압을 생성하는 전하 펌프; 및 상기 제어 전압에 기초하여 상기 적어도 하나의 클록 신호를 출력하는 전압 제어 발진기를 포함할 수 있다.Wherein the clock signal generator comprises: a phase detector for detecting a phase difference between the input data and the sampling data; A frequency detector for detecting a frequency difference between the input data and the sampling data; A charge pump for generating a control voltage of the voltage controlled oscillator (VCO) based on the phase difference and the frequency difference; And a voltage controlled oscillator that outputs the at least one clock signal based on the control voltage.

본 발명의 일 실시예에 따른 클록/데이터 복원 회로는 상기 적어도 하나의 클록 신호 및 상기 체배된 클록 신호를 다중화 처리하는 멀티플렉서; 및 상기 멀티플렉서에 클록 선택 신호를 인가하여, 상기 멀티플렉서의 출력 신호를 선택적으로 상기 위상 검출기 및 상기 주파수 검출기에 출력하도록 하는 클록 선택 제어기를 더 포함할 수 있다.
The clock / data restoring circuit according to an embodiment of the present invention includes: a multiplexer for multiplexing the at least one clock signal and the multiplied clock signal; And a clock selection controller for applying a clock selection signal to the multiplexer to selectively output the output signal of the multiplexer to the phase detector and the frequency detector.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 첨부 도면들에 포함되어 있다.
The details of other embodiments are included in the detailed description and the accompanying drawings.

본 발명의 일 실시예에 따르면, 스위치드 캐피시터를 이용하여 고속에서 동작하는 저 지터 특성을 갖는 단순한 구조의 클록 주파수 체배기를 구현함으로써 고속의 클록에서도 동작이 가능하며 저 지터 특성을 가질 수 있다.
According to an embodiment of the present invention, a clock frequency multiplier having a simple structure having a low jitter characteristic that operates at a high speed using a switched capacitor can be implemented, and can operate even at a high clock speed and have a low jitter characteristic.

도 1은 본 발명의 일 실시예에 따른 클록/데이터 복원 회로를 설명하기 위해 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따라 다중 위상을 가지는 VCO의 출력을 이용하여 클록을 체배하는 클록 주파수 체배기의 구조를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 클록 주파수 체배기의 동작 원리를 보여주는 등가 회로이다.
도 4는 본 발명의 일 실시예에 따라 5개의 위상을 가지는 VCO의 출력을 이용하여 5배로 클록 주파수가 체배되는 것을 시간축에서 보여주기 위한 도면이다.1 is a block diagram illustrating a clock / data recovery circuit according to an embodiment of the present invention.
2 is a diagram illustrating a structure of a clock frequency multiplier that multiplies a clock using an output of a multi-phase VCO according to an embodiment of the present invention.
3 is an equivalent circuit diagram illustrating an operation principle of a clock frequency multiplier according to an embodiment of the present invention.
FIG. 4 is a diagram for illustrating, on a time axis, that a clock frequency is multiplied five times by using an output of a VCO having five phases according to an embodiment of the present invention.

본 발명의 이점 및/또는 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
BRIEF DESCRIPTION OF THE DRAWINGS The advantages and / or features of the present invention, and how to accomplish them, will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, To fully disclose the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. Like reference numerals refer to like elements throughout the specification.

본 발명의 일 실시예에서는 스위치드 캐패시터(switched capacitor) 기법을 적용한 클록 주파수 체배기 및 이를 포함하는 클록/데이터 복원 회로에 대해 개시한다.An embodiment of the present invention discloses a clock frequency multiplier applying a switched capacitor technique and a clock / data recovery circuit including the clock frequency multiplier.

본 발명의 일 실시예에 따른 switched capacitor 기법을 적용한 클록 주파수 체배기는 상기 클록/데이터 복원 회로의 구성 블록으로, 상기 클록/데이터 복원 회로가 넓은 주파수 대역에서 고속으로 동작이 가능하도록 하며, 저 지터(low jitter) 등의 장점을 가진다.The clock frequency multiplier to which the switched capacitor technique according to an embodiment of the present invention is applied is a constituent block of the clock / data recovery circuit, which enables the clock / data recovery circuit to operate at high speed in a wide frequency band, low jitter and so on.

또한, 본 발명의 일 실시예에서는 상기 클록/데이터 복원 회로(CDR)을 제외하고도 지연 고정 루프(DLL), 고정 위상 루프(PLL) 등의 다른 구조에서도 고속으로 클록을 체배하기 위하여 사용될 수 있다.
In addition, in an embodiment of the present invention, other structures such as a delay locked loop (DLL) and a fixed phase loop (PLL) can be used for high speed clock multiplication except for the clock / data recovery circuit .

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 클록/데이터 복원 회로를 설명하기 위해 도시한 블록도이다.1 is a block diagram illustrating a clock / data recovery circuit according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 클록/데이터 복원 회로(100)는 클록 신호 발생부(110), 클록 주파수 체배기(Clock Multiplier)(120), 멀티플렉서(MUX)(130), 및 클록 선택 제어기(140)를 포함할 수 있다.1, a clock / data recovery circuit 100 according to an exemplary embodiment of the present invention includes a clock signal generator 110, a clock multiplier 120, a multiplexer 130, And a clock selection controller 140.

상기 클록 신호 발생부(110)는 입력 데이터(DATA)와 샘플링 데이터의 위상 차이 및 주파수 차이에 기초하여, 각각이 서로 다른 위상을 갖는 적어도 하나의 클록 신호를 생성한다.The clock signal generating unit 110 generates at least one clock signal having a different phase, based on the phase difference and the frequency difference between the input data (DATA) and the sampling data.

여기서, 상기 입력 데이터는 무작위의 데이터를 포함할 수 있으며, 상기 샘플링 데이터는 데이터 클록 신호에 기초하여 입력 데이터를 샘플링하는 데이터 샘플러(data sampler)(미도시)에 의해 생성되는 데이터를 포함할 수 있다.Here, the input data may include random data, and the sampling data may include data generated by a data sampler (not shown) that samples the input data based on the data clock signal .

상기 클록 신호 발생부(110)는 위상 검출기(111), 주파수 검출기(112), 제1 및 제2 전하 펌프(113, 114), 제1 및 제2 필터(115, 116), 및 전압 제어 발진기(117)를 포함할 수 있다.The clock signal generator 110 includes a phase detector 111, a frequency detector 112, first and second charge pumps 113 and 114, first and second filters 115 and 116, (117).

상기 위상 검출기(111)는 상기 입력 데이터와 상기 샘플링 데이터의 위상 차이를 검출한다.The phase detector 111 detects a phase difference between the input data and the sampling data.

상기 주파수 검출기(112)는 상기 입력 데이터와 상기 샘플링 데이터의 주파수 차이를 검출한다.The frequency detector 112 detects a frequency difference between the input data and the sampling data.

상기 제1 전하 펌프(113)는 상기 위상 차이에 기초하여 상기 전압 제어 발진기(VCO)(117)의 제어 전압을 생성한다.The first charge pump 113 generates a control voltage of the voltage controlled oscillator (VCO) 117 based on the phase difference.

상기 제2 전하 펌프(114)는 상기 주파수 차이에 기초하여 상기 전압 제어 발진기(VCO)(117)의 제어 전압을 생성한다.The second charge pump 114 generates a control voltage of the voltage controlled oscillator (VCO) 117 based on the frequency difference.

상기 제1 필터(115)는 상기 제1 전하 펌프(113)의 출력 신호를 로우 패스(low pass) 필터링하여 출력한다.The first filter 115 low-pass-filters the output signal of the first charge pump 113 and outputs the low-pass filtered signal.

상기 제2 필터(116)는 상기 제2 전하 펌프(113)의 출력 신호를 로우 패스 필터링하여 출력한다.The second filter 116 low-pass filters and outputs the output signal of the second charge pump 113.

상기 전압 제어 발진기(117)는 상기 제1 및 제2 필터(115, 116)의 출력 신호가 결합되어 생성된 제어 전압(VCTRL)을 입력받고, 그 입력된 제어 전압에 기초하여 상기 적어도 하나의 클록 신호를 출력한다. 도면에서는 5개의 클록 신호(CLK<0>, CLK<1>, CLK<2>, CLK<3>, CLK<4>)가 출력된 것으로 도시되어 있다.The voltage-controlled oscillator 117 receives a control voltage VCTRL generated by combining the output signals of the first and second filters 115 and 116, and outputs the at least one clock And outputs a signal. 5, five clock signals CLK <0>, CLK <1>, CLK <2>, CLK <3>, and CLK <4> are output.

한편, 상기 클록 주파수 체배기(120)는 도 2에 도시된 바와 같이, 상기 클록 신호 발생부(110)에 의해 생성된, 적어도 하나의 클록 신호를 입력받아 체배된 클록 신호(SCLK)를 출력하는 적어도 하나의 캐패시터(210), 및 상기 캐피시터(210)의 제2 노드(N2)에 접속되어 상기 체배된 클록 신호(SCLK)의 전압 레벨을 조절하는 스위치부(220)를 구비할 수 있다.2, the clock frequency multiplier 120 receives at least one clock signal generated by the clock signal generator 110 and outputs a multiplied clock signal SCLK And a switch 220 connected to the second node N2 of the capacitor 210 to adjust a voltage level of the multiplied clock signal SCLK.

상기 적어도 하나의 캐패시터(210)는 상기 적어도 하나의 클록 신호를 입력받는 제1 노드(N1), 및 상기 제1 노드(N1)를 통해 입력된 클록 신호에 대응하여 체배된 클록 신호(SCLK)를 출력하는 제2 노드(N2)를 포함할 수 있다.The at least one capacitor 210 includes a first node N1 receiving the at least one clock signal and a second clock signal SCLK multiplied corresponding to a clock signal input through the first node N1, And a second node N2 for outputting.

여기서, 상기 제1 노드(N1)에 입력되는 클록 신호는 다중 위상을 가지는 전압 제어 발진기(VCO)의 출력 신호, 예컨대 도면에서와 같이 CLK<0>, CLK<1>, CLK<2>, CLK<3>, CLK<4>를 포함할 수 있다.The clock signal input to the first node N1 may be an output signal of a VCO having multiple phases, for example, CLK <0>, CLK <1>, CLK <2>, CLK &Lt; 3 >, and CLK < 4 >.

상기 적어도 하나의 캐패시터(210)는 상기 제2 노드(N2) 각각이 하나의 공통 라인(N3)으로 서로 연결되고, 상기 공통 라인(N3)을 통해 상기 체배된 클록 신호(SCLK)를 출력할 수 있다.The at least one capacitor 210 is connected to each of the second nodes N2 through one common line N3 and outputs the multiplied clock signal SCLK through the common line N3 have.

상기 적어도 하나의 캐패시터(210)는 상기와 같은 구조로 이루어짐으로써, 상기 제1 노드(N1)에서 상기 적어도 하나의 클록 신호의 위상이 각각 트랜지션(transition)이 일어날 때마다 상기 제2 노드(N2)에서 트랜지션이 일어나는 특성에 기초하여 상기 체배된 클록 신호(SCLK)를 생성할 수 있다.The at least one capacitor 210 has a structure as described above. Thus, each time the transition of the at least one clock signal occurs at the first node N1, the second node N2, It is possible to generate the multiplied clock signal SCLK based on the characteristic at which the transition occurs.

상기 스위치부(220)는 바이어스(BIAS) 전압에 원하는 클록의 공통 레벨(common level) 전압을 인가하여 상기 체배된 클록 신호(SCLK)의 전압 레벨을 공통 레벨로 조절할 수 있다. 상기 스위치부(220)는 본 실시예에서는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 통해 구현될 수 있다.The switch unit 220 may apply a common level voltage of a desired clock to a bias voltage to adjust the voltage level of the multiplied clock signal SCLK to a common level. The switch unit 220 may be implemented through a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) in this embodiment.

상기 멀티플렉서(130)는 상기 적어도 하나의 클록 신호 및 상기 체배된 클록 신호를 다중화 처리할 수 있다.The multiplexer 130 may multiplex the at least one clock signal and the multiplied clock signal.

상기 클록 선택 제어기(140)는 상기 멀티플렉서(130)에 클록 선택 신호를 인가하여, 상기 멀티플렉서(130)의 출력 신호를 선택적으로 상기 위상 검출기(111) 및 상기 주파수 검출기(112)에 출력하도록 할 수 있다.The clock selection controller 140 may apply a clock selection signal to the multiplexer 130 to selectively output the output signal of the multiplexer 130 to the phase detector 111 and the frequency detector 112 have.

이와 같은 구성을 가지는 상기 클록/데이터 복원 회로(100)에 대해 요약하면 다음과 같다.The clock / data restoring circuit 100 having such a configuration will be summarized as follows.

도 1에서와 같이, 무작위의 데이터(DATA)와 복원된 클록(SCLK)은 상기 위상 검출기(111)와 주파수 검출기(112)에 인가 되어 업(UP), 다운(DN) 신호를 생성해 낸다. 상기 위상 검출기(111)와 주파수 검출기(112)의 출력은 상기 전하 펌프(113, 114)에 인가되어 상기 전압 제어 발진기(117)의 제어 전압(VCTRL)을 생성한다.As shown in FIG. 1, the random data (DATA) and the recovered clock (SCLK) are applied to the phase detector 111 and the frequency detector 112 to generate UP and DOWN signals. The outputs of the phase detector 111 and the frequency detector 112 are applied to the charge pumps 113 and 114 to generate the control voltage VCTRL of the voltage controlled oscillator 117.

여기서, 상기 위상 검출기(111)는 상기 입력 데이터와 복원된 클록으로 샘플링한 데이터(샘플링 데이터)의 위상 차이를 검출하는 역할을 하고, 상기 주파수 검출기(112)는 상기 입력 데이터와 상기 샘플링 데이터의 주파수 차이를 검출하는 역할을 한다. 상기 전하 펌프(113, 114)는 상기 위상 차이와 주파수 차이를 전류로 바꿔주는 역할을 한다.Here, the phase detector 111 detects the phase difference between the input data and the sampled data (sampled data) from the recovered clock, and the frequency detector 112 detects the phase difference between the input data and the frequency of the sampling data And serves to detect the difference. The charge pumps 113 and 114 convert the phase difference and the frequency difference into a current.

상기 클록 선택 제어기(140)는 상기 클록/데이터 복원 회로(100)가 광범위의 주파수 대역에서 동작할 수 있도록, 상기 전압 제어 발진기(117)의 출력과 상기 클록 주파수 체배기(120)의 출력 중에서 어떤 것을 상기 위상 검출기(111)와 상기 주파수 검출기(112)의 입력으로 인가해줄지를 결정해준다.The clock selection controller 140 controls the clock selection circuit 130 to select any one of the output of the voltage controlled oscillator 117 and the output of the clock frequency multiplier 120 so that the clock / data recovery circuit 100 can operate in a wide frequency band. To be applied to the inputs of the phase detector 111 and the frequency detector 112.

본 실시예에서는 5개의 위상의 클록을 상기 클록 주파수 체배기(120)의 입력으로 인가하여 5배만큼 체배된 클록을 생성함으로써 높은 데이터 속도에서도 동작하도록 하였다.
In this embodiment, a clock of five phases is applied to the input of the clock frequency multiplier 120 to generate a clock multiplied by five times, thereby operating at a high data rate.

도 2는 본 발명의 일 실시예에 따라 다중 위상을 가지는 VCO의 출력을 이용하여 클록을 체배하는 클록 주파수 체배기의 구조를 도시한 도면이다. 참고로, 본 실시예에서는 5개의 위상을 가지는 VCO의 출력이 사용되었다.2 is a diagram illustrating a structure of a clock frequency multiplier that multiplies a clock using an output of a multi-phase VCO according to an embodiment of the present invention. For reference, the output of the VCO having five phases is used in this embodiment.

도 2를 참조하면, 다중의 위상 CLK<i> (i=0~4)는 캐패시터(210)의 제1 노드(N1)로 각각 인가되게 되고, 상기 캐패시터(2100의 제2 노드(N2)는 하나의 공통 라인(N3)으로 서로 연결되어 체배된 클록(SCLK)를 출력하게 된다.Referring to FIG. 2, multiple phases CLK <i> (i = 0 to 4) are respectively applied to a first node N1 of a capacitor 210 and a second node N2 of the capacitor 2100 is And are connected to each other through a common line N3 to output a multiplied clock SCLK.

5개의 위상이 각각 transition이 일어날 때마다 SCLK 노드(공통 라인, N3)에 transition이 일어나게 한다면 5배로 주파수가 체배된 클록이 생성되게 되는데, 본 발명의 일 실시예에서는 캐패시터(210)의 순간적으로 전압이 변할 때 캐패시터(210)에 걸리는 전압을 유지하려고 하는 성질을 이용하여 클록 주파수 체배기(120)를 구현하였다.If a transition occurs in the SCLK node (common line, N3) every time a transition occurs in each of five phases, a clock having a frequency multiplied by five is generated. In an embodiment of the present invention, The clock frequency multiplier 120 is implemented by using the property that the voltage applied to the capacitor 210 is to be maintained.

이러한 구조로는 VCO(도 1의 "117" 참조)가 홀 수 개의 지연셀을 가질 때 출력되는 홀수 개의 위상을 상기 클록 주파수 체배기(120)의 입력으로 인가하였을 때 체배가 가능하다.In this structure, multiplication is possible when an odd number of phases outputted when the VCO (see "117" in FIG. 1) has a number of delay cells is applied to the input of the clock frequency multiplier 120.

SCLK의 노드(N3)에 연결된 스위치부(220)의 일례인 MOSFET은 생성된 클록의 공통 레벨(common level)을 조절해 주기 위하여 사용되었으며, BIAS 전압에 원하는 클록의 common level 전압을 인가하여 common level을 맞출 수 있다.
The MOSFET, which is an example of the switch unit 220 connected to the node N3 of the SCLK, is used to adjust the common level of the generated clock. The common level voltage of the desired clock is applied to the BIAS voltage, .

도 3은 본 발명의 일 실시예에 따른 클록 주파수 체배기의 동작 원리를 보여주는 등가 회로이다.3 is an equivalent circuit diagram illustrating an operation principle of a clock frequency multiplier according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 5개의 위상을 가진 클록 주파수 체배기의 입력은 임의의 시간에서 2개는 VDD에 연결되어 있고 2개는 VSS에 연결되어 있으며, 나머지 한 개의 입력은 번갈아 가면서 VDD와 VSS에 연결된다.As shown in FIG. 3, the inputs of the five-phase clock frequency multiplier are connected to VDD at a given time, two to VSS, and one input to VDD and VSS Lt; / RTI &gt;

캐패시터가 순간적으로 전압이 변할 때 캐패시터에 걸리는 전압을 유지하려고 하는 성질로 인하여 SCLK에서는 VDD와 VSS로 번갈아 가면서 스위칭이 일어날 때마다 transition이 발생하게 되며 그 결과 5배로 주파수가 체배된 클록이 생성된다.
Due to the nature of the capacitor to hold the voltage across the capacitor when the voltage instantaneously changes, in SCLK, the transition occurs every time switching occurs alternately between VDD and VSS, resulting in a 5x frequency multiplied clock.

도 4는 본 발명의 일 실시예에 따라 5개의 위상을 가지는 VCO의 출력을 이용하여 5배로 클록 주파수가 체배되는 것을 시간축에서 보여주기 위한 도면이다.FIG. 4 is a diagram for illustrating, on a time axis, that a clock frequency is multiplied five times by using an output of a VCO having five phases according to an embodiment of the present invention.

도 4에 도시된 바와 같이, CLK<i> (i=0~4) 중에서 한 개의 입력이 VSS에서 VDD로 transition이 발생하면 SCLK은 rising edge를 갖게 되고 반대로 VDD에서 VSS로 transition이 발생하면 SLCLK은 falling edge를 갖게 되어 클록이 5배로 체배되는 것을 확인할 수 있다.
As shown in FIG. 4, when one of the inputs of CLK <i> (i = 0 to 4) transitions from VSS to VDD, SCLK has a rising edge. On the contrary, when transition occurs from VDD to VSS, SLCLK falling edge, and the clock is multiplied by 5 times.

지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허 청구의 범위뿐 아니라 이 특허 청구의 범위와 균등한 것들에 의해 정해져야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the scope of the appended claims and equivalents thereof.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, Modification is possible. Accordingly, the spirit of the present invention should be understood only in accordance with the following claims, and all equivalents or equivalent variations thereof are included in the scope of the present invention.

110: 클록 발생부
111: 위상 검출기
112: 주파수 검출기
113, 114: 전하 펌프
115, 116: 필터
117: 전압 제어 발진기(VCO)
120: 클록 주파수 체배기
130: 멀티플렉서
140: 클록 선택 제어기
210: 캐패시터
220: 스위치부110: clock generator
111: phase detector
112: Frequency detector
113, 114: charge pump
115, 116: filter
117: Voltage Controlled Oscillator (VCO)
120: Clock frequency multiplier
130: multiplexer
140: Clock selection controller
210: Capacitor
220:

Claims (15)

각각이 서로 다른 위상을 갖는 복수의 클록 신호를 입력받아 체배된 클록 신호를 출력하는 복수의 캐패시터를 포함하고,
상기 복수의 캐패시터는
상기 클록 신호를 입력받는 제1 노드; 및
상기 제1 노드를 통해 입력된 클록 신호에 대응하여 체배된 클록 신호를 출력하는 제2 노드를 포함하되,
상기 복수의 캐패시터 중 하나의 제1 캐패시터는 번갈아 가면서 스위칭되도록 VDD와 VSS에 선택적으로 연결되고, 나머지 절반의 제2 및 제3 캐패시터는 상기 VDD와 상기 VSS에 각각 연결됨으로써, 상기 제1 캐패시터의 스위칭에 따라 상기 제1 노드에서 상기 클록 신호의 위상이 트랜지션(transition)이 일어날 때마다 상기 제2 노드에서 트랜지션이 일어나는 특성에 기초하여 상기 체배된 클록 신호를 생성하는 것을 특징으로 하는 클록 주파수 체배기.
And a plurality of capacitors each receiving a plurality of clock signals having different phases and outputting a multiplied clock signal,
The plurality of capacitors
A first node receiving the clock signal; And
And a second node outputting a clock signal multiplied corresponding to a clock signal input through the first node,
Wherein one of the plurality of capacitors is selectively connected to VDD and VSS so that the first capacitor is alternately switched and the other second and third capacitors are connected to the VDD and VSS respectively, Wherein the multiplier generates the multiplied clock signal based on a characteristic that a transition occurs at the second node each time a transition of the clock signal occurs at the first node.
제1항에 있어서,
상기 복수의 캐패시터는
상기 제2 노드 각각이 하나의 공통 라인으로 서로 연결되고, 상기 공통 라인을 통해 상기 체배된 클록 신호를 출력하는 것을 특징으로 하는 클록 주파수 체배기.
The method according to claim 1,
The plurality of capacitors
Wherein each of the second nodes is connected to one another via a common line, and outputs the multiplied clock signal via the common line.
삭제delete 제1항에 있어서,
상기 제2 노드에 접속되어 상기 체배된 클록 신호의 전압 레벨을 조절하는 스위치부
를 더 포함하는 것을 특징으로 하는 클록 주파수 체배기.
The method according to claim 1,
And a switch unit connected to the second node for adjusting a voltage level of the multiplied clock signal,
&Lt; / RTI &gt; further comprising a clock frequency multiplier.
제4항에 있어서,
상기 스위치부는
바이어스 전압에 원하는 클록의 공통 레벨(common level) 전압을 인가하여 상기 체배된 클록 신호의 전압 레벨을 공통 레벨로 조절하는 것을 특징으로 하는 클록 주파수 체배기.
5. The method of claim 4,
The switch unit
And a common level voltage of a desired clock is applied to the bias voltage to adjust the voltage level of the multiplied clock signal to a common level.
제4항에 있어서,
상기 스위치부는
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 포함하는 것을 특징으로 하는 클록 주파수 체배기.
5. The method of claim 4,
The switch unit
And a MOSFET (Metal Oxide Semiconductor Field Effect Transistor).
제1항에 있어서,
상기 제1 노드에 입력되는 클록 신호는
다중 위상을 가지는 전압 제어 발진기(VCO)의 출력 신호인 것을 특징으로 하는 클록 주파수 체배기.
The method according to claim 1,
The clock signal input to the first node
(VCO) having multiple phases. &Lt; RTI ID = 0.0 &gt; 1 &lt; / RTI &gt;
입력 데이터와 샘플링 데이터의 위상 차이 및 주파수 차이에 기초하여, 각각이 서로 다른 위상을 갖는 복수의 클록 신호를 생성하는 클록 신호 발생부; 및
상기 복수의 클록 신호를 입력받아 체배된 클록 신호를 출력하는 복수의 캐패시터를 구비하는 클록 주파수 체배기
를 포함하고,
상기 복수의 캐패시터는
상기 클록 신호를 입력받는 제1 노드; 및
상기 제1 노드를 통해 입력된 클록 신호에 대응하여 체배된 클록 신호를 출력하는 제2 노드를 포함하되,
상기 복수의 캐패시터 중 하나의 제1 캐패시터는 번갈아 가면서 스위칭되도록 VDD와 VSS에 선택적으로 연결되고, 나머지 절반의 제2 및 제3 캐패시터는 상기 VDD와 상기 VSS에 각각 연결됨으로써, 상기 제1 캐패시터의 스위칭에 따라 상기 제1 노드에서 상기 클록 신호의 위상이 트랜지션(transition)이 일어날 때마다 상기 제2 노드에서 트랜지션이 일어나는 특성에 기초하여 상기 체배된 클록 신호를 생성하는 것을 특징으로 하는 클록/데이터 복원 회로.
A clock signal generator for generating a plurality of clock signals, each having a different phase, based on the phase difference and the frequency difference between the input data and the sampling data; And
And a plurality of capacitors for receiving the plurality of clock signals and outputting a multiplied clock signal,
Lt; / RTI &gt;
The plurality of capacitors
A first node receiving the clock signal; And
And a second node outputting a clock signal multiplied corresponding to a clock signal input through the first node,
Wherein one of the plurality of capacitors is selectively connected to VDD and VSS so that the first capacitor is alternately switched and the other second and third capacitors are connected to the VDD and VSS respectively, Wherein the second node generates the multiplied clock signal based on a characteristic that a transition occurs at the second node every time a transition of the clock signal occurs at the first node. .
제8항에 있어서,
상기 복수의 캐패시터는
상기 제2 노드 각각이 하나의 공통 라인으로 서로 연결되고, 상기 공통 라인을 통해 상기 체배된 클록 신호를 출력하는 것을 특징으로 하는 클록/데이터 복원 회로.
9. The method of claim 8,
The plurality of capacitors
Wherein each of the second nodes is connected to one common line, and outputs the multiplied clock signal via the common line.
삭제delete 제8항에 있어서,
상기 클록 주파수 체배기는
상기 제2 노드에 접속되어 상기 체배된 클록 신호의 전압 레벨을 조절하는 스위치부
를 더 구비하는 것을 특징으로 하는 클록/데이터 복원 회로.
9. The method of claim 8,
The clock frequency multiplier
And a switch unit connected to the second node for adjusting a voltage level of the multiplied clock signal,
Wherein the clock / data recovery circuit further comprises:
제11항에 있어서,
상기 스위치부는
바이어스 전압에 원하는 클록의 공통 레벨(common level) 전압을 인가하여 상기 체배된 클록 신호의 전압 레벨을 공통 레벨로 조절하는 것을 특징으로 하는 클록/데이터 복원 회로.
12. The method of claim 11,
The switch unit
And a common level voltage of a desired clock is applied to the bias voltage to adjust the voltage level of the multiplied clock signal to a common level.
제11항에 있어서,
상기 스위치부는
MOSFET을 포함하는 것을 특징으로 하는 클록/데이터 복원 회로.
12. The method of claim 11,
The switch unit
And a MOSFET.
제8항에 있어서,
상기 클록 신호 발생부는
상기 입력 데이터와 상기 샘플링 데이터의 위상 차이를 검출하는 위상 검출기;
상기 입력 데이터와 상기 샘플링 데이터의 주파수 차이를 검출하는 주파수 검출기;
상기 위상 차이 및 주파수 차이에 기초하여 전압 제어 발진기(VCO)의 제어 전압을 생성하는 전하 펌프;
상기 제어 전압에 기초하여 상기 복수의 클록 신호를 출력하는 전압 제어 발진기
를 포함하는 것을 특징으로 하는 클록/데이터 복원 회로.
9. The method of claim 8,
The clock signal generator
A phase detector for detecting a phase difference between the input data and the sampling data;
A frequency detector for detecting a frequency difference between the input data and the sampling data;
A charge pump for generating a control voltage of the voltage controlled oscillator (VCO) based on the phase difference and the frequency difference;
A voltage-controlled oscillator for outputting the plurality of clock signals based on the control voltage;
And a clock / data recovery circuit.
제14항에 있어서,
상기 복수의 클록 신호 및 상기 체배된 클록 신호를 다중화 처리하는 멀티플렉서; 및
상기 멀티플렉서에 클록 선택 신호를 인가하여, 상기 멀티플렉서의 출력 신호를 선택적으로 상기 위상 검출기 및 상기 주파수 검출기에 출력하도록 하는 클록 선택 제어기
를 더 포함하는 것을 특징으로 하는 클록/데이터 복원 회로.15. The method of claim 14,
A multiplexer for multiplexing the plurality of clock signals and the multiplied clock signal; And
A clock selection controller for applying a clock selection signal to the multiplexer to selectively output an output signal of the multiplexer to the phase detector and the frequency detector,
/ RTI &gt; further comprising a clock / data recovery circuit.
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