KR101699213B1 - Low profile electronic package and manufacturing method thereof - Google Patents

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Abstract

전자 패키지는 그 내부에 다이-수용 공동을 갖는 인쇄 배선 기판 (PWB), 다이-수용 공동내에 있고 PWB에 결합된 반도체 다이, 및 다이-수용 공동을 둘러싸는 PWB의 상단 표면에 리드 고정링을 포함한다. 리드 고정링은 그 내부에 이격된 필라-수용 구멍들을 갖는다. 리드는 리드 고정링에 결합되고 다이-수용 공동 내의 반도체 다이를 커버한다. 리드는 액정 폴리머 (LCP) 층, 및 LCP 층의 하단 표면으로부터 하향으로 연장되고 이격된 필라-수용 구멍들의 대응하는 것들 내에 수용되고 이격된 필라들을 포함한다.The electronic package includes a printed wiring board (PWB) having a die-receiving cavity therein, a semiconductor die within the die-receiving cavity and coupled to the PWB, and a lead retaining ring on the top surface of the PWB surrounding the die- do. The lead retaining ring has pillar-receiving holes spaced therein. A lead is coupled to the lead retaining ring and covers the semiconductor die in the die-receiving cavity. The leads include a liquid crystal polymer (LCP) layer and spaced apart pillars that are received and accommodated in corresponding ones of the pillar-receiving holes extending downward from the lower surface of the LCP layer.

Description

저 프로파일 전자 패키지 및 그 제조 방법 {LOW PROFILE ELECTRONIC PACKAGE AND MANUFACTURING METHOD THEREOF}[0001] LOW PROFILE ELECTRONIC PACKAGE AND MANUFACTURING METHOD THEREOF [0002]

본 발명은 전자 부품들 패키징 분야에 관한 것으로, 보다 상세하게는, 저 프로파일(low profile) 전자 패키지(electronic package) 및 관련된 방법들에 관한 것이다.The present invention relates to the field of packaging electronic components and, more particularly, to a low profile electronic package and related methods.

전자 부품들 패키징의 기본 목적은 패키지를 통하여 컴포넌트들을 보호함과 동시에 컴포넌트들로부터 전기 상호 접속들(interconnection)을 제공하는 것이다. 제조가능성(manufacturability) 및 보호는 중요 관심사들이다. 진행중인 시장 수요 때문에, 전자 패키지들은 계속적으로 보다 적은 사이즈들 및 축소된 풋프린트(footprint)들 쪽으로 유도됨과 동시에 또한 환경적으로 강건(robust)해지고 있다. 이들 전자 패키지들이 소형화된다 할지라도 그것들은 여전히 고 기능적이다.The primary purpose of packaging electronic components is to provide electrical interconnection from the components while protecting the components through the package. Manufacturability and protection are important concerns. Because of the ongoing market demand, electronic packages are constantly being directed toward smaller sizes and reduced footprints, while at the same time being environmentally robust. Although these electronic packages are miniaturized, they are still highly functional.

능동 컴포넌트(active component)들에 대한 소형화는 가능한 한 패키징 없이 반도체 다이의 사용을 통하여 달성될 수 있다. 소형화를 하나의 접근법은 보호용 구조를 포함하는 패키지된 표면 마운트 디바이스(packaged surface mount device)에 기초한다. 반도체 다이를 둘러싸는 보호용 구조가 인쇄 배선 기판 (PWB :printed wiring board) 위에 비교적 높은 두께 (1-2 mm까지)를 가질 수 있다 할지라도 이 보호용 구조 접근법을 이용할 때, 수분 및 먼지로부터의 환경적 보호가 하나의 잠재적인 장점이다. 패키지된 표면 마운트 디바이스는 또한 반도체 다이와 패키지 사이에 존재하는 공극(air gap) 또는 에어 브리지(air bridge)를 허용하고, 이는 반도체 다이가 라디오 주파수 (RF) 집적 회로일 때 도움이 될 수 있다. 패키지된 표면 마운트 디바이스를 위한 보호용의 구조의 폭은 예를 들어 실제 반도체 다이 2X 풋프린트 이상일 수 있다.Miniaturization of the active components can be achieved through the use of a semiconductor die without packaging as much as possible. One approach to miniaturization is based on a packaged surface mount device that includes a protective structure. Although the protective structure surrounding the semiconductor die may have a relatively high thickness (up to 1-2 mm) on a printed wiring board (PWB), this environmental protection from moisture and dust Protection is one potential advantage. The packaged surface mount device also allows air gaps or air bridges to exist between the semiconductor die and the package, which can be helpful when the semiconductor die is a radio frequency (RF) integrated circuit. The width of the protective structure for the packaged surface mount device can be, for example, greater than the actual semiconductor die 2X footprint.

패키지된 표면 마운트 디바이스에서 사용되는 동일한 반도체 다이에 대한, 소형화는 패키지된 칩-온-보드 접근법(packaged chip-on-board approach)을 이용하여 추가로 달성될 수 있다. 패키지된 칩-온-보드 접근법에서의 반도체 다이는 접착제로 PWB에 직접 기계적으로 고정되고 와이어 본딩 연결(wire-bond connection)들을 통하여 전기적으로 상호연결된다. 보호용 구조(protective structure) 대신에, 환경상의 보호가 에폭시 글로브(epoxy glob)를 반도체 다이 위에 놓음으로써 달성된다. 패키지된 칩-온-보드 셋업의 폭은 예를 들어 실제 반도체 다이의 1.5X 풋프린트 이상(upward)일 수 있다. 그러나 반도체 다이가 플립-칩 연결들을 통하여 PWB에 마운트될 때 추가 감소가 달성될 수 있다. 여기서, 플립-칩 접근법의 폭은 언더필 필릿 사이즈(underfill fillet size)에 의존하여 베어 다이(bare die)의 1X 내지 1.25X 풋프린트 사이일 수 있다.For the same semiconductor die used in packaged surface mount devices, miniaturization can be further achieved using a packaged chip-on-board approach. In the packaged chip-on-board approach, the semiconductor die is mechanically fixed directly to the PWB with an adhesive and electrically interconnected through wire-bond connections. Instead of a protective structure, environmental protection is achieved by placing an epoxy glob on the semiconductor die. The width of the packaged chip-on-board set-up may be, for example, upwards of 1.5X the actual semiconductor die. However, a further reduction can be achieved when the semiconductor die is mounted to the PWB through flip-chip connections. Here, the width of the flip-chip approach may be between 1X and 1.25X footprints of the bare die depending on the underfill fillet size.

결과적으로, 특별히 예를 들어 모바일 전자 디바이스에서 보자면 환경적 강건성 및 반도체 다이의 유용성을 제공하는 것 사이에서 트레이드 오프들이 존재한다. 컴포넌트 리드 기술들(component lid technologies)이 반도체 다이를 위한 환경적 강건성(environmental robustness)을 제공하기 위해 사용될 수 있다. 그러나, 결과적인 리드들은 현재 이용 가능한 주형 기술(molding technology)들 때문에 비교적 두꺼울 수 있고, 밀봉 방법들이 비교적 긴 에폭시 경화(cure) 시간들을 사용하기 때문에 밀봉 방법(sealing method)들이 꽤 불편하다. 사출 성형(injection molding )에 대한 대안으로서 액정 폴리머 (LCP:liquid crystal polymer) 재료를 포함하는 리드(lid)를 사용하는 것이다. LCP 재료들은 매우 낮은 수분 투과성을 가지며 거의-기밀 밀봉(near-hermetic seal)을 제공할 수 있음과 동시에 얇은 프로파일을 유지할 수 있다.As a result, there are tradeoffs between providing environmental robustness and utility of a semiconductor die, especially for mobile electronic devices, for example. Component lid technologies can be used to provide environmental robustness for a semiconductor die. However, the resulting leads may be relatively thick due to currently available molding technologies, and the sealing methods are quite inconvenient because the sealing methods use relatively long epoxy cure times. An alternative to injection molding is to use a lid containing a liquid crystal polymer (LCP) material. LCP materials have very low moisture permeability and can provide a near-hermetic seal while maintaining a thin profile.

반도체 다이를 보호하기 위한 LCP 리드는 Thompson et al에 의한 “다층 LCP 기판들에서의 MMIC들의 패키징(Packaging of MMICs in Multilayer LCP Substrates)” 제목의 기사에 개시된다. 도 1에 예시된 바와 같이, 전자 패키지 (10)는 공동 (15)내에 내장된 능동 반도체 다이 (active semiconductor die)(14) 위에 놓여진 다층상화된(multilayered) LCP 리드 (12)를 포함한다. 예시된 LCP 리드 (12)는 약 10 mils 두께이고 주입 주형된 리드에 비하여 상당히 더 낮은 프로파일을 가진다. LCP 리드 (12)는 또한 LCP 재료인 하지의 층들 (16,17,18,19)과 라미네이트된다(laminated). 기사에서 논의된 바와 같이, 낮은 용융 온도 LCP 층들 (285℃)은 균질의 LCP 전자 패키지를 생성하기 위해서 일반적으로 보다 두꺼운 더 높은 용융 온도 코어 층들 (315℃)에 부착하기 위해 사용된다. 그럼에도 불구하고, 반도체 다이(die)들을 보호하기 위한 컴포넌트 리드 기술들에 관한 개선에 대한 요구가 여전히 있다.LCP leads to protect semiconductor die are disclosed in Thompson et al. Entitled " Packaging of MMICs in Multilayer LCP Substrates " in Multilayer LCP Substrates. As illustrated in Figure 1, the electronic package 10 includes a multilayered LCP lead 12 overlying an active semiconductor die 14, which is embedded in a cavity 15. The illustrated LCP lead 12 is about 10 mils thick and has a significantly lower profile than the injection molded leads. The LCP leads 12 are also laminated with the underlying layers 16, 17, 18, 19 as the LCP material. As discussed in the article, low melting temperature LCP layers (285 占 폚) are typically used to adhere to higher melting temperature core layers (315 占 폚) to produce a homogeneous LCP electronic package. Nevertheless, there is still a need for improvements in component lead technologies for protecting semiconductor die.

앞에서의 배경기술을 고려하여, 따라서 본 발명의 목적은 상기 전자 패키지와 통합되기 위한 비교적 간단한 저 프로파일 전자 패키지를 제공하는 것이다. In view of the foregoing background, it is therefore an object of the present invention to provide a relatively simple low profile electronic package for integration with the electronic package.

본 발명의 실시예에 따른 이 및 다른 목적들, 특징부들, 및 장점들은 그 내부에 다이-수용 공동을 갖는 인쇄 배선 기판 (PWB), 상기 다이-수용 공동내 있고 그리고 상기 PWB에 결합된 반도체 다이, 및 상기 다이-수용 공동을 둘러싸는 상기 PWB의 상단 표면에 리드 고정링을 포함하는 전자 패키지에 의해 제공된다. 상기 리드 고정링(lid mating ring)은 그 내부에 복수개의 이격된 필라-수용 구멍들을 가질 수 있다. 리드는 상기 리드 고정링에 결합될 수 있고 상기 다이-수용 공동내의 상기 반도체 다이를 커버한다. 상기 리드는 액정 폴리머 (LCP) 층을 포함할 수 있고, 복수개의 이격된 필라(pillar)들은 상기 LCP 층의 하단 표면으로부터 하향으로 연장되고 상기 복수개의 이격된 필라-수용 구멍들의 대응하는 것들 내에 수용될 수 있다. 상기 LCP 층은 상기 리드가 저 프로파일(low profile)를 갖는 것을 허용하고 동시에 또한 상기 리드 고정링으로 거의-기밀 밀봉(near-hermetic seal)을 제공한다.These and other objects, features, and advantages according to embodiments of the present invention are achieved by providing a printed wiring board (PWB) having a die-receiving cavity therein, a semiconductor die in the die-receiving cavity and coupled to the PWB, And a lead retaining ring on an upper surface of the PWB surrounding the die-receiving cavity. The lid mating ring may have a plurality of spaced pillar-receiving holes therein. A lead can be coupled to the lid retaining ring and covers the semiconductor die in the die-receiving cavity. The lid may comprise a layer of liquid crystal polymer (LCP), wherein a plurality of spaced pillars extend downward from the lower surface of the LCP layer and are received within corresponding ones of the plurality of spaced pillar- . The LCP layer allows the leads to have a low profile and at the same time also provides a near-hermetic seal with the lid retaining ring.

상기 리드는 통상의 솔더 리플로우 프로세스를 이용하여 상기 PWB에 결합될 수 있고 상기 필라들은 상기 리드가 상기 프로세스 동안에 움직이는 것을 방지한다. 상기 필라들은 따라서 어셈블리를 가능하게 하고 상기 리드에 기계적인 강건성을 추가한다. 상기 반도체 다이는 플립-칩 및 와이어 본딩 연결들 중 하나를 통하여 상기 PWB에 결합될 수 있다. 단일 리플로우(reflow) 프로세스가 최종 PWB 어셈블리동안에 다른 수동 표면 마운트 컴포넌트들과 동시에 상기 리드를 PWB에 결합하기 위해 사용될 수 있기 때문에 상기 전자 패키지의 제조 시간 및 비용이 축소될 수 있다. 추가하여, 상기 리드가 오버-주형되거나(over-molded) 또는 접착제-부착되는 것이 아니기 때문에, 만약 추가의 테스팅 및 재작업이 요구되면 상기 리드는 상기 반도체 다이를 노출시키기 위해 나중에 제거될 수 있다.The leads can be coupled to the PWB using a conventional solder reflow process and the pillars prevent the leads from moving during the process. The pillars thus allow assembly and add mechanical robustness to the leads. The semiconductor die may be coupled to the PWB through one of the flip-chip and wire bonding connections. The manufacturing time and cost of the electronic package can be reduced since a single reflow process can be used to couple the leads to the PWB simultaneously with other passive surface mount components during the final PWB assembly. Additionally, since the leads are not over-molded or adhesively-adhered, the leads may be removed later to expose the semiconductor die if additional testing and rework is desired.

상기 리드는 상기 LCP 층에 의해 유지되고 상기 리드 고정링에 정렬되는 PWB 고정링을 더 포함할 수 있다. 각각의 상기 리드 고정링 및 상기 PWB 고정링은 예를 들어, 연속적인 링을 정의할 수 있다.The lead may further comprise a PWB retaining ring held by the LCP layer and aligned with the lead retaining ring. Each of the lead retaining rings and the PWB retaining ring may define, for example, a continuous ring.

상기 리드 고정링, 상기 PWB 고정링, 및 상기 이격된 필라들은 비교적 높은 용융 온도를 갖는 제 1 금속을 각각 포함할 수 있다. 상기 전자 패키지는 상기 이격된 필라들 및 상기 리드 고정링 및 상기 PWB 고정링의 대향하는 부분들 사이에 본딩 층을 더 포함할 수 있다. 상기 본딩 층은 비교적 낮은 용융 온도를 갖는 제 2 금속을 포함할 수 있다. 예를 들어, 상기 제 1 금속은 구리를 포함할 수 있고 상기 제 2 금속 층은 주석/납 합금을 포함할 수 있다.The lid retention ring, the PWB retaining ring, and the spaced pillars may each comprise a first metal having a relatively high melting temperature. The electronic package may further include a bonding layer between the spaced pillars and opposing portions of the lead retaining ring and the PWB retaining ring. The bonding layer may comprise a second metal having a relatively low melting temperature. For example, the first metal may comprise copper and the second metal layer may comprise a tin / lead alloy.

상기 반도체 다이는 라디오 주파수 (RF) 집적 회로를 포함할 수 있고, 상기 리드는 상기 RF 집적 회로의 인접한 부분들과 미리 결정된 공극을 정의할 수 있다. 상기 필라들 및 상기 LCP 리드의 결합은 바람직하게는 상기 공극이 정확하게 제어되는 것을 허용한다.The semiconductor die may include a radio frequency (RF) integrated circuit, and the lead may define a predetermined gap with adjacent portions of the RF integrated circuit. The coupling of the pillars and the LCP lead preferably allows the gap to be precisely controlled.

다른 측면은 그 내부에 다이-수용 공동을 갖는 PWB를 제공하는 단계, 및 상기 다이-수용 공동을 둘러싸는 상기 PWB의 상단 표면에 리드-고정링을 형성하는 단계를 포함하는 전자 패키지를 만들기 위한 방법에 관한 것이다. 상기 리드-고정링(lid mating ring)은 그 내부에 복수개의 이격된 필라-수용 구멍들을 가질 수 있다. 상기 방법은 반도체 다이를 상기 다이-수용 공동내에 위치시키고 상기 PWB에 결합시키는 단계, 및 리드를 상기 리드-고정링에 결합시키는 단계를 더 포함할 수 있다. 상기 리드는 LCP 층을 포함할 수 있고, 복수개의 이격된 필라(pillar)들은 상기 LCP 층의 하단 표면으로부터 하향으로 연장되고 상기 복수개의 이격된 필라-수용 구멍들의 대응하는 것들 내에 수용될 수 있다.Another aspect relates to a method for making an electronic package comprising providing a PWB having a die-receiving cavity therein and forming a lead-retaining ring on an upper surface of the PWB surrounding the die-receiving cavity . The lid mating ring may have a plurality of spaced pillar-receiving holes therein. The method may further include positioning a semiconductor die in the die-receiving cavity and bonding the PWB to the PWB, and coupling the lead to the lead-retaining ring. The lid may comprise an LCP layer and a plurality of spaced pillars may extend downwardly from the lower surface of the LCP layer and be received in corresponding ones of the plurality of spaced pillar-receiving holes.

도 1 은 종래 기술에 따른 전자 패키지(electronic package)의 단면도이다.
도 2 는 본 발명의 실시예에 따른 플립-칩 구성내 반도체 다이를 갖는 전자 패키지의 단면도이다.
도 3 은 와이어 본딩 구성에 반도체 다이를 갖는 도 2에 예시된 전자 패키지의 다른 실시예의 단면도이다.
도 4 는 도 2에 예시된 바와 같이 그 내부에 다이 수용 공동을 갖는 인쇄 배선 기판 (PWB:printed wiring board)의 단면도이다.
도 5 는 도 4 에서 예시된 PWB의 평면도이다.
도 6 은 다이 수용 공동(die receiving cavity)내에 반도체 다이를 갖는 도 4에 예시된 PWB의 단면 측면도이다.
도 7 은 솔더 리플로우 프로세스(solder reflow process)전에 반도체 다이 위에 위치된 대응하는 리드를 갖는 도 6에 예시된 PWB의 단면도이다.
도 8 은 도 7에 예시된 리드(lid)의 밑면의 사시도이다.
도 9 는 도 2에 예시된 전자 패키지를 수행하기 위한 방법을 예시하는 플로우 차트이다.1 is a cross-sectional view of an electronic package according to the prior art.
2 is a cross-sectional view of an electronic package having a semiconductor die in a flip-chip configuration in accordance with an embodiment of the present invention.
Figure 3 is a cross-sectional view of another embodiment of the electronic package illustrated in Figure 2 having a semiconductor die in a wire bonding configuration.
Figure 4 is a cross-sectional view of a printed wiring board (PWB) having a die receiving cavity therein as illustrated in Figure 2;
5 is a top view of the PWB illustrated in FIG.
6 is a cross-sectional side view of the PWB illustrated in FIG. 4 having a semiconductor die in a die receiving cavity.
FIG. 7 is a cross-sectional view of the PWB illustrated in FIG. 6 having a corresponding lead positioned above a semiconductor die prior to a solder reflow process. FIG.
8 is a perspective view of the underside of the lid illustrated in Fig.
Figure 9 is a flow chart illustrating a method for performing the electronic package illustrated in Figure 2;

본 발명은 이제 이하에 첨부한 도면들을 참고로 하여 더 완전하게 설명될 것이며, 선호되는 본 발명의 실시예들이 도시된다. 그러나, 본 발명은 많은 상이한 형태들로 구체화될 수 있고 본 출원에 개시된 실시예들에 제한된 것으로 해석되지 않아야 한다. 오히려, 이들 실시예들은 본 발명이 철저하고 그리고 완전하도록, 본 발명의 범위를 당해 기술분야의 통상의 기술자들에 완벽하게 전달하도록 제공된다. 같은 번호들은 명세서 전체에서 같은 엘리먼트들을 나타내고 주(prime) 표기는 대안적인 실시예들에서 유사 엘리먼트들을 나타내기 위해 사용된다.The present invention now will be described more fully hereinafter with reference to the accompanying drawings, in which preferred embodiments of the invention are shown. However, the present invention may be embodied in many different forms and should not be construed as limited to the embodiments set forth in this application. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. The same numbers represent the same elements throughout the specification and a prime notation is used to denote similar elements in alternative embodiments.

처음에 도 2를 참조하여, 전자 패키지 (20)는 그 내부에 다이-수용 공동 (24)를 갖는 인쇄 배선 기판 (PWB:printed wiring board) (22)를 포함한다. PWB (22)는 제 1 유전체 층 (22a), 제 2 유전체 층 (22c) 및 그것들 사이에 상호연결 층 (22b)를 포함한다. 반도체 다이 (30)는 다이-수용 공동내에 있고 본딩 패드들 (25)를 통하여 상호연결 층 (22b)에 결합된다. 리드 고정링 (lid mating ring )(26)는 다이-수용 공동 (24)를 둘러싸는 PWB (22)의 상단 표면에 있다. 리드 고정링(lid mating ring) (26)은 그 내부에 복수개의 이격된 필라-수용 구멍들 (28)를 갖는다.Referring initially to Figure 2, the electronic package 20 includes a printed wiring board (PWB) 22 having a die-receiving cavity 24 therein. The PWB 22 includes a first dielectric layer 22a, a second dielectric layer 22c, and an interconnection layer 22b therebetween. The semiconductor die 30 is in the die-receiving cavity and bonded to the interconnect layer 22b via bonding pads 25. [ The lid mating ring 26 is on the upper surface of the PWB 22 surrounding the die-receiving cavity 24. The lid mating ring 26 has a plurality of spaced pillar-receiving holes 28 therein.

리드 (40)는 리드 고정링 (26)에 결합되고 다이-수용 공동 (24)내의 반도체 다이 (30)를 커버한다. 리드 (40)는 액정 폴리머 (LCP) 층 (42), 및 LCP 층의 하단 표면으로부터 하향으로 연장되는 복수개의 이격된 필라들 (48)를 포함한다. 필라들 (48)은 이격된(spaced apart) 필라-수용 구멍(pillar-receiving opening)들 (28)의 대응하는 것들에 수용된다. 리드 (40)는 또한 LCP 층 (42)에 의해 유지되고 리드 고정링 (26)에 정렬되는 PWB 고정링 (46)를 포함한다. LCP 층 (42)은 리드가 저 프로파일을 갖는 것을 허용함과 동시에 또한 당해 기술분야의 통상의 기술자들에 의해 인식되는 바와 같이 리드 고정링 (26)으로 거의-기밀 밀봉(near-hermetic seal)을 제공한다.The lead 40 is coupled to the lid retaining ring 26 and covers the semiconductor die 30 in the die-receiving cavity 24. The lead 40 includes a liquid crystal polymer (LCP) layer 42 and a plurality of spaced pillars 48 extending downward from the bottom surface of the LCP layer. The pillars 48 are received in corresponding ones of the spaced apart pillar-receiving openings 28. The lead 40 also includes a PWB retaining ring 46 that is retained by the LCP layer 42 and aligned with the lead retaining ring 26. The LCP layer 42 allows the leads to have a low profile and at the same time provides a near-hermetic seal to the lid retaining ring 26, as would be appreciated by those skilled in the art to provide.

이하에서 더 상세하게 논의될 것 처럼, 리드 (40)는 통상의 솔더 리플로우 프로세스(solder reflow process)를 이용하여 PWB (22)에 결합될 수 있고 동시에 필라들 (48)은 프로세스 동안에 리드가 움직이는 것을 방지한다. 필라들 (48)은 따라서 어셈블리를 가능하게 하고 리드 (40)에 기계적인 강건성을 추가한다. 추가하여, 리드 (40)가 오버-주형되거나(over-molded) 또는 접착제-부착되는 것이 아니기 때문에, 만약 추가의 테스팅 및 재작업이 요구되면 리드는 반도체 다이 (30)를 노출시키기 위해 나중에 제거될 수 있다.As will be discussed in more detail below, the lid 40 may be coupled to the PWB 22 using a conventional solder reflow process, while the pillars 48 may be coupled to the PWB 22, ≪ / RTI > The pillars 48 thus allow assembly and add mechanical robustness to the lid 40. In addition, since the leads 40 are not over-molded or adhesive-bonded, if additional testing and reworking is required, the leads may be removed later to expose the semiconductor die 30 .

반도체 다이 (30)는 플립-칩 구성을 통하여 PWB (22)에 결합된다. 단일 리플로우(reflow) 프로세스가 최종 PWB 어셈블리동안에 다른 수동 표면 마운트 컴포넌트들과 동시에 리드 (40)를 PWB (22)에 결합하기 위해 사용될 수 있기 때문에 전자 패키지의 제조 시간 및 비용이 축소될 수 있다.The semiconductor die 30 is coupled to the PWB 22 via a flip-chip configuration. The manufacturing time and cost of the electronic package can be reduced because a single reflow process can be used to couple the leads 40 to the PWB 22 simultaneously with other passive surface mount components during the final PWB assembly.

다른 실시예에서, 반도체 다이 (30')는 도 3에 예시된 바와 같이 와이어 본딩 구성을 통하여 PWB (22')에 결합된다. 반도체 다이 (30')는 와이어들 (21')을 통하여 본딩 패드들 (25')에 연결된다. PWB (22')는 제 1 유전체 층 (22a'), 제 2 유전체 층 (22d'), 상호연결 층 (22c') 에 결합된 본딩 패드들 (25'), 및 반도체 다이 (30')아래에 열 싱크 (23')에 결합된 도전 층 (22b')를 포함한다.In another embodiment, the semiconductor die 30 'is coupled to the PWB 22' through a wire bonding arrangement as illustrated in FIG. Semiconductor die 30 'is connected to bonding pads 25' through wires 21 '. The PWB 22 'includes a first dielectric layer 22a', a second dielectric layer 22d ', bonding pads 25' bonded to the interconnect layer 22c ' And a conductive layer 22b 'coupled to the heat sink 23'.

나머지 도면들을 참조하여, 예시된 전자 패키지 (20)를 만드는 단계들이 이제 논의될 것이다. 상기에서 설명된 PWB (22)이 제공되고, 이는 임의의 통상의 인쇄 배선 기판일 수 있다. 그 내부에 다이 수용 공동 (24)을 갖는 PWB (22)의 단면이 도 4 에 예시되고, 대응하는 평면도가 도 5에 예시된다.With reference to the remaining figures, steps for making the illustrated electronic package 20 will now be discussed. The PWB 22 described above is provided, which may be any conventional printed wiring board. A cross section of the PWB 22 having a die receiving cavity 24 therein is illustrated in Fig. 4, and a corresponding plan view is illustrated in Fig.

공동 (24)은 제 1 및 제 2 유전체 층들 (22a), (22c)사이에 샌드위치된 상호연결 층 (22b)을 노출시키도록 PWB (22)내에 형성된다. 본딩 패드들 (25)이 상호연결 층 (22b)에 컨택하기 위해 공동 (24)내에 형성된다. 예시된 본딩 패드들 (25)은 반도체 다이 (30)에 대하여 플립 칩(flip chip) 배열을 지지한다. 다른 공동 형상들이 용이하게 PWB (22) 및 리드 (40)에 의해 지원되지만, 예시된 공동 (24)은 직사각형의 형상이다. 유사하게, 본딩 패드들 (25)은 반도체 다이 (30)상의 연결부(connection)들에 대응하는 직사각형의 패턴이다.The cavity 24 is formed in the PWB 22 to expose the interconnection layer 22b sandwiched between the first and second dielectric layers 22a, 22c. Bonding pads 25 are formed in the cavity 24 to contact the interconnect layer 22b. The illustrated bonding pads 25 support a flip chip arrangement for the semiconductor die 30. Although the other cavity shapes are readily supported by the PWB 22 and the lid 40, the illustrated cavity 24 is rectangular in shape. Similarly, bonding pads 25 are rectangular patterns corresponding to connections on semiconductor die 30.

리드 고정링(lid mating ring) (26)은 당해 기술분야의 통상의 기술자들에 의해 쉽게 인식되는 바와 같이 PWB (22)의 상단 표면에 공동 (24)의 둘레(perimeter)를 빙 둘러 형성된 금속 층이다. 또한 당해 기술분야의 통상의 기술자들에 의해 쉽게 인식되는 바와 같이 이어 이격된 필라-수용 구멍들 (28)이 리드 고정링 (26)내에 형성된다.The lid mating ring 26 may be formed by a perimeter of the cavity 24 on the upper surface of the PWB 22 as is readily recognized by those of ordinary skill in the art as a metal layer to be. Also, as is readily appreciated by those of ordinary skill in the art, subsequently spaced pillar-receiving apertures 28 are formed in the lid retaining ring 26.

금속 링이 예를 들어 구리를 포함할 수 있다. 리드 고정링 (26)의 두께는 LCP 층 (42)으로부터 연장된 필라들 (48)의 길이에 대응한다. 필라들의 길이는 예를 들어 약 0.3 내지 5 mils내 일 수 있다.The metal ring may comprise, for example, copper. The thickness of the lid retaining ring 26 corresponds to the length of the pillars 48 extending from the LCP layer 42. The length of the pillars can be, for example, within about 0.3 to 5 mils.

PWB (22)내에 공동 (24)을 형성하는 것에 대한 대안으로서, PWB의 상단 표면영역이 공동을 형성하기 위해 빌트-업(built-up)될 수 있다. 빌트-업 영역은 또한 그 내부에 필라-수용 구멍들을 갖는 리드 고정링을 포함할 것이다.As an alternative to forming the cavities 24 in the PWB 22, the upper surface area of the PWB may be built-up to form cavities. The build-up area will also include a lid retaining ring with pillar-receiving holes therein.

도 6에 예시된 바와 같이 반도체 다이 (30)는 이어 본딩 패드들 (25)에 결합된다. 반도체 다이 (30)는 예를 들어 라디오 주파수 (RF) 집적 회로일 수 있다. RF 집적 회로가 공동 (24)내에 위치된 때, 리드 (40)가 제 위치에 없는 도 6에 예시된 LCP 층 (42)과 RF 집적 회로사이에 공극(air gap) (43)이 원해질 수 있다. 따라서 공극(43)은 예를 들어 약 0.3 내지 5 mils내 일 수 있다. 공극 (43)은 또한 컴포넌트-대-리드 높이(component-to-lid height)로 지칭될 수 있다. 이 컴포넌트-대-리드 높이는 바람직하게는 리드 고정링 (26)의 두께 및 LCP 층 (42)으로부터 연장되는 이격된 필라들 (48)의 길이, 뿐만 아니라 반도체 다이 (30)의 두께의 조합을 기초로 제어된다. RF 집적 회로에 대하여, 리드 (40)는 LCP 층 (42)의 하단 표면을 커버하는 전기적으로 전도성 층을, 미도시, 더 포함할 수 있다. 이는 RF 신호들에 영향을 받기 쉬울 수 있는 임의의 인접한 회로들과의 전자기 간섭 (EMI)을 줄이기 위한 것이다.The semiconductor die 30 is then bonded to the bonding pads 25 as illustrated in Fig. The semiconductor die 30 may be, for example, a radio frequency (RF) integrated circuit. An air gap 43 may be desired between the LCP layer 42 illustrated in Figure 6 and the RF integrated circuit where the lid 40 is not in position when the RF integrated circuit is positioned in the cavity 24. [ have. Thus, the void 43 can be, for example, within about 0.3 to 5 mils. The void 43 may also be referred to as a component-to-lid height. This component-to-lead height is preferably based on a combination of the thickness of the lid retaining ring 26 and the length of the spaced pillars 48 extending from the LCP layer 42, as well as the thickness of the semiconductor die 30 . For an RF integrated circuit, the lid 40 may further comprise, not shown, an electrically conductive layer covering the lower end surface of the LCP layer 42. This is to reduce electromagnetic interference (EMI) with any adjacent circuits that may be susceptible to RF signals.

다음 단계는 도 7에 예시된 바와 같이 리드 (40)를 리드-고정링 (28)에 결합하는 것이다. 이는 통상의 솔더 리플로우 프로세스(solder reflow process)에 기반될 수 있다. 상기에서 논의된 바와 같이, 리드 (40)는 LCP 층 (42), 및 LCP 층의 하단 표면으로부터 하향으로 연장되는 복수개의 이격된 필라들 (48)를 포함한다. 필라(pillar)들 (48)은 LCP 층 (42)로부터 통합된 금속 확장부(extension)들로서 형성된다.The next step is to connect the lid 40 to the lead-retaining ring 28 as illustrated in Fig. This can be based on a conventional solder reflow process. As discussed above, the lid 40 includes an LCP layer 42 and a plurality of spaced pillars 48 extending downwardly from the bottom surface of the LCP layer. The pillars 48 are formed as metal extensions integrated from the LCP layer 42.

도 8에 잘 예시된 바와 같이, 리드 (40)의 밑면은 LCP 층 (42)에 의해 유지되는 PWB 고정링 (46)를 또한 포함할 수 있다. PWB 고정링 (46)은 리드 고정링 (26)에 정렬되도록 사이즈되고, 또한 연속적인 금속 링으로 형성될 수 있다. PWB 고정링 (46) 및 필라들 (48)은 둘다 예를 들어, 구리를 포함할 수 있다.8, the underside of the lid 40 may also include a PWB retaining ring 46 that is held by the LCP layer 42. As shown in Fig. The PWB retaining ring 46 is sized to align with the lead retaining ring 26 and may also be formed of a continuous metal ring. The PWB retaining ring 46 and pillars 48 may both comprise, for example, copper.

제어되는 컴포넌트-대-리드 높이 (43)를 제공함과 동시에, 리드 (40) 그 자체는 매우 저 프로파일(low profile)을 갖도록 구성될 수 있다. 예를 들어, 리드 (40)는 예를 들어, 약 1 내지 20 mils 범위내 프로파일을 가질 수 있다. 이는 LCP 층 (42), 리드 고정링 (26)의 두께 및 LCP 층 (42)으로부터 연장된 필라들 (48)의 길이를 포함한다. 그러나, LCP 층 (42)의 두께는 단독으로 예를 들어 약 1.0 내지 12 mils의 범위 내에 있을 수 있다.While providing the controlled component-to-lead height 43, the lead 40 itself can be configured to have a very low profile. For example, the lead 40 may have a profile within the range of, for example, about 1 to 20 mils. This includes the thickness of the LCP layer 42, the lid retention ring 26 and the length of the pillars 48 extending from the LCP layer 42. However, the thickness of the LCP layer 42 alone can be in the range of, for example, about 1.0 to 12 mils.

통상의 솔더 리플로우 프로세스가 리드 (40)를 PWB (22)에 결합하기 위해 사용될 수 있기 때문에, 이격된 필라들 (48) 및 리드 고정링 (26) 및 PWB 고정링 (46)의 대향하는 부분들사이에 본딩 층 (60)이 배치된다. 도 7에 예시된 바와 같이, 본딩 층 (60)은 리드 (40)로 연장된다. 대안적으로, 본딩 층은 PWB 고정링 (46)으로 연장될 수 있다.Because the conventional solder reflow process can be used to bond the leads 40 to the PWB 22, the spacing of the spaced pillars 48 and the opposing portions of the lead retainer ring 26 and the PWB retainer ring 46 A bonding layer 60 is disposed between the two substrates. As illustrated in FIG. 7, the bonding layer 60 extends into the lead 40. Alternatively, the bonding layer may extend into the PWB retaining ring 46.

상기에서 언급한 바와 같이, 리드 고정링 (26), PWB 고정링 (46), 및 이격된 필라들 (48) 각각은 금속을 포함한다. 보다 상세하게는, 이 금속은 비교적 높은 용융 온도를 가질 수 있다. 본딩 층 (60)은 또한 금속을 포함하지만 비교적 낮은 용융 온도를 갖는다. 예를 들어, 구리가 금속 리드 고정링 (26), PWB 고정링 (46), 및 이격된 필라들 (48)과 관련된 금속을 위해 사용될 수 있다. 주석/납 합금이 금속 본딩 층 (60)와 관련된 금속을 위해 사용될 수 있고, 그리고 다른 대안들은 예를 들어 금-주석을 포함한다. 당해 기술분야의 통상의 기술자들에 의해 쉽게 인식되는 바와 같이, 유사한 특성들을 갖는 다른 금속들이 수락할만하다.As mentioned above, each of the lead retaining ring 26, the PWB retaining ring 46, and the spaced pillars 48 includes a metal. More specifically, the metal may have a relatively high melting temperature. The bonding layer 60 also includes a metal but has a relatively low melting temperature. For example, copper may be used for the metal associated with the metal lead retaining ring 26, the PWB retaining ring 46, and the spaced pillars 48. A tin / lead alloy may be used for the metal associated with the metal bonding layer 60, and other alternatives include, for example, gold-tin. Other metals having similar properties are acceptable, as will be readily appreciated by those of ordinary skill in the art.

솔더 리플로우 프로세스를 이용하는 장점은 리드 (40)가 전자 패키지 (20) 손상없이 나중에 또한 제거될 있다는 것이다. 리드 (40)가 제거된 때, 노출된 반도체 다이 (30)는 이어 필요하면 추가의 테스팅 및 재작업을 진행할 수 있다. 필라들 (48)은 바람직하게는 리드가 움직이거나 또는 이동하는 것을 방지하기 위해 리플로우 프로세스(reflow process)동안에 리드 (40)를 제 위치에 유지하거나 또는 기계적으로 고정하고 가능하게 한다.The advantage of using the solder reflow process is that the leads 40 will also be removed later without damaging the electronic package 20. When the leads 40 are removed, the exposed semiconductor die 30 can then proceed with further testing and rework, if necessary. The pillars 48 preferably maintain or mechanically hold the lid 40 in place during the reflow process to prevent the lid from moving or moving.

통합된 필라들 (48)과 LCP 리드 (40)의 결합은 베어 다이(bare die) 컴포넌트들 (30)에 대하여 매우 낮은 프로파일 및 매우 강건한 패키징을 제공한다. 요건-정의된 결합/감합(mating/interlocking) 구리 필라 기술 (솔더 링 접근법에 반대하여)의 사용은 엄격하게-정의된 공극 (43) 요건들을 수용하면서 동시에 제조의 용이성을 개선하기 위한 가변 높이 리드 제조를 허용한다.The combination of the integrated pillars 48 and the LCP lead 40 provides a very low profile and very robust packaging for the bare die components 30. Requirements - Defined mating / interlocking The use of copper filer technology (as opposed to soldering approach) requires a variable height lead to improve the ease of manufacture while accommodating the tightly defined pore (43) Manufacturing.

LCP 층 컴포넌트, 및 그것의 결합들을 제공하는 상이한 두께들은, 바람직하게는 특정 요건들을 만족시키는 상이한 레벨들의 강건성에 대한 방침을 갖는 가변적 리드 강성도(lid stiffness)을 허용한다. 예시된 리드 (40)의 다른 장점은 그것이 현존하는 PWB 아키텍처들내에 용이하게 통합된다는 것이다. 추가하여, 리드 (40)를 PWB (22)에 결합하는 솔더 리플로우 프로세스(solder reflow process)의 사용은 다른 수동 표면 마운트 컴포넌트들이 최종 PWB 어셈블리동안에 동시에 플로우(flow)되는 것을 허용한다. 이는 전자 패키징 (20)에 관계되어 제조 시간을 줄이고 제조 비용을 줄이는데 도움이 될 수 있다. 게다가, LCP 층 (42)의 유전체 특성들은 수분에 대한 노출에 변하지 않는다. The different thicknesses that provide the LCP layer component, and combinations thereof, allow for variable lead stiffness, preferably with different levels of robustness to meet specific requirements. Another advantage of the illustrated lead 40 is that it is easily integrated into existing PWB architectures. In addition, the use of a solder reflow process to bond the leads 40 to the PWB 22 allows other passive surface mount components to flow simultaneously during the final PWB assembly. This may be related to the electronic packaging 20 to help reduce manufacturing time and reduce manufacturing costs. In addition, the dielectric properties of the LCP layer 42 do not change with exposure to moisture.

335℃까지의 용융 온도를 갖는 LCP 층 (42)의 이용가능성은 납제의(leaded) 및 무납(lead-free) 표면 마운트 리플로우 프로세스들 둘 모두에서 구리 필라들 (48)의 사용을 허용한다. 리드로서 335℃ 용융 온도 LCP의 사용은 또한 금-주석 기밀 리드 밀봉(hermetic lid seal)을 허용한다.The availability of LCP layer 42 with a melting temperature of up to 335 占 폚 allows the use of copper pillars 48 in both leaded and lead-free surface mount reflow processes. The use of a 335 ° C melting temperature LCP as lead also allows a gold-tin hermetic lid seal.

상기에서 논의된 바와 같이 전자 패키지 (20)를 만들기 위한 단계들이 도 9에 플로우 차트 (100)를 참조하여 이에 요약될 것이다. 시작 (블럭 (102))로부터, 블럭 (104)에서 방법은 그 내부에 다이-수용 공동 (24)을 갖는 PWB (22) 를 제공하는 단계를 포함한다. 리드 고정링(26)이 다이-수용 공동 (24)를 둘러싸는 PWB (22)의 상단 표면에 블럭 (106)에서 형성된다. 리드 고정링(lid mating ring) (26)은 그 내부에 복수개의 이격된 필라-수용 구멍들 (28)를 갖는다. 방법은 블럭 (108)에서 반도체 다이 (30)를 다이-수용 공동 (24)내에 위치시키고 PWB (22)에 결합시키는 단계를 더 포함한다. 리드 (40)는 블럭 (110)에서 리드-고정링 (26)에 결합된다. 리드 (40)는 LCP 층 (42), 및 LCP 층의 하단 표면으로부터 하향으로 연장되고 복수개의 이격된 필라-수용 구멍(28)들의 대응하는 것들에 수용되는 복수개의 이격된 필라들 (48)를 포함한다.방법은 블럭 (112)에서 종료한다.The steps for creating the electronic package 20 as discussed above will be summarized herein with reference to flowchart 100 in FIG. From the start (block 102), the method at block 104 includes the step of providing a PWB 22 having a die-receiving cavity 24 therein. A lid retaining ring 26 is formed at block 106 on the upper surface of the PWB 22 surrounding the die-receiving cavity 24. The lid mating ring 26 has a plurality of spaced pillar-receiving holes 28 therein. The method further includes placing the semiconductor die 30 in the die-receiving cavity 24 at block 108 and bonding the PWB 22 to the PWB 22. The lead 40 is coupled to the lead-retaining ring 26 at block 110. The lead 40 includes a LCP layer 42 and a plurality of spaced pillars 48 extending downwardly from the lower surface of the LCP layer and received in corresponding ones of the plurality of spaced pillar- The method ends at block 112.

앞에서의 설명들 및 관련된 도면들에 제시된 교리들의 장점을 갖는 본 발명의 많은 수정예들 및 다른 실시예들은 당해 기술의 통상의 기술자에 생각날 것이다. 따라서, 것이 이해되어야 한다 본 발명은 개시된 특정 실시예들에 제한되지 않고, 수정예들 및 실시예들은 첨부된 청구항들의 범위 내에 포함되는 것으로 의도되는 것이 이해되어야 한다.Many modifications and other embodiments of the invention will come to mind to one skilled in the art having the benefit of the teachings presented in the foregoing descriptions and the associated drawings. It is therefore to be understood that the invention is not limited to the particular embodiments disclosed, but that modifications and embodiments are intended to be included within the scope of the appended claims.

Claims (10)

내부에 다이-수용 공동을 갖는 인쇄 배선 기판(PWB);
상기 다이-수용 공동내에 있고 상기 PWB에 결합된 반도체 다이;
상기 다이-수용 공동을 둘러싸는 상기 PWB의 상단 표면에 리드 고정링, 상기 리드 고정링은 내부에 복수개의 이격된 필라-수용 구멍을 갖고; 그리고
상기 리드 고정링에 결합되고 상기 다이-수용 공동내의 상기 반도체 다이를 커버하는 리드를 포함하고, 상기 리드는
액정 폴리머(LCP)층, 및
상기 LCP층의 하단 표면으로부터 하향으로 연장되고 상기 복수개의 이격된 필라-수용 구멍 중 대응하는 것들 내에 수용되는 복수개의 이격된 필라를 포함하는 것을 특징으로 하는 전자 패키지.A printed wiring board (PWB) having a die-receiving cavity therein;
A semiconductor die within the die-receiving cavity and coupled to the PWB;
A lead retaining ring on an upper surface of the PWB surrounding the die-receiving cavity, the lead retaining ring having a plurality of spaced pillar-receiving holes therein; And
A lead coupled to the lid retaining ring and covering the semiconductor die in the die-receiving cavity,
A liquid crystal polymer (LCP) layer, and
And a plurality of spaced pillars extending downwardly from a lower surface of the LCP layer and received in corresponding ones of the plurality of spaced-apart pillar-receiving holes. 제 1항에 있어서,
상기 리드는 착탈 가능한 것을 특징으로 하는 전자 패키지.The method according to claim 1,
Wherein the lead is detachable. 제 1항에 있어서,
상기 리드는 상기 LCP층에 의해 유지되고 상기 리드 고정링에 정렬되는 PWB 고정링을 더 포함하는 것을 특징으로 하는 전자 패키지.The method according to claim 1,
The lead further comprising a PWB retaining ring held by the LCP layer and aligned with the lead retaining ring. 제 3항에 있어서,
상기 리드 고정링, 상기 PWB 고정링, 및 상기 복수개의 이격된 필라 각각은 제1특정 용융 온도를 갖는 제 1 금속을 포함하고; 및 상기 리드 고정링 및 상기 PWB 고정링 사이의 대향하는 부분과 상기 복수개의 이격된 필라 사이의 본딩층을 더 포함하고; 및 상기 본딩층은 제1특정 용융 온도보다 낮은 제2특정 용융 온도를 갖는 제 2 금속을 포함하는 것을 특징으로 하는 전자 패키지.The method of claim 3,
Each of the lid retaining ring, the PWB retaining ring, and the plurality of spaced pillars comprises a first metal having a first specified melting temperature; And a bonding layer between the opposing portion between the lead retaining ring and the PWB retaining ring and the plurality of spaced pillars; And the bonding layer comprises a second metal having a second specific melting temperature lower than the first specific melting temperature. 제 4항에 있어서,
상기 제 1 금속은 구리를 포함하고 및 상기 제 2 금속은 주석/납 합금을 포함하는 것을 특징으로 하는 전자 패키지.5. The method of claim 4,
Wherein the first metal comprises copper and the second metal comprises a tin / lead alloy. 전자 패키지를 만들기 위한 방법에 있어서,
내부에 다이-수용 공동을 갖는 인쇄 배선 기판(PWB)을 제공하는 단계;
상기 다이-수용 공동을 둘러싸는 상기 PWB의 상단 표면에 리드 고정링을 형성하는 단계, 상기 리드 고정링은 내부에 복수개의 이격된 필라-수용 구멍을 갖고,
반도체 다이를 상기 다이-수용 공동 내에 위치시키고 상기 반도체 다이를 상기 PWB에 결합시키는 단계; 및
리드를 상기 리드-고정링에 결합시키는 단계, 상기 리드는 액정 폴리머(LCP)층, 및 상기 LCP층의 하단 표면으로부터 하향으로 연장하고 상기 복수개의 이격된 필라-수용 구멍 중 대응하는 것들 내에 수용되는 복수개의 이격된 필라를 포함하는 것을 특징으로 하는 방법.A method for making an electronic package,
Providing a printed wiring board (PWB) having a die-receiving cavity therein;
Forming a lid retainer ring on an upper surface of the PWB that surrounds the die-receiving cavity, the lid retainer ring having a plurality of spaced pillar-
Placing a semiconductor die in the die-receiving cavity and bonding the semiconductor die to the PWB; And
Engaging a lead to the lead-retaining ring, the lead comprising a liquid crystal polymer (LCP) layer and a plurality of spaced apart pillar-receiving apertures extending downward from a lower surface of the LCP layer and received in corresponding ones of the plurality of spaced- ≪ / RTI > comprising a plurality of spaced pillars. 제 6항에 있어서,
상기 리드를 상기 반도체 다이를 노출시키도록 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.The method according to claim 6,
And removing the leads to expose the semiconductor die. 제 6항에 있어서,
상기 리드는 상기 LCP층에 의해 유지되고 상기 리드 고정링에 정렬되는 PWB 고정링을 더 포함하는 것을 특징으로 하는 방법.The method according to claim 6,
Wherein the lead further comprises a PWB retaining ring held by the LCP layer and aligned with the lead retaining ring. 제 8항에 있어서,
상기 리드 고정링, 상기 PWB 고정링, 및 상기 복수개의 이격된 필라 각각은 제1특정 용융 온도를 갖는 제 1 금속을 포함하고; 및 상기 결합시키는 단계는 상기 리드 고정링 및 상기 PWB 고정링 사이의 대향하는 부분과 상기 복수개의 이격된 필라 사이의 본딩층을 사용하는 단계를 더 포함하고; 상기 본딩층은 제1특정 용융 온도보다 낮은 제2특정 용융 온도를 갖는 제 2 금속을 포함하는 것을 특징으로 하는 방법.9. The method of claim 8,
Each of the lid retaining ring, the PWB retaining ring, and the plurality of spaced pillars comprises a first metal having a first specified melting temperature; And wherein the bonding further comprises using a bonding layer between the opposing portion between the lid retaining ring and the PWB retaining ring and the plurality of spaced pillars; Wherein the bonding layer comprises a second metal having a second specific melting temperature lower than the first specific melting temperature. 제 9항에 있어서,
상기 제 1 금속은 구리를 포함하고 및 상기 제 2 금속은 주석/납 합금을 포함하는 것을 특징으로 하는 방법.10. The method of claim 9,
Wherein the first metal comprises copper and the second metal comprises a tin / lead alloy.
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