KR101663468B1 - Method of operating charge trap-type flash memory device - Google Patents
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Abstract
본 발명에 따라서, 소스/드레인 전극이 형성된 기판 상에 형성된 터널링 절연막과, 상기 터널 절연막 상에 형성된 전하 저장막과; 상기 전하 저장막 상에 형성된 블로킹 절연막과; 상기 블로킹 절연막 상에 형성된 금속 게이트 전극층을 포함하는 전하 트랩형 플래시 메모리 소자의 동작 방법이 제공되는데, 상기 메모리 소자의 쓰기 동작 전에, 상기 금속 게이트 전극층에 음의 전압을 인가하여, 상기 기판으로부터 전하 저장막으로 정공을 주입하는 단계를 포함하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a tunneling insulating film formed on a substrate on which source / drain electrodes are formed; a charge storage film formed on the tunnel insulating film; A blocking insulating film formed on the charge storage film; And a metal gate electrode layer formed on the blocking insulating layer, wherein a negative voltage is applied to the metal gate electrode layer before a write operation of the memory element, And injecting holes into the film.
Description
본 발명은 플래시 메모리 소자에 관한 것으로서, 보다 구체적으로는 전하 트랩형 플래시 메모리 소자의 동작 방법에 관한 것이다.The present invention relates to a flash memory device, and more particularly, to a method of operating a charge trap type flash memory device.
현재의 플래시 메모리는 통상적으로, 채널 위에 터널 절연막/부유 게이트(floating gate)/블로킹 절연막/전극의 구조를 가진다(예컨대, 특허공개번호 제10-2010-81609호). 이러한 플래시 메모리 소자의 동작 원리는 n형 다결정 실리콘으로 만들어진 부유 게이트에 F-N(Fowler-Nordheim) 터널링 방식을 이용하여 전자를 주입하거나 소거함에 따라 트랜지스터의 문턱 전압의 변화를 이용한 것이다. 전도성이 큰 n형 다결정 실리콘을 저장막으로 사용하게 되면 인접 트랜지스터 사이에 간섭 현상이 발생하는 문제점이 발생된다.
Current flash memories typically have a structure of a tunnel insulating film / floating gate / blocking insulating film / electrode on the channel (for example, Patent Publication No. 10-2010-81609). The operation principle of such a flash memory device is based on a change in the threshold voltage of a transistor by injecting or erasing electrons using a floating gate made of n-type polycrystalline silicon using a Fowler-Nordheim (FN) tunneling method. When the n-type polycrystalline silicon having high conductivity is used as the storage film, interference occurs between neighboring transistors.
이러한 문제점을 해결하기 위해 기존 플래시 메모리의 부유 게이트를 전하 저장막으로 바꾼 전하 트랩형 플래시 메모리 소자가 제안되었다. 이러한 플래시 메모리 소자는 하나의 메모리 셀에 1개의 비트 (bit)를 저장하는 단일 레벨 셀 (single-level cell ; SLC) 과 하나의 메모리 셀에 2개 이상의 비트를 저장하는 멀티 레벨 셀 (multi-level cell ; MLC) 플래시 메모리로 구분된다.
To solve this problem, a charge trap type flash memory device has been proposed in which the floating gate of a conventional flash memory is replaced with a charge storage film. Such a flash memory device includes a single-level cell (SLC) that stores one bit in one memory cell and a multi-level cell that stores two or more bits in one memory cell. cell (MLC) flash memory.
단일 메모리 셀에 멀티 비트를 저장하는 멀티 레벨 셀 플래시 메모리는 소자의 축소 없이 메모리의 용량을 증가시킬 수 있는 이점이 있다. 최근 메모리 장치에 대한 고집적 요구가 높아지고 있으나 소자의 축소 기술개발은 점점 어려워지고 있어, 멀티 레벨 셀 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 이러한 멀티 레벨을 단일 메모리 셀에 구현하기 위해서는 전하를 저장하고 소거함에 따른 문턱전압 변화의 폭, 즉 메모리 윈도우가 클 것이 요구된다. 기존의 부유 게이트를 사용한 플래시 메모리는 0V 이하의 문턱 전압 상태를 소거 상태(erase state) 한개로 구분하고 0 V 이상의 문턱 전압 구간에서만 상태를 구분하여 멀티 레벨을 형성하기 때문에 멀티 비트를 구현하는데 어려움이 있다.A multi-level cell flash memory that stores multiple bits in a single memory cell has the advantage that the capacity of the memory can be increased without shrinking the device. In recent years, the demand for highly integrated memory devices has been increasing. However, development of miniaturization technology for devices has become more and more difficult, and researches on multilevel cell flash memories are being actively carried out. In order to implement such a multilevel in a single memory cell, it is required that the width of the threshold voltage change due to the charge storage and erase, that is, the memory window is large. A flash memory using a conventional floating gate has a threshold voltage of 0 V or less divided into an erase state and a threshold voltage of 0 V or more. have.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 그 한 가지 목적은 문턱 전압의 분포를 크게 하여, 즉 메모리 윈도우의 폭을 넓혀, 단일 메모리 셀에 2-bit 이상의 멀티 레벨 셀 플래시 메모리 소자를 형성하는 전하 트랩형 플래시 메모리 소자의 동작 방법을 제공하는 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to overcome the problems of the prior art described above by providing a semiconductor memory device having a memory cell with a large threshold voltage distribution, Trap type flash memory device.
본 발명의 다른 목적은, 음(-)의 방향의 문턱 전압 윈도우를 증가시켜 전체 메모리 윈도우를 증가시키는 전하 트랩형 플래시 메모리 소자의 동작 방법을 제공하는 것이다.It is another object of the present invention to provide a method of operating a charge trap type flash memory device that increases the threshold voltage window in the negative direction to increase the total memory window.
본 발명의 또 다른 목적은 쓰기(program) 동작 속도를 향상시키는 전하 트랩형 플래시 메모리 소자의 동작 방법을 제공하는 것이다.It is still another object of the present invention to provide a method of operating a charge trap type flash memory device that improves the program operation speed.
상기 목적을 달성하기 위하여, 본 발명에 따라서, 소스/드레인 전극이 형성된 기판 상에 형성된 터널링 절연막과, 상기 터널 절연막 상에 형성된 전하 저장막과; 상기 전하 저장막 상에 형성된 블로킹 절연막과; 상기 블로킹 절연막 상에 형성된 금속 게이트 전극층을 포함하는 전하 트랩형 플래시 메모리 소자의 동작 방법이 제공되는데, 상기 메모리 소자의 쓰기 동작 전에, 상기 금속 게이트 전극층에 음의 전압을 인가하여, 상기 기판으로부터 전하 저장막으로 정공을 주입하는 단계를 포함하는 것을 특징으로 한다.
According to an aspect of the present invention, there is provided a semiconductor device comprising: a tunneling insulating film formed on a substrate on which source / drain electrodes are formed; a charge storage film formed on the tunnel insulating film; A blocking insulating film formed on the charge storage film; And a metal gate electrode layer formed on the blocking insulating layer, wherein a negative voltage is applied to the metal gate electrode layer before a write operation of the memory element, And injecting holes into the film.
한 가지 실시예에 있어서, 상기 기판으로부터 전하 저장막으로 주입되는 정공의 양을 늘리기 위하여, 상기 블로킹 절연막은 고유전율 절연막으로 구성할 수 있다.
In one embodiment, in order to increase the amount of holes injected from the substrate into the charge storage film, the blocking insulating film may be composed of a high dielectric constant insulating film.
한 가지 실시예에 있어서, 상기 블로킹 절연막은 복수 개의 층으로 구성되고, 이 중 금속 게이트 전극층과 접촉하는 최상부의 블로킹 절연막은 고율전율 절연막으로 구성할 수 있다.
In one embodiment, the blocking insulating layer is composed of a plurality of layers, and the uppermost blocking insulating layer in contact with the metal gate electrode layer may be a high-rate insulating layer.
한 가지 실시예에 있어서, 상기 고율전율 절연막은 Al2O3, HfO2, TiO2, ZrO2, HfAlOx, HfSiOx, HfSiON, TiSiOx, ZrSiOx, Ta2O5, ZrAlOx, Nb2O5, ZrSiON 및 TiAlOx로 구성되는 군에서 선택되는 물질을 이용하여 형성할 수 있다.
In one embodiment of the present invention, the high-rate dielectric insulating film is made of Al 2 O 3 , HfO 2 , TiO 2 , ZrO 2 , HfAlOx, HfSiOx, HfSiON, TiSiOx, ZrSiOx, Ta 2 O 5 , ZrAlOx, Nb 2 O 5 , ZrSiON, TiAlOx, and the like.
한 가지 실시예에 있어서, 상기 기판을 0V로 설정하고 금속 게이트 전극층에 음의 전압을 인가할 수 있다.
In one embodiment, the substrate may be set to 0V and a negative voltage may be applied to the metal gate electrode layer.
한 가지 실시예에 있어서, 상기 전하 저장막에 주입하고자 하는 정공의 양에 따라, 상기 인가하는 전압의 크기와 시간을 설정할 수 있다.
In one embodiment, the magnitude and time of the applied voltage can be set according to the amount of holes to be injected into the charge storage film.
한 가지 실시예에 있어서, 상기 메모리 소자의 쓰기 동작시, 게이트 전압에 걸리는 전압 및 상기 전하 저장막에 주입된 정공으로 인하여, 쓰기 속도를 증대시킬 수 있다.
In one embodiment, during the write operation of the memory device, the write speed can be increased due to the voltage across the gate voltage and the holes injected into the charge storage film.
한 가지 실시예에 있어서, 상기 음의 전압을 인가하여, 상기 메모리 소자의 문턱 전압을 음(-)의 방향으로 이동시킬 수 있다.
In one embodiment, the negative voltage may be applied to move the threshold voltage of the memory device in the negative direction.
한 가지 실시예에 있어서, 상기 메모리 소자의 문턱 전압이 음(-)의 방향으로 이동함에 따라, 음(-)의 방향의 문턱 전압에서도 복수 개의 상태가 구현될 수 있다.In one embodiment, as the threshold voltage of the memory device moves in the negative direction, a plurality of states may be implemented at a threshold voltage in the negative direction.
본 발명에 따르면, 전하 트랩형 플래시 메모리 소자의 메모리 윈도우를 증가시킬 수 있고, 쓰기 속도를 향상시킬 수 있다.According to the present invention, the memory window of the charge trap type flash memory device can be increased and the writing speed can be improved.
도 1은 본 발명의 일실시예에 따른, 2층 블로킹 절연막을 가지는 전하 트랩형 플래시 메모리 소자의 구조를 도시한 도면이다.
도 2는 본 발명에 따른 쓰기 동작 전에 전하 저장막에 정공을 주입한 경우와 주입하지 않은 경우의 쓰기 동작 윈도우를 도시한 도면이다.
도 3a 는 초기 전하 저장막에 정공을 주입하지 않고 쓰기 동작을 하는 경우의 에너지 밴드 다이어그램을 도시한 도면이고, 도 3b 는 초기 전하 저장막에 정공을 주입한 후 쓰기 동작을 하는 경우의 에너지 밴드 다이어그램을 도시한 도면이다.
도 4는 본 발명에 따른 쓰기 동작 전에 전하 저장막에 정공을 주입한 경우와 주입하지 않은 경우의 쓰기 동작 속도를 도시한 도면이다.
도 5는 본 발명에 따라 넓은 메모리 윈도우를 갖는 경우와 종래 기술의 전압 분포를 비교하여 나타낸 도면이다.1 is a view showing a structure of a charge trap type flash memory device having a two-layer blocking insulating film according to an embodiment of the present invention.
FIG. 2 is a view showing a write operation window in the case where holes are injected into and not injected into the charge storage film before the write operation according to the present invention.
FIG. 3A is a view showing an energy band diagram when a write operation is performed without injecting holes into the initial charge storage film, FIG. 3B is a diagram illustrating an energy band diagram when a write operation is performed after injecting holes into the initial charge storage film Fig.
FIG. 4 is a graph showing a write operation speed in the case where holes are injected into and not injected into the charge storage film before the write operation according to the present invention.
Figure 5 is a graph And the voltage distribution of the prior art is compared with the case of having a wide memory window.
이하, 첨부 도면을 참조하여, 본 발명의 실시예, 즉 본 발명에 따른 전하 트랩형 플래시 메모리 소자의 동작 방법에 대하여 상세히 설명한다. 이하의 설명에 있어서, 관련된 공지 기술 또는 구성에 대한 구체적인 설명은 생략한다. 이러한 설명을 생략하더라도, 당업자라면 이하의 설명을 통해 본 발명의 특징적 구성을 쉽게 이해할 수 있을 것이다.
Hereinafter, an embodiment of the present invention, that is, a method of operating the charge trap type flash memory device according to the present invention will be described in detail with reference to the accompanying drawings. In the following description, a detailed description of related arts or configurations will be omitted. Even if these explanations are omitted, those skilled in the art will readily understand the characteristic configuration of the present invention through the following description.
도 1은 본 발명의 일실시예에 채용되는 2층 블로킹 절연막을 가지는 전하 트랩형 플래시 메모리 소자의 구조를 나타낸 단면도이다.
1 is a cross-sectional view showing the structure of a charge trap type flash memory device having a two-layer blocking insulating film employed in an embodiment of the present invention.
도 1을 참조하면, 기판 상에 소스와 드레인을 형성한 상태에서 그 위에 터널링 절연막이 형성된다. 터널 절연막 상에 전하 저장막이 형성되고, 그 위에 블로킹 절연막이 형성된다. 블로킹 절연막 위에 금속 게이트 전극층이 형성된다. 이때, 본 발명의 일실시예에서는, 블로킹 절연막은 제1, 제2 블로킹 절연막을 포함하고, 제2 블로킹 절연막은 유전율이 큰 것을 특징으로 한다. 고유전율 블로킹 절연막을 사용하게 되면 블로킹 절연막에 인가되는 전계가 줄어들어 음의 게이트 전압에서 금속 게이트 전극층으로부터 넘어오는 전자의 양을 줄일 수 있다. 이러한 특성은 기존에 전하 저장막의 저장된 전자를 제거하는 소거 동작을 할 때 게이트로부터 전자가 넘어와 나타나는 느린 소거 속도(erase speed) 소거 포화(erase saturation) 현상을 막기 위해 사용하였다. 좀 더 구체적으로 설명하면, 소거 동작을 할 때 음의 게이트 전압을 인가하게 되는데, 소거 동작이라는 것은 전하 저장막에 저장된 전자를 기판으로 방출시켜 전하 저장막에 저장된 전자를 제거하는 동작이다. 이때 게이트로부터 전자가 넘어오면서 다시 전하 저장막에 전자가 트랩되어 전하 저장막에 전자가 제거되지 않는 것처럼 보이게 된다. 즉, 전하 소거 동작시, 블로킹 절연막이 게이트로부터 넘어오는 전자를 제대로 막아주지 못하면 전하 저장막에 트랩되어 있던 전자는 기판으로 방출이 되지만 그와 동시에 게이트로부터 전자가 넘어와 다시 전하 저장막에 트랩되기 때문에 결국에는 전하 저장막에는 계속 전자가 남아 있게되어 소거 동작이 되지 않는 결과가 초래된다(erase saturation). 이러한 문제점을 해결하기 위하여 고유전율 블로킹 절연막을 사용한다. 본 발명의 일실시예에서는, 후술하는 바와 같이, 쓰기 동작 전에 금속 게이트에 음(-)의 전압을 인가하여 정공을 주입한다. 이때, 게이트로부터 전자가 넘어오게 되면, 전자와 정공이 재결합되어 상쇄된다. 따라서, 블로킹 절연막을 사용하여, 이를 방지함으로써, 전하 저장막에 저장되는 정공의 양을 증가시킨다. 이때, 도시한 것과 같이, 블로킹 절연막을 복수의 층으로 구성할 수도 있으며, 금속 게이트에 접촉하는 최상부의 블로킹 절연막은 고유전율 절연막을 사용하여, 금속 게이트로부터 넘어오는 전자를 방지하는 것이 바람직하다. 다시 말하면, 본 발명은 블로킹 절연막을 복수의 층으로 구성하는 것으로 제한되는 것은 아니며, 고유전율 블로킹 절연막을 단층으로 구성하여도 된다. 한편, 고유전율 절연막으로 사용가능한 물질은 Al2O3, HfO2, TiO2, ZrO2, HfAlOx, HfSiOx, HfSiON, TiSiOx, ZrSiOx, Ta2O5, ZrAlOx, Nb2O5, ZrSiON, TiAlOx 등을 예시할 수 있으며, 본 발명의 일실시예에서는 HfAlOx를 사용하였다. 한편, 제1 블로킹 절연막(제2 블로킹 절연막의 유전율보다 낮다)으로는 SiO2를 사용할 수 있다.
Referring to FIG. 1, a tunneling insulating film is formed on a substrate in a state where a source and a drain are formed. A charge storage film is formed on the tunnel insulating film, and a blocking insulating film is formed thereon. A metal gate electrode layer is formed on the blocking insulating film. At this time, in one embodiment of the present invention, the blocking insulating film includes first and second blocking insulating films, and the second blocking insulating film has a large dielectric constant. When the high-k blocking insulating film is used, the electric field applied to the blocking insulating film is reduced, and the amount of electrons flowing from the metal gate electrode layer at the negative gate voltage can be reduced. This characteristic is used to prevent erase speed erase saturation phenomenon in which electrons pass from the gate when the erase operation for removing the stored electrons in the charge storage film is performed. More specifically, a negative gate voltage is applied when the erase operation is performed. The erase operation is an operation of discharging electrons stored in the charge storage film to the substrate to remove electrons stored in the charge storage film. At this time, electrons are trapped in the charge storage film as electrons pass from the gate, so that electrons appear to not be removed from the charge storage film. That is, in the charge erase operation, if the blocking insulating film does not properly block the electrons passing from the gate, the electrons trapped in the charge storage film are released to the substrate, but at the same time, electrons from the gate are trapped in the charge storage film Therefore, in the end, electrons remain in the charge storage film, resulting in an erase saturation. To solve this problem, a high-k blocking insulating film is used. In an embodiment of the present invention, a negative voltage is applied to the metal gate to inject holes before a write operation, as described later. At this time, when electrons pass from the gate, electrons and holes are recombined and canceled. Therefore, by using a blocking insulating film, this prevents it, thereby increasing the amount of holes stored in the charge storage film. At this time, as shown in the figure, the blocking insulating film may be composed of a plurality of layers, and the uppermost blocking insulating film in contact with the metal gate preferably uses a high-k insulating film to prevent electrons from passing through the metal gate. In other words, the present invention is not limited to a structure in which the blocking insulating film is composed of a plurality of layers, and the high-permittivity blocking insulating film may be composed of a single layer. On the other hand, the materials usable as a high-k insulating layer is Al 2 O 3, HfO 2, TiO 2, ZrO 2, HfAlOx, HfSiOx, HfSiON, TiSiOx, ZrSiOx, Ta 2 O 5, ZrAlOx, Nb 2 O 5, ZrSiON, TiAlOx etc. And HfAlOx is used in an embodiment of the present invention. On the other hand, SiO 2 can be used for the first blocking insulating film (lower than the dielectric constant of the second blocking insulating film).
본 발명에 따르면, 쓰기 동작 전에 금속 게이트에 음(-)의 전압을 인가한다. 구체적으로, 기판을 0V로 설정하고, 금속 게이트에 음의 전압을 인가하여, 기판과 금속 게이트 전극 양단에 전압차를 부여한다. 이와 같이 하면, 기판과 금속 게이트 사이에 있는 터널링 절연막, 전하 저장막, 블로킹 절연막에 전위차가 발생하게 된다. 본 발명의 일실시예에서, 쓰기 동작 전 -18V를 1초 동안 인가하였다. 쓰기 동작 전에 일정 시간 동안 음의 전압을 인가하여, 정공을 주입한 후, 쓰기 동작을 하게 된다. 이때, 1초 동안 원하는 전압을 인가할 수도 있지만, 1 msec 동안 천 번 전압을 인가할 수도 있다. 한편, 주입하고자 하는 정공의 양에 따라, 인가되는 전압의 크기와 시간을 적절히 설정할 수 있다.
According to the present invention, a negative voltage is applied to the metal gate before the write operation. Specifically, the substrate is set to 0 V, and a negative voltage is applied to the metal gate to give a voltage difference across the substrate and the metal gate electrode. In this case, a potential difference occurs in the tunneling insulating film, the charge storage film, and the blocking insulating film between the substrate and the metal gate. In one embodiment of the present invention, -18 V was applied for 1 second before the write operation. A negative voltage is applied for a certain period of time before the writing operation, the hole is injected, and the writing operation is performed. At this time, a desired voltage may be applied for 1 second, but a voltage of 1000 times may be applied for 1 msec. On the other hand, the magnitude and the time of the applied voltage can be appropriately set according to the amount of holes to be injected.
상기와 같이 쓰기 동작 전에 음의 전압을 인가하게 되면, 기판으로부터 전하 저장막에 정공(hole)이 주입되어 문턱 전압을 음(-)의 방향으로 이동시킬 수 있다. 전하 저장막에 주입되는 정공의 양이 증가할수록 문턱 전압은 음(-)의 방향으로 많이 이동하기 때문에 더욱 큰 메모리 윈도우를 확보할 수 있다. 전하 저장막에 주입되는 정공의 양을 늘리기 위해서는 게이트로부터 넘어오는 전자를 억제해야 하기 때문에, 상기한 바와 같이, 고유전율 블로킹 절연막을 사용하는 것이 바람직하다.
As described above, when a negative voltage is applied before the writing operation, holes are injected from the substrate into the charge storage film to move the threshold voltage in the negative direction. As the amount of holes injected into the charge storage film increases, the threshold voltage shifts much in the negative direction, so a larger memory window can be secured. In order to increase the amount of holes injected into the charge storage film, electrons passing from the gate must be suppressed. Therefore, it is preferable to use a high-k blocking insulating film as described above.
도 2는 쓰기 동작 전에 전하 저장막에 정공을 주입한 경우와 주입하지 않은 경우의 쓰기 동작 특성을 도시한 것이다. 도 2는 쓰기 동작할 때 시간에 따른 게이트에 인가하는 전압의 수치를 나타낸다. 도 2의 x축은 시간을 나타낸다. 예를 들어 검은색 line은 14 V를 10-7~ 100 sec (100 ns ~ 1 sec) 까지 전압 인가 시간을 변화시켜 가면서 전하가 저장된 양을 나타낸다. 전압을 인가하는 시간이 길어질수록 더욱 많은 전자가 주입되기 때문에, y 축의 VFB(문턱 전압) 값도 커지게 된다. VFB의 변화량이 저장된 전하의 양을 나타낸다.
FIG. 2 shows write operation characteristics in the case where holes are injected into the charge storage film before the write operation and when the holes are not injected. 2 shows a numerical value of a voltage applied to the gate with respect to time when a writing operation is performed. The x-axis in Fig. 2 represents time. For example, the black line is going to change to a 14
도 2에 도시한 바와 같이, 동일한 구조의 메모리 셀 임에도 불구하고 전하 저장막에 정공을 주입한 후 쓰기 동작을 한 셀의 경우 더욱 큰 쓰기 윈도우를 나타낸다(음의 전압으로 문턱 전압이 이동하여, 윈도우 폭이 넓어짐). 또한 이러한 차이는 음(-)의 방향의 문턱전압 차이에 의해 나타는 것을 확인할 수 있으며, 이는 (+) 전하를 갖는 정공에 의한 차이임을 알 수 있다. 즉, 도 2에서 정공을 주입하지 않은 경우 초기 VFB 값은 약 -1V이고 게이트에 음의 전압을 인가하여 정공을 주입한 경우는 약 -4V로 음의 방향으로 이동한 것을 알 수 있다(그래프의 시작점(pulse time = 10-7) 참고). 정공을 주입하기 전보다 음의 방향으로 이동 했다는 것은 전하 저장막에 (+) 성질을 갖는 것이 저장되었다는 것을 의미한다. 또한 전체 문턱 전압 폭의 차이가 나는 부분이 양의 문턱 전압쪽에서는 거의 동일하고 (VFB ~ 5V 정도로 두 경우 거의 동일) 음의 문턱 전압 방향으로 폭의 차이를 보이고 있다. 따라서 저장된 전자의 양은 거의 동일하고 주입된 정공의 양만큼 메모리 윈도우가 증가하였다고 해석할 수 있다.
As shown in FIG. 2, even though the memory cell has the same structure, a cell having a write operation after injecting holes into the charge storage film exhibits a larger write window (the threshold voltage shifts to a negative voltage, Wider). It can also be seen that this difference is due to the difference in the threshold voltage in the negative (-) direction, which is a difference due to holes having positive charge. That is, in the case of not injecting holes in FIG. 2, the initial V FB value is about -1 V, and when a positive voltage is applied to the gate, a negative voltage is applied to the gate, (Pulse time = 10 -7 )). Moving in the negative direction before injecting the hole implies that the (+) property is stored in the charge storage film. In addition, the difference in the width of the total threshold voltage width is almost the same in the positive threshold voltage side (almost the same in the case of the V FB ~ 5V), and the difference in the width in the negative threshold voltage direction is shown. Therefore, it can be interpreted that the amount of stored electrons is almost the same and the memory window is increased by the amount of injected holes.
도 3a는 초기 전하 저장막에 정공을 주입하지 않고 쓰기 동작을 하는 경우의 에너지 밴드 다이어그램을 나타내는 도면이다. 도시한 바와 같이, 초기 주입된 정공이 없기 때문에 쓰기 동작은 기판으로 주입된 전자에 의해서 진행되고 전하 저장막에 축적된 전자의 양만큼 문턱 전압이 변하게 된다.
3A is a diagram showing an energy band diagram in a case where a write operation is performed without injecting holes into the initial charge storage film. As shown in the figure, since there is no hole injected at the initial stage, the writing operation proceeds by the electrons injected into the substrate and the threshold voltage changes by the amount of electrons accumulated in the charge storage film.
대조적으로, 도 3b는 본 발명에 따라, 초기 전하 저장막에 정공을 주입한 후(즉, 쓰기 동작 전에 금속 게이트에 음의 전압을 인가), 쓰기 동작을 하는 경우의 에너지 밴드 다이어그램이다. 도시한 바와 같이, 쓰기 동작 전에 초기 전하 저장막에 정공이 축적되어 있다. 따라서, 쓰기 동작시 전자 축적에 의한 문턱 전압 변화(도 3a)뿐만 아니라 전하 저장막에 저장된 정공의 제거에 의한 추가적인 문턱전압의 변화가 발생하기 때문에 더욱 큰 메모리 윈도우를 나타내게 된다(메모리 폭이 증가). 보충하여 설명하면, 정공의 제거는 2가지 관점으로 해석할 수 있다.
In contrast, FIG. 3B is an energy band diagram in the case where a write operation is performed after holes are injected into the initial charge storage film (that is, a negative voltage is applied to the metal gate before the write operation) according to the present invention. As shown in the figure, holes are accumulated in the initial charge storage film before the write operation. Therefore, since a threshold voltage change due to electron accumulation (FIG. 3A) as well as a change in an additional threshold voltage due to the removal of holes stored in the charge storage film occurs during the writing operation, a larger memory window is displayed (memory width is increased) . In addition, the elimination of holes can be interpreted in two ways.
첫 번째로는 정공의 직접적인 제거로 쓰기 동작시에는 전자를 전하 저장막에 주입하기 위해서 게이트에 양의 전압을 인가한다. 따라서 (-) 성질을 갖는 전자는 기판에서 게이트 방향으로 당겨지면서 전하 저장막에 주입되고, (+) 성질은 갖는 정공은 반대로 기판 방향으로 밀려나게 되면서 정공이 제거된다. 두 번째 관점은 재결합 개념으로서, 전하 저장막에 정공이 있는 상태에서 쓰기 동작을 하여 전하 저장막으로 전자가 들어오게 되면 전자-정공 재결합이 발생한다. 이러한 재결합이 발생하여도 전하 저장막의 정공이 제거되기 때문에 직접적인 제거와 동일한 효과 및 문턱 전압이 음의 방향으로 이동하는 현상이 나타난다
First, in the write operation, positive voltage is applied to the gate to inject electrons into the charge storage film. Therefore, the electrons having the (-) property are injected into the charge storage film while being pulled toward the gate from the substrate, and the holes having the (+) property are pushed toward the substrate and the holes are removed. The second viewpoint is the concept of recombination. When electrons enter the charge storage film through the write operation in the state that holes are present in the charge storage film, electron-hole recombination occurs. Even if such a recombination occurs, since the holes of the charge storage film are removed, the same effect as the direct removal and the phenomenon that the threshold voltage shifts in the negative direction appear
한편, 초기 주입된 정공으로 인하여, 양(+)의 포텐셜에 의해 게이트에 전압을 가하지 않은 상태에서도 터널링 절연막에 전압이 인가된다. 이러한 상태에서 쓰기 동작을 하게 되면 터널링 절연막에는 게이트 전압에 의해 걸리는 전압뿐만 아니라 주입된 정공에 의해 인가된 전압이 추가로 발생하여(초기 주입된 정공이 모두 제거되기 전까지는 터널링 절연막에 (+) 성질의 정공에 의한 추가적인 양의 전압이 존재하므로, 쓰기 속도가 증가한다) 더욱 많은 양의 전자가 터널링 절연막을 통하여 전하 저장막으로 축적되어 빠른 쓰기 속도를 나타내는데, 그 결과를 도 4에 나타내었다.
On the other hand, the voltage is applied to the tunneling insulating film even when a voltage is not applied to the gate due to the positive potential due to the holes injected at the initial stage. When the write operation is performed in this state, not only the voltage due to the gate voltage but also the voltage applied by the injected holes is further generated in the tunneling insulating film (the (+) property to the tunneling insulating film until the initial injected holes are all removed A larger amount of electrons are accumulated in the charge storage film through the tunneling insulating film, resulting in a fast writing speed. The results are shown in FIG.
도 5는 본 발명에 의해 넓은 메모리 윈도우를 갖는 경우와 기존과의 전압 분포를 비교하여 나타낸 도면이다. 도시한 바와 같이, 본 발명에 따르면, 음(-)의 방향의 문턱 전압의 분포를 넓혀 기존의 소거 상태(erase state) 하나로 구분하던 음(-)의 방향의 문턱 전압에도 다수의 상태를 구분하여 2 비트 이상의 상태를 단일 메모리 셀에 구현할 수 있다(도시한 예에서는, 총 8개의 상태가 만들어진다. 기존의 경우는 4개의 상태가 만들어진다). 결과적으로 쓰기 동작 전에 많은 정공을 주입하여 메모리 윈도우를 증가시켜 멀티 비트를 구현할 수 있으며, 주입된 정공에 의해 터널링 절연막에 인가된 추가적인 전압에 의해 쓰기 속도를 증가시킬 수 있다.
FIG. 5 is a diagram showing a comparison between a case having a wide memory window and a voltage distribution of a conventional memory according to the present invention. As shown in the drawing, according to the present invention, the distribution of the threshold voltages in the negative (-) direction is widened to divide a plurality of states into a threshold voltage in a negative direction, which is an erase state, A state of more than two bits can be implemented in a single memory cell (in the illustrated example, a total of eight states are created, four states are created in the conventional case). As a result, many holes can be injected before the write operation to increase the memory window to realize multi-bit, and the write speed can be increased by the additional voltage applied to the tunneling insulating film by the injected holes.
이상 본 발명을 바람직한 실시예를 참조하여 설명하였지만, 본 발명은 상기 실시예에 제한되지 않는다는 것을 이해하여야 한다. 즉 본 발명은 후술하는 특허청구범위 내에서 다양하게 변형 및 수정할 수 있으며, 이들은 모두 본 발명의 범위 내에 속하는 것이다. 따라서, 본 발명은 특허청구범위 및 그 균등물에 의해서만 제한된다.While the present invention has been described with reference to the preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments. That is, the present invention can be variously modified and modified within the scope of the following claims, all of which are within the scope of the present invention. Accordingly, the invention is limited only by the claims and the equivalents thereof.
Claims (9)
상기 터널링 절연막 상에 형성된 전하 저장막과;
상기 전하 저장막 상에 형성된 블로킹 절연막과;
상기 블로킹 절연막 상에 형성된 금속 게이트 전극층
을 포함하는 전하 트랩형 플래시 메모리 소자의 동작 방법으로서,
상기 메모리 소자의 쓰기 동작 전에, 상기 금속 게이트 전극층에 음의 전압을 인가하여, 상기 기판으로부터 전하 저장막으로 정공을 주입하고 금속 게이트 전극층으로부터 전하 저장막으로의 전자 이동을 억제하는 것을 특징으로 하는 전하 트랩형 플래시 메모리 소자의 동작 방법.A tunneling insulating film formed on the substrate on which the source / drain electrodes are formed,
A charge storage layer formed on the tunneling insulating layer;
A blocking insulating film formed on the charge storage film;
The metal gate electrode layer formed on the blocking insulating film
The method comprising the steps of:
Wherein a negative voltage is applied to the metal gate electrode layer before the writing operation of the memory element to inject electrons from the substrate into the charge storage film to inhibit electron movement from the metal gate electrode layer to the charge storage film A method of operating a trap type flash memory device.
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