KR101660409B1 - Lookup table circuit - Google Patents

Lookup table circuit Download PDF

Info

Publication number
KR101660409B1
KR101660409B1 KR1020100074983A KR20100074983A KR101660409B1 KR 101660409 B1 KR101660409 B1 KR 101660409B1 KR 1020100074983 A KR1020100074983 A KR 1020100074983A KR 20100074983 A KR20100074983 A KR 20100074983A KR 101660409 B1 KR101660409 B1 KR 101660409B1
Authority
KR
South Korea
Prior art keywords
read
node
bit
configuration
signal
Prior art date
Application number
KR1020100074983A
Other languages
Korean (ko)
Other versions
KR20120012892A (en
Inventor
최현식
김호정
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100074983A priority Critical patent/KR101660409B1/en
Publication of KR20120012892A publication Critical patent/KR20120012892A/en
Application granted granted Critical
Publication of KR101660409B1 publication Critical patent/KR101660409B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits

Abstract

본 발명은 룩-업 테이블 회로(LookUp Table circuit)에 관한 것으로, 룩-업 테이블 회로는 제1 구성 비트 및 제1 독출 비트를 포함하는 제1 비트 신호를 인가받는 제1 입력단을 포함하여, 제1 비트 신호에 응답하여 교호적으로(alternatively) 제1 노드와 제2 노드 또는 제3 노드를 전기적으로 연결하는 제1 경로부, 제2 노드 및 제3 노드와 각각 전기적으로 연결되며, 제2 구성 비트 및 제2 독출 비트를 포함하는 제2 비트 신호를 인가받는 제2 및 제3 입력단을 포함하여, 제2 비트 신호에 응답하여 교호적으로 제2 노드와 제4 노드 또는 제5 노드, 및 제3 노드와 제6 노드 또는 제7 노드를 전기적으로 연결하는 제2 경로부, 및 제4 내지 제7 노드들 중 하나의 노드와 제8 노드 사이에 병렬로 각각 전기적으로 연결되고, 제1 노드 및 제8 노드에 인가된 전압에 기초하여 프로그램 가능한 제1 내지 제4 비휘발성 메모리 소자들을 포함하는 논리 연산 회로를 구비한다.The look-up table circuit includes a first input for receiving a first bit signal comprising a first component bit and a first read bit, A second node, and a third node electrically connecting the first node and the second node or the third node alternately in response to the one-bit signal, And a second and a third input receiving a second bit signal comprising a first and a second read bit, the second and fourth nodes alternately in response to the second bit signal, A second path portion electrically connecting the third node to the sixth or seventh node and a second path portion electrically connected in parallel between one of the fourth to seventh nodes and the eighth node, Based on the voltage applied to the eighth node, And a logic operation circuit including the first to fourth nonvolatile memory elements.

Description

룩-업 테이블 회로{Lookup table circuit}Lookup table circuit < RTI ID = 0.0 >

본 발명은 룩-업 테이블 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 소자를 포함하는 룩-업 테이블 회로에 관한 것이다.The present invention relates to a look-up table circuit, and more particularly to a look-up table circuit including a non-volatile memory element.

프로그램 가능한 논리 회로는 특정한 논리 연산을 수행하도록 설정될 수 있어, 입력 신호에 대하여 설정된 논리 연산을 수행하여 출력 신호를 제공한다. 특정한 논리 연산은 재구성될(reconfigurable) 수 있으며, 따라서 논리 연산을 설정하기 위한 신호가 별도로 제공될 수 있다.The programmable logic circuit can be configured to perform a particular logic operation, and performs a logic operation set on the input signal to provide an output signal. Certain logic operations may be reconfigurable, and thus signals for setting logic operations may be provided separately.

본 발명이 해결하고자 하는 과제는 비휘발성 메모리 소자를 이용하여 수행하고자 하는 논리 연산을 저장하여 전원이 꺼지더라도 논리 연산을 재구성하기 위한 설정이 필요하지 않으며, 논리 연산을 구성하기 위한 구성 비트와 논리 연산을 수행한 결과 신호에 상응하는 출력 신호를 독출하기 위한 독출 비트를 동일한 입력단을 통하여 입력하여 간단한 구성으로 구현할 수 있는 룩-업 테이블 회로를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a nonvolatile memory device and a method of controlling the same, Up table circuit that can be implemented with a simple configuration by inputting a read bit for reading out an output signal corresponding to a signal as a result of performing the look-up table circuit.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 룩-업 테이블 회로는, 제1 구성 비트 및 제1 독출 비트를 포함하는 제1 비트 신호를 인가받는 제1 입력단을 포함하여, 상기 제1 비트 신호에 응답하여 교호적으로(alternatively) 제1 노드와 제2 노드 또는 제3 노드를 전기적으로 연결하는 제1 경로부, 상기 제2 노드 및 제3 노드와 각각 전기적으로 연결되며, 제2 구성 비트 및 제2 독출 비트를 포함하는 제2 비트 신호를 인가받는 제2 및 제3 입력단을 포함하여, 상기 제2 비트 신호에 응답하여 교호적으로 상기 제2 노드와 제4 노드 또는 제5 노드, 및 제3 노드와 제6 노드 또는 제7 노드를 전기적으로 연결하는 제2 경로부, 및 상기 제4 내지 제7 노드들 중 하나의 노드와 제8 노드 사이에 병렬로 각각 전기적으로 연결되고, 상기 제1 노드 및 상기 제8 노드에 인가된 전압에 기초하여 프로그램 가능한 제1 내지 제4 비휘발성 메모리 소자들을 포함하는 논리 연산 회로를 구비한다.According to an aspect of the present invention, there is provided a look-up table circuit including a first input terminal receiving a first bit signal including a first constituent bit and a first read bit, A first path portion electrically connecting the first node and the second node or the third node alternately in response to the bit signal, and a second path portion electrically connected to the second node and the third node, respectively, And a second and a third input for receiving a second bit signal comprising a first bit and a second read bit, the second and fourth nodes alternately in response to the second bit signal, And a second path portion electrically connecting the third node to the sixth or seventh node, and a second path portion electrically connected in parallel between one of the fourth to seventh nodes and the eighth node, And a second node And a logic operation circuit including first to fourth nonvolatile memory elements that can be programmed based on the voltage.

일부 실시예들에 있어서, 구성 활성화 신호가 활성화된 경우, 상기 제1 및 제2 비트 신호들은 각각 제1 및 제2 구성 비트들에 상응하고, 독출 활성화 신호가 활성화된 경우, 상기 제1 및 제2 비트 신호들은 각각 상기 제1 및 제2 독출 비트들에 상응할 수 있다.In some embodiments, when the configuration enable signal is activated, the first and second bit signals correspond to first and second configuration bits, respectively, and when the read enable signal is activated, The two bit signals may correspond to the first and second read bits, respectively.

일부 실시예들에 있어서, 상기 룩-업 테이블 회로는 상기 제1 및 제2 독출 비트들 및 제1 및 제2 구성 비트들을 수신하고, 상기 구성 활성화 신호 및 독출 활성화 신호에 기초하여 상기 제1 및 제2 독출 신호들 또는 상기 제1 및 제2 구성 신호들을 선택적으로 출력하는 다중화기(multiplexer)를 더 포함할 수 있다.In some embodiments, the look-up table circuit receives the first and second read bits and the first and second configuration bits and controls the first and second read bits based on the configuration activation signal and the read activation signal. And a multiplexer for selectively outputting the first or second read signals or the first and second constituent signals.

일부 실시예들에 있어서, 상기 룩-업 테이블 회로는 상기 독출 활성화 신호에 응답하여 독출 기준 전압 및 독출 기준 전류를 제공하고, 상기 독출 기준 전압에 기초하여 상기 제1 노드와 제8 노드 사이에 흐르는 독출 전류와 상기 독출 기준 전류를 비교하여 출력 신호를 생성하는 독출부를 더 포함할 수 있다. 또한, 상기 룩-업 테이블 회로는 상기 구성 활성화 신호에 응답하여 상기 제1 및 제8 노드에 각각 제1 구성 전압 및 제2 구성 전압을 제공하는 것을 특징으로 하는 구성 전압 제공부를 더 포함할 수 있다. 실시예에 따라, 상기 비휘발성 메모리 소자들 각각은, 상기 구성 활성화 신호가 활성화된 경우, 상기 제1 및 제8 노드에 제공된 전압에 기초하여 데이터를 저장하며, 상기 독출 활성화 신호가 활성화된 경우, 상기 제1 노드와 상기 제8 노드의 사이에 흐르는 전류에 기초하여 상기 저장된 데이터를 독출할 수 있다. 데이터를 기록하는 과정은 상기 비휘발성 메모리 소자의 양 단에 상이한 전압을 인가하여 저항값을 상이하게 조절하여 수행될 수 있다.In some embodiments, the look-up table circuit provides a read reference voltage and a read reference current in response to the read enable signal, and the look- And a reading unit for comparing the read current with the read reference current to generate an output signal. Further, the look-up table circuit may further comprise a configuration voltage provider for providing a first configuration voltage and a second configuration voltage to the first and eighth nodes, respectively, in response to the configuration activation signal . According to an embodiment, each of the non-volatile memory devices stores data based on a voltage provided to the first and eighth nodes when the configuration activation signal is activated, and when the read activation signal is activated, The stored data can be read based on a current flowing between the first node and the eighth node. The process of writing data may be performed by applying different voltages to both ends of the nonvolatile memory element to adjust the resistance values differently.

일부 실시예들에 있어서, 상기 독출부는, 상기 독출 활성화 신호에 응답하여 상기 독출 기준 전압을 상기 제8 노드 및 기준 전류 제공부에 제공하는 기준 전압 제공부, 상기 독출 기준 전압에 기초하여 상기 독출 기준 전류를 제공하는 상기 기준 전류 제공부, 및 상기 독출 기준 전류 및 상기 제1 노드와 제8 노드 사이에 흐르는 독출 전류를 비교하고 증폭하여 상기 출력 신호를 제공하는 감지 증폭기를 포함할 수 있다. 상기 기준 전류 제공부는 복수 개의 트랜지스터들을 포함할 수 있으며, 복수 개의 트랜지스터들의 개수는 상기 복수의 비트 신호들의 비트 수들에 비례할 수 있다.In some embodiments, the readout unit may include: a reference voltage supply for providing the read reference voltage to the eighth node and the reference current supply in response to the read enable signal, And a sense amplifier for comparing and amplifying the read reference current and the read current flowing between the first node and the eighth node to provide the output signal. The reference current providing unit may include a plurality of transistors, and the number of the plurality of transistors may be proportional to the number of bits of the plurality of bit signals.

일부 실시예들에 있어서, 상기 제1 입력단은, 상기 제1 비트 신호를 인가받는 제1 일반 입력단 및 상기 제1 비트 신호의 반전 신호에 상응하는 제1 상보 비트 신호를 인가받는 제1 상보 입력단을 포함하고, 상기 제2 입력단은, 상기 제2 비트 신호를 인가받는 제2 일반 입력단 및 상기 제2 비트 신호의 반전 신호에 상응하는 제2 상보 비트 신호를 인가받는 제2 상보 입력단을 포함하며, 상기 제3 입력단은, 상기 제2 비트 신호를 인가받는 제3 일반 입력단 및 상기 제2 상보 비트 신호를 인가받는 제3 상보 입력단을 포함할 수 있다.In some embodiments, the first input terminal may include a first complementary input terminal receiving a first complementary bit signal corresponding to an inverted signal of the first bit signal and a first general input terminal receiving the first bit signal, Wherein the second input terminal includes a second general input terminal receiving the second bit signal and a second complementary input terminal receiving a second complementary bit signal corresponding to an inverted signal of the second bit signal, The third input terminal may include a third general input terminal receiving the second bit signal and a third complementary input terminal receiving the second complementary bit signal.

일부 실시예들에 있어서, 상기 제1 경로부는, 상기 제1 일반 입력단을 통하여 인가받은 상기 제1 비트 신호에 응답하여 상기 제1 노드 및 상기 제2 노드를 전기적으로 연결하는 제1 일반 경로 소자, 및 상기 제1 상보 입력단을 통하여 인가받은 상기 제1 상보 비트 신호에 응답하여 상기 제1 노드 및 상기 제3 노드를 전기적으로 연결하는 제1 상보 경로 소자를 포함할 수 있다.In some embodiments, the first path portion may include a first general path element electrically connecting the first node and the second node in response to the first bit signal applied through the first general input, And a first complementary path element electrically connecting the first node and the third node in response to the first complementary bit signal applied through the first complementary input terminal.

일부 실시예들에 있어서, 상기 비휘발성 메모리 소자들은 MRAM(Magnetic random access memory) 및 PRAM(Phase-change RAM)을 포함할 수 있다.In some embodiments, the non-volatile memory devices may include a magnetic random access memory (MRAM) and a phase-change RAM (PRAM).

또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 룩-업 테이블 회로는, 구성 활성화 신호 및 독출 활성화 신호를 포함하는 선택 신호에 기초하여 복수의 독출 비트들 및 복수의 구성 비트들 중 하나를 선택적으로 제공하는 다중화기, 상기 구성 활성화 신호에 응답하여 구성 전압을 제공하는 구성 전압 제공부, 상기 복수의 독출 비트들 또는 복수의 구성 비트들의 상응하는 비트가 입력되는 복수의 입력단들을 포함하고, 상기 구성 활성화 신호가 활성화된 경우, 상기 구성 비트들에 기초하여 선택된 하나의 경로를 통하여 상기 구성 전압에 기초하여 데이터를 기록하고, 상기 독출 활성화 신호가 활성화된 경우, 상기 독출 비트들에 기초하여 선택된 하나의 경로를 통하여 흐르는 독출 전류를 출력하는 논리 연산 회로, 및 상기 독출 활성화 신호에 응답하여 독출 기준 전압을 제공하고, 상기 독출 기준 전압에 기초하여 독출 기준 전류를 생성하여, 상기 독출 기준 전류와 상기 독출 전류와 비교하여 출력 신호를 제공하는 독출부를 포함한다.According to another aspect of the present invention, there is provided a look-up table circuit including a plurality of read bits and a plurality of configuration bits, A configuration voltage providing unit for providing a configuration voltage in response to the configuration enable signal, a plurality of input terminals to which the corresponding bits of the plurality of read bits or the plurality of configuration bits are input, Write data based on the configuration voltage via one path selected based on the configuration bits when the configuration activation signal is activated and write data based on the read bits when the read activation signal is activated A logic operation circuit for outputting a read current flowing through the selected one path, In response to the call service the read reference voltage, and generates the read reference current on the basis of the read reference voltage, and includes a readout that as compared with the read current and the read reference current to provide an output signal.

일부 실시예들에 있어서, 상기 논리 연산 회로는, 상기 구성 전압에 기초하여 상이한 저항을 가지는 프로그램 가능한 비휘발성 메모리 소자들을 포함할 수 있다.In some embodiments, the logic operation circuit may include programmable non-volatile memory elements having different resistances based on the configured voltage.

일부 실시예에 있어서, 상기 독출 기준 전류 제공부는, 상기 독출 비트들 또는 구성 비트들의 수에 상응하는 수의 복수 개의 트랜지스터들을 포함할 수 있다. 실시예에 따라, 상기 감지 증폭기는, 독출 전압을 인가받는 제1 단자, 제2 노드와 연결된 게이트, 및 제1 노드와 연결된 제2 단자를 포함하는 제1 감지 트랜지스터, 상기 제1 노드와 연결된 제1 단자, 상기 제2 노드와 연결된 게이트 및 상기 논리 연산 회로와 전기적으로 연결되어 상기 독출 전류를 수신하는 제2 단자를 포함하는 제2 감지 트랜지스터, 상기 독출 전압을 인가받는 제1 단자, 상기 제1 노드와 연결된 게이트, 및 상기 제2 노드와 연결된 제2 단자를 포함하는 제3 감지 트랜지스터, 상기 제2 노드와 연결된 제1 단자, 상기 제1 노드와 연결된 게이트, 및 상기 독출 기준 전류를 수신하는 제2 단자를 포함하는 것을 특징으로 하는 제4 감지 트랜지스터, 상기 독출 활성화 신호에 응답하여 상기 제2 감지 트랜지스터의 게이트와 상기 제4 감지 트랜지스터의 게이트를 전기적으로 연결하는 제1 잡음 제거 트랜지스터, 및 상기 독출 활성화 신호에 응답하여 상기 제2 감지 트랜지스터의 제2 단자와 상기 제4 트랜지스터의 제2 단자를 전기적으로 연결하는 제2 잡음 제거 트랜지스터를 포함할 수 있다.In some embodiments, the read reference current providing portion may include a plurality of transistors corresponding in number to the number of read bits or configuration bits. According to an embodiment, the sense amplifier includes a first sense transistor including a first terminal to which a read voltage is applied, a gate connected to the second node, and a second terminal connected to the first node, A second sense transistor having a first terminal, a gate connected to the second node, and a second terminal electrically connected to the logic operation circuit and receiving the read current, a first terminal receiving the read voltage, A third sense transistor having a gate coupled to the node and a second terminal coupled to the second node, a first terminal coupled to the second node, a gate coupled to the first node, A second sense transistor connected between the gate of the second sense transistor and the fourth sense transistor in response to the read enable signal, And a second noise canceling transistor for electrically connecting the second terminal of the second sense transistor and the second terminal of the fourth transistor in response to the read enable signal can do.

일부 실시예들에 있어서, 상기 감지 증폭기는, 상기 독출 활성화 신호에 응답하여 전원 전압을 제공하는 것을 특징으로 하는 적어도 하나의 절전 트랜지스터를 포함할 수 있다.In some embodiments, the sense amplifier may include at least one power saving transistor, wherein the sense amplifier provides a power supply voltage in response to the read enable signal.

본 발명의 일 실시예에 따른 룩-업 테이블 회로는 특정한 논리 연산을 비휘발성 메모리 소자에 기록하여 전원이 꺼진 이후에도 논리 연산을 다시 기록할 필요가 없으며, 논리 연산의 구성을 위하여 별도의 버스를 통하여 데이터를 저장하지 않고 독출 비트와 동일한 입력단을 통하여 논리 연산을 구성하여 간단한 구성으로 구현이 가능하다.The look-up table circuit according to an embodiment of the present invention does not need to write a specific logic operation in a non-volatile memory device and write the logic operation again after the power is turned off, It is possible to implement a simple operation by configuring a logic operation through the same input terminal as a read bit without storing data.

또한, 본 발명의 일 실시예에 따른 룩-업 테이블 회로는 독출 비트와 동일한 입력단을 통하여 구성 비트를 입력하여 논리 연산을 재구성할 수 있기 때문에, 실시간으로 논리 연산을 구성하여 상이한 출력 신호를 제공할 수 있다.In addition, since the look-up table circuit according to the embodiment of the present invention can reconstruct the logical operation by inputting the configuration bit through the same input terminal as the read bit, it is possible to construct a logical operation in real time to provide a different output signal .

도 1은 본 발명의 일 실시예에 따른 룩-업 테이블(LUT, lookup table) 회로에 포함된 논리 연산 회로를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 독출부를 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 독출부를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 구성 전압 제공부를 나타내는 회로도이다.
도 7은 2비트의 룩-업 테이블의 일 예를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 포함하는 룩-업 테이블 시스템을 나타내는 블록도이다.1 is a block diagram showing a logic operation circuit included in a look-up table (LUT) circuit according to an embodiment of the present invention.
2 is a block diagram illustrating a look-up table circuit according to an embodiment of the present invention.
3 is a block diagram illustrating a look-up table circuit according to an embodiment of the present invention.
4 is a block diagram illustrating a reading unit according to an embodiment of the present invention.
5 is a circuit diagram showing a reading unit according to an embodiment of the present invention.
6 is a circuit diagram showing a configuration voltage supply unit according to an embodiment of the present invention.
7 is a diagram showing an example of a 2-bit look-up table.
8 is a circuit diagram showing a look-up table circuit according to an embodiment of the present invention.
9 is a block diagram showing a look-up table circuit according to an embodiment of the present invention.
10 is a block diagram illustrating a look-up table system including a look-up table circuit in accordance with an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. It is provided to let you know. In the drawings, the size of components may be exaggerated for convenience of explanation.

도 1은 본 발명의 일 실시예에 따른 룩-업 테이블(LUT, lookup table) 회로에 포함된 논리 연산 회로를 나타내는 블록도이다.1 is a block diagram showing a logic operation circuit included in a look-up table (LUT) circuit according to an embodiment of the present invention.

도 1을 참조하면, 논리 연산 회로(10)는 제1 경로부(110), 제2 경로부(120), 및 비휘발성 메모리 소자들(141, 143, 145, 147)을 포함할 수 있다.Referring to FIG. 1, the logic operation circuit 10 may include a first path portion 110, a second path portion 120, and non-volatile memory elements 141, 143, 145, and 147.

제1 경로부(110)는 제1 구성 비트 및 제1 독출 비트를 포함하는 제1 비트 신호(BS1)를 인가받는 제1 입력단을 포함하고, 제1 비트 신호에 응답하여 교호적으로(alternatively) 제1 노드(ND1)와 제2 노드(ND2) 또는 제3 노드(ND3)를 전기적으로 연결한다. 제1 입력단은 제1 일반 경로 소자(PT1) 및 제1 상보 경로 소자(PT2)의 게이트들을 포함할 수 있으며, 제1 일반 경로 소자(PT1)의 게이트는 제1 일반 입력단, 제1 상보 경로 소자(PT2)의 게이트는 제1 상보 입력단으로 불릴 수 있다.The first path unit 110 includes a first input terminal for receiving a first bit signal BS1 including a first configuration bit and a first read bit and is alternatively arranged in response to a first bit signal, And electrically connects the first node ND1 to the second node ND2 or the third node ND3. The first input terminal may include gates of the first general path element PT1 and the first complementary path element PT2 and the gate of the first general path element PT1 may be connected to the first common input terminal PT1, The gate of PT2 may be referred to as a first complementary input.

예를 들어, 제1 경로부(110)는 제1 비트 신호(BS1)가 활성화된 경우, 제1 노드(ND1)와 제2 노드(ND2)를 전기적으로 연결하고, 제1 비트 신호(BS1)가 비활성화된 경우, 제1 노드(ND1)와 제3 노드(ND3)를 전기적으로 연결한다. 제1 경로부(110)는 제1 비트 신호(BS1)의 논리 상태에 기초하여 제1 노드(ND1)와 제2 노드(ND2) 혹은 제3 노드(ND3)와의 전기적 연결을 선택적으로 결정할 수 있다. 따라서 제1 경로부(110)에 인가되는 제1 비트 신호(BS1)에 기초하여 제1 노드(ND1)에서 제2 노드(ND2)의 전기적 경로 또는 제1 노드(ND1)에서 제3 노드(ND3)의 전기적 경로 중에 하나가 선택된다.For example, when the first bit signal BS1 is activated, the first path unit 110 electrically connects the first node ND1 and the second node ND2 and outputs the first bit signal BS1, The first node ND1 and the third node ND3 are electrically connected to each other. The first path section 110 can selectively determine the electrical connection between the first node ND1 and the second node ND2 or the third node ND3 based on the logic state of the first bit signal BS1 . The first path ND1 is connected to the third node ND3 via the first path ND1 and the second path ND1 from the first path ND1 to the third path ND3, ) Is selected.

제1 경로부(110)는 제1 일반 경로 소자(PT1) 및 제1 상보 경로 소자(PT2)를 포함할 수 있다. 제1 일반 경로 소자(PT1)는 제1 비트 신호(BS1)에 응답하여 제1 노드(ND1)와 제2 노드(ND2)를 전기적으로 연결하고, 제1 상보 경로 소자(PT2)는 제1 비트 신호(BS1)의 반전된 신호에 상응하는 제1 상보 비트 신호(/BS1)에 응답하여 제1 노드(ND1)와 제3 노드(ND3)를 전기적으로 연결한다. 따라서 제1 일반 경로 소자(PT1)와 제1 상보 경로 소자(PT2)는 동시에 연결되지 않는다. 제1 일반 경로 소자(PT1) 및 제1 상보 경로 소자(PT2)는 MOS(Metal oxide semiconductor) 트랜지스터를 포함할 수 있으며, 예를 들어, 제1 일반 경로 소자(PT1) 및 제1 상보 경로 소자(PT2)는 실질적으로 동일한 구성을 가질 수 있다.The first path portion 110 may include a first general path element PT1 and a first complementary path element PT2. The first general path element PT1 electrically connects the first node ND1 and the second node ND2 in response to the first bit signal BS1 and the first complementary path element PT2 electrically connects the first node ND1 and the second node ND2, And electrically connects the first node ND1 and the third node ND3 in response to the first complementary bit signal / BS1 corresponding to the inverted signal of the signal BS1. Therefore, the first general path element PT1 and the first complementary path element PT2 are not connected at the same time. The first general path element PT1 and the first complementary path element PT2 may include a metal oxide semiconductor (MOS) transistor, for example, a first general path element PT1 and a first complementary path element PT1. PT2) may have substantially the same configuration.

제2 경로부(120)는 제2 노드(ND2)와 전기적으로 연결되는 제2 일반 경로부(121) 및 제3 노드(ND3)와 전기적으로 연결되는 제2 상보 경로부(123)를 포함할 수 있다. The second path unit 120 includes a second general path unit 121 electrically connected to the second node ND2 and a second complementary path unit 123 electrically connected to the third node ND3 .

제2 일반 경로부(121)는 제2 구성 비트 및 제2 독출 비트를 포함하는 제2 비트 신호(BS2)를 인가받는 제2 입력단을 포함하여, 제2 비트 신호(BS2)에 응답하여 교호적으로 제2 노드(ND2)와 제4 노드(ND4) 또는 제5 노드(ND5)를 전기적으로 연결한다. 제2 일반 경로부(121)는 제2 일반 경로 소자(PT3) 및 제2 상보 경로 소자(PT4)를 포함할 수 있으며, 제2 입력단은 제2 일반 경로 소자(PT3) 및 제2 상보 경로 소자(PT4)의 게이트들을 포함할 수 있다. 제2 일반 경로 소자(PT3)의 게이트는 제2 일반 입력단, 및 제2 상보 경로 소자(PT4)의 게이트는 제2 상보 입력단으로 불릴 수 있다.The second general path section 121 includes a second input terminal for receiving a second bit signal BS2 including a second constituent bit and a second read bit so as to be alternately And electrically connects the second node ND2 to the fourth node ND4 or the fifth node ND5. The second common path unit 121 may include a second general path element PT3 and a second complementary path element PT4 and the second input terminal may include a second general path element PT3 and a second complementary path element PT4. Lt; RTI ID = 0.0 > PT4. ≪ / RTI > The gate of the second general path element PT3 may be referred to as a second normal input terminal, and the gate of the second complementary path element PT4 may be referred to as a second complementary input terminal.

제2 상보 경로부(123)는 제2 비트 신호(BS2)를 인가받는 제3 입력단을 포함하여, 제2 비트 신호(BS2)에 응답하여 교호적으로 제3 노드(ND3)와 제6 노드(ND6) 또는 제7 노드(ND7)를 전기적으로 연결한다. 제2 상보 경로부(123)는 제3 일반 경로 소자(PT5) 및 제3 상보 경로 소자(PT6)를 포함할 수 있으며, 제3 입력단은 제3 일반 경로 소자(PT5) 및 제3 상보 경로 소자(PT6)의 게이트들을 포함할 수 있다. 제3 일반 경로 소자(PT5)의 게이트는 제3 일반 입력단, 및 제3 상보 경로 소자(PT6)의 게이트는 제3 상보 입력단으로 불릴 수 있다.The second complementary path unit 123 includes a third input terminal receiving the second bit signal BS2 and responsively responding to the second bit signal BS2 to the third node ND3 and the sixth node ND6) or the seventh node ND7. The second complementary path section 123 may include a third general path element PT5 and a third complementary path element PT6 and a third input terminal may include a third general path element PT5 and a third complementary path element PT6, Lt; RTI ID = 0.0 > PT6. ≪ / RTI > The gate of the third general path element PT5 may be referred to as the third normal input terminal, and the gate of the third complementary path element PT6 may be referred to as the third complementary input terminal.

예를 들어, 제2 일반 경로 소자(PT3), 제2 상보 경로 소자(PT4), 제3 일반 경로 소자(PT5), 및 제3 상보 경로 소자(PT6)는 MOS 트랜지스터를 포함할 수 있으며 실질적으로 동일한 구성을 가질 수 있다. For example, the second general path element PT3, the second complementary path element PT4, the third general path element PT5, and the third complementary path element PT6 may include MOS transistors, Can have the same configuration.

제2 일반 경로부(121) 및 제2 상보 경로부(123)는 제2 비트 신호(BS2)에 기초하여 제2 일반 경로 소자(PT3)와 제3 일반 경로 소자(PT5)가 전기적으로 연결되거나, 제2 상보 경로 소자(PT4)와 제3 상보 경로 소자(PT6)가 전기적으로 연결될 수 있다. 결론적으로 제1 및 제2 비트 신호(BS1, BS2)에 기초하였을 때, 제1 노드(ND1)에서 비휘발성 메모리 소자들(141, 143, 145, 147)에 이르는 전기적 경로는 하나만이 형성될 수 있다. 예를 들어, 제1 비트 신호(BS1)가 논리 상태 '하이'에 상응하고, 제2 비트 신호(BS2)가 논리 상태 '로우'에 상응하는 경우, 제1 노드(ND1)와 제2 노드(ND2)가 전기적으로 연결되고, 제2 노드(ND2)와 제5 노드(ND5)가 전기적으로 연결되어 제2 비휘발성 메모리 소자(143)에 이르는 전기적 경로가 형성된다. 다른 예에 있어서, 제1 및 제2 비트 신호가 모두 논리 상태 '로우'에 상응하는 경우, 제1 노드(ND1)와 제3 노드(ND3)가 전기적으로 연결되고, 제3 노드(ND3)와 제7 노드(ND7)가 전기적으로 연결되어 제4 비휘발성 메모리 소자(147)에 이르는 전기적 경로가 형성된다.The second general path unit 121 and the second complementary path unit 123 may be configured such that the second general path element PT3 and the third general path element PT5 are electrically connected based on the second bit signal BS2 And the second complementary path element PT4 and the third complementary path element PT6 may be electrically connected. Consequently, based on the first and second bit signals BS1 and BS2, only one electrical path from the first node ND1 to the non-volatile memory elements 141, 143, 145 and 147 can be formed have. For example, if the first bit signal BS1 corresponds to a logical state 'high' and the second bit signal BS2 corresponds to a logic state 'row', the first node ND1 and the second node ND2, And the second node ND2 and the fifth node ND5 are electrically connected to each other to form an electrical path to the second nonvolatile memory element 143. [ In another example, when the first and second bit signals correspond to the logic state " low ", the first node ND1 and the third node ND3 are electrically connected, and the third node ND3 The seventh node ND7 is electrically connected to form an electrical path to the fourth nonvolatile memory element 147. [

비휘발성 메모리 소자들(141, 143, 145, 147)은 제4 내지 제7 노드들(ND4, ND5, ND6, ND7)과 제8 노드(ND8) 사이에 각각 연결된다. 각각의 비휘발성 메모리 소자들(141, 143, 145, 147)은 상이한 저항을 가지는 가변 저항으로 표시될 수 있다. 예를 들어, 비휘발성 메모리 소자들(141, 143, 145, 147)은 MRAM(Magnetic random access memory) 및 PRAM(Phase change RAM)을 포함할 수 있으며, 각 비휘발성 메모리 소자들(141, 143, 145, 147)은 초기 단계에서 양단 사이에 인가되는 전압의 크기 또는 극성에 따라 상이한 저항값을 가지도록 설정되어 데이터를 저장할 수 있다. The nonvolatile memory devices 141, 143, 145 and 147 are connected between the fourth to seventh nodes ND4, ND5, ND6 and ND7 and the eighth node ND8, respectively. Each non-volatile memory element 141, 143, 145, 147 may be represented by a variable resistor having a different resistance. For example, the non-volatile memory devices 141, 143, 145, and 147 may include a magnetic random access memory (MRAM) and a phase change RAM (PRAM) 145, and 147 may be set to have different resistance values depending on the magnitude or polarity of the voltage applied between the both ends in the initial stage, thereby storing data.

비휘발성 메모리 소자들(141, 143, 145, 147)의 저항값에 따른 데이터는 설정값에 따라 상이해질 수 있다. 예를 들어, 특정한 문턱치보다 크거나 같은 저항값을 가지는 경우에는 '1'의 데이터를 가지는 것으로 설정되고, 문턱치보다 작은 저항값을 가지는 경우에는 '0'의 데이터를 가지는 것으로 설정될 수 있다. 또한 실시예에 따라, 이와 반대로 설정될 수도 있다.Data according to the resistance values of the nonvolatile memory elements 141, 143, 145, and 147 may be different according to the set value. For example, it may be set to have data of '1' when it has a resistance value equal to or greater than a certain threshold value, and may have data of '0' if it has a resistance value that is smaller than the threshold value. It may also be set inversely, depending on the embodiment.

MRAM은 자기저항(magnetoresistance)이라는 양자역학적 효과를 이용한 기억 소자로 전원이 꺼져도 정보가 지워지지 않는 비휘발성 메모리 소자로서, 두 자성체의 자화 방향의 배열에 따라 저항이 달라지는 자기저항 특성을 이용한다. MRAM은 소비 전력이 적고 높은 온도 범위에서 동작이 가능하며, 빠른 응답속도를 가진다.MRAM is a nonvolatile memory device which does not erase information even when the power is turned off by using a quantum mechanical effect called magnetoresistance, and uses the magnetoresistive characteristic in which the resistance varies according to the arrangement of the magnetization directions of the two magnetic materials. MRAM has low power consumption, can operate in a high temperature range, and has a fast response speed.

PRAM은 칼코게나이드 합금에 대한 전류나 전압 인가에 의해 발생하는 Joule heating에 의해 결정(낮은 전기저항) 및 비정질(높은 전기저항) 사이의 가역적인 상변화가 일어나는데, 이때의 저항차를 이용하여 데이터를 저장한다. 결정화된 셋(SET) 상태에서는 낮은 저항의 금속과 같은 거동을 보인다. 반대로, 비정질화된 리셋(RESET) 상태에선 저항이 높다. 리셋 상태에서 문턱전압 이상의 전압이 인가되면 특성이 반전된다. 즉, 리셋 상태에서 전압을 높여 높은 전류가 흐르게 하도록 하면 셋 상태가 된다. 독출 동작 동안에는 셋 상태에서 인가되는 전압보다 낮은 전압을 사용하여 읽기에 의한 상변화가 일어나지 않도록 한다. 결정 상태로부터 전류를 높여 가면, 일정 값을 넘은 시점에서 비정질 상태가 된다.PRAM is reversible phase change between crystal (low electric resistance) and amorphous (high electric resistance) by Joule heating caused by current or voltage application to chalcogenide alloy, / RTI > In the crystallized SET state, it behaves like a low resistance metal. Conversely, in the amorphized reset state, the resistance is high. When a voltage equal to or higher than the threshold voltage is applied in the reset state, the characteristic is inverted. That is, when the voltage is increased and a high current flows in the reset state, it becomes a set state. During the read operation, a voltage lower than the voltage applied in the set state is used so that no phase change due to reading occurs. When the current is increased from the crystalline state, it becomes an amorphous state at a point exceeding a certain value.

따라서 논리 연산 회로(10)가 MRAM의 비휘발성 메모리 소자를 포함하는 경우, 비휘발성 메모리 소자들의 양단에 인가되는 전압의 극성을 통하여 저항값을 조절할 수 있으며, PRAM의 비휘발성 메모리 소자를 포함하는 경우, 비휘발성 메모리 소자들의 양단을 흐르는 전류의 크기를 조절하여 저항값을 조절할 수 있다. 이러한 저항값의 조절은 논리 연산 회로(10)의 구성 동작 동안에 수행될 수 있으며, 논리 연산 회로(10)가 독출 동작을 수행하는 동안에는 저항값에 따라 기록된 데이터를 독출한다. 논리 연산 회로(10)의 동작에 대해서는 후술하도록 한다.Therefore, when the logic operation circuit 10 includes the nonvolatile memory element of the MRAM, the resistance value can be adjusted through the polarity of the voltage applied to both ends of the nonvolatile memory elements, and when the nonvolatile memory element of the PRAM is included , The resistance value can be adjusted by adjusting the magnitude of the current flowing across both ends of the nonvolatile memory elements. The adjustment of the resistance value can be performed during the configuration operation of the logic operation circuit 10, and while the logic operation circuit 10 performs the read operation, the written data is read according to the resistance value. The operation of the logic operation circuit 10 will be described later.

제1 비트 신호(BS1)는 구성 활성화 신호가 활성화된 경우, 제1 구성 비트에 상응하며, 독출 활성화 신호가 활성화된 경우, 제1 독출 비트에 상응할 수 있다. 구성 활성화 신호와 독출 활성화 신호는 동시에 활성화되지 않으며, 따라서 제1 입력단을 통해서는 제1 구성 비트 또는 제1 독출 비트 중에 하나가 입력된다. 마찬가지로 제2 비트 신호(BS2)는 구성 활성화 신호가 활성화된 경우, 제2 구성 비트에 상응하며, 독출 활성화 신호가 활성화된 경우, 제2 독출 비트에 상응할 수 있다.The first bit signal BS1 corresponds to the first configuration bit when the configuration enable signal is activated and may correspond to the first read bit when the read enable signal is activated. The configuration enable signal and the read enable signal are not activated at the same time, so that either the first constituent bit or the first read bit is input through the first input terminal. Likewise, the second bit signal BS2 may correspond to the second configuration bit when the configuration activation signal is activated, and may correspond to the second readout bit when the read activation signal is activated.

본 발명의 일 실시예에 따른 논리 연산 회로(10)는 동일한 입력단을 통하여 구성 비트 또는 독출 비트를 수신하고, 비휘발성 메모리 소자들(141, 143, 145, 147)에 대하여 형성된 전기적 경로에 기초하여 비휘발성 메모리 소자들(141, 143, 145, 147)에 대하여 접근하여 기록된 데이터를 독출할 수 있다.The logic operation circuit 10 according to an embodiment of the present invention receives a configuration bit or a read bit through the same input and generates a control signal based on the electrical path formed for the non-volatile memory devices 141, 143, 145, The non-volatile memory devices 141, 143, 145, and 147 can be accessed to read the recorded data.

논리 연산 회로(10)는 구성 활성화 신호가 활성화된 경우, 구성 동작을 수행할 수 있으며, 독출 활성화 신호가 활성화된 경우, 독출 동작을 수행할 수 있다. 구성 활성화 신호와 독출 활성화 신호는 동시에 활성화되지 않으며, 따라서 논리 연산 회로(10)는 구성 동작 또는 독출 동작의 동작 모드에 따른 동작을 수행할 수 있다.The logic operation circuit 10 can perform the configuration operation when the configuration activation signal is activated and can perform the read operation when the read activation signal is activated. The configuration activation signal and the read activation signal are not simultaneously activated, so that the logic operation circuit 10 can perform operations according to the operation mode of the configuration operation or the read operation.

구성 동작 동안, 논리 연산 회로(10)는 비휘발성 메모리 소자들(141, 143, 145, 147)에 특정한 데이터를 기록할 수 있다. 데이터의 기록은 상기한 바와 같이 비휘발성 메모리 소자들(141, 143, 145, 147)의 저항값을 상이하게 조절하여 수행될 수 있다. 제1 구성 비트 및 제2 구성 비트에 기초하여 제1 내지 제4 비휘발성 메모리 소자들(141, 143, 145, 147) 중 하나의 비휘발성 메모리 소자에 대하여 전기적 연결 경로가 형성되어 제1 노드(ND1) 및 제8 노드(ND8)를 전기적으로 연결할 수 있다. 예를 들어, 제1 구성 비트가 논리 상태 '로우'에 상응하고, 제2 구성 비트가 논리 상태 '하이'에 상응하는 경우, 제1 경로부(110)에 포함된 제1 일반 경로 소자(PT1)는 턴-오프되고, 제1 상보 경로 소자(PT2)는 턴-온 된다. 또한, 제2 경로부(120)에서는 제2 일반 경로 소자(PT3) 및 제3 일반 경로 소자(PT5)가 턴-온 되고, 제2 상보 경로 소자(PT4) 및 제3 상보 경로 소자(PT6)가 턴-오프된다. 따라서, 제1 노드(ND1)는 제3 노드(ND3), 제6 노드(ND6), 및 제3 비휘발성 메모리 소자(145)를 통하여 제8 노드(ND8)과 전기적으로 연결된다. 이 경우, 제3 비휘발성 메모리 소자(145)는 제1 노드(ND1) 및 제8 노드(ND8)의 전압에 기초하여 특정한 데이터를 기록할 수 있다. 데이터의 기록은, 상응하는 비휘발성 메모리 소자에 대하여 독출 동작 동안에 독출 비트가 입력됨에 따라 상응하는 논리 연산에 대한 출력 신호의 룩-업 테이블에 따라 결정된다.During the configuration operation, the logic operation circuit 10 may write specific data to the non-volatile memory elements 141, 143, 145, 147. The writing of data can be performed by adjusting the resistance value of the nonvolatile memories 141, 143, 145, 147 differently as described above. An electrical connection path is formed for the nonvolatile memory element of one of the first to fourth nonvolatile memory elements 141, 143, 145, and 147 based on the first configuration bit and the second configuration bit, ND1) and the eighth node ND8 can be electrically connected. For example, if the first configuration bit corresponds to a logical state 'low' and the second configuration bit corresponds to a logical state 'high', the first general path element PT1 included in the first path section 110 Is turned off, and the first complementary path element PT2 is turned on. In the second path portion 120, the second general path element PT3 and the third general path element PT5 are turned on, the second complementary path element PT4 and the third complementary path element PT6 are turned on, Is turned off. Accordingly, the first node ND1 is electrically connected to the eighth node ND8 through the third node ND3, the sixth node ND6, and the third nonvolatile memory element 145. [ In this case, the third nonvolatile memory element 145 can write specific data based on the voltages of the first node ND1 and the eighth node ND8. The writing of data is determined according to the look-up table of the output signal for the corresponding logical operation as the read bit is input during the read operation for the corresponding non-volatile memory element.

또한, 제1 구성 비트 및 제2 구성 비트가 상기와 다르다고 하더라도 비휘발성 메모리 소자들(141, 143, 145, 147) 중 하나의 비휘발성 메모리 소자를 통해서만 전기적 연결 경로가 생성되어 데이터의 기록이 가능하다. Even if the first configuration bit and the second configuration bit are different from each other, an electrical connection path is generated only through one nonvolatile memory element of the nonvolatile memory elements 141, 143, 145, and 147, Do.

따라서, 본 발명의 일 실시예에 따른 논리 연산 회로(10)는 각각의 비휘발성 메모리 소자들(141, 143, 145, 147)에 대하여 별도의 입력단을 통하여 데이터를 저장하는 것이 아니라, 독출에 사용되는 입력단들을 이용하여 제1 노드(ND1) 및 제8 노드(ND8)에 인가되는 전압에 기초하여 데이터를 기록하므로 간단한 구성으로 구현이 가능하다.Therefore, the logic operation circuit 10 according to an embodiment of the present invention does not store data through a separate input terminal to each of the nonvolatile memory devices 141, 143, 145, and 147, So that data can be written on the basis of the voltages applied to the first node ND1 and the eighth node ND8.

독출 활성화 신호가 활성화된 경우에도, 독출 비트들에 기초하여 실질적으로 동일한 방식으로 전기적 경로가 형성될 수 있다. Even when the read enable signal is activated, an electrical path can be formed in substantially the same manner based on the read bits.

도 2는 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 블록도이다.2 is a block diagram illustrating a look-up table circuit according to an embodiment of the present invention.

도 2를 참조하면, 룩-업 테이블 회로(100a)는 다중화기(multiplexer, 20), 논리 연산 회로(10), 및 독출부(30)를 포함할 수 있다.Referring to FIG. 2, the look-up table circuit 100a may include a multiplexer 20, a logic operation circuit 10, and a read unit 30.

다중화기(20)는 제1 구성 비트(WB1), 제2 구성 비트(WB2), 제1 독출 비트(RB1), 및 제2 독출 비트(RB2)를 수신하여, 구성 활성화 신호(WEN) 및 독출 활성화 신호(REN)에 기초하여 제1 구성 비트(WB1)와 제2 구성 비트(WB2), 또는 제1 독출 비트(RB1)와 제2 독출 비트(RB2)를 제공한다. 예를 들어, 구성 활성화 신호(WEN)가 활성화되고 독출 활성화 신호(REN)가 비활성화된 경우, 다중화기(20)는 제1 구성 비트(WB1)와 제2 구성 비트(WB2)를 제공한다. 반대로 구성 활성화 신호(WEN)가 비활성화되고 독출 활성화 신호(REN)가 활성화된 경우, 다중화기(20)는 제1 독출 비트(RB1)와 제2 독출 비트(RB2)를 제공한다. 도 2에서는 예시적으로 구성 비트와 독출 비트가 2비트로 도시되었으나 이에 한정되지 않는다.The multiplexer 20 receives the first configuration bit WB1, the second configuration bit WB2, the first read bit RB1 and the second read bit RB2 to generate a configuration enable signal WEN and a read And provides a first configuration bit WB1 and a second configuration bit WB2 or a first read bit RB1 and a second read bit RB2 based on the activation signal REN. For example, if the configuration enable signal WEN is activated and the read enable signal REN is deactivated, the multiplexer 20 provides a first configuration bit WB1 and a second configuration bit WB2. Conversely, when the configuration enable signal WEN is inactivated and the read enable signal REN is activated, the multiplexer 20 provides the first read bit RB1 and the second read bit RB2. In FIG. 2, the configuration bits and the read bits are illustratively shown as two bits, but are not limited thereto.

다중화기(20)는 논리 연산 회로(10)가 구성 비트와 독출 비트를 동일한 입력단을 통하여 수신하기 때문에, 구성 활성화 신호(WEN) 및 독출 활성화 신호(REN)에 기초하여 룩-업 테이블 회로(100a)의 동작에 따라 상이한 비트를 제공할 수 있다.Up table circuit 100a based on the configuration activation signal WEN and the read activation signal REN because the multiplexer 20 receives the configuration bits and the readout bits through the same input terminal, Lt; / RTI > may provide different bits depending on the operation of the base station.

구성 활성화 신호(WEN) 및 독출 활성화 신호(REN)는 선택 신호(SEL)에 포함될 수 있으며, 구성 활성화 신호(WEN) 및 독출 활성화 신호(REN)는 제어부와 같은 외부 장치로부터 제공될 수 있다.The configuration activation signal WEN and the read activation signal REN may be included in the selection signal SEL and the configuration activation signal WEN and the read activation signal REN may be provided from an external device such as a control unit.

다중화기(20)는 제1 구성 비트(WB1) 및 제1 독출 비트(RB1)를 포함하는 제1 비트 신호(BS1), 및 제2 구성 비트(WB2) 및 제2 독출 비트(RB2)를 포함하는 제2 비트 신호(BS2)를 논리 연산 회로(10)에 제공한다. 논리 연산 회로(10)는 구성 활성화 신호(WEN)가 활성화된 구성 동작 동안에는 제1 구성 비트(WB1) 및 제2 구성 비트(WB2)만을 수신하고, 독출 활성화 신호(REN)가 활성화된 독출 동작 동안에는 제1 독출 비트(RB1) 및 제2 독출 비트(RB2) 만을 수신할 수 있다.The multiplexer 20 includes a first bit signal BS1 including a first component bit WB1 and a first read bit RB1 and a second component bit WB2 and a second read bit RB2 The second bit signal BS2 to the logic operation circuit 10. [ The logic operation circuit 10 receives only the first configuration bit WB1 and the second configuration bit WB2 during the configuration operation in which the configuration activation signal WEN is activated and during the read operation in which the read activation signal REN is activated Only the first read bit RB1 and the second read bit RB2 can be received.

논리 연산 회로(10)는 제1 입력단을 통하여 제1 비트 신호(BS1)를 수신하고, 제2 및 제3 입력단을 통하여 제2 비트 신호(BS2)를 수신한다. 논리 연산 회로(10)는 구성 활성화 신호(WEN)가 활성화된 구성 동작 동안에는 제1 구성 비트(WB1) 및 제2 구성 비트(WB2)를 수신하여 비휘발성 메모리 소자들에 각각 데이터를 기록하고, 독출 활성화 신호(REN)가 활성화된 독출 동작 동안에는 제1 독출 비트(RB1) 및 제2 독출 비트(RB2)를 수신하여 비휘발성 메모리 소자들 중 하나의 비휘발성 메모리 소자에 기록된 데이터에 상응하는 독출 전류(LOUT)를 제공한다. 논리 연산 회로(10)는 룩-업 테이블 회로(100a)의 동작 상태에 따라 구성 비트 또는 독출 비트를 동일한 입력단을 통하여 입력받아 구성 동작 및 독출 동작을 수행할 수 있어 초기에 설정된 논리 연산에 구속되지 않고 실시간으로 논리 연산을 상이하게 변경할 수도 있다.The logic operation circuit 10 receives the first bit signal BS1 through the first input terminal and receives the second bit signal BS2 through the second and third input terminals. The logic operation circuit 10 receives the first configuration bit WB1 and the second configuration bit WB2 during the configuration operation in which the configuration activation signal WEN is activated and writes data to the nonvolatile memory elements, During a read operation in which the activation signal REN is activated, the first read bit RB1 and the second read bit RB2 are received and the read current corresponding to the data written in one of the nonvolatile memory elements (LOUT). The logic operation circuit 10 can receive a configuration bit or a read bit through the same input terminal according to the operation state of the look-up table circuit 100a, and can perform a configuration operation and a read operation, It is possible to change the logical operation differently in real time.

독출부(30)는 독출 전류(LOUT)를 수신하여 독출 기준 전류와 비교하여 출력 신호(OUT)를 제공한다. 출력 신호(OUT)는 비휘발성 메모리 소자에 기록된 데이터와 실질적으로 동일한 값을 가질 수 있다. 즉, 독출 동작 동안에는 제1 독출 비트(RB1) 및 제2 독출 비트(RB2)에 기초하여 제1 노드(ND1)와 제8 노드(ND8) 사이에 하나의 전기적 경로가 형성된다. 전기적 경로 상에 위치하는 비휘발성 메모리 소자의 저항값은 기록된 데이터에 따라 상이해질 수 있으며, 따라서 독출 전류(LOUT)는 비휘발성 메모리 소자의 저항값에 따라 상이한 값을 가질 수 있다. 독출 전류(LOUT)를 독출 기준 전류(Iref)와 비교하여 기록되었던 데이터를 출력 신호(OUT)로 제공할 수 있다.The readout unit 30 receives the readout current LOUT and compares it with the readout reference current to provide an output signal OUT. The output signal OUT may have substantially the same value as the data written to the nonvolatile memory element. That is, during the read operation, one electrical path is formed between the first node ND1 and the eighth node ND8 based on the first read bit RB1 and the second read bit RB2. The resistance value of the nonvolatile memory element located on the electrical path may differ depending on the written data, so that the readout current LOUT may have a different value depending on the resistance value of the nonvolatile memory element. The read current LOUT can be compared with the read reference current Iref to provide the data that has been written to the output signal OUT.

결론적으로 논리 연산 회로(10)는 독출 활성화 신호(REN)가 활성화된 경우, 제1 독출 비트(RB1) 및 제2 독출 비트(RB2)에 기초하여 구성된 논리 연산에 따라 상이한 출력 신호(OUT)를 출력한다. 논리 연산은 구성 활성화 신호(WEN)가 활성화된 경우, 제1 구성 비트(WB1) 및 제2 구성 비트(WB2)에 기초하여 각 비휘발성 메모리 소자들에 상이한 데이터를 기록함으로써 가능하다. Consequently, when the read enable signal REN is activated, the logic operation circuit 10 outputs a different output signal OUT in accordance with a logical operation configured based on the first read bit RB1 and the second read bit RB2 Output. The logical operation is possible by writing different data to each non-volatile memory element based on the first constituent bit WB1 and the second constituent bit WB2 when the constituent activation signal WEN is activated.

따라서 종래의 룩-업 테이블 회로들이 논리 연산을 설정하기 위하여 휘발성 메모리 소자를 사용하게 되어 전원이 꺼졌다가 켜진 이후에 논리 연산의 설정을 위하여 다시 프로그래밍을 하거나, 외부의 소자로부터 논리 연산을 설정하기 위한 신호를 수신하는 시간이 줄어든다.Therefore, the conventional look-up table circuits use a volatile memory element to set the logic operation, so that after the power is turned off and then turned on, the look-up table circuits are programmed again for the setting of the logic operation, The time to receive the signal is reduced.

도 3은 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 블록도이다.3 is a block diagram illustrating a look-up table circuit according to an embodiment of the present invention.

도 3을 참조하면, 룩-업 테이블 회로(100b)는 다중화기(20), 논리 연산 회로(10), 독출부(30), 및 구성 전압 제공부(40)를 포함할 수 있다. 도 2의 룩-업 테이블 회로(100a)와 비교하였을 경우, 도 3의 룩-업 테이블 회로(100b)는 구성 전압 제공부(40)를 더 포함할 수 있다.Referring to FIG. 3, the look-up table circuit 100b may include a multiplexer 20, a logic operation circuit 10, a read unit 30, and a constituent voltage providing unit 40. When compared with the look-up table circuit 100a of FIG. 2, the look-up table circuit 100b of FIG. 3 may further include a configuration voltage supply 40. FIG.

구성 전압 제공부(40)는 구성 활성화 신호(WEN)에 응답하여 논리 연산 회로(10)에 구성 전압(VS)을 제공한다. 구성 전압(VS)은 외부 장치에서 제공될 수 있다. 구성 전압(VS)은 제1 노드(ND1) 및 제8 노드(ND8)에 각각 제공될 수 있으며, 비휘발성 메모리 소자들(141, 143, 145, 147)에 데이터를 기록하기 위하여 양 단에 상이한 전압을 인가하기 위하여 사용될 수 있다. 상기한 바와 같이, 비휘발성 메모리 소자들(141, 143, 145, 147)의 종류에 따라 구성 전압(VS)은 서로 다른 극성을 가지거나 특정한 값의 전류가 흐를 수 있도록 하는 등으로 상이한 값을 가질 수 있다.The configuration voltage providing unit 40 provides the configuration voltage VS to the logic operation circuit 10 in response to the configuration activation signal WEN. The configuration voltage VS may be provided from an external device. The configuration voltage VS may be provided to the first node ND1 and the eighth node ND8 respectively and may be different from the first node ND1 to the eighth node ND8 in order to write data to the nonvolatile memories 141, Can be used to apply a voltage. As described above, depending on the types of the nonvolatile memories 141, 143, 145, and 147, the configuration voltage VS may have different polarities or different current values may be used, .

논리 연산 회로(10)는 구성 전압 제공부(40)로부터 구성 전압(VS)을 수신하여 구성 동작을 수행할 수 있다. 구성 활성화 신호(WEN)가 비활성화되는 경우, 구성 전압(VS)이 제공되지 않을 수 있다.The logic operation circuit 10 can receive the configuration voltage VS from the configuration voltage supply 40 and perform the configuration operation. When the configuration activation signal WEN is inactivated, the configuration voltage VS may not be provided.

도 4는 본 발명의 일 실시예에 따른 독출부를 나타내는 블록도이다.4 is a block diagram illustrating a reading unit according to an embodiment of the present invention.

도 4를 참조하면, 독출부(30a)는 독출 기준 전압 제공부(310), 독출 기준 전류 제공부(320), 및 감지 증폭기(330)를 포함할 수 있다.Referring to FIG. 4, the read unit 30a may include a read reference voltage providing unit 310, a read reference current providing unit 320, and a sense amplifier 330.

독출 기준 전압 제공부(310)는 독출 활성화 신호(REN)에 응답하여 독출 기준 전압(Vref)을 제공한다. 독출 기준 전압(Vref)은 논리 연산 회로(10) 및 독출 기준 전류 제공부(320)에 제공될 수 있다. 독출 기준 전압(Vref)은 독출 동작 동안에 논리 연산 회로(10) 및 독출 기준 전류 제공부(320)에 동시에 제공되어, 논리 연산 회로(10)에 형성된 전기적 경로 상의 비휘발성 메모리 소자의 저항값에 따른 독출 전류(LOUT) 및 기준 전류 제공부(320)의 저항값에 따른 기준 전류(Iref)를 제공하게 한다.The read reference voltage providing unit 310 provides the read reference voltage Vref in response to the read enable signal REN. The read reference voltage Vref may be provided to the logic operation circuit 10 and the read reference current supply unit 320. [ The read reference voltage Vref is simultaneously supplied to the logic operation circuit 10 and the read reference current supply 320 during the read operation so that the read reference voltage Vref is set to a value corresponding to the resistance value of the nonvolatile memory element on the electrical path formed in the logic operation circuit 10. [ And provides a reference current Iref according to the readout current LOUT and the resistance value of the reference current supplier 320. [

독출 기준 전류 제공부(320)는 독출 기준 전압(Vref)을 수신하여 기 독출 준 전류(Iref)를 제공한다. 실시예에 따라, 독출 기준 전류 제공부(320)는 저항 또는 트랜지스터들을 포함할 수 있다. 예를 들어, 독출 기준 전류 제공부(320)에 포함되는 트랜지스터들의 수는 구성 비트 또는 독출 비트의 수와 비례할 수 있다. 즉, 독출 기준 전류 제공부(320)는 논리 연산 회로(10)에 포함되어 독출 비트 또는 구성 비트에 의하여 턴-온 되어 전기적 경로를 형성하는 트랜지스터의 수에 비례할 수 있다. 독출 기준 전류 제공부(320)가 트랜지스터를 포함하여 구현되는 경우, 보다 작은 영역에서 구현될 수 있으며, 논리 연산 회로(10)에서 전기적 경로를 형성하는 트랜지스터의 수와 비례하는 수의 트랜지스터를 포함하여 구현되는 경우, 독출 전류(LOUT)와 독출 기준 전류(Iref)의 차이가 최소화될 수 있어, 감지 증폭기(330)의 동작 신뢰성이 향상될 수 있다. The read reference current providing unit 320 receives the read reference voltage Vref and provides the readout reference current Iref. According to an embodiment, the read reference current supplier 320 may include a resistor or transistors. For example, the number of transistors included in the read reference current supplier 320 may be proportional to the number of configuration bits or the number of read bits. That is, the read reference current providing unit 320 may be proportional to the number of transistors included in the logic operation circuit 10 and turned on by a read bit or a configuration bit to form an electric path. When the read reference current providing section 320 is implemented with a transistor, it can be implemented in a smaller area and includes a number of transistors proportional to the number of transistors forming the electrical path in the logic operation circuit 10 The difference between the readout current LOUT and the read reference current Iref can be minimized and the operational reliability of the sense amplifier 330 can be improved.

감지 증폭기(330)는 독출 기준 전류(Iref) 및 독출 전류(LOUT)를 비교하여 증폭하여 출력 신호(OUT)를 제공한다. 감지 증폭기(330)는 독출 전압(VR)에 의하여 구동될 수 있으며, 독출 전압(VR)은 전원 전압(VDD)에 상응할 수 있다. 출력 신호(OUT)는 논리 상태 '로우' 및 논리 상태 '하이'에 상응하는 값을 가질 수 있다.The sense amplifier 330 compares and amplifies the read reference current Iref and the readout current LOUT to provide an output signal OUT. The sense amplifier 330 may be driven by the read voltage VR and the read voltage VR may correspond to the power supply voltage VDD. The output signal OUT may have a value corresponding to a logic state 'low' and a logic state 'high'.

도 5는 본 발명의 일 실시예에 따른 독출부를 나타내는 회로도이다.5 is a circuit diagram showing a reading unit according to an embodiment of the present invention.

도 5를 참조하면, 독출부(30b)는 독출 기준 전압 제공부(310), 독출 기준 전류 제공부(320), 및 감지 증폭기(330)를 포함할 수 있다.5, the read unit 30b may include a read reference voltage providing unit 310, a read reference current providing unit 320, and a sense amplifier 330. Referring to FIG.

기준 전압 제공부(310)는 제1 독출 트랜지스터(RT1) 및 제2 독출 트랜지스터(RT2)를 포함할 수 있다.The reference voltage providing unit 310 may include a first reading transistor RT1 and a second reading transistor RT2.

제1 독출 트랜지스터(RT1)는 독출 활성화 신호(REN)를 인가받는 게이트, 제8 노드(ND8)와 연결된 제1 단자, 및 제1 독출 전압(VR1)을 인가받는 제2 단자를 포함할 수 있다. 제2 독출 트랜지스터(RT2)는 독출 활성화 신호(REN)를 인가받는 게이트, 제9 노드(ND9)와 연결된 제1 단자, 및 제1 독출 전압(VR1)을 인가받는 제2 단자를 포함할 수 있다.The first read transistor RT1 may include a gate receiving the read enable signal REN, a first terminal connected to the eighth node ND8, and a second terminal receiving the first read voltage VR1 . The second read transistor RT2 may include a gate receiving the read enable signal REN, a first terminal connected to the ninth node ND9, and a second terminal receiving the first read voltage VR1 .

제1 독출 트랜지스터(RT1) 및 제2 독출 트랜지스터(RT2)는 독출 활성화 신호(REN)에 응답하여 턴-온 되어 각각 논리 연산 회로(10) 및 기준 전류 제공부(320)에 제1 독출 전압(VR1)을 제공할 수 있다. 제1 독출 전압(VR1)은 독출 기준 전압(Vref)과 실질적으로 동일할 수 있으며, 예를 들어, 제1 독출 전압(VR1)은 접지 전압(GND)을 포함할 수 있다.The first read transistor RT1 and the second read transistor RT2 are turned on in response to the read enable signal REN and are supplied to the logic operation circuit 10 and the reference current supplier 320, VR1). The first read voltage VR1 may be substantially equal to the read reference voltage Vref, for example, the first read voltage VR1 may include a ground voltage GND.

독출 기준 전류 제공부(320)는 제9 노드(ND9)와 전기적으로 연결되어 제1 독출 전압(VR1) 또는 독출 기준 전압(Vref)을 수신하여 독출 기준 전류(Iref)를 제공한다.The read reference current supplier 320 is electrically connected to the ninth node ND9 to receive the first read voltage VR1 or the read reference voltage Vref to provide the read reference current Iref.

독출 기준 전류 제공부(320)는 제3 내지 제5 독출 트랜지스터들(RT3, RT4, RT5)을 포함할 수 있다.The read reference current supplying unit 320 may include third to fifth readout transistors RT3, RT4 and RT5.

제3 독출 트랜지스터(RT3)는 독출 제어 전압(Vread)을 인가받는 게이트, 제9 노드(ND9)와 연결된 제1 단자를 포함할 수 있다. 실시예에 따라, 독출 제어 전압(Vread)은 독출 활성화 신호(REN)과 실질적으로 동일하거나, 제3 독출 트랜지스터(RT3)의 문턱 전압보다 크면서 비휘발성 메모리 소자들(141, 143, 145, 147)의 저항값에 따라 제3 독출 트랜지스터(RT3)의 턴-온 저항에 의하여 각각의 저항값에 따른 데이터를 식별할 수 있을 정도의 전압일 수 있다. 즉, 상기한 바와 같이 비휘발성 메모리 소자들의 저항값이 특정한 문턱치에 의하여 구분되는 경우, 턴-온 저항이 이러한 문턱치를 판별할 수 있을 정도의 값이 되도록 독출 제어 전압(Vread)이 설정될 수 있다.The third read transistor RT3 may include a gate to which the read control voltage Vread is applied, and a first terminal connected to the ninth node ND9. According to an embodiment, the read control voltage Vread may be substantially equal to the read enable signal REN, or may be greater than the threshold voltage of the third read transistor RT3 and may be greater than the threshold voltage of the non-volatile memory devices 141, 143, 145, 147 ) Of the third read transistor RT3 according to the resistance value of the third read transistor RT3. That is, when the resistance value of the non-volatile memory devices is divided by a specific threshold value as described above, the read control voltage Vread may be set so that the turn-on resistance can be such a value as to discriminate the threshold value .

제4 독출 트랜지스터(RT4)는 제1 독출 제어 전압(Vrc1)을 인가받는 게이트, 및 제3 독출 트랜지스터(RT3)의 제2 단자와 연결되는 제1 단자를 포함할 수 있다. 제5 독출 트랜지스터(RT5)는 제2 독출 제어 전압(Vrc2)을 인가받는 게이트, 제4 독출 트랜지스터(RT4)의 제2 단자와 연결된 제1 단자, 및 제10 노드(ND10)와 연결된 제2 단자를 포함할 수 있다. 제4 및 제5 독출 트랜지스터들(RT4, RT5)은 각각 제1 및 제2 독출 제어 전압들(Vrc1, Vrc2)에 응답하여 기준 전류(Iref)를 제10 노드(ND10)에 제공한다. 예를 들어, 제1 및 제2 독출 제어 전압들(Vrc1, Vrc2)은 독출 활성화 신호(REN)에 상응할 수 있다. 또한, 실시예에 따라, 제1 및 제2 독출 제어 전압들(Vrc1, Vrc2)은 독출 활성화 신호(REN)에 응답하여 논리 상태 '하이'에 상응할 수 있다. 따라서, 독출 활성화 신호(REN)가 활성화된 경우, 기준 전류 제공부(320)는 독출 제어 전압(Vread)에 따라 논리 연산 회로(10)에 포함된 전기적 경로와 비교하였을 경우, 제3 독출 트랜지스터(RT3)의 턴-온 저항에 따라 비휘발성 메모리 소자들(141, 143, 145, 147)의 저항값을 감지할 수 있어야 하며, 제4 독출 트랜지스터(RT4) 및 제5 독출 트랜지스터(RT5)의 구조는 논리 연산 회로(10)에 포함된 제1 내지 제3 일반 경로 소자들(PT1, PT3, PT5), 제1 내지 제6 상보 경로 소자들(PT2, PT4, PT6)와 실질적으로 동일할 수 있다. 따라서 기준 전류 제공부(320)는 비휘발성 메모리 소자들의 저항값과 제3 독출 트랜지스터(RT3)의 저항에 의한 차이만을 감지할 수 있도록 하는 독출 기준 전류(Iref)를 제공할 수 있다.The fourth read transistor RT4 may include a gate receiving the first read control voltage Vrc1 and a first terminal coupled to the second terminal of the third read transistor RT3. The fifth read transistor RT5 has a gate receiving the second read control voltage Vrc2, a first terminal connected to the second terminal of the fourth read transistor RT4, and a second terminal connected to the tenth node ND10. . ≪ / RTI > The fourth and fifth read transistors RT4 and RT5 provide the reference current Iref to the tenth node ND10 in response to the first and second read control voltages Vrc1 and Vrc2, respectively. For example, the first and second read control voltages Vrc1 and Vrc2 may correspond to the read enable signal REN. Also, according to the embodiment, the first and second read control voltages Vrc1 and Vrc2 may correspond to the logic state 'high' in response to the read enable signal REN. Therefore, when the read enable signal REN is activated, the reference current supplying unit 320 outputs the reference voltage Vread to the third read transistor (Vread) when compared with the electric path included in the logic operation circuit 10 according to the read control voltage Vread The resistance value of the non-volatile memory devices 141, 143, 145 and 147 must be able to be detected according to the turn-on resistance of the fourth read transistor RT3 and the structure of the fourth read transistor RT4 and the fifth read transistor RT5 May be substantially the same as the first through third general path elements PT1, PT3 and PT5 included in the logic operation circuit 10 and the first through sixth complementary path elements PT2, PT4 and PT6 . Therefore, the reference current providing unit 320 may provide a read reference current Iref that allows only the difference between the resistance value of the non-volatile memory devices and the resistance of the third reading transistor RT3 to be detected.

감지 증폭기(330)는 기준 전류 제공부(320)로부터 수신한 독출 기준 전류(Iref) 및 논리 연산 회로(10)로부터 수신한 독출 전류(LOUT)에 기초하여 출력 신호(OUT)를 제공한다.The sense amplifier 330 provides the output signal OUT based on the read reference current Iref received from the reference current supply unit 320 and the read current LOUT received from the logic operation circuit 10.

감지 증폭기(330)는 제1 내지 제4 감지 트랜지스터들(ST1, ST2, ST3, ST4), 제1 내지 제4 출력 트랜지스터들(OT1, OT2, OT3, OT4), 제1 및 제2 잡음 제거 트랜지스터들(NT1, NT2), 및 제1 내지 제3 절전 트랜지스터들(CT1, CT2, CT3)을 포함할 수 있다.The sense amplifier 330 includes first to fourth sense transistors ST1, ST2, ST3 and ST4, first to fourth output transistors OT1, OT2, OT3 and OT4, first and second noise- And first to third power saving transistors CT1, CT2, and CT3.

제1 내지 제4 감지 트랜지스터들(ST1, ST2, ST3, ST4)은 제1 노드(ND1) 및 제10 노드(ND10)의 차이를 증폭시켜 제1 내지 제4 출력 트랜지스터들(OT1, OT2, OT3, OT4)에 제공한다. 제1 및 제2 잡음 제거 트랜지스터들(NT1, NT2)은 독출 활성화 신호(REN)에 응답하여 턴-오프될 수 있다. 제1 및 제2 잡음 제거 트랜지스터들(NT1, NT2)이 턴-오프 된 경우, 감지 증폭기(330)의 구성은 종래의 감지 증폭기의 구성과 실질적으로 동일할 수 있다. 다만, 독출 활성화 신호(REN)가 비활성화된 경우, 제1 및 제2 잡음 제거 트랜지스터들(NT1, NT2)은 턴-온 되어 프리차지(precharge) 동작 동안에 제1 노드(ND1), 제10 노드(ND10), 및 제11 노드(ND11), 및 제12 노드(ND12)의 전압을 실질적으로 동일한 값으로 프리차징할 수 있다. 제1 및 제2 잡음 제거 트랜지스터들(NT1, NT2)에 의하여 제11 노드(ND11) 및 제12 노드(ND12)가 동일한 전압을 가지도록 되어 잡음 마진을 확보할 수 있다. 예를 들어, 제11 및 제12 노드들(ND11, ND12)은 구성 동작 동안에, 제1 노드(ND1)에 제공되는 제1 구성 전압(VS1)과 실질적으로 동일한 전압으로 프리차징될 수 있다.The first to fourth sensing transistors ST1, ST2, ST3 and ST4 amplify the difference between the first node ND1 and the tenth node ND10 so that the first to fourth output transistors OT1, OT2, OT3 , OT4). The first and second noise cancellation transistors NT1 and NT2 may be turned off in response to the read enable signal REN. When the first and second noise canceling transistors NT1 and NT2 are turned off, the configuration of the sense amplifier 330 may be substantially the same as that of a conventional sense amplifier. However, when the read enable signal REN is inactivated, the first and second noise cancellation transistors NT1 and NT2 are turned on so that the first node ND1, the tenth node ND10), the eleventh node ND11, and the twelfth node ND12 to substantially the same value. The noise can be ensured because the eleventh node ND11 and the twelfth node ND12 have the same voltage by the first and second noise elimination transistors NT1 and NT2. For example, the eleventh and twelfth nodes ND11 and ND12 may be precharged to substantially the same voltage as the first configuration voltage VS1 provided to the first node ND1 during the configuration operation.

제1 감지 트랜지스터(ST1)는 제2 절전 트랜지스터(CT2)를 통하여 제2 독출 전압(VR2)을 수신하는 제1 단자, 제12 노드(ND12)와 연결된 게이트, 및 제11 노드(ND11)와 연결된 제2 단자를 포함한다. 제2 감지 트랜지스터(ST2)는 제11 노드(ND11)와 연결된 제1 단자, 제12 노드(ND12)와 연결된 게이트, 및 제1 노드(ND1)와 연결되어 독출 동작 동안에 독출 전류(LOUT)를 수신하는 제2 단자를 포함한다. 제3 감지 트랜지스터(ST3)는 제1 감지 트랜지스터(ST1)의 제1 단자와 연결되어 제2 독출 전압(VR2)을 인가받는 제1 단자, 제11 노드(ND11)와 연결된 게이트, 및 제12 노드(ND12)와 연결된 제2 단자를 포함하며, 제4 감지 트랜지스터(ST4)는 제12 노드(ND12)와 연결된 제1 단자, 제11 노드(ND11)와 연결된 게이트, 및 제10 노드(ND10)와 연결되어 독출 동작 동안에 독출 기준 전류(Iref)를 수신하는 제2 단자를 포함한다. 제1 및 제3 감지 트랜지스터들(ST1, ST3)은 PMOS(P-type MOS) 트랜지스터들일 수 있고, 제2 및 제4 감지 트랜지스터들(ST2, ST4)은 NMOS(N-type MOS) 트랜지스터들일 수 있으며, 또는 이와 반대일 수 있다.The first sensing transistor ST1 has a first terminal for receiving the second read voltage VR2 through the second power-saving transistor CT2, a gate connected to the twelfth node ND12, and a gate connected to the eleventh node ND11 And a second terminal. The second sensing transistor ST2 has a first terminal connected to the eleventh node ND11, a gate connected to the twelfth node ND12, and a gate connected to the first node ND1 to receive the reading current LOUT during the reading operation And the second terminal. The third sensing transistor ST3 includes a first terminal connected to the first terminal of the first sensing transistor ST1 and receiving the second reading voltage VR2, a gate connected to the eleventh node ND11, The fourth sense transistor ST4 includes a first terminal connected to the twelfth node ND12, a gate connected to the eleventh node ND11, and a second terminal connected to the tenth node ND10, And a second terminal coupled to receive the read reference current Iref during a read operation. The first and third sense transistors ST1 and ST3 may be PMOS transistors and the second and fourth sense transistors ST2 and ST4 may be N-type MOS transistors. , Or vice versa.

제1 및 제2 출력 트랜지스터들(OT1, OT2)은 게이트들을 통하여 공통으로 제11 노드(ND11)의 전압을 수신하여, 제1 절전 트랜지스터(CT1)를 통하여 공급된 제2 독출 전압(VR2)에 의하여 구동되어 출력 신호(OUT)를 제공할 수 있다.The first and second output transistors OT1 and OT2 receive the voltage of the eleventh node ND11 commonly through the gates and are connected to the second read voltage VR2 supplied through the first power- And can provide the output signal OUT.

제1 내지 제3 절전 트랜지스터들(CT1, CT2, CT3)은 독출 활성화 신호(REN)에 응답하여 제2 독출 전압(VR2)을 제공한다. 제2 독출 전압(VR2)에 기초하여 출력 신호(OUT)가 논리 상태 '하이'에 상응하게 되므로, 제2 독출 전압(VR2)은 전원 전압(VDD)에 상응할 수 있다. 제1 내지 제3 절전 트랜지스터들(CT1, CT2, CT3)은 독출 활성화 신호(REN)에 응답하여 제2 독출 전압(VR2)을 제공하므로, 정지 동작 동안에는 제2 독출 전압(VR2)이 제공되지 않아 정지 전력(Static power)의 손실을 줄일 수 있다.The first to third power-saving transistors CT1, CT2 and CT3 provide a second read voltage VR2 in response to the read enable signal REN. The second read voltage VR2 may correspond to the power supply voltage VDD because the output signal OUT corresponds to the logic state 'high' based on the second read voltage VR2. The first to third power-saving transistors CT1, CT2 and CT3 provide the second read voltage VR2 in response to the read enable signal REN so that the second read voltage VR2 is not provided during the stop operation The loss of static power can be reduced.

도 6은 본 발명의 일 실시예에 따른 구성 전압 제공부를 나타내는 회로도이다.6 is a circuit diagram showing a configuration voltage supply unit according to an embodiment of the present invention.

도 6을 참조하면, 구성 전압 제공부(40)는 제1 및 제2 구성 트랜지스터들(WT1, WT2)을 포함할 수 있다.Referring to FIG. 6, the constituent voltage providing unit 40 may include first and second constituent transistors WT1 and WT2.

제1 및 제2 구성 트랜지스터들(WT1, WT2)은 구성 활성화 신호(WEN)에 응답하여 제1 및 제2 구성 전압들(VS1, VS2)을 각각 제1 노드(ND1) 및 제8 노드(ND8)에 제공한다.The first and second constituent transistors WT1 and WT2 supply the first and second constituent voltages VS1 and VS2 to the first node ND1 and the eighth node ND8 in response to the configuration activation signal WEN, ).

도 7은 2비트의 룩-업 테이블의 일 예를 나타내는 도면이다.7 is a diagram showing an example of a 2-bit look-up table.

도 7에서 제1 독출 비트(RB1) 및 제2 독출 비트(RB2)는 입력 신호에 상응할 수도 있으며, 제1 독출 비트(RB1) 및 제2 독출 비트(RB2)가 가지는 비트 값에 따라 출력 신호(OUT)는 상이한 논리 연산 수행 결과를 출력할 수 있다. 도 7에서는 예시적으로 일반적인 논리합 논리 연산을 수행한 결과를 나타내었다. 제1 및 제2 독출 비트들(RB1, RB2)에 따라 상이한 출력 신호(OUT)를 제공하기 위해서는 논리 연산 회로(10)에 포함된 비휘발성 메모리 소자들(141, 143, 145, 147)에 상이한 데이터가 기록되어야 한다. 즉, 제1 독출 비트(RB1)가 '0'이고 제2 독출 비트(RB2)가 '1'인 경우, 논리 상태 '하이' 즉 '1'의 데이터 값을 가지는 출력 신호(OUT)를 제공하여야 한다. 즉, 이러한 경우, 제1 독출 비트(RB1) 및 제2 독출 비트(RB2)에 따라 논리 연산 회로에는 제1 노드(ND1), 제3 노드(ND3), 및 제6 노드(ND6)를 거쳐 제3 비휘발성 메모리 소자(145)를 거치는 전기적 경로가 형성된다. 따라서 제3 비휘발성 메모리 소자(145)의 저항값이 논리 상태 '하이'에 상응할 수 있도록 하는 데이터가 기록되어야 한다.In FIG. 7, the first read bit RB1 and the second read bit RB2 may correspond to the input signal. The first read bit RB1 and the second read bit RB2 may correspond to the input signal. In accordance with the bit value of the first read bit RB1 and the second read bit RB2, (OUT) can output the results of performing different logical operations. FIG. 7 shows a result of performing a general OR logic operation as an example. In order to provide a different output signal OUT in accordance with the first and second read bits RB1 and RB2, it is necessary to provide different nonvolatile memory elements 141, 143, 145 and 147 included in the logic operation circuit 10 Data should be recorded. That is, when the first read bit RB1 is '0' and the second read bit RB2 is '1', it is necessary to provide an output signal OUT having a data value of logic 'high' or '1' do. That is, in this case, the logic operation circuit is controlled by the first node ND1, the third node ND3, and the sixth node ND6 according to the first read bit RB1 and the second read bit RB2. 3 nonvolatile memory element 145 is formed. Therefore, data must be recorded such that the resistance value of the third nonvolatile memory element 145 can correspond to the logic state " high ".

따라서 논리 연산을 수행하기 위해서는 독출 동작 이전에 구성 동작을 수행하여 각 비휘발성 메모리 소자에 논리 연산에 적합한 데이터를 기록하여야 한다. 예를 들어, 초기 상태에서 제1 내지 제4 비휘발성 메모리 소자들(141, 143, 145, 147)은 모두 낮은 저항값을 가져 논리 상태 '로우'에 상응할 수 있으므로, 이러한 경우에는 제2 내지 제4 비휘발성 메모리 소자들(143, 145, 147)이 높은 저항값을 가지도록 데이터를 기록하여야 한다. 따라서 구성 활성화 신호(WEN)를 활성화하여, 논리 상태 '로우'에 상응하는 제1 구성 비트(WB1) 및 논리 상태 '하이'에 상응하는 제2 구성 비트(WB2)를 인가하여 제1 상보 경로 소자(PT2) 및 제3 일반 경로 소자(PT5)를 턴-온 시켜 제3 비휘발성 메모리 소자(145)에 이르는 전기적 경로를 형성하여 제1 노드(ND1) 및 제8 노드(ND8)를 통하여 제공되는 제1 및 제2 구성 전압들(VS1, VS2)에 기초하여 데이터를 기록한다. 유사한 방식으로 논리 상태 '하이'에 상응하는 제1 구성 비트(WB1) 및 논리 상태 '로우'에 상응하는 제2 구성 비트(WB2)를 인가하여, 제1 일반 경로 소자(PT1) 및 제2 상보 경로 소자(PT4)를 턴-온 시켜 제2 비휘발성 메모리 소자(143)에 데이터를 기록한다. 또한 논리 상태 '하이'에 상응하는 제1 구성 비트(WB1) 및 제2 구성 비트(WB2)를 인가하여, 제1 일반 경로 소자(PT1) 및 제2 일반 경로 소자(PT3)를 턴-온 시켜 제1 비휘발성 메모리 소자(141)에 데이터를 기록한다.Therefore, in order to perform the logical operation, the configuration operation must be performed before the read operation to record data suitable for logical operation in each nonvolatile memory element. For example, in the initial state, the first to fourth nonvolatile memory elements 141, 143, 145, and 147 may all have a low resistance value and correspond to a logic state 'low' Data must be written so that the fourth nonvolatile memory elements 143, 145, 147 have a high resistance value. Accordingly, the configuration activation signal WEN is activated to apply the first configuration bit WB1 corresponding to the logic state 'low' and the second configuration bit WB2 corresponding to the logic state 'high' Volatile memory device 145 by turning on the third common path element PT2 and the third general path element PT5 and supplying the electric power to the first node ND1 and the eighth node ND8 via the first node ND1 and the eighth node ND8, Data is written based on the first and second constituent voltages VS1 and VS2. Similarly, a first constituent bit WB1 corresponding to a logic state of high and a second constituent bit WB2 corresponding to a logic state of low are applied to the first and second common path elements PT1 and PT2, And the data is written to the second nonvolatile memory element 143 by turning on the path element PT4. The first and second general path elements PT1 and PT3 are turned on by applying the first configuration bit WB1 and the second configuration bit WB2 corresponding to the logic state high And writes the data in the first nonvolatile memory 141. [

독출 동작 동안에는, 독출 활성화 신호(REN)가 활성화되어 제1 및 제2 독출 비트들(RB1, RB2)이 구성 동작 동안에 제1 및 제2 구성 비트들(WB1, WB2)이 입력된 것과 동일한 게이트들을 통하여 입력되어 제1 내지 4 비휘발성 메모리 소자들(141, 143, 145, 147)에 기록된 데이터들을 독출한다.During a read operation, the read enable signal REN is activated such that the first and second read bits RB1 and RB2 are applied to the same gates as the first and second constituent bits WB1 and WB2 are input during the configuration operation And reads data recorded in the first to fourth nonvolatile memories 141, 143, 145, and 147.

도 8은 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 회로도이다.8 is a circuit diagram showing a look-up table circuit according to an embodiment of the present invention.

도 8을 참조하면, 룩-업 테이블 회로(100c)는 논리 연산 회로(10), 다중화기(20), 독출부(30), 및 구성 전압 제공부(40)를 포함할 수 있다. Referring to FIG. 8, the look-up table circuit 100c may include a logic operation circuit 10, a multiplexer 20, a reading unit 30, and a constituent voltage providing unit 40. FIG.

도 8의 룩-업 테이블 회로(100c)는 3비트의 비트 신호(BS1, BS2, BS3)를 수신하여 8개의 경로를 형성한다. 8개의 경로는 비트 신호들(BS1, BS2, BS3)의 논리 상태에 따라 2의 보수만큼 커져서 형성되는 것이다. 따라서 도 1 내지 도 6에서는 2개의 비트 신호들(BS1, BS2)에 기초하여 4개의 경로를 포함하는 논리 연산 회로(10)를 도시하였으나, 이에 한정되지 않으며, 비트 신호들의 수가 증가함에 따라, 논리 연산 회로(10)이 포함하는 경로의 수는 상이해질 수 있으며, 경로의 수에 따라 비휘발성 메모리 소자의 수는 달라질 수 있다. 예를 들어, 논리 연산 회로(10)는 비트 신호들의 비트 수의 2의 보수만큼의 경로들을 형성할 수 있다. 따라서 도 1의 논리 연산 회로(10)는 2비트의 비트 신호를 수신한 바, 22인 4 개의 경로들을 형성하며, 도 8의 논리 연산 회로(10)는 3비트의 비트 신호를 수신한 바, 23인 8개의 경로들을 형성할 수 있다.The look-up table circuit 100c of FIG. 8 receives the 3-bit bit signals BS1, BS2 and BS3 to form eight paths. The eight paths are formed by increasing the sum of two according to the logic states of the bit signals BS1, BS2, and BS3. Thus, although FIGS. 1 to 6 illustrate the logic operation circuit 10 including four paths based on two bit signals BS1 and BS2, it is not limited thereto, and as the number of bit signals increases, The number of paths included in the arithmetic circuit 10 may be different, and the number of nonvolatile memory elements may vary depending on the number of paths. For example, the logic operation circuit 10 can form paths that are two's complement of the number of bits of the bit signals. Therefore, when the logic operation circuit 10 of FIG. 1 receives the 2-bit bit signal, it forms four paths of 2 2 , and the logic operation circuit 10 of FIG. 8 receives the 3-bit bit signal , 2 3 , and so on.

구성 활성화 신호(WEN)가 활성화된 경우, 룩-업 테이블 회로(100c)는 지정된 논리 연산에 따라 비휘발성 메모리 소자들에 데이터를 기록할 수 있다. 예를 들어, 지정된 논리 연산이 도 8의 표와 같은 경우, 즉, 독출 동작 동안의 독출 비트에 따라 도 8과 같은 논리 연산 결과를 출력하는 것이 요구되는 경우, 구성 동작 동안에 각 비휘발성 메모리 소자에 이에 상응하는 데이터가 기록될 수 있다.When the configuration activation signal WEN is activated, the look-up table circuit 100c can write data to the non-volatile memory elements in accordance with the specified logic operation. For example, when the designated logical operation is as shown in the table of Fig. 8, that is, it is required to output the logical operation result as shown in Fig. 8 in accordance with the read bit during the read operation, Corresponding data can be recorded.

도 9는 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 나타내는 블록도이다.9 is a block diagram showing a look-up table circuit according to an embodiment of the present invention.

도 9를 참조하면, 룩-업 테이블 회로(100d)는 제어부(50), 비트 신호 생성기(60), 전압 생성기(70), 다중화기(20), 구성 전압 제공부(40), 논리 연산 회로(10), 및 독출부(30)를 포함할 수 있다.9, the look-up table circuit 100d includes a control unit 50, a bit signal generator 60, a voltage generator 70, a multiplexer 20, a constituent voltage providing unit 40, (10), and a reading unit (30).

제어부(50)는 호스트와 같은 외부로부터의 명령을 수신하여 선택 신호(SEL), 비트 제어 신호(BCON), 및 전압 제어 신호(VCON)를 생성한다. 선택 신호(SEL)는 구성 활성화 신호(WEN) 및 독출 활성화 신호(REN)를 포함할 수 있으며, 선택 신호(SEL)에 따라 룩-업 테이블 회로(100d)의 동작 모드가 결정될 수 있다. The control unit 50 receives a command from the outside such as a host and generates a selection signal SEL, a bit control signal BCON, and a voltage control signal VCON. The selection signal SEL may include a configuration activation signal WEN and a read activation signal REN and the operation mode of the look-up table circuit 100d may be determined according to the selection signal SEL.

비트 신호 생성기(60)는 비트 제어 신호(BCON)에 기초하여 구성 비트(WB) 또는 독출 비트(RB)를 포함하는 비트 신호(BS)를 생성한다. 비트 신호(BS)는 구성 비트(WB) 또는 독출 비트(RB)의 비트 수에 따라 복수의 비트 신호들을 포함할 수 있다. 비트 신호(BS)에 기초하여 논리 연산 회로(10)의 특정한 경로에 데이터를 기입하거나, 특정한 주소에 저장된 데이터를 독출할 수 있다. 선택 신호(SEL)에 따라 구성 비트(WB) 또는 독출 비트(RB) 중 하나가 비트 신호(BS)로 논리 연산 회로(10)에 제공되지만, 비트 제어 신호(BCON)에 기초하여 특정한 동작 모드에서는 구성 비트(WB)만 생성되거나, 독출 비트(RB)만이 생성될 수도 있다.The bit signal generator 60 generates a bit signal BS comprising a configuration bit WB or a read bit RB based on a bit control signal BCON. The bit signal BS may include a plurality of bit signals depending on the number of bits of the configuration bit WB or the read bit RB. Data can be written to a specific path of the logic operation circuit 10 based on the bit signal BS or data stored at a specific address can be read. One of the configuration bit WB or the read bit RB is supplied to the logic operation circuit 10 as a bit signal BS in accordance with the selection signal SEL but in a specific operation mode based on the bit control signal BCON Only the configuration bit WB may be generated, or only the read bit RB may be generated.

실시예에 따라, 비트 신호 생성기(60)는 초기화 단계에서 구성 비트(WB)들을 순차적으로 변화하면서 설정할 논리 연산에 따라 비휘발성 메모리에 상응하는 비트 신호를 제공하도록 할 수 있다.According to an embodiment, the bit signal generator 60 may be configured to provide the bit signals corresponding to the non-volatile memory in accordance with the logical operation to be set while sequentially changing the configuration bits WB in the initialization step.

전압 생성기(70)는 전압 제어 신호(VCON)에 기초하여 구성 전압(VS)을 생성할 수 있다. 구성 전압(VS)은 제1 및 제2 구성 전압들(VS1, VS2)을 포함할 수 있으며, 상기한 바와 같이, 구성 전압(VS)에 따라 논리 연산 회로(10)에 포함된 비휘발성 메모리 소자들에 기입되는 데이터가 상이해질 수 있으므로, 제어부(50)에서는 비휘발성 메모리 소자들의 종류에 따라서, 또는 데이터의 기준에 따라 상이한 구성 전압(VS)을 생성하도록 할 수 있다.The voltage generator 70 may generate the configuration voltage VS based on the voltage control signal VCON. The configuration voltage VS may include first and second constituent voltages VS1 and VS2 and may be determined based on the configuration voltage VS as described above, The control unit 50 may be configured to generate a different configuration voltage VS depending on the type of the non-volatile memory devices or on the basis of the data.

구성 전압 제공부(40)는 구성 활성화 신호(WEN)에 응답하여 전압 생성기(70)에서 제공된 구성 전압(VS)을 논리 연산 회로(10)에 제공한다.The configuration voltage providing unit 40 provides the configuration voltage VS provided by the voltage generator 70 to the logic operation circuit 10 in response to the configuration activation signal WEN.

다중화기(20)는 비트 신호 생성기(60)로부터 제공된 구성 비트(WB) 및 독출 비트(RB)를 수신하여, 선택 신호(SEL)에 기초하여 구성 비트(WB)만을 제공하거나, 또는 독출 비트(RB)만을 제공할 수 있다. 즉, 다중화기(20)는 구성 활성화 신호(WEN) 및 독출 활성화 신호(REN)에 기초하여 룩-업 테이블 회로(100d)의 동작 모드에 따라, 룩-업 테이블 회로(100d)가 구성 동작을 수행하는 경우에는 구성 비트(WB) 만을 논리 연산 회로(10)에 제공하고, 반대로 룩-업 테이블 회로(100d)가 독출 동작을 수행하는 경우에는 독출 비트(RB)만을 논리 연산 회로(10)에 제공한다.The multiplexer 20 receives the configuration bit WB and the read bit RB provided from the bit signal generator 60 and provides only the configuration bit WB based on the selection signal SEL, RB) can be provided. That is, the multiplexer 20 selects the look-up table circuit 100d according to the operation mode of the look-up table circuit 100d based on the configuration activation signal WEN and the read activation signal REN Up table circuit 100d performs only a read operation, only the read bit RB is supplied to the logic operation circuit 10, whereas when the look-up table circuit 100d performs the read operation, only the configuration bit WB is supplied to the logic operation circuit 10, to provide.

논리 연산 회로(10)는 구성 비트(WB)를 수신하여 데이터를 기록하거나, 독출 비트(RB)를 수신하여, 기록된 데이터를 독출 전류(LOUT)로 제공할 수 있다. The logic operation circuit 10 can receive the configuration bit WB and write data, or receive the read bit RB and provide the written data as the read current LOUT.

독출부(60)는 전압 생성기(70)로부터 수신한 독출 전압(VR)에 의하여 구동되어 독출 전류(LOUT)와 독출 기준 전류(Iref)를 비교하여 출력 신호(OUT)를 제공할 수 있다.The readout unit 60 may be driven by the readout voltage VR received from the voltage generator 70 to compare the readout current LOUT with the readout reference current Iref to provide the output signal OUT.

도 10은 본 발명의 일 실시예에 따른 룩-업 테이블 회로를 포함하는 룩-업 테이블 시스템을 나타내는 블록도이다.10 is a block diagram illustrating a look-up table system including a look-up table circuit in accordance with an embodiment of the present invention.

도 10을 참조하면, 룩-업 테이블 시스템(100)은 룩-업 테이블 회로(100), 플립 플롭(flip flop, 200) 및 다중화기(300)를 포함할 수 있다.Referring to FIG. 10, the look-up table system 100 may include a look-up table circuit 100, a flip flop 200 and a multiplexer 300.

룩-업 테이블 시스템(1000)은 FPGA(field programmable gate array) 및 PLD(Programmable logic device)를 포함할 수 있다. 룩-업 테이블 시스템(1000)은 동작 모드에 따라 상응하는 구성 비트(WB) 및 독출 비트(RB)를 동일한 입력단으로 수신하는 룩-업 테이블 회로(100)를 포함하여, 논리 연산의 구성을 위하여 별도의 입력 버스를 포함할 필요가 없어 간단하게 구현이 가능하다. The look-up table system 1000 may include a field programmable gate array (FPGA) and a programmable logic device (PLD). Up table system 1000 includes a look-up table circuit 100 that receives a corresponding configuration bit WB and a read bit RB at the same input in accordance with an operation mode, There is no need to include a separate input bus, which is simple to implement.

룩-업 테이블 회로(100)는 상기한 룩-업 테이블 회로들(100a, 100b, 100c, 100d)을 포함할 수 있다. 룩-업 테이블 회로(100)는 입력 신호(IN)를 수신하여 논리 연산을 수행하여 출력 신호(OUT)를 제공한다. 입력 신호(IN)는 논리 연산을 설정하기 위한 독출 비트 및 일반적인 입력 신호에 상응할 수 있는 독출 비트를 포함할 수 있다.The look-up table circuit 100 may include the above-described look-up table circuits 100a, 100b, 100c, and 100d. The look-up table circuit 100 receives an input signal IN and performs a logical operation to provide an output signal OUT. The input signal IN may include a read bit for setting a logic operation and a read bit that may correspond to a conventional input signal.

플립 플롭(200)은 클럭 신호(CLK)에 동기하여 동작하며, 출력 신호(OUT)를 수신하여 필터 출력 신호(FOUT)를 출력한다. 예를 들어, 필터 출력 신호(FOUT)는 직전의 출력 신호(OUT)와 실질적으로 동일할 수 있다.The flip-flop 200 operates in synchronization with the clock signal CLK and receives the output signal OUT to output the filter output signal FOUT. For example, the filter output signal FOUT may be substantially the same as the previous output signal OUT.

다중화기(300)는 출력 신호(OUT)와 필터 출력 신호(FOUT)를 수신하여, 컨피규레이션 비트(Configuration bit, CB)에 기초하여 시스템 출력 신호(SOUT)를 출력한다. 컨피규레이션 비트(CB)는 룩-업 테이블 시스템(1000)에 따라 상이한 값을 가질 수 있다.The multiplexer 300 receives the output signal OUT and the filter output signal FOUT and outputs the system output signal SOUT based on the configuration bit CB. The configuration bits CB may have different values depending on the look-up table system 1000.

따라서 본 발명의 일 실시예에 따른 룩-업 테이블 회로는 비휘발성 메모리 소자를 사용하여 설정된 논리 연산을 저장하여 전원이 다시 인가되었을 경우, 다시 논리 연산을 설정할 필요가 없으며, 논리 연산의 구성 및 논리 연산을 수행하는 입력을 동일한 입력단을 사용하여 인가하여 간단한 구성으로 구현이 가능하다.Therefore, the look-up table circuit according to an embodiment of the present invention does not need to set a logical operation again when power is re-applied by storing a logical operation set using a non-volatile memory element, It is possible to implement a simple configuration by inputting the input for performing the operation using the same input terminal.

본 발명의 일 실시예에 따른 룩-업 테이블 회로는 구성 동작 동안에는 독출부에 전원 전압을 제공하지 않도록 하여 소비 전력을 줄일 수 있으며, 간단한 구성으로 구현할 수 있어 휴대용 전자 장치에 적용될 수 있다.The look-up table circuit according to an embodiment of the present invention can reduce the power consumption by preventing the power supply voltage from being supplied to the reading unit during the configuration operation, and can be implemented with a simple configuration and can be applied to portable electronic devices.

또한, 본 발명의 일 실시예에 따른 룩-업 테이블 회로는 독출 동작을 수행하기 위하여 감지 증폭기를 프리차징하는 동안에 잡음 마진을 확보할 수 있도록 프리차징 전압을 실질적으로 동일하게 유지해주어 신뢰성을 향상시킬 수 있다.In addition, the look-up table circuit according to an embodiment of the present invention maintains the precharging voltage substantially equal to ensure a noise margin during precharging of the sense amplifier in order to perform a read operation, thereby improving reliability .

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.

Claims (20)

제1 구성 비트 및 제1 독출 비트를 포함하는 제1 비트 신호를 인가받는 제1 입력단을 포함하여, 상기 제1 비트 신호에 응답하여 교호적으로(alternatively) 제1 노드와 제2 노드 또는 제3 노드를 전기적으로 연결하는 제1 경로부;
상기 제2 노드 및 제3 노드와 각각 전기적으로 연결되며, 제2 구성 비트 및 제2 독출 비트를 포함하는 제2 비트 신호를 인가받는 제2 및 제3 입력단을 포함하여, 상기 제2 비트 신호에 응답하여 교호적으로 상기 제2 노드와 제4 노드 또는 제5 노드, 및 제3 노드와 제6 노드 또는 제7 노드를 전기적으로 연결하는 제2 경로부; 및
상기 제4 내지 제7 노드들 중 하나의 노드와 제8 노드 사이에 병렬로 각각 전기적으로 연결되고, 상기 제1 노드 및 상기 제8 노드에 인가된 전압에 기초하여 프로그램 가능한 제1 내지 제4 비휘발성 메모리 소자들을 포함하는 논리 연산 회로를 구비하는 것을 특징으로 하는 룩-업 테이블 회로.And a first input terminal receiving a first bit signal comprising a first configuration bit and a first read bit, wherein the first and second input terminals are alternately in response to the first bit signal, A first path portion electrically connecting the node;
And a second and a third input terminal respectively electrically connected to the second and third nodes and receiving a second bit signal including a second configuration bit and a second read bit, A second path portion electrically connecting the second node, the fourth node or the fifth node and the third node and the sixth node or the seventh node in an alternating manner; And
First and fourth programmable first, second, and third programmable transistors, each of which is electrically connected in parallel between one of the fourth to seventh nodes and the eighth node, and which is programmable based on a voltage applied to the first node and the eighth node, A look-up table circuit comprising a logic operation circuit including volatile memory elements. 제1 항에 있어서,
구성 활성화 신호가 활성화된 경우, 상기 제1 및 제2 비트 신호들은 각각 제1 및 제2 구성 비트들에 상응하고, 독출 활성화 신호가 활성화된 경우, 상기 제1 및 제2 비트 신호들은 각각 상기 제1 및 제2 독출 비트들에 상응하는 것을 특징으로 하는 룩-업 테이블 회로.The method according to claim 1,
When the configuration activation signal is activated, the first and second bit signals correspond to first and second configuration bits, respectively, and when the read activation signal is activated, the first and second bit signals are respectively 1 < / RTI > and the second read bits. 제2 항에 있어서,
상기 제1 및 제2 독출 비트들 및 제1 및 제2 구성 비트들을 수신하고, 상기 구성 활성화 신호 및 독출 활성화 신호에 기초하여 상기 제1 및 제2 독출 비트들 또는 상기 제1 및 제2 구성 비트들을 선택적으로 출력하는 다중화기(multiplexer)를 더 포함하는 것을 특징으로 하는 룩-업 테이블 회로.3. The method of claim 2,
And to receive the first and second read bits and first and second configuration bits and to generate the first and second read bits or the first and second configuration bits based on the configuration activation signal and the read activation signal, Further comprising a multiplexer for selectively outputting the look-up table. 제2 항에 있어서, 상기 독출 활성화 신호에 응답하여 독출 기준 전압 및 독출 기준 전류를 제공하고, 상기 독출 기준 전압에 기초하여 상기 제1 노드와 제8 노드 사이에 흐르는 독출 전류와 상기 독출 기준 전류를 비교하여 출력 신호를 생성하는 독출부를 더 포함하는 것을 특징으로 하는 룩-업 테이블 회로.3. The method of claim 2, further comprising: providing a read reference voltage and a read reference current in response to the read enable signal, and outputting a read current flowing between the first node and the eighth node and the read reference current Further comprising a readout unit for comparing the output signal with the output signal to generate an output signal. 제4 항에 있어서, 상기 구성 활성화 신호에 응답하여 상기 제1 및 제8 노드에 각각 제1 구성 전압 및 제2 구성 전압을 제공하는 것을 특징으로 하는 구성 전압 제공부를 더 포함하는 것을 특징으로 하는 룩-업 테이블 회로.5. The method of claim 4, further comprising providing a first configuration voltage and a second configuration voltage to the first and eighth nodes, respectively, in response to the configuration enable signal, - up table circuit. 제5 항에 있어서, 상기 비휘발성 메모리 소자들 각각은,
상기 구성 활성화 신호가 활성화된 경우, 상기 제1 및 제8 노드에 제공된 전압에 기초하여 데이터를 저장하며, 상기 독출 활성화 신호가 활성화된 경우, 상기 제1 노드와 상기 제8 노드의 사이에 흐르는 전류에 기초하여 상기 저장된 데이터를 독출하는 것을 특징으로 하는 룩-업 테이블 회로.6. The non-volatile memory device of claim 5,
Wherein when the configuration activation signal is activated, data is stored based on voltages provided to the first and eighth nodes, and when the read activation signal is activated, a current flowing between the first node and the eighth node The look-up table circuit reads the stored data based on the look-up table. 제4 항에 있어서, 상기 독출부는,
상기 독출 활성화 신호에 응답하여 상기 독출 기준 전압을 상기 제8 노드 및 기준 전류 제공부에 제공하는 기준 전압 제공부;
상기 독출 기준 전압에 기초하여 상기 독출 기준 전류를 제공하는 상기 기준 전류 제공부; 및
상기 독출 기준 전류 및 상기 제1 노드와 제8 노드 사이에 흐르는 독출 전류를 비교하고 증폭하여 상기 출력 신호를 제공하는 감지 증폭기를 포함하는 것을 특징으로 하는 룩-업 테이블 회로.5. The apparatus according to claim 4,
A reference voltage supplier for providing the read reference voltage to the eighth node and the reference current supply in response to the read enable signal;
The reference current providing unit providing the read reference current based on the read reference voltage; And
And a sense amplifier for comparing and amplifying the read reference current and a read current flowing between the first node and the eighth node to provide the output signal. 제7 항에 있어서, 상기 기준 전류 제공부는 복수 개의 트랜지스터들을 포함하는 것을 특징으로 하는 룩-업 테이블 회로.The look-up table circuit according to claim 7, wherein the reference current providing unit includes a plurality of transistors. 제8 항에 있어서, 상기 복수 개의 트랜지스터들의 개수는 상기 복수의 비트 신호들의 비트 수들에 비례하는 것을 특징으로 하는 룩-업 테이블 회로.9. The look-up table circuit of claim 8, wherein the number of the plurality of transistors is proportional to the number of bits of the plurality of bit signals. 제1 항에 있어서,
상기 제1 입력단은, 상기 제1 비트 신호를 인가받는 제1 일반 입력단 및 상기 제1 비트 신호의 반전 신호에 상응하는 제1 상보 비트 신호를 인가받는 제1 상보 입력단을 포함하고,
상기 제2 입력단은, 상기 제2 비트 신호를 인가받는 제2 일반 입력단 및 상기 제2 비트 신호의 반전 신호에 상응하는 제2 상보 비트 신호를 인가받는 제2 상보 입력단을 포함하며,
상기 제3 입력단은, 상기 제2 비트 신호를 인가받는 제3 일반 입력단 및 상기 제2 상보 비트 신호를 인가받는 제3 상보 입력단을 포함하는 것을 특징으로 하는 룩-업 테이블 회로.The method according to claim 1,
Wherein the first input terminal includes a first general input terminal receiving the first bit signal and a first complementary input terminal receiving a first complementary bit signal corresponding to an inverted signal of the first bit signal,
The second input terminal includes a second general input terminal receiving the second bit signal and a second complementary input terminal receiving a second complementary bit signal corresponding to an inverted signal of the second bit signal,
Wherein the third input terminal includes a third general input terminal receiving the second bit signal and a third complementary input terminal receiving the second complementary bit signal. 제10 항에 있어서, 상기 제1 경로부는,
상기 제1 일반 입력단을 통하여 인가받은 상기 제1 비트 신호에 응답하여 상기 제1 노드 및 상기 제2 노드를 전기적으로 연결하는 제1 일반 경로 소자; 및
상기 제1 상보 입력단을 통하여 인가받은 상기 제1 상보 비트 신호에 응답하여 상기 제1 노드 및 상기 제3 노드를 전기적으로 연결하는 제1 상보 경로 소자를 포함하는 것을 특징으로 하는 룩-업 테이블 회로.11. The apparatus according to claim 10,
A first general path element electrically connecting the first node and the second node in response to the first bit signal applied through the first general input terminal; And
And a first complementary path element electrically connecting the first node and the third node in response to the first complementary bit signal applied through the first complementary input terminal. 제1 항에 있어서, 상기 비휘발성 메모리 소자들은 MRAM(Magnetic random access memory) 및 PRAM(Phase-change RAM)을 포함하는 것을 특징으로 하는 룩-업 테이블 회로.2. The look-up table circuit of claim 1, wherein the non-volatile memory devices include a magnetic random access memory (MRAM) and a phase-change RAM (PRAM). 구성 활성화 신호 및 독출 활성화 신호를 포함하는 선택 신호에 기초하여 복수의 독출 비트들 및 복수의 구성 비트들 중 하나를 선택적으로 제공하는 다중화기;
상기 구성 활성화 신호에 응답하여 구성 전압을 제공하는 구성 전압 제공부;
상기 복수의 독출 비트들 또는 복수의 구성 비트들의 상응하는 비트가 입력되는 복수의 입력단들을 포함하고, 상기 구성 활성화 신호가 활성화된 경우, 상기 구성 비트들에 기초하여 선택된 하나의 경로를 통하여 상기 구성 전압에 기초하여 데이터를 기록하고, 상기 독출 활성화 신호가 활성화된 경우, 상기 독출 비트들에 기초하여 선택된 하나의 경로를 통하여 흐르는 독출 전류를 출력하는 논리 연산 회로; 및
상기 독출 활성화 신호에 응답하여 독출 기준 전압을 제공하고, 상기 독출 기준 전압에 기초하여 독출 기준 전류를 생성하여, 상기 독출 기준 전류와 상기 독출 전류와 비교하여 출력 신호를 제공하는 독출부를 포함하는 것을 특징으로 하는 룩-업 테이블 회로.A multiplexer for selectively providing a plurality of read bits and one of a plurality of configuration bits based on a selection signal including a configuration enable signal and a read enable signal;
A configuration voltage supply for providing a configuration voltage in response to the configuration enable signal;
And a plurality of input terminals to which the corresponding bits of the plurality of read bits or plurality of configuration bits are input, wherein when the configuration activation signal is activated, the configuration voltage A logic operation circuit for outputting a read current flowing through one path selected based on the read bits when the read enable signal is activated; And
And a reading unit for providing a read reference voltage in response to the read enable signal, generating a read reference current based on the read reference voltage, and comparing the read reference current and the read current to provide an output signal Up table circuit. 제13 항에 있어서, 상기 논리 연산 회로는,
상기 구성 전압에 기초하여 상이한 저항을 가지는 프로그램 가능한 비휘발성 메모리 소자들을 포함하는 것을 특징으로 하는 룩-업 테이블 회로.14. The semiconductor memory device according to claim 13,
And a programmable non-volatile memory device having a different resistance based on the configuration voltage. 제13 항에 있어서, 상기 구성 비트들 및 상기 독출 비트들은 동일한 비트 수를 가지고, 상기 논리 연산 회로는 상기 구성 비트들 또는 상기 독출 비트들의 2의 보수만큼의 경로들을 형성하는 것을 특징으로 하는 룩-업 테이블 회로.14. The look-up table of claim 13, wherein the configuration bits and the read bits have the same number of bits, and the logic operation circuit forms paths that are two's complement of the configuration bits or the read bits. Up table circuit. 제14 항에 있어서,
상기 복수의 독출 비트들 또는 상기 복수의 구성 비트들을 포함하는 복수의 비트 신호들을 생성하여, 상기 다중화기로 출력하는 비트 신호 생성기를 더 포함하고,
상기 비트 신호 생성기는 초기화 단계에서 상기 복수의 구성 비트들을 순차적으로 변화시켜 상기 비휘발성 메모리 소자들에 상기 구성 전압을 제공하는 것을 특징으로 하는 룩-업 테이블 회로.15. The method of claim 14,
Further comprising a bit signal generator for generating a plurality of bit signals including the plurality of read bits or the plurality of configuration bits and outputting the bit signals to the multiplexer,
Wherein the bit signal generator sequentially changes the plurality of configuration bits in an initialization step to provide the configuration voltage to the non-volatile memory devices. 제13 항에 있어서, 상기 독출부는
상기 독출 활성화 신호에 응답하여 상기 독출 기준 전압을 제공하는 독출 기준 전압 제공부;
상기 독출 기준 전압에 기초하여 상기 독출 기준 전류를 제공하는 독출 기준 전류 제공부; 및
상기 독출 기준 전류 및 상기 독출 전류를 비교하여 상기 출력 신호를 생성하는 감지 증폭기를 포함하는 것을 특징으로 하는 룩-업 테이블 회로.14. The apparatus of claim 13, wherein the reading unit
A read reference voltage supplier for providing the read reference voltage in response to the read enable signal;
A read reference current supplier for providing the read reference current based on the read reference voltage; And
And a sense amplifier for comparing the read reference current and the read current to generate the output signal. 제17항에 있어서, 상기 독출 기준 전류 제공부는,
상기 독출 비트들 또는 구성 비트들의 수에 상응하는 수의 복수 개의 트랜지스터들을 포함하는 것을 특징으로 하는 룩-업 테이블 회로.18. The apparatus of claim 17, wherein the read-
Wherein the look-up table circuit comprises a number of transistors corresponding to the number of read bits or configuration bits. 제17 항에 있어서, 상기 감지 증폭기는,
독출 전압을 인가받는 제1 단자, 제2 노드와 연결된 게이트, 및 제1 노드와 연결된 제2 단자를 포함하는 제1 감지 트랜지스터;
상기 제1 노드와 연결된 제1 단자, 상기 제2 노드와 연결된 게이트 및 상기 논리 연산 회로와 전기적으로 연결되어 상기 독출 전류를 수신하는 제2 단자를 포함하는 제2 감지 트랜지스터;
상기 독출 전압을 인가받는 제1 단자, 상기 제1 노드와 연결된 게이트, 및 상기 제2 노드와 연결된 제2 단자를 포함하는 제3 감지 트랜지스터;
상기 제2 노드와 연결된 제1 단자, 상기 제1 노드와 연결된 게이트, 및 상기 독출 기준 전류를 수신하는 제2 단자를 포함하는 것을 특징으로 하는 제4 감지 트랜지스터;
상기 독출 활성화 신호에 응답하여 상기 제2 감지 트랜지스터의 게이트와 상기 제4 감지 트랜지스터의 게이트를 전기적으로 연결하는 제1 잡음 제거 트랜지스터; 및
상기 독출 활성화 신호에 응답하여 상기 제2 감지 트랜지스터의 제2 단자와 상기 제4 감지 트랜지스터의 제2 단자를 전기적으로 연결하는 제2 잡음 제거 트랜지스터를 포함하는 것을 특징으로 하는 룩-업 테이블 회로.18. The sense amplifier of claim 17,
A first sensing transistor including a first terminal receiving a read voltage, a gate coupled to the second node, and a second terminal coupled to the first node;
A second sense transistor including a first terminal coupled to the first node, a gate coupled to the second node, and a second terminal electrically coupled to the logic operation circuit to receive the read current;
A third sensing transistor including a first terminal receiving the read voltage, a gate coupled to the first node, and a second terminal coupled to the second node;
A fourth terminal coupled to the second node, a gate coupled to the first node, and a second terminal receiving the read reference current.
A first noise cancellation transistor electrically connecting the gate of the second sense transistor and the gate of the fourth sense transistor in response to the read enable signal; And
And a second noise cancellation transistor electrically connecting the second terminal of the second sense transistor and the second terminal of the fourth sense transistor in response to the read enable signal. 제19 항에 있어서, 상기 감지 증폭기는,
상기 독출 활성화 신호에 응답하여 전원 전압을 제공하는 것을 특징으로 하는 적어도 하나의 절전 트랜지스터를 포함하는 것을 특징으로 하는 룩-업 테이블 회로.20. The sense amplifier of claim 19,
And a power-up transistor responsive to the read enable signal to provide a power supply voltage.
KR1020100074983A 2010-08-03 2010-08-03 Lookup table circuit KR101660409B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100074983A KR101660409B1 (en) 2010-08-03 2010-08-03 Lookup table circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100074983A KR101660409B1 (en) 2010-08-03 2010-08-03 Lookup table circuit

Publications (2)

Publication Number Publication Date
KR20120012892A KR20120012892A (en) 2012-02-13
KR101660409B1 true KR101660409B1 (en) 2016-09-28

Family

ID=45836618

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100074983A KR101660409B1 (en) 2010-08-03 2010-08-03 Lookup table circuit

Country Status (1)

Country Link
KR (1) KR101660409B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101906966B1 (en) * 2012-11-05 2018-12-07 삼성전자주식회사 Logic device and operating method of the same
KR102409505B1 (en) * 2017-12-22 2022-06-14 에스케이하이닉스 주식회사 Look up table including nonvolatile memory element, fpga including the look up table and method for designing the fpga

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63310214A (en) * 1987-06-12 1988-12-19 Fujitsu Ltd Programmable logic circuit device
GB9403030D0 (en) * 1994-02-17 1994-04-06 Austin Kenneth Re-configurable application specific device
JP3532709B2 (en) * 1996-10-29 2004-05-31 株式会社東芝 Moving picture coding method and apparatus
KR101334184B1 (en) * 2007-11-08 2013-11-28 삼성전자주식회사 Field-programmable semiconductor memory device and method of programming the same

Also Published As

Publication number Publication date
KR20120012892A (en) 2012-02-13

Similar Documents

Publication Publication Date Title
US10269404B2 (en) Resistance change memory
TWI248088B (en) Temperature compensated RRAM circuit
JP5180986B2 (en) Nonvolatile memory device
EP2666167B1 (en) Programmable volatile/non-volatile memory cell
US8189417B2 (en) Semiconductor memory device
US7400526B2 (en) Memory element, memory read-out element and memory cell
US9053782B2 (en) Memory cell with volatile and non-volatile storage
US9368204B2 (en) Volatile/non-volatile memory cell
US9312000B1 (en) Semiconductor apparatus
TWI738883B (en) Electronic device
US9865347B2 (en) Memory driving circuit
US9224463B2 (en) Compact volatile/non-volatile memory cell
US20150340087A1 (en) Nonvolatile random access memory
KR101660409B1 (en) Lookup table circuit
TW202240578A (en) Midpoint sensing reference generation for stt-mram
KR102546531B1 (en) Magnetic memory deivce
KR101704933B1 (en) Memory cell read circuit using offset voltage cancellation
WO2012098182A1 (en) Combined volatile and non-volatile memory cell

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190820

Year of fee payment: 4