KR101704933B1 - Memory cell read circuit using offset voltage cancellation - Google Patents

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KR101704933B1
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박상규
임일영
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한양대학교 산학협력단
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Abstract

Disclosed is a memory cell read circuit in which a read error is eliminated by removing an offset voltage generated by a mismatch. The disclosed memory cell read circuit includes: a sense amplifier including first and second transistors symmetrically connected for power supply, third and fourth transistors symmetrically connected for a read operation, and a plurality of first switches; a cell portion including a data cell connected to the sense amplifier through a fifth transistor when a second switch is turned on, and a reference cell connected to the sense amplifier through a sixth transistor when a third switch is turned on; and a storage unit including seventh and eighth transistors connected symmetrically, a plurality of fourth switches, and a plurality of capacitors, for storing a threshold voltage of the first transistor and a threshold voltage of the second transistor through ON/OFF control of the first switches and the fourth switches, wherein the sense amplifier performs the read operation of a memory cell by using a voltage stored in the storage unit.

Description

오프셋 전압 상쇄를 이용한 메모리 셀 읽기 회로{Memory cell read circuit using offset voltage cancellation}[0001] The present invention relates to a memory cell read circuit using offset voltage cancellation,

본 발명의 실시예들은 메모리 셀 읽기 회로에 관한 것으로서, 보다 상세하게는 미스매치(mismatch)에 의한 오프셋 전압을 제거하여 읽기 에러를 제거하는 오프셋 전압 상쇄를 이용한 메모리 셀 읽기 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory cell read circuit, and more particularly, to a memory cell read circuit using offset voltage offset which eliminates a read error by removing an offset voltage due to mismatch.

랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 또는 비-휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 휘발성 RAM에 저장된 정보를 잃는 반면에, 비-휘발성 RAM은 전원이 메모리로부터 제거되는 때조차도 비휘발성 RAM의 메모리 콘텐츠들을 유지할 수 있다. 다만, 비록 비-휘발성 RAM은 전원을 가하지 않고도 정보를 유지할 수 있다는 장점이 있지만, 통상의 비-휘발성 RAM은 휘발성 RAM보다 느린 쓰기/읽기 시간을 가진다. Random Access Memory (RAM) may be volatile or non-volatile. Volatile RAM loses information stored in volatile RAM each time power is removed, while non-volatile RAM can retain memory contents in non-volatile RAM even when power is removed from memory. However, while non-volatile RAM has the advantage of being able to retain information without powering up, normal non-volatile RAM has slower write / read times than volatile RAM.

자기 저항 랜덤 액세스 메모리(Magnetic Random Access Memory, MRAM)는 휘발성 메모리에 비교할만한 쓰기/읽기 시간을 가지는 비-휘발성 메모리로서, 동작 속도가 빠르고 전력 소모량이 낮은 DRAM(Dynamic Random Access Memory)의 장점 및 전원이 오프되어도 저장된 정보를 잃지 않는 비휘발성 메모리의 장점을 고루 지닌 메모리이다. MRAM은 자성체의 극성 변화에 따른 저항 변화를 디지털 신호로 이용한 것으로, 자성을 이용하기 때문에 안전성이 우수한 장점이 있다.Magnetoresistive random access memory (MRAM) is a non-volatile memory with a write / read time comparable to that of volatile memory. It has the advantages of a dynamic random access memory (DRAM) with high operating speed and low power consumption, Is a memory with the advantages of a nonvolatile memory that does not lose stored information even if it is turned off. MRAM uses a resistance change according to a polarity change of a magnetic body as a digital signal, and has an advantage of safety because it uses magnetism.

일반적으로 MRAM은 비트라인, 워드라인 및 워드라인과 평행한 디지트 라인을 구비하며, 비트라인과 디지트 라인에 동시에 전류가 흐를 때 발생하는 자기장의 벡터 합을 이용하여 데이터를 기록한다. 이러한 MRAM은 추가의 디지트 라인이 필요하기 때문에 셀의 크기를 소형화하는 데 한계가 있다. 또한, 하나의 셀을 선택하여 데이터를 기록할 때, 선택되지 않은 셀들이 자기장에 노출될 수 있고, 이로 인해 비선택 셀의 데이터 저장 상태가 반전되는 문제가 발생할 수 있다.Generally, an MRAM has a bit line, a word line, and a digit line parallel to a word line, and records data using a vector sum of magnetic fields generated when a current flows simultaneously to the bit line and the digit line. Such an MRAM requires a further digit line, which limits the miniaturization of the cell. In addition, when one cell is selected and data is recorded, unselected cells may be exposed to a magnetic field, thereby causing a problem that the data storage state of the non-selected cell is reversed.

이러한 MRAM의 문제를 해결하기 위해 스핀 전달을 이용한 자기 메모리 장치(Spin Transfer Torque Magnetic Random Access Memory, STT-MRAN)가 개발되었다.In order to solve the problem of the MRAM, a spin transfer type magnetic random access memory (STT-MRAN) using spin transfer has been developed.

STT-MRAM은 정렬된 스핀 방향을 갖는 고밀도 전류가 강자성체에 입사할 경우, 강자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하는 현상 즉, STT(Spin Transfer Torque) 현상을 이용한 것이다. STT-MRAM은 비트라인과 소스라인 사이에 연결되는 하나의 선택 트랜지스터 및 하나의 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 소자를 포함한다.When STT-MRAM has a high density current with an aligned spin direction and enters the ferromagnet, if the magnetization direction of the ferromagnet does not coincide with the spin direction of the current, a STT (Spin Transfer Torque) . The STT-MRAM includes one select transistor and one magnetic tunnel junction (MTJ) element connected between the bit line and the source line.

도 1은 일반적인 STT-MRAM에 적용되는 MTJ(Magnetic Tunnel Junction) 소자의 일례를 도시한 도면이다. 1 is a diagram showing an example of an MTJ (Magnetic Tunnel Junction) element applied to a general STT-MRAM.

도 1을 참조하면, MTJ 소자는 고정층(100), 터널 장벽층(102) 및 자유층(104)을 포함한다. Referring to FIG. 1, an MTJ element includes a pinned layer 100, a tunnel barrier layer 102, and a free layer 104.

고정층(100) 및 자유층(104)은 강자성체 물질로 구성되어 각기 자화 방향을 보유할 수 있으며, 터널 장벽층(102)에 의해 분리된다. The pinned layer 100 and the free layer 104 are made of a ferromagnetic material and can each have a magnetization direction and are separated by a tunnel barrier layer 102.

고정층(100)은 특정한 극성으로 설정되며, 자유층(104)의 극성은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다. The pinned layer 100 is set to a specific polarity and the polarity of the free layer 104 can freely change to match the polarity of the external field that can be applied.

자유층(104)의 극성 변화는 MTJ 소자의 저항을 변화시킨다. 예를 들어, MTJ 소자는 극성들이 정렬되는 경우(도 1의 A) 낮은 저항 상태를 가지며, 극성들이 정렬되지 않는 경우(도 1의 B) 높은 저항 상태를 가진다. The change in polarity of the free layer 104 changes the resistance of the MTJ element. For example, the MTJ element has a low resistance state when the polarities are aligned (A in FIG. 1) and a high resistance state when the polarities are not aligned (FIG. 1B).

이러한 MTJ 소자는 전류의 방향에 따라 그 저항값이 변화되어 데이터 "0" 또는 "1"을 기록한다.This MTJ element changes its resistance value in accordance with the direction of the current and records data "0" or "1 ".

도 2는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면이다.2 is a view for explaining the principle of data recording for the MTJ element.

먼저, 도 2의 (a)는 MTJ 소자에 논리 로우(0) 레벨의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 데이터를 기록하고자 함에 따라, 해당 워드라인이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 비트라인(BL)으로부터 소스라인(SL) 방향 즉, MTJ 소자의 상부전극인 제1 전극층으로부터 하부전극인 제2 전극층으로 전류가 흐르게 되면(점선 화살표 방향), 자유 자성층인 제 1 자성층의 방향과 고정 자성층인 제 2 자성층의 자화 방향이 평행(Parallel)하게 되면서, 저저항 상태(RL)가 되며, 이 때의 데이터를 논리 로우(0)로 정의할 수 있다.First, FIG. 2A is a diagram for explaining the principle of recording data of logic low (0) level in the MTJ element. As the data is to be written, the corresponding word line is activated and the select transistor ST is turned on. When a current flows from the bit line BL to the source line SL, that is, from the first electrode layer which is the upper electrode of the MTJ element to the second electrode layer which is the lower electrode (the dotted arrow direction) Direction and the magnetization directions of the second magnetic layer serving as the stationary magnetic layer become parallel to each other and become a low resistance state (RL), and the data at this time can be defined as a logic low (0).

다음으로, 도 2의 (b)는 MTJ 소자에 논리 하이(1) 상태의 데이터를 기록하는 원리를 설명하기 위한 도면이다. 마찬가지로, 해당 워드라인이 활성화되어 선택 트랜지스터(ST)가 턴온된다. 그리고, 소스라인(SL)으로부터 비트라인(BL) 방향 즉, 제2 전극층으로부터 제1 전극층으로 전류가 흐르게 되면(화살표 방향), 제1 자성층의 방향과 제2 자성층의 자화 방향이 서로 반평행(anti-parallel) 상태가 되면서 MTJ 소자가 고저항 상태(RH)를 갖게 되고, 이 때의 데이터를 논리 하이(1)로 정의할 수 있다.Next, FIG. 2 (b) is a diagram for explaining the principle of recording data in the logic high (1) state in the MTJ element. Similarly, the corresponding word line is activated and the selection transistor ST is turned on. When a current flows from the source line SL to the bit line BL, that is, from the second electrode layer to the first electrode layer (arrow direction), the direction of the first magnetic layer and the magnetization direction of the second magnetic layer are antiparallel anti-parallel state, the MTJ element has a high resistance state (RH), and the data at this time can be defined as a logical high (1).

한편, STT-MRAM에서는 메모리 셀에 저장된 데이터를 판독하기 위해 레퍼런스 셀을 이용한다. 즉, 판독대상 메모리 셀에 흐르는 전류량과 레퍼런스 셀에 흐르는 전류량의 차이를 이용하여 메모리 셀에 저장된 데이터가 논리 로우 상태인지 논리 하이 상태인지 판별한다. On the other hand, in STT-MRAM, a reference cell is used to read data stored in a memory cell. That is, it is determined whether the data stored in the memory cell is in the logic low state or the logic high state, using the difference between the amount of current flowing in the memory cell to be read and the amount of current flowing in the reference cell.

따라서, 레퍼런스 셀에는 데이터 판독의 기준이 될 수 있는 정확한 데이터가 기록되어 있어야 한다. 또한, 메모리 셀에 저장된 데이터가 논리 로우인지, 또는 논리 하이인지 판별하기 위해서는 레퍼런스 셀에도 각각 논리 로우 상태 및 논리 하이 상태를 기록해 두어야 한다. 그리고, 메모리 셀에 저장된 데이터를 읽기 위해서는 많은 경우 전류를 흘려주고, 이를 통해 데이터 셀과 레퍼런스 셀에 발생하는 전압을 비교한다.Therefore, the reference cell must be recorded with accurate data that can serve as a reference for reading data. Further, in order to determine whether the data stored in the memory cell is logic low or logic high, the logic low state and the logic high state should be recorded in the reference cell, respectively. In order to read the data stored in the memory cell, a current is supplied in many cases to compare the voltage generated between the data cell and the reference cell.

도 3은 메모리 셀에 저장된 데이터를 읽기 위한 종래의 메모리 셀의 읽기 회로의 일례를 도시한 도면이다. 3 is a diagram showing an example of a read circuit of a conventional memory cell for reading data stored in a memory cell.

도 3의 읽기 회로는 데이터 전압과 레퍼런스 전압을 동시에 생성한다. 이 때, 데이터 브랜치(branch)와 레퍼런스 브랜치 사이에는 미스매치(mismatch)에 의해 큰 오프셋 전압이 발생되며, 이로 인해 센싱 마진이 제한된다. The read circuit of FIG. 3 simultaneously generates a data voltage and a reference voltage. At this time, a large offset voltage is generated between the data branch and the reference branch due to mismatch, thereby limiting the sensing margin.

또한, 센싱 회로에서 발생한 데이터 전압과 레퍼런스 전압이 센스 앰프의 입력으로 들어갈 때 센스 앰프 소자들의 미스매치에 의해서 오프셋 전압이 발생하게 되어 읽기 에러가 발생하는 문제점이 있다. Further, when a data voltage generated in the sensing circuit and a reference voltage are input to the input of the sense amplifier, an offset voltage is generated due to a mismatch between the sense amplifier elements, thereby causing a reading error.

보다 상세하게, 도 3를 참조하면, 데이터와 레퍼런스 브랜치에서 동시에 생성된 각 각의 전압이 센스 앰프의 입력으로 들어간다. 그 후 래치가 동작하고 데이터 전압과 레퍼런스 전압의 차이에 따라 그 결과값이 0 또는 1로 출력된다. 오프셋 상쇄 기능이 없는 회로의 경우에는, 소자들의 파라미터 미스매치 즉, 문턱 전압과 소자의 크기 등의 편차 때문에 큰 오프셋 전압이 데이터 전압과 레퍼런스 전압의 사이에 존재하며, 이는 제한된 센싱 마진을 야기한다. More specifically, referring to FIG. 3, each voltage generated simultaneously in the data and reference branches enters the input of the sense amplifier. After that, the latch operates and the result is output as 0 or 1 according to the difference between the data voltage and the reference voltage. In the case of a circuit without offset canceling function, a large offset voltage exists between the data voltage and the reference voltage due to a parameter mismatch of the elements, i.e., a deviation in the threshold voltage and the size of the element, which causes a limited sensing margin.

도 4는 메모리 셀에 저장된 데이터를 읽기 위한 종래의 메모리 셀의 읽기 회로의 다른 예를 도시한 도면이다. 4 is a diagram showing another example of a read circuit of a conventional memory cell for reading data stored in a memory cell.

도 4의 읽기 회로는 앞서 설명한 도 3의 읽기 회로의 문제점을 해결하기 위한 것이다. The read circuit of FIG. 4 is intended to solve the problem of the read circuit of FIG. 3 described above.

보다 상세하게, SDSC(source degeneration sensing circuit)는 데이터 셀과 레퍼런스 셀에 전류를 흘려주어 신호 전압을 발생시키는 구성 요소로서, 도 3의 구성과 동일하다. OC-VLSA(offset cancellation voltage latched sense amplifier)는 오프셋 전압을 상쇄하는 센스 앰프 및 래치 회로이며, 이는 SDSC에서 발생한 신호를 받아 차이를 증폭한 후 디지털 신호를 판별한다. 도 4의 읽기 회로의 동작은 다음과 같다. In more detail, a source degeneration sensing circuit (SDSC) is a component for generating a signal voltage by flowing a current to a data cell and a reference cell, and is the same as the configuration of FIG. The OC-VLSA (offset cancellation voltage latched sense amplifier) is a sense amplifier and latch circuit that cancels the offset voltage. It receives the signal generated by the SDSC and amplifies the difference to discriminate the digital signal. The operation of the read circuit of FIG. 4 is as follows.

페이즈 1의 경우, SDSC에서, 노드 X와 노드 Y가 이퀄라이징이 되고, OC-VLSA에서, 노드 a 및 노드 a'는 접지(GND)로 방전이 되고, 노드 b 및 노드 b`는 전원 전압(VDD)으로 충전이 된다. In the case of phase 1, in the SDSC, node X and node Y are equalized, and in OC-VLSA, node a and node a 'are discharged to ground (GND), node b and node b' ).

페이즈 2의 경우, SDSC에서 데이터 셀과 레퍼런스 셀에 따른 전압이 생성되고, OC-VLSA에서, 노드 b 및 노드 b`의 전압이 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 문턱 전압만큼 방전이 되며, 제1 캐패시터(C1)과 및 제2 캐패시터(C2) 각각에는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 문턱 전압이 저장된다. In the case of phase 2, a voltage according to the data cell and the reference cell is generated in the SDSC. In the OC-VLSA, the voltages of the node b and the node b 'are equal to the threshold voltages of the third transistor M3 and the fourth transistor M4 And the threshold voltages of the third and fourth transistors M3 and M4 are stored in the first and second capacitors C1 and C2, respectively.

페이즈 3의 경우, 페이즈 2에서 생성된 노드 X와 노드 Y의 전압이 OC-VLSA의 입력되고, 이들 신호를 초기값으로 하여 래치가 동작하여 "0" 또는 "1"의 디지털 신호가 출력된다. 이 때, 제1 캐패시터(C1) 및 제2 캐패시터(C2)에 저장된 전압이 제3 트랜지스터(M3) 및 제4 트렌지스터(M4)의 문턱 전압의 미스매치를 상쇄하여 래치의 동작에 미치는 에러를 줄인다. In phase 3, the voltage of node X and node Y generated in phase 2 is input to OC-VLSA, and the latch operates with these signals as initial values and a digital signal of "0" or "1" is output. At this time, the voltages stored in the first capacitor C1 and the second capacitor C2 cancel the mismatch of the threshold voltages of the third transistor M3 and the fourth transistor M4, thereby reducing the error on the operation of the latch .

그러나, 도 4의 읽기 회로는 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 문턱 전압만을 상쇄하고, 데이터 셀과 레퍼런스 셀에 따른 전압을 생성할 때 SDSC를 구성하는 소자의 오프셋 전압의 상쇄는 이루어지지 않아 정확한 결과값을 출력하지 못하는 단점이 있다. However, the read circuit of FIG. 4 cancels only the threshold voltages of the third transistor M3 and the fourth transistor M4, and compensates the offset voltage of the elements constituting the SDSC when generating the voltage corresponding to the data cell and the reference cell. It is not possible to output an accurate result.

상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 미스매치(mismatch)에 의한 오프셋 전압을 제거하여 읽기 에러를 제거하는 오프셋 전압 상쇄를 이용한 메모리 셀 읽기 회로를 제안하고자 한다. In order to solve the problems of the prior art as described above, the present invention proposes a memory cell read circuit using offset voltage offset which removes an offset voltage by mismatch to eliminate a read error.

본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.Other objects of the invention will be apparent to those skilled in the art from the following examples.

상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 전원 공급을 위해 각각 대칭적으로 연결된 제1 트랜지스터/제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터/제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프; 제2 스위치가 온되는 경우 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀 및 제3 스위치가 온되는 경우 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 레퍼런스 셀을 포함하는 셀부; 대칭적으로 연결된 제7 트랜지스터/제8 트랜지스터와, 다수의 제4 스위치와, 다수의 캐패시터를 포함하며, 상기 다수의 제1 스위치 및 상기 다수의 제4 스위치의 온/오프 제어를 통해 상기 제1 트랜지스터의 문턱 전압과 상기 제2 트랜지스터의 문턱 전압을 저장하는 저장부;를 포함하되, 상기 센스 앰프는 상기 저장부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하는 것을 특징으로 하는 메모리 셀 읽기 회로가 제공된다. In order to accomplish the above object, according to a preferred embodiment of the present invention, there is provided a semiconductor memory device including a first transistor / second transistor symmetrically connected for power supply, a third transistor / fourth transistor symmetrically connected for a read operation, A sense amplifier including a plurality of first switches; A data cell connected to the sense amplifier through a fifth transistor when the second switch is turned on and a reference cell connected to the sense amplifier through a sixth transistor when the third switch is turned on; The second switch and the fourth switch are turned on / off by controlling the first switch and the plurality of fourth switches, respectively, And a storage unit for storing a threshold voltage of the transistor and a threshold voltage of the second transistor, wherein the sense amplifier performs a read operation of the memory cell using the voltage stored in the storage unit. Circuit is provided.

상기 다수의 제4 스위치는 제4-1 스위치 및 제4-2 스위치를 포함하고, 상기 다수의 캐패시터는 제1 캐패시터 및 제2 캐패시터를 포함하되, 상기 제1 캐패시터의 일단은 제1 노드에서 상기 제3 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 일단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제2 캐패시터의 일단은 제2 노드에서 상기 제4 트랜지스터의 게이트 전극, 상기 제8 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 타단과 연결되고, 상기 제4-1 스위치의 일단은 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극과 연결되고, 상기 제4-1 스위치의 타단은 접지와 연결되고, 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극은 전원 전압단과 연결될 수 있다. Wherein the plurality of fourth switches include a 4-1 switch and a 4-2 switch, the plurality of capacitors including a first capacitor and a second capacitor, wherein one end of the first capacitor is connected to the first node, A gate electrode of the third transistor, a drain electrode of the seventh transistor, and one end of the 4-2 switch, the other end of the first capacitor is connected to the gate electrode of the first transistor, One end of the fourth transistor is connected to the gate electrode of the fourth transistor, the drain electrode of the eighth transistor and the other end of the fourth-ninth switch at a second node, And the other terminal of the fourth transistor is connected to the ground, and the gate electrode of the seventh transistor and the gate of the eighth transistor are connected to the ground, The ground electrode can be connected to the power supply voltage terminal.

상기 제1 트랜지스터의 드레인 전극은 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제2 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극은 서로 연결되고, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 노드와 연결되고, 상기 제4 트랜지스터의 게이트 전극은 상기 제2 노드와 연결될 수 있다. The drain electrode of the first transistor is connected to the drain electrode of the third transistor, the drain electrode of the second transistor is connected to the drain electrode of the fourth transistor, the source electrode of the third transistor, The gate electrode of the third transistor may be connected to the first node, and the gate electrode of the fourth transistor may be connected to the second node.

상기 다수의 제1 스위치는 제1-1 스위치, 제1-2 스위치, 제1-3 스위치, 제1-4 스위치, 제1-5 스위치 및 제1-6 스위치를 포함하되, 상기 제1-1 스위치의 일단은 전원 전압단과 연결되고, 상기 제1-1 스위치의 타단은 상기 제1 트랜지스터의 소스 전극 및 상기 제2 트랜지스터의 소스 전극과 연결되고, 상기 제1-2 스위치의 일단은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-2 스위치의 타단은 상기 제1 캐패시터의 타단 및 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제1-3 스위치의 일단은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제1-3 스위치의 타단은 상기 제2 캐패시터의 타단 및 상기 제2 트랜지스터의 게이트 전극과 연결되고, 상기 제1-4 스위치의 일단은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-4 스위치의 타단은 상기 제2 노드와 연결되고, 상기 제1-5 스위치의 일단은 상기 제1 노드와 연결되고, 상기 제1-5 스위치의 타단은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제1-6 스위치의 일단은 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극과 연결될 수 있다. Wherein the plurality of first switches includes a 1-1 switch, a 1-2 switch, a 1-3 switch, a 1-4 switch, a 1-5 switch, and a 1-6 switch, 1 switch is connected to the power supply voltage terminal, the other terminal of the 1-1 switch is connected to the source electrode of the first transistor and the source electrode of the second transistor, 1 < / RTI > transistor and the drain electrode of the third transistor, the other end of the 1-2 switch is connected to the other end of the first capacitor and the gate electrode of the first transistor, One end of the first transistor is connected to the drain electrode of the second transistor and the drain electrode of the fourth transistor, the other end of the first to third switches is connected to the other end of the second capacitor and the gate electrode of the second transistor, 1-4 switches Wherein one end of the first transistor is connected to the drain electrode of the first transistor and the drain electrode of the third transistor, the other end of the first to fourth switches is connected to the second node, Wherein one end of the first transistor is connected to the drain electrode of the second transistor and the drain electrode of the fourth transistor, And may be connected to a source electrode of the fourth transistor.

상기 제5 트랜지스터의 드레인 전극은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제5 트랜지스터의 소스 전극은 상기 데이터 셀과 연결되고, 상기 제6 트랜지스터의 드레인 전극은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제6 트랜지스터의 소스 전극은 상기 레퍼런스 셀과 연결될 수 있다. The drain electrode of the fifth transistor is connected to the drain electrode of the first transistor and the drain electrode of the third transistor, the source electrode of the fifth transistor is connected to the data cell, A drain electrode of the second transistor and a drain electrode of the fourth transistor, and a source electrode of the sixth transistor may be connected to the reference cell.

상기 다수의 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 다수의 제4 스위치 각각은 시간적으로 연속된 제1 시간, 제2 시간, 제3 시간, 제4 시간, 제5 시간 및 제6 시간을 포함하는 제어 주기에 따라 제어될 수 있다. Wherein each of the plurality of first switches, the second switch, the third switch and the plurality of fourth switches comprises a first time, a second time, a third time, a fourth time, a fifth time, 6 hours. ≪ / RTI >

상기 제1 시간에서, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 온되고, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 오프될 수 있다. In the first time, the 1-2 switch, the 1-3 switch, the 1-6 switch, and the 4-1 switch are turned on, and the 1-1 switch, the 1-4 switch , The first to fifth switches, the second switch, the third switch and the 4-2 switch may be turned off.

상기 제2 시간에서, 상기 제1-1 스위치, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제4-1 스위치는 온되고, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제1-6 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 오프될 수 있다. In the second time, the 1-1 switch, the 1-2 switch, the 1-3 switch and the 4-1 switch are turned on, and the 1-4 switch, the 1-5 switch , The 1-6 switch, the second switch, the third switch, and the 4-2 switch may be turned off.

상기 제3 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 오프될 수 있다. In the third time, the 1-1 switch, the 1-4 switch, the 1-5 switch, the second switch, the third switch and the 4-2 switch are turned on, -2 switch, the 1-3 switch, the 1-6 switch, and the 4-1 switch may be turned off.

상기 제4 시간에서, 상기 제1-1 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-4 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 오프될 수 있다. In the fourth time, the 1-1 switch, the 1-5 switch, the second switch, the third switch, and the 4-2 switch are turned on, and the 1-2 switch, -3 switch, the 1-4 switch, the 1-6 switch and the 4-1 switch may be turned off.

상기 제5 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치 및 상기 제3 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치, 상기 제4-1 스위치 및 상기 제4-2 스위치는 오프될 수 있다. In the fifth time, the 1-1 switch, the 1-4 switch, the 1-5 switch, the second switch and the third switch are turned on, and the 1-2 switch, -3 switch, the 1-6 switch, the 4-1 switch, and the 4-2 switch may be turned off.

상기 제6 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치 및 상기 제1-6 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제2 스위치 및 상기 제3 스위치, 상기 제4-1 스위치 및 상기 제4-2 스위치는 오프될 수 있다. In the sixth time, the 1-1 switch, the 1-4 switch, the 1-5 switch and the 1-6 switch are turned on, and the 1-2 switch, the 1-3 switch , The second switch and the third switch, the 4-1 switch and the 4-2 switch may be turned off.

상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극이 연결된 지점과, 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극이 연결된 지점에서 출력 신호가 출력될 수 있다. An output signal may be output at a point where a drain electrode of the first transistor and a drain electrode of the third transistor are connected and a drain electrode of the second transistor and a drain electrode of the fourth transistor are connected.

또한, 본 발명의 다른 실시예에 따르면, 전원 공급을 위해 각각 대칭적으로 연결된 제1 트랜지스터/제2 트랜지스터, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터/제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프; 제2 스위치 및 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀 및 제3 스위치 및 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 레퍼런스 셀을 포함하는 셀부; 대칭적으로 연결된 제7 트랜지스터/제8 트랜지스터와, 제1 캐패시터, 제2 캐패시터, 제4-1 스위치 및 상기 제4-2 스위치를 포함하되, 상기 제1 캐패시터의 일단이 제1 노드에서 상기 제3 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 일단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제2 캐패시터의 일단은 제2 노드에서 상기 제4 트랜지스터의 게이트 전극, 상기 제8 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 타단과 연결되고, 상기 제4-1 스위치의 일단은 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극과 연결되고, 상기 제4-1 스위치의 타단은 접지와 연결되는 저장부;를 포함하되, 상기 센스 앰프는 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하는 것을 특징으로 하는 메모리 셀 읽기 회로가 제공된다. According to another embodiment of the present invention, there are provided a first transistor / second transistor symmetrically connected for power supply, a third transistor / fourth transistor symmetrically connected for a read operation, A sense amplifier including a sense amplifier; A cell unit including a data cell connected to the sense amplifier through a second switch and a fifth transistor, and a reference cell connected to the sense amplifier through a third switch and a sixth transistor; A first capacitor, a second capacitor, a fourth switch, and a fourth switch, wherein one end of the first capacitor is connected to the first node at the first node, A gate electrode of the third transistor, a drain electrode of the seventh transistor, and one end of the 4-2 switch, the other end of the first capacitor being connected to the gate electrode of the first transistor, Is connected to the gate electrode of the fourth transistor, the drain electrode of the eighth transistor and the other end of the fourth-ninth switch at a second node, and one end of the fourth-ninth switch is connected to the gate electrode of the seventh transistor And a storage unit connected to the gate electrode of the eighth transistor and the other end of the 4-1 switch connected to the ground, wherein the sense amplifier is connected between the first capacitor and the second capacitor A memory cell reading circuit using a voltage stored in the L-seater, characterized in that for performing a read operation of the memory cell is provided.

본 발명에 따르면, 미스매치에 의한 오프셋 전압을 제거하여 읽기 에러를 제거하고, 센싱 마진을 극대화하는 장점이 있다. According to the present invention, there is an advantage of eliminating a read error by removing an offset voltage due to a mismatch, and maximizing a sensing margin.

도 1은 일반적인 STT-MRAM에 적용되는 MTJ(Magnetic Tunnel Junction) 소자의 일례를 도시한 도면이다.
도 2는 MTJ 소자에 대한 데이터 기록 원리를 설명하기 위한 도면이다.
도 3은 메모리 셀에 저장된 데이터를 읽기 위한 종래의 메모리 셀의 읽기 회로의 일례를 도시한 도면이다.
도 4는 메모리 셀에 저장된 데이터를 읽기 위한 종래의 메모리 셀의 읽기 회로의 다른 예를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 메모리 셀 읽기 회로의 개략적인 구성을 도시한 도면이다.
도 6 내지 도 12는 메모리 셀 읽기 회로의 단계 별 동작을 설명하기 위한 도면이다. 1 is a diagram showing an example of an MTJ (Magnetic Tunnel Junction) element applied to a general STT-MRAM.
2 is a view for explaining the principle of data recording for the MTJ element.
3 is a diagram showing an example of a read circuit of a conventional memory cell for reading data stored in a memory cell.
4 is a diagram showing another example of a read circuit of a conventional memory cell for reading data stored in a memory cell.
5 is a diagram showing a schematic configuration of a memory cell read circuit according to an embodiment of the present invention.
FIGS. 6 to 12 are diagrams for explaining a stepwise operation of the memory cell read circuit.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.As used herein, the singular forms "a", "an" and "the" include plural referents unless the context clearly dictates otherwise. In this specification, the terms "comprising ", or" comprising "and the like should not be construed as necessarily including the various elements or steps described in the specification, Or may be further comprised of additional components or steps. Also, the terms "part," " module, "and the like described in the specification mean units for processing at least one function or operation, which may be implemented in hardware or software or a combination of hardware and software .

이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술한다.
Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 일 실시예에 따른 메모리 셀 읽기 회로의 개략적인 구성을 도시한 도면이다. 5 is a diagram showing a schematic configuration of a memory cell read circuit according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 메모리 셀 읽기 회로는 메모리 셀에 저장된 데이터를 읽기 위해 사용되는 것으로서, 일례로 메모리 셀은 STT-MRAM 일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 모든 메모리 장치에 본 발명이 적용될 수 있다. The memory cell read circuit according to an embodiment of the present invention is used to read data stored in a memory cell, and the memory cell may be an STT-MRAM, for example. However, the present invention is not limited thereto, and the present invention can be applied to all memory devices.

도 5를 참조하면, 메모리 셀 읽기 회로(500)는 센스 앰프(510), 셀부(520) 및 저장부(530)를 포함한다.Referring to FIG. 5, the memory cell read circuit 500 includes a sense amplifier 510, a cell unit 520, and a storage unit 530.

센스 앰프(510)는 전원 공급을 위해 각각 대칭적으로 연결된 제1 트랜지스터(M1)/제2 트랜지스터(M2)와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터(M3)/제4 트랜지스터(M4)와, 다수의 제1 스위치, 즉, 제1-1 스위치(S1-1), 제1-2 스위치(S1-2), 제1-3 스위치(S1-3), 제1-4 스위치(S1-4), 제1-5 스위치(S1-5) 및 제1-6 스위치(S1-6)를 포함한다. 여기서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 PMOS 트랜지스터이고, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 NMOS 트랜지스터일 수 있다. The sense amplifier 510 includes a first transistor M1 and a second transistor M2 symmetrically connected for power supply and a third transistor M3 and a fourth transistor M4 symmetrically connected for a read operation. And a plurality of first switches, that is, a 1-1 switch S1-1, a 1-2 switch S1-2, a 1-3 switch S1-3, a 1-4 switch S1-4, a 1-5 switch S1-5, and a 1-6 switch S1-6. Here, the first transistor M1 and the second transistor M2 are PMOS transistors, and the third transistor M3 and the fourth transistor M4 may be NMOS transistors.

보다 상세하게, 제1 트랜지스터(M1)의 드레인 전극은 제3 트랜지스터(M3)의 드레인 전극과 연결되고, 제2 트랜지스터(M2)의 드레인 전극은 제4 트랜지스터(M4)의 드레인 전극과 연결된다. 제3 트랜지스터(M3)의 소스 전극 및 제4 트랜지스터(M4)의 소스 전극은 서로 연결되고, 제3 트랜지스터(M3)의 게이트 전극은 제1 노드(Node 1)와 연결되고, 제4 트랜지스터(M4)의 게이트 전극은 제2 노드(Node 2)와 연결된다. More specifically, the drain electrode of the first transistor M1 is coupled to the drain electrode of the third transistor M3, and the drain electrode of the second transistor M2 is coupled to the drain electrode of the fourth transistor M4. The source electrode of the third transistor M3 and the source electrode of the fourth transistor M4 are connected to each other, the gate electrode of the third transistor M3 is connected to the first node NOD1, Is connected to the second node (Node 2).

또한, 제1-1 스위치(S1-1)의 일단은 전원 전압단과 연결되고, 제1-1 스위치의 타단(S1-1)은 제1 트랜지스터(M1)의 소스 전극 및 제2 트랜지스터(M2)의 소스 전극과 연결된다. 제1-2 스위치(S1-2)의 일단은 제1 트랜지스터(M1)의 드레인 전극 및 제3 트랜지스터(M3)의 드레인 전극과 연결되고, 제1-2 스위치(S1-2)의 타단은 제1 트랜지스터(M1)의 게이트 전극 및 아래에서 설명하는 제1 캐패시터(C1)의 타단과 연결된다. 제1-3 스위치(S1-3)의 일단은 제2 트랜지스터(M2)의 드레인 전극 및 제4 트랜지스터(M4)의 드레인 전극과 연결되고, 제1-3 스위치(S1-3)의 타단은 제2 트랜지스터(M2)의 게이트 전극 및 아래에서 설명하는 제2 캐패시터(C2)의 타단과 연결된다. 제1-4 스위치(S1-4)의 일단은 제1 트랜지스터(M1)의 드레인 전극 및 제3 트랜지스터(M3)의 드레인 전극과 연결되고, 제1-4 스위치(S1-4)의 타단은 제2 노드(Node 2)와 연결된다. 제1-5 스위치(S1-5)의 일단은 제1 노드(Node 1)와 연결되고, 제1-5 스위치(S1-5)의 타단은 제2 트랜지스터(M2)의 드레인 전극 및 제4 트랜지스터(M4)의 드레인 전극과 연결된다. 제1-6 스위치(S1-6)의 일단은 제3 트랜지스터(M3)의 소스 전극 및 제4 트랜지스터(M4)의 소스 전극과 연결된다. One end of the 1-1 switch S1-1 is connected to the power supply voltage terminal and the other terminal S1-1 of the 1-1 switch is connected to the source electrode of the first transistor M1 and the second transistor M2. Is connected to the source electrode of the transistor. One end of the 1-2 switch S1-2 is connected to the drain electrode of the first transistor M1 and the drain electrode of the third transistor M3, 1 is connected to the gate electrode of the transistor M1 and the other end of the first capacitor C1 described below. One end of the first-third switch S1-3 is connected to the drain electrode of the second transistor M2 and the drain electrode of the fourth transistor M4, and the other end of the first- 2 transistor M2 and the other end of the second capacitor C2 described below. One end of the first to fourth switches S1-4 is connected to the drain electrode of the first transistor M1 and the drain electrode of the third transistor M3, 2 node (Node 2). One end of the 1-5th switch S1-5 is connected to the first node Node 1 and the other end of the 1-5th switch S1-5 is connected to the drain electrode of the second transistor M2, And the drain electrode of the transistor M4. One end of the 1-6 switch (S1-6) is connected to the source electrode of the third transistor (M3) and the source electrode of the fourth transistor (M4).

셀부(520)는 데이터 셀(521) 및 레퍼런스 셀(522)을 포함한다. The cell portion 520 includes a data cell 521 and a reference cell 522.

데이터 셀(521)은 데이터 전압을 저장하기 위한 구성요소로서, 제2 스위치(S2) 및 제5 트랜지스터(M5)에 의해 센스 앰프(510)와 연결된다. 즉, 데이터 셀(521)은 제2 스위치(S2)가 온되는 경우 제5 트랜지스터(M5)를 통해 센스 앰프(510)와 연결된다. 이 때, 데이터 셀(521)은 MTJ(Magnetic Tunnel Junction) 소자 및 제9 트랜지스터(M9)를 포함할 수 있으며, 이러한 구조는 당업자에게 자명한 것이므로, 상세한 설명은 생략한다. The data cell 521 is a component for storing the data voltage and is connected to the sense amplifier 510 by the second switch S2 and the fifth transistor M5. That is, the data cell 521 is connected to the sense amplifier 510 via the fifth transistor M5 when the second switch S2 is turned on. At this time, the data cell 521 may include a MTJ (Magnetic Tunnel Junction) device and a ninth transistor M9, and the structure thereof is obvious to those skilled in the art, and thus a detailed description thereof will be omitted.

레퍼런스 셀(522)은 레퍼런스 전압을 저장하기 위한 구성요소로서, 제3 스위치(S3) 및 제6 트랜지스터(M6)에 의해 센스 앰프(510)와 연결된다. 즉, 레퍼런스 셀(522)은 제3 스위치(S3)가 온되는 경우 제6 트랜지스터(M6)를 통해 센스 앰프(510)와 연결된다. 이 때, 레퍼런스 셀(522)은 MTJ 소자 및 제10 트랜지스터(M10)를 포함한다. The reference cell 522 is a component for storing a reference voltage and is connected to the sense amplifier 510 by the third switch S3 and the sixth transistor M6. That is, the reference cell 522 is connected to the sense amplifier 510 via the sixth transistor M6 when the third switch S3 is turned on. At this time, the reference cell 522 includes the MTJ element and the tenth transistor M10.

보다 상세하게, 제5 트랜지스터(M5)의 드레인 전극은 제1 트랜지스터(M1)의 드레인 전극 및 제3 트랜지스터(M3)의 드레인 전극과 연결되고, 제5 트랜지스터(M5)의 소스 전극은 데이터 셀(521)과 연결된다. 그리고, 제6 트랜지스터(M6)의 드레인 전극은 제2 트랜지스터(M2)의 드레인 전극 및 제4 트랜지스터(M4)의 드레인 전극과 연결되고, 제6 트랜지스터(M6)의 소스 전극은 레퍼런스 셀(522)과 연결된다. More specifically, the drain electrode of the fifth transistor M5 is connected to the drain electrode of the first transistor M1 and the drain electrode of the third transistor M3, and the source electrode of the fifth transistor M5 is connected to the data electrode 521). The drain electrode of the sixth transistor M6 is connected to the drain electrode of the second transistor M2 and the drain electrode of the fourth transistor M4 and the source electrode of the sixth transistor M6 is connected to the reference cell 522. [ Lt; / RTI >

저장부(530)는 제7 트랜지스터(M7)/제8 트랜지스터(M8)와, 다수의 제4 스위치, 즉 제4-1 스위치(S4-1) 및 제4-2 스위치(S4-2)와, 다수의 캐패시터, 즉 제1 캐패시터(C1) 및 제2 캐패시터(C2)를 포함하며, 다수의 제1 스위치 및 다수의 제4 스위치의 온/오프 제어를 통해 제1 트랜지스터(M1)와 제2 트랜지스터(M2) 간의 미스매치에 의한 전압을 저장한다. 이 때, 센스 앰프(510)는 저장부(530)에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행한다. 저장부(530)의 구성 요소의 연결 관계 및 동작을 보다 상세하게 살펴보면 다음과 같다. The storage unit 530 includes a seventh transistor M7 and an eighth transistor M8 and a plurality of fourth switches S4-1 and S4-2, The first transistor M1 and the second transistor C2 are turned on and off by controlling on / off of the first switch and the plurality of fourth switches, and the first and second capacitors C1 and C2, And stores the voltage due to the mismatch between the transistors M2. At this time, the sense amplifier 510 performs the read operation of the memory cell using the voltage stored in the storage unit 530. The connection relationship and operation of the components of the storage unit 530 will be described in more detail as follows.

제7 트랜지스터(M7) 및 제8 트랜지스터(M8)는 대칭적으로 연결된다. 제1 캐패시터(C1)의 일단은 제1 노드(Node 1)에서 제3 트랜지스터(M3)의 게이트 전극, 제7 트랜지스터(M7)의 드레인 전극 및 제4-2 스위치(S4-2)의 일단과 연결되고, 제1 캐패시터(C1)의 타단은 제1 트랜지스터(M1)의 게이트 전극 및 제1-2 스위치(S1-2)의 타단과 연결된다. 제2 캐패시터(C2)의 일단은 제2 노드(Node 2)에서 제4 트랜지스터(M4)의 게이트 전극, 제8 트랜지스터(M8)의 드레인 전극 및 제4-2 스위치(S4-2)의 타단과 연결된다. 제4-1 스위치(S4-1)의 일단은 제7 트랜지스터(M7)의 게이트 전극 및 제8 트랜지스터(M8)의 게이트 전극과 연결되고, 제4-1 스위치(S4-1)의 타단은 접지와 연결되고, 제7 트랜지스터(M7)의 게이트 전극 및 제8 트랜지스터(M8)의 게이트 전극은 전원 전압단과 연결된다. The seventh transistor M7 and the eighth transistor M8 are connected symmetrically. One end of the first capacitor C1 is connected to the gate electrode of the third transistor M3 at the first node Node1, the drain electrode of the seventh transistor M7 and one end of the fourth- And the other end of the first capacitor C1 is connected to the gate electrode of the first transistor M1 and the other end of the 1-2 switch S1-2. One end of the second capacitor C2 is connected to the gate electrode of the fourth transistor M4 at the second node Node 2, the drain electrode of the eighth transistor M8 and the other end of the fourth- . One end of the 4-1 switch S4-1 is connected to the gate electrode of the seventh transistor M7 and the gate electrode of the eighth transistor M8 and the other terminal of the 4-1 switch S4-1 is connected to the ground And the gate electrode of the seventh transistor M7 and the gate electrode of the eighth transistor M8 are connected to the power supply voltage terminal.

이 때, 제1 캐패시터(C1) 및 제2 캐패시터(C2) 각각은 제1 트랜지스터(M1)의 문턱 전압 및 제2 트랜지스터(M2)의 문턱 전압을 저장한다. 즉, 다수의 제1 스위치 및 다수의 제4 스위치의 온/오프 제어를 통해, 제1 캐패시터(C1)에는 제1 트랜지스터(M1)의 문턱 전압이 저장되고, 제2 캐패시터(C2)에는 제2 트랜지스터(M2)의 문턱 전압이 저장된다. In this case, each of the first capacitor C1 and the second capacitor C2 stores the threshold voltage of the first transistor M1 and the threshold voltage of the second transistor M2. That is, the threshold voltage of the first transistor M 1 is stored in the first capacitor C 1 and the threshold voltage of the first transistor M 1 is stored in the second capacitor C 2 through on / off control of the plurality of first switches and the plurality of fourth switches. The threshold voltage of the transistor M2 is stored.

이 때, 본 발명의 일 실시예에 따르면, 다수의 제1 스위치, 제2 스위치(S2), 제3 스위치(S3) 및 다수의 제4 스위치 각각은 시간적으로 연속된 제1 시간(페이즈 1), 제2 시간(페이즈 2), 제3 시간(페이즈 3), 제4 시간(페이즈 4), 제5 시간(페이즈 5) 및 제6 시간(페이즈 6)을 포함하는 제어 주기에 따라 제어된다. 그리고, 제1 트랜지스터(M1)의 드레인 전극 및 제3 트랜지스터(M3)의 드레인 전극이 연결된 지점과, 제2 트랜지스터(M2)의 드레인 전극 및 제4 트랜지스터(M4)의 드레인 전극이 연결된 지점에서 출력 신호가 출력된다. 제어 신호 및 출력 신호는 는 도 6에 도시된 바와 같다. In this case, according to an embodiment of the present invention, each of the first switch, the second switch S2, the third switch S3 and the plurality of fourth switches has a first time (phase 1) , The second time (phase 2), the third time (phase 3), the fourth time (phase 4), the fifth time (phase 5), and the sixth time (phase 6). At a point where the drain electrode of the first transistor M1 and the drain electrode of the third transistor M3 are connected and the drain electrode of the second transistor M2 and the drain electrode of the fourth transistor M4 are connected, Signal is output. The control signal and the output signal are as shown in Fig.

이하, 도 6 내지 도 12를 참조하여 메모리 셀 읽기 회로의 단계 별 동작을 상세하게 설명한다. Hereinafter, the operation of each step of the memory cell read circuit will be described in detail with reference to FIGS. 6 to 12. FIG.

도 7은 본 발명의 일 실시예에 따른 페이즈 1에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다. 7 is a diagram showing a configuration of a memory cell read circuit in phase 1 according to an embodiment of the present invention.

도 7을 참조하면, 메모리 셀 읽기 회로는 제1 시간에서, 제1-2 스위치(S1-2), 제1-3 스위치(S1-3), 제1-6 스위치(S1-6) 및 제4-1 스위치(S4-1)는 온되고, 제1-1 스위치(S1-1), 제1-4 스위치(S1-4), 제1-5 스위치(S1-5), 제2 스위치(S2), 제3 스위치(S3) 및 제4-2 스위치(S4-2)는 오프된다. Referring to FIG. 7, the memory cell readout circuit includes a first-second switch S1-2, a first-third switch S1-3, a first-sixth switch S1-6, The 4-1 switch S4-1 is turned on and the 1-1 switch S1-1, the 1-4 switch S1-4, the 1-5 switch S1-5, the second switch S2, the third switch S3 and the fourth-2 switch S4-2 are turned off.

즉, 페이즈 1의 경우, 제7 트랜지스터(M7)를 통해 제1 캐패시터(C1)의 일단(a)에는 전원 전압이 충전되고, 제8 트랜지스터(M8)를 통해 제2 캐패시터(C2)의 일단(a')에는 전원 전압이 충전된다. 그리고, 제1 캐패시터(C1)의 타단(b) 및 제2 캐패시터(C2)의 타단(b`)의 전압은 제3 트랜지스터(M3), 제4 트랜지스터(M4) 및 제1-6 스위치(S1-6)를 통해 접지로 방전된다. 즉, 페이즈 1은 캐패시터들(C1, C2)에 문턱 전압을 충전시키기에 앞서서, 이전 동작 과정에서 캐패시터들(C1, C2)에 충전되어 있던 전하를 초기 설정으로 리셋시키는 단계이다.That is, in the phase 1, the power source voltage is charged to one end (a) of the first capacitor C1 through the seventh transistor M7, and one end of the second capacitor C2 a ') is charged with the power supply voltage. The voltage of the other terminal b of the first capacitor C1 and the terminal b of the second capacitor C2 is controlled by the third transistor M3, the fourth transistor M4, -6). ≪ / RTI > That is, phase 1 is a step of resetting the charge charged in the capacitors C1 and C2 to an initial setting before the threshold voltage is charged in the capacitors C1 and C2.

도 8은 본 발명의 일 실시예에 따른 페이즈 2에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다. 8 is a diagram showing a configuration of a memory cell read circuit in phase 2 according to an embodiment of the present invention.

도 8을 참조하면, 메모리 셀 읽기 회로는 제2 시간에서, 제1-1 스위치(S1-1), 제1-2 스위치(S1-2), 제1-3 스위치(S1-3), 제4-1 스위치(S4-1)는 온되고, 제1-4 스위치(S1-4), 제1-5 스위치(S1-5), 제1-6 스위치(S1-6), 제2 스위치(S2), 제3 스위치(S3) 및 제4-2 스위치(S4-2)는 오프된다. Referring to FIG. 8, the memory cell readout circuit includes a first 1-1 switch S1-1, a 1-2 switch S1-2, a 1-3 switch S1-3, The 4-1 switch S4-1 is turned on and the first 1-4 switch S1-4, the 1-5 switch S1-5, the 1-6 switch S1-6, the second switch S2, the third switch S3 and the fourth-2 switch S4-2 are turned off.

즉, 페이즈 2에서, 제1 캐패시터(C1)의 일단(a) 및 제2 캐패시터(C2)의 일단(a')은 페이즈 1에서 충전된 전압(VDD)이 계속하여 유지되고, 제1 캐패시터(C1)의 타단(b) 및 제2 캐패시터(C2)의 타단(b`)의 전압은 VDD-Vth , M3(VDD-Vth , M4)으로 충전된다. 여기서, Vth , M3는 제1 트랜지스터(M1)의 문턱 전압, Vth , M4는 제2 트랜지스터(M2)의 문턱 전압을 의미한다. 충전이 완료되면 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 문턱 전압이 오프되어 충전이 자동으로 중단된다. 따라서, 제1 캐패시터(C1) 및 제2 캐패시터(C2)에는 제1 트랜지스터(M1)의 문턱 전압 및 제2 트랜지스터(M2)의 문턱 전압이 저장된다. That is, in phase 2, one end (a) of the first capacitor (C1) and one end (a ') of the second capacitor (C2) continue to hold the voltage (VDD) charged in phase 1 and the first capacitor The voltage of the other end b of the first capacitor C1 and the voltage of the other end b of the second capacitor C2 is charged to VDD- Vth , M3 (VDD- Vth , M4 ). Here, V th, M3 is a threshold voltage of the first transistor (M1), V th, M4 denotes the threshold voltage of the second transistor (M2). When the charging is completed, the threshold voltages of the first transistor (M1) and the second transistor (M2) are turned off and charging is automatically stopped. Therefore, the threshold voltage of the first transistor M1 and the threshold voltage of the second transistor M2 are stored in the first capacitor C1 and the second capacitor C2.

도 9는 본 발명의 일 실시예에 따른 페이즈 3에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다. 9 is a diagram showing a configuration of a memory cell read circuit in phase 3 according to an embodiment of the present invention.

도 9를 참조하면, 메모리 셀 읽기 회로는 제3 시간에서, 제1-1 스위치(S1-1), 제1-4 스위치(S1-4), 제1-5 스위치(S1-5), 제2 스위치(S2), 제3 스위치(S3) 및 제4-2 스위치(S4-2)는 온되고, 제1-2 스위치(S1-2), 제1-3 스위치(S1-3), 제1-6 스위치(S1-6) 및 제4-1 스위치(S4-1)는 오프된다. 따라서, 제3 트랜지스터의 드레인 전극과 데이터 셀(521)이 연결되고, 제4 트랜지스터의 드레인 전극과 레퍼런스 셀(522)이 연결된다. Referring to FIG. 9, the memory cell read circuit includes the 1-1 switch S1-1, the 1-4 switch S1-4, the 1-5 switch S1-5, The second switch S2, the third switch S3 and the fourth-second switch S4-2 are turned on and the first-second switch S1-2, the first-third switch S1-3, The 1-6 switch S1-6 and the 4-1 switch S4-1 are turned off. Therefore, the drain electrode of the third transistor is connected to the data cell 521, and the drain electrode of the fourth transistor is connected to the reference cell 522.

즉, 페이즈 3에서는, 데이터 셀(521)과 레퍼런스 셀(522)에 의해 생성되는 전압인 OUT과 OUTB 노드의 전압을 이퀄라이징한다. 이 과정에서, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 문턱 전압의 미스매치는 자동으로 상쇄된다. 이 때, 페이즈 3의 클럭은 페이즈 2의 클럭과 오버랩이 되지 않게 페이즈 2의 클럭이 끝난 후 조금의 딜레이가 있도록 인가된다. That is, in phase 3, the voltages of the OUT and OUTB nodes, which are the voltages generated by the data cell 521 and the reference cell 522, are equalized. In this process, the mismatch of the threshold voltages of the first transistor M1 and the second transistor M2 is automatically canceled. At this time, the phase 3 clock is applied so that there is a slight delay after the phase 2 clock is ended so as not to overlap with the phase 2 clock.

도 10은 본 발명의 일 실시예에 따른 페이즈 4에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다. 10 is a diagram showing a configuration of a memory cell read circuit in phase 4 according to an embodiment of the present invention.

도 10을 참조하면, 메모리 셀 읽기 회로는, 제4 시간에서, 제1-1 스위치(S1-1), 제1-5 스위치(S1-5), 제2 스위치(S2), 제3 스위치(S3) 및 제4-2 스위치(S4-2)는 온되고, 제1-2 스위치(S1-2), 제1-3 스위치(S1-3), 제1-4 스위치(S1-4), 제1-6 스위치(S1-6) 및 제4-1 스위치(S4-1)는 오프된다. Referring to Fig. 10, the memory cell reading circuit includes a 1-1 switch S1-1, a 1-5 switch S1-5, a second switch S2, a third switch S3 and the 4-2 switch S4-2 are turned on and the 1-2 switch S1-2, the 1-3 switch S1-3, the 1-4 switch S1-4, The 1-6 switch (S1-6) and the 4-1 switch (S4-1) are turned off.

즉, 페이즈 4에서는, 데이터 셀(521)과 레퍼런스 셀(522)이 각각의 저항값에 따라 OUT 전압과 OUTB 전압을 생성하게 된다. 앞에서 언급한 대로, 제1 캐패시터(C1)와 제2 캐패시터(C2)에는 각각 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 문턱 전압이 저장되어 있기 때문에, 페이즈 4에서는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 문턱 전압의 미스매치가 상쇄된다. 즉, 데이터 전압과 레퍼런스 전압의 차이인 △V의 오프셋을 최소화한다.That is, in phase 4, the data cell 521 and the reference cell 522 generate the OUT voltage and the OUTB voltage in accordance with the respective resistance values. As described above, since the threshold voltages of the first transistor M1 and the second transistor M2 are stored in the first capacitor C1 and the second capacitor C2, respectively, the threshold voltage of the first transistor M1 And the threshold voltage of the second transistor M2 are canceled. That is, the offset of? V, which is the difference between the data voltage and the reference voltage, is minimized.

도 11은 본 발명의 일 실시예에 따른 페이즈 5에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다. 11 is a diagram showing a configuration of a memory cell read circuit in phase 5 according to an embodiment of the present invention.

도 11을 참조하면, 메모리 셀 읽기 회로는, 제5 시간에서, 제1-1 스위치(S1-1), 제1-4 스위치(S1-4), 제1-5 스위치(S1-5), 제2 스위치(S2) 및 제3 스위치(S3)는 온되고, 제1-2 스위치(S1-2), 제1-3 스위치(S1-3), 제1-6 스위치(S1-6), 제4-1 스위치(S4-1) 및 제4-2 스위치(S4-2)는 오프된다. 11, the memory cell read circuit includes a 1-1 switch S1-1, a 1-4 switch S1-4, a 1-5 switch S1-5, The second switch S2 and the third switch S3 are turned on and the first-second switch S1-2, the first-third switch S1-3, the first-sixth switch S1-6, The 4-1 switch (S4-1) and the 4-2 switch (S4-2) are turned off.

즉, 페이즈 5에서는, 오프셋이 최소화된 △V가 제2 트랜지스터(M2)의 게이트 전극으로 입력되고, 포지티브 피드백에 의한 선증폭(pre-amp)으로 △V가 커지게 된다. 충분히 큰 △V가 센스 앰프(510)의 입력으로 들어가면 센스 앰프(510)의 오프셋에 의한 영향을 무시할 수 있다.That is, in phase 5,? V with the minimum offset is input to the gate electrode of the second transistor M2, and DELTA V is increased by the pre-amp by the positive feedback. The influence of the offset of the sense amplifier 510 can be ignored when a sufficiently large? V enters the input of the sense amplifier 510. [

도 12는 본 발명의 일 실시예에 따른 페이즈 6에서의 메모리 셀 읽기 회로의 구성을 도시한 도면이다. 12 is a diagram showing a configuration of a memory cell read circuit in phase 6 according to an embodiment of the present invention.

도 12를 참조하면, 메모리 셀 읽기 회로는, 제6 시간에서, 제1-1 스위치(S1-1), 제1-4 스위치(S1-4), 제1-5 스위치(S1-5) 및 제1-6 스위치(S1-6)는 온되고, 제1-2 스위치(S1-2), 제1-3 스위치(S1-3), 제2 스위치(S2) 및 제3 스위치(S3), 제4-1 스위치(S4-1) 및 제4-2 스위치(S4-2)는 오프된다. Referring to Fig. 12, the memory cell read circuit includes the 1-1 switch S1-1, the 1-4 switch S1-4, the 1-5 switch S1-5, The first 1-6 switch S1-6 is turned on and the first 1-2 switch S1-2, the 1-3th switch S1-3, the second switch S2 and the third switch S3, The 4-1 switch (S4-1) and the 4-2 switch (S4-2) are turned off.

즉, 페이즈 6에서는 래치 회로로 동작하며, 선증폭 회로의 결과를 초기값으로 하여 디지털 출력값을 생성한다.That is, in phase 6, it operates as a latch circuit and generates a digital output value by using the result of the pre-amplifier circuit as an initial value.

요컨대, 본 발명에서는 데이터 전압과 레퍼런스 전압을 생성하는 단계 이전에, 읽기 동작에 영향이 큰 트랜지스터들인 제1 트랜지스터(M1)와 제2 트랜지스터(M2)의 문턱 전압을 제1 캐패시터(C1) 및 제2 캐패시터(C2)에 충전하는 과정을 넣어 트랜지스터들의 문턱 전압을 상쇄한 후, 오프셋을 최소화하여 신호 전압을 생성한다. 그 후, 선증폭(pre-amp) 단계를 통하여 생성된 신호 전압의 차이(△V)를 증폭시켜 센스 앰프(510)의 오프셋을 상쇄한다. 센스 앰프(510)에 입력으로 들어가는 전압(△V)이 선증폭되어 크기 때문에 센스 앰프(510)에서 발생하는 오프셋 전압이 있더라도 그 영향을 무시할 수 있다. In other words, according to the present invention, the threshold voltages of the first transistor M1 and the second transistor M2, which are transistors having a large influence on the read operation, are supplied to the first and second capacitors C1 and C2 before the data voltage and the reference voltage are generated. 2 capacitor C2 is charged to cancel the threshold voltage of the transistors and minimize the offset to generate the signal voltage. Thereafter, the difference ΔV of the signal voltage generated through the pre-amp step is amplified to offset the offset of the sense amplifier 510. Since the voltage (? V) input to the sense amplifier 510 is amplified and amplified, the influence of the offset voltage generated in the sense amplifier 510 can be neglected.

즉, 종래의 구조에서는 최종 디지털 신호를 판정하는 래치의 오프셋 전압만을 상쇄하였기 때문에 데이터 셀과 레퍼런스 셀에 의한 전압을 생성하는 과정에서 발생하는 오프셋 전압은 상쇄하지 못하는 문제점이 있었다. 하지만, 본 발명의 경우, 문턱전압의 미스매치를 상쇄하는 트랜지스터들(M3, M4)이 래치 동작에서만 사용되는 것이 아니고 그 앞의 신호 생성 및 증폭 과정에서도 사용되므로, 이들의 미스매치가 상쇄됨에 따른 효과가 훨씬 크게 되는 장점이 있다.
That is, in the conventional structure, since only the offset voltage of the latch for determining the final digital signal is canceled, there is a problem that the offset voltage generated in the process of generating the voltage by the data cell and the reference cell can not be canceled. However, in the case of the present invention, since the transistors M3 and M4 canceling the mismatch of the threshold voltage are not used only in the latch operation but are also used in the signal generation and amplification processes before the latch operation, The effect is much greater.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다. As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and limited embodiments and drawings. However, it should be understood that the present invention is not limited to the above- Various modifications and variations may be made thereto by those skilled in the art to which the present invention pertains. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .

Claims (14)

전원 공급을 위해 각각 대칭적으로 연결된 제1 트랜지스터/제2 트랜지스터와, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터/제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프;
제2 스위치가 온되는 경우 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀 및 제3 스위치가 온되는 경우 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 레퍼런스 셀을 포함하는 셀부;
대칭적으로 연결된 제7 트랜지스터/제8 트랜지스터와, 다수의 제4 스위치와, 다수의 캐패시터를 포함하며, 상기 다수의 제1 스위치 및 상기 다수의 제4 스위치의 온/오프 제어를 통해 상기 제1 트랜지스터의 문턱 전압과 상기 제2 트랜지스터의 문턱 전압을 저장하는 저장부;를 포함하되,
상기 센스 앰프는 상기 저장부에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하고,
상기 다수의 제4 스위치는 제4-1 스위치 및 제4-2 스위치를 포함하고, 상기 다수의 캐패시터는 제1 캐패시터 및 제2 캐패시터를 포함하되, 상기 제1 캐패시터의 일단은 제1 노드에서 상기 제3 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 일단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제2 캐패시터의 일단은 제2 노드에서 상기 제4 트랜지스터의 게이트 전극, 상기 제8 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 타단과 연결되고, 상기 제4-1 스위치의 일단은 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극과 연결되고, 상기 제4-1 스위치의 타단은 접지와 연결되고, 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극은 전원 전압단과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로.A first transistor / second transistor symmetrically connected for power supply, a third transistor / fourth transistor symmetrically connected for a read operation, and a sense amplifier including a plurality of first switches;
A data cell connected to the sense amplifier through a fifth transistor when the second switch is turned on and a reference cell connected to the sense amplifier through a sixth transistor when the third switch is turned on;
The second switch and the fourth switch are turned on / off by controlling the first switch and the plurality of fourth switches, respectively, And a storage unit for storing a threshold voltage of the transistor and a threshold voltage of the second transistor,
The sense amplifier performs a read operation of the memory cell using the voltage stored in the storage unit,
Wherein the plurality of fourth switches include a 4-1 switch and a 4-2 switch, the plurality of capacitors including a first capacitor and a second capacitor, wherein one end of the first capacitor is connected to the first node, A gate electrode of the third transistor, a drain electrode of the seventh transistor, and one end of the 4-2 switch, the other end of the first capacitor is connected to the gate electrode of the first transistor, One end of the fourth transistor is connected to the gate electrode of the fourth transistor, the drain electrode of the eighth transistor and the other end of the fourth-ninth switch at a second node, And the other terminal of the fourth transistor is connected to the ground, and the gate electrode of the seventh transistor and the gate of the eighth transistor are connected to the ground, And a gate electrode connected to the power supply voltage terminal. 삭제delete 제1항에 있어서,
상기 제1 트랜지스터의 드레인 전극은 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제2 트랜지스터의 드레인 전극은 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극은 서로 연결되고, 상기 제3 트랜지스터의 게이트 전극은 상기 제1 노드와 연결되고, 상기 제4 트랜지스터의 게이트 전극은 상기 제2 노드와 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로.The method according to claim 1,
The drain electrode of the first transistor is connected to the drain electrode of the third transistor, the drain electrode of the second transistor is connected to the drain electrode of the fourth transistor, the source electrode of the third transistor, Wherein the source electrode of the third transistor is connected to the first node, the gate electrode of the third transistor is connected to the first node, and the gate electrode of the fourth transistor is connected to the second node. 제3항에 있어서,
상기 다수의 제1 스위치는 제1-1 스위치, 제1-2 스위치, 제1-3 스위치, 제1-4 스위치, 제1-5 스위치 및 제1-6 스위치를 포함하되,
상기 제1-1 스위치의 일단은 전원 전압단과 연결되고, 상기 제1-1 스위치의 타단은 상기 제1 트랜지스터의 소스 전극 및 상기 제2 트랜지스터의 소스 전극과 연결되고,
상기 제1-2 스위치의 일단은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-2 스위치의 타단은 상기 제1 캐패시터의 타단 및 상기 제1 트랜지스터의 게이트 전극과 연결되고,
상기 제1-3 스위치의 일단은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제1-3 스위치의 타단은 상기 제2 캐패시터의 타단 및 상기 제2 트랜지스터의 게이트 전극과 연결되고,
상기 제1-4 스위치의 일단은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제1-4 스위치의 타단은 상기 제2 노드와 연결되고,
상기 제1-5 스위치의 일단은 상기 제1 노드와 연결되고, 상기 제1-5 스위치의 타단은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고,
상기 제1-6 스위치의 일단은 상기 제3 트랜지스터의 소스 전극 및 상기 제4 트랜지스터의 소스 전극과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로.The method of claim 3,
The plurality of first switches include a 1-1 switch, a 1-2 switch, a 1-3 switch, a 1-4 switch, a 1-5 switch, and a 1-6 switch,
One end of the 1-1 switch is connected to the power supply voltage terminal, the other terminal of the 1-1 switch is connected to the source electrode of the first transistor and the source electrode of the second transistor,
One end of the 1-2 switch is connected to the drain electrode of the first transistor and the drain electrode of the third transistor, and the other end of the 1-2 switch is connected to the other end of the first capacitor and the gate of the first transistor Electrode,
One end of the first-third switch is connected to the drain electrode of the second transistor and the drain electrode of the fourth transistor, and the other end of the first-third switch is connected to the other end of the second capacitor and the gate of the second transistor Electrode,
One end of the first to fourth switches is connected to the drain electrode of the first transistor and the drain electrode of the third transistor, the other end of the first to fourth switches is connected to the second node,
And the other end of the seventh switch is connected to the drain electrode of the second transistor and the drain electrode of the fourth transistor,
And one end of the 1-6 switch is connected to a source electrode of the third transistor and a source electrode of the fourth transistor. 제4항에 있어서,
상기 제5 트랜지스터의 드레인 전극은 상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되고, 상기 제5 트랜지스터의 소스 전극은 상기 데이터 셀과 연결되고,
상기 제6 트랜지스터의 드레인 전극은 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극과 연결되고, 상기 제6 트랜지스터의 소스 전극은 상기 레퍼런스 셀과 연결되는 것을 특징으로 하는 메모리 셀 읽기 회로.5. The method of claim 4,
A drain electrode of the fifth transistor is connected to a drain electrode of the first transistor and a drain electrode of the third transistor, a source electrode of the fifth transistor is connected to the data cell,
A drain electrode of the sixth transistor is connected to a drain electrode of the second transistor and a drain electrode of the fourth transistor, and a source electrode of the sixth transistor is connected to the reference cell. 제5항에 있어서,
상기 다수의 제1 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 다수의 제4 스위치 각각은 시간적으로 연속된 제1 시간, 제2 시간, 제3 시간, 제4 시간, 제5 시간 및 제6 시간을 포함하는 제어 주기에 따라 제어되는 것을 특징으로 하는 메모리 셀 읽기 회로. 6. The method of claim 5,
Wherein each of the plurality of first switches, the second switch, the third switch and the plurality of fourth switches comprises a first time, a second time, a third time, a fourth time, a fifth time, 6 < / RTI > hours. ≪ Desc / Clms Page number 21 > 제6항에 있어서,
상기 제1 시간에서, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 온되고, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로.The method according to claim 6,
In the first time, the 1-2 switch, the 1-3 switch, the 1-6 switch, and the 4-1 switch are turned on, and the 1-1 switch, the 1-4 switch , The first-fifth switch, the second switch, the third switch, and the fourth-twenty-ninth switch are turned off. 제6항에 있어서,
상기 제2 시간에서, 상기 제1-1 스위치, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제4-1 스위치는 온되고, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제1-6 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. The method according to claim 6,
In the second time, the 1-1 switch, the 1-2 switch, the 1-3 switch and the 4-1 switch are turned on, and the 1-4 switch, the 1-5 switch , The first-sixth switch, the second switch, the third switch, and the fourth-two switch are turned off. 제6항에 있어서,
상기 제3 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. The method according to claim 6,
In the third time, the 1-1 switch, the 1-4 switch, the 1-5 switch, the second switch, the third switch and the 4-2 switch are turned on, -2 switch, the 1-3 switch, the 1-6 switch, and the 4-1 switch are turned off. 제6항에 있어서,
상기 제4 시간에서, 상기 제1-1 스위치, 상기 제1-5 스위치, 상기 제2 스위치, 상기 제3 스위치 및 상기 제4-2 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-4 스위치, 상기 제1-6 스위치 및 상기 제4-1 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. The method according to claim 6,
In the fourth time, the 1-1 switch, the 1-5 switch, the second switch, the third switch, and the 4-2 switch are turned on, and the 1-2 switch, -3 switch, the 1-4 switch, the 1-6 switch, and the 4-1 switch are turned off. 제6항에 있어서,
상기 제5 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치, 상기 제2 스위치 및 상기 제3 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제1-6 스위치, 상기 제4-1 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. The method according to claim 6,
In the fifth time, the 1-1 switch, the 1-4 switch, the 1-5 switch, the second switch and the third switch are turned on, and the 1-2 switch, -3 switch, the 1-6 switch, the 4-1 switch, and the 4-2 switch are turned off. 제6항에 있어서,
상기 제6 시간에서, 상기 제1-1 스위치, 상기 제1-4 스위치, 상기 제1-5 스위치 및 상기 제1-6 스위치는 온되고, 상기 제1-2 스위치, 상기 제1-3 스위치, 상기 제2 스위치 및 상기 제3 스위치, 상기 제4-1 스위치 및 상기 제4-2 스위치는 오프되는 것을 특징으로 하는 메모리 셀 읽기 회로. The method according to claim 6,
In the sixth time, the 1-1 switch, the 1-4 switch, the 1-5 switch and the 1-6 switch are turned on, and the 1-2 switch, the 1-3 switch , The second switch and the third switch, the 4-1 switch and the 4-2 switch are turned off. 제6항에 있어서,
상기 제1 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극이 연결된 지점과, 상기 제2 트랜지스터의 드레인 전극 및 상기 제4 트랜지스터의 드레인 전극이 연결된 지점에서 출력 신호가 출력되는 것을 특징으로 하는 메모리 셀 읽기 회로. The method according to claim 6,
And an output signal is output at a point where the drain electrode of the first transistor and the drain electrode of the third transistor are connected and the drain electrode of the second transistor and the drain electrode of the fourth transistor are connected. Read circuit. 전원 공급을 위해 각각 대칭적으로 연결된 제1 트랜지스터/제2 트랜지스터, 읽기 동작을 위해 대칭적으로 연결된 제3 트랜지스터/제4 트랜지스터와, 다수의 제1 스위치를 포함하는 센스 앰프;
제2 스위치 및 제5 트랜지스터를 통해 상기 센스 앰프와 연결되는 데이터 셀 및 제3 스위치 및 제6 트랜지스터를 통해 상기 센스 앰프와 연결되는 레퍼런스 셀을 포함하는 셀부;
대칭적으로 연결된 제7 트랜지스터/제8 트랜지스터와, 제1 캐패시터, 제2 캐패시터, 제4-1 스위치 및 제4-2 스위치를 포함하되, 상기 제1 캐패시터의 일단이 제1 노드에서 상기 제3 트랜지스터의 게이트 전극, 상기 제7 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 일단과 연결되고, 상기 제1 캐패시터의 타단은 상기 제1 트랜지스터의 게이트 전극과 연결되고, 상기 제2 캐패시터의 일단은 제2 노드에서 상기 제4 트랜지스터의 게이트 전극, 상기 제8 트랜지스터의 드레인 전극 및 상기 제4-2 스위치의 타단과 연결되고, 상기 제4-1 스위치의 일단은 상기 제7 트랜지스터의 게이트 전극 및 상기 제8 트랜지스터의 게이트 전극과 연결되고, 상기 제4-1 스위치의 타단은 접지와 연결되는 저장부;를 포함하되,
상기 센스 앰프는 상기 제1 캐패시터 및 상기 제2 캐패시터에 저장된 전압을 이용하여 메모리 셀의 읽기 동작을 수행하는 것을 특징으로 하는 메모리 셀 읽기 회로. A first transistor / second transistor symmetrically connected for power supply, a third transistor / fourth transistor symmetrically connected for a read operation, and a sense amplifier including a plurality of first switches;
A cell unit including a data cell connected to the sense amplifier through a second switch and a fifth transistor, and a reference cell connected to the sense amplifier through a third switch and a sixth transistor;
A first capacitor, a second capacitor, a fourth switch, and a fourth switch, wherein one end of the first capacitor is connected to the third node at the first node, A gate electrode of the transistor, a drain electrode of the seventh transistor, and one end of the 4-2 switch, the other end of the first capacitor is connected to the gate electrode of the first transistor, One end of the fourth transistor is connected to the gate electrode of the fourth transistor, the drain electrode of the eighth transistor, and the other end of the fourth- And a storage unit connected to the gate electrode of the eighth transistor and the other end of the 4-1 switch connected to the ground,
Wherein the sense amplifier performs a read operation of a memory cell using a voltage stored in the first capacitor and the second capacitor.
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