KR101655680B1 - Hsr 기반한 고가용성 네트워크 장치 - Google Patents

Abstract

본 발명은 HSR 기반한 고가용성 네트워크 장치에 관한 것에 관한 것이다. 본 발명의 일예와 관련된 네트워크 장치는 HSR(High-availability Seamless Redundancy)망에서 HSR데이터를 송수신하는 네트워크 장치에 있어서, 상기 외부 장치와 연결되는 인터링크 포트; 상기 HSR데이터를 처리하는 FPGA(field-programmable gate array); 상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 1 방향에서 송수신하는 제 1 HSR 포트; 및 상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 2 방향에서 송수신하는 제 2 HSR 포트;를 포함하되, 상기 FPGA는, 프로세서 및 HSR IP(Intellectual property)를 포함하며, 상기 프로세서 및 상기 HSR IP는 상기 FPGA 내에 SoC(시스템온칩)화 되고, 상기 프로세서는, 상기 외부 장치로부터 상기 인터링크 포트를 통해 수신한 제 1 데이터에 HSR 태그(tag)를 붙여 HSR데이터인 제 2 데이터를 생성하고, 상기 제 2 데이터를 상기 HSR IP로 전송하며, 상기 HSR IP는, 상기 제 2 데이터를 상기 제 1 HSR 포트를 통해 상기 제 1 방향으로 송신하고, 상기 제 2 HSR 포트를 통해 상기 제 2 방향으로 송신하며, 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트가 수신한 상기 제 2 데이터를 폐기하고, 상기 HSR 망 내 상기 네트워크 장치 외의 네트워크 장치에서 송신한 HSR 데이터인 제 3 데이터를 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트를 통해 수신하여 상기 프로세서로 전송하고, 상기 프로세서는, 상기 제 1 HSR 포트를 통해 수신한 제 3 데이터 및 상기 제 2 HSR 포트를 통해 수신한 제 3 데이터 중 먼저 수신한 제 3 데이터를 취하고, 후에 수신한 제 3 데이터를 폐기하며, 상기 취한 제 3 데이터에서 HSR 태그를 제거하여 제 4 데이터를 생성하고, 상기 제 4 데이터를 상기 인터링크 포트를 통해 상기 외부장치로 전송할 수 있다.

Description

HSR 기반한 고가용성 네트워크 장치{Apparatus for high availability network based on HSR}

본 발명은 HSR 기반한 고가용성 네트워크 장치에 관한 것으로, 보다 상세하게는 상위 계층으로부터 수신한 데이터를 HSR 프로토콜에 따라 망에서 송수신하기 위한 시스템온칩(SoC)과 RSTP 망을 이용하기 위해 RSTP 모듈을 포함하는 네트워크 장치에 관한 것이다.

최근 스마트한 전력망 솔루션 개발이 전 세계적인 이슈로 떠오르고 있다. 특히, 전력망의 전송 및 분배 변전소에서 사용되는 장비의 양방향 통신 및 리얼타임 제어가 이슈가 되고 있다.

이러한 변전소 운영을 효과적으로 수행할 수 있게 돕기 위해서 보호, 제어, 감시기능에 최신의 ICT(Information and Communications Technology)를 적용하여 자동화하는 것과 경제적이고 안정적인 변전소 환경을 구축하는 것이 목표이고, 이것이 전 세계적인 추세이다.

이러한 추세에 맞추어 차세대 지능형 전자 디바이스와의 통신을 보장하고, 변전소 자동화 시스템의 미래 경쟁력을 보장하기 위해 디지털 변전소가 정상적으로 운영되기 위해서는 높은 수준의 가용성과 전송능력, 신뢰성, 경제성 만족이 요구된다.

특히, 디지털 변전소 내부에서도 가장 높은 수준의 가용성과 네트워크 성능을 요구하는 프로세스 버스용 네트워크 구성 프로토콜이 필요한 실정이다.

종래의 프로세스 버스용 네트워크 구성 프로토콜로는 RSTP(Rapid spanning-tree protocol)가 사용되고 있지만 RSTP는 고장 복구시간이 0ms 아니어서 안정적인 운영을 하기에 부족함이 많았다.

이러한 RSTP의 단점을 보완하는 네트워크로는 HSR 네트워크가 있다. HSR 네트워크는 링구조로서 양방향으로 데이터를 송수신하여 어느 한 곳에 이상이 발생하더라도 다른 방향에서 데이터를 송수신할 수 있어 고장 복구시간이 0ms에 수렴한다는 장점이 있기 때문이다.

따라서 이러한 HSR 네트워크에서 데이터를 송수신할 수 있도록 빠른 연산이 가능한 네트워크 장치의 개발이 요구되고 있는 실정이다.

본 발명은 상기한 바와 같은 일반적인 기술의 문제점을 해결하기 위하여 안출된 것으로서, HSR망에서 데이터를 송수신 할 수 있는 네트워크 장치를 사용자에게 제공하는 데 그 목적이 있다.

구체적으로, HSR 스위칭 로직을 FPGA 내에 IP로서 SoC하여 프로세서가 가지는 부하를 줄이고 빠른 연산이 가능하여 시스템의 성능을 높이는 데 그 목적이 있다.

또한, 변전소와 같은 전력계통에 HSR 망을 적용하고, 본 발명의 네트워크 장치를 사용하여 변전소의 보호, 제어, 감시를 안정적으로 하는 데 그 목적이 있다.

또한, HSR망을 사용할 수 있어, 링크가 끊어지는 등 네트워크의 고장이 발생하여도 고장 극복시간이 0ms이므로 안정적인 네트워크를 구축하는 데 그 목적이 있다.

또한, HSR 망 뿐만 아니라 기존의 RSTP 망까지 사용할 수 있는 네트워크 장치를 제공하는 데 그 목적이 있다.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기한 과제를 실현하기 위한 본 발명의 일예와 관련된 네트워크 장치는 HSR(High-availability Seamless Redundancy)망에서 HSR데이터를 송수신하는 네트워크 장치에 있어서, 상기 외부 장치와 연결되는 인터링크 포트; 상기 HSR데이터를 처리하는 FPGA(field-programmable gate array); 상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 1 방향에서 송수신하는 제 1 HSR 포트; 및 상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 2 방향에서 송수신하는 제 2 HSR 포트;를 포함하되, 상기 FPGA는, 프로세서 및 HSR IP(Intellectual property)를 포함하며, 상기 프로세서 및 상기 HSR IP는 상기 FPGA 내에 SoC(시스템온칩)화 되고, 상기 프로세서는, 상기 외부 장치로부터 상기 인터링크 포트를 통해 수신한 제 1 데이터에 HSR 태그(tag)를 붙여 HSR데이터인 제 2 데이터를 생성하고, 상기 제 2 데이터를 상기 HSR IP로 전송하며, 상기 HSR IP는, 상기 제 2 데이터를 상기 제 1 HSR 포트를 통해 상기 제 1 방향으로 송신하고, 상기 제 2 HSR 포트를 통해 상기 제 2 방향으로 송신하며, 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트가 수신한 상기 제 2 데이터를 폐기하고, 상기 HSR 망 내 상기 네트워크 장치 외의 네트워크 장치에서 송신한 HSR 데이터인 제 3 데이터를 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트를 통해 수신하여 상기 프로세서로 전송하고, 상기 프로세서는, 상기 제 1 HSR 포트를 통해 수신한 제 3 데이터 및 상기 제 2 HSR 포트를 통해 수신한 제 3 데이터 중 먼저 수신한 제 3 데이터를 취하고, 후에 수신한 제 3 데이터를 폐기하며, 상기 취한 제 3 데이터에서 HSR 태그를 제거하여 제 4 데이터를 생성하고, 상기 제 4 데이터를 상기 인터링크 포트를 통해 상기 외부장치로 전송할 수 있다.

또한, 상기 FPGA는 상기 HSR 망 내 상기 네트워크 장치 외의 네트워크 장치와 동기화하는 PTP IP(Precision time protocol Intellectual property)를 더 포함하고, 상기 PTP IP는 상기 FPGA 내에 SoC(시스템온칩)화 될 수 있다.

또한, 상기 프로세서와 연결되어 상기 프로세서에서 처리되는 데이터를 RSTP 망에서 송수신하기 위해 RSTP(Rapid spanning-tree protocol) 데이터로 변환하는 RSTP IC(Integrated circuit); 및 상기 RSTP IC에서 변환된 데이터를 상기 RSTP망에서 송수신하는 제 1 RSTP 포트 및 제 2 RSTP 포트;를 더 포함할 수 있다.

또한, 상기 FPGA는 외부의 ADC(Analog digital converter)를 제어하여 상기 ADC에서 변환된 디지털 신호를 수신하고, 수신한 디지털 신호를 상기 프로세서로 전송하는 ADC 제어부를 더 포함하고, 상기 ADC 제어부는 상기 FPGA 내에 SoC(시스템온칩)화 될 수 있다.

또한, 상기 FPGA는 외부의 디스플레이 장치를 제어하여 상기 프로세서에서 처리되는 데이터를 상기 디스플레이 장치가 출력하도록 제어하는 디스플레이 제어부를 더 포함하고, 상기 디스플레이 제어부는 상기 FPGA 내에 SoC(시스템온칩)화 될 수 있다.

또한, 상기 프로세서에서 처리되는 데이터를 저장하는 메모리;를 더 포함할 수 있다.

한편, 상기한 과제를 실현하기 위한 본 발명의 일예와 관련된 쿼드박스는 제 1 HSR 망 및 제 2 HSR 망을 연결하는 쿼드박스에 있어서, 상기 쿼드박스는 제 1항에 따른 네트워크 장치인 제 1 네트워크 장치 및 제 2 네트워크 장치를 포함하고, 상기 제 1 네트워크 장치의 제 1 HSR 포트는 제 1 HSR 망의 제 1 방향에 연결되고, 상기 제 1 네트워크 장치의 제 2 HSR 포트는 제 1 HSR 망의 제 2 방향에 연결되며 상기 제 2 네트워크 장치의 제 1 HSR 포트는 제 2 HSR 망의 제 1 방향에 연결되고, 상기 제 2 네트워크 장치의 제 2 HSR 포트는 제 2 HSR 망의 제 2 방향에 연결되며 상기 제 1 네트워크 장치 및 상기 제 2 네트워크 장치 각각의 인터링크 포트는 서로 연결되어 데이터를 송수신할 수 있다.

한편, 상기한 과제를 실현하기 위한 본 발명의 일예와 관련된 네트워크 장치는 PCI-e(Peripheral component interconnect Express) 슬롯에 연결되고 HSR(High-availability Seamless Redundancy)망에서 HSR데이터를 송수신하는 네트워크 장치에 있어서, 상기 PCI-e 슬롯에 연결되는 PCI-e 모듈; 상기 HSR데이터를 처리하는 FPGA(field-programmable gate array); 상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 1 방향에서 송수신하는 제 1 HSR 포트; 및 상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 2 방향에서 송수신하는 제 2 HSR 포트;를 포함하되, 상기 FPGA는,

프로세서 및 HSR IP(Intellectual property)를 포함하며, 상기 프로세서 및 상기 HSR IP는 상기 FPGA 내에 SoC(시스템온칩)화 되고, 상기 프로세서는, 상기 외부 장치로부터 상기 인터링크 포트를 통해 수신한 제 1 데이터에 HSR 태그(tag)를 붙여 HSR 데이터인 제 2 데이터를 생성하고, 상기 제 2 데이터를 상기 HSR IP로 전송하며, 상기 HSR IP는, 상기 제 2 데이터를 상기 제 1 HSR 포트를 통해 상기 제 1 방향으로 송신하고, 상기 제 2 HSR 포트를 통해 상기 제 2 방향으로 송신하며, 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트가 수신한 상기 제 2 데이터를 폐기하고,

상기 HSR 망 내 상기 네트워크 장치 외의 네트워크 장치에서 송신한 HSR 데이터인 제 3 데이터를 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트를 통해 수신하여 상기 프로세서로 전송하고, 상기 프로세서는, 상기 제 1 HSR 포트를 통해 수신한 제 3 데이터 및 상기 제 2 HSR 포트를 통해 수신한 제 3 데이터 중 먼저 수신한 제 3 데이터를 취하고, 후에 수신한 제 3 데이터를 폐기하며, 상기 취한 제 3 데이터에서 HSR 태그를 제거하여 제 4 데이터를 생성하고, 상기 제 4 데이터를 상기 인터링크 포트를 통해 상기 외부장치로 전송할 수 있다.

상기와 같이 구성되는 본 발명은 HSR망에서 데이터를 송수신 할 수 있는 네트워크 장치를 사용자에게 제공할 수 있다.

구체적으로, HSR 스위칭 로직을 FPGA 내에 IP로서 SoC하여 프로세서가 가지는 부하를 줄이고 빠른 연산이 가능하여 시스템의 성능을 높일 수 있다.

또한, 변전소와 같은 전력계통에 HSR 망을 적용하고, 본 발명의 네트워크 장치를 사용하여 변전소의 보호, 제어, 감시를 안정적으로 할 수 있다.

또한, HSR망을 사용할 수 있어, 링크가 끊어지는 등 네트워크의 고장이 발생하여도 고장 극복시간이 0ms이므로 안정적인 네트워크를 구축할 수 있다.

또한, HSR망 뿐만 아니라 기존의 RSTP 망까지 사용할 수 있는 네트워크 장치를 제공할 수 있다.

본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

도 1은 IEC 61850 기반 변전 자동화 시스템(SAS based on IEC　61850)을 레벨에 따라 나타낸 것이다.
도 2는 HSR 망과 HSR망에서 데이터가 전송되는 것을 나타낸다.
도 3은 본 발명의 일 실시례에 따른 네트워크 장치를 나타내는 블록 구성도(block diagram)이다.
도 4a는 본 발명의 일 실시례에 따라 네트워크 장치가 HSR 망 내 다른 네트워크 장치와 데이터를 송수신하는 과정을 나타낸 순서도이고, 도 4b는 본 발명의 일 실시례에 따라 HSR망의 네트워크 장치에서 데이터가 송수신되는 것을 나타내는 그림이다.
도 5는 본 발명의 일 실시례에 따라 2개의 HSR망 사이에 쿼드박스가 연결된 것을 나타내는 그림이다.
도 6은 본 발명의 일 실시례에 따른 PCIe 기반 HSR스위칭 카드의 블록구성도이다.

도 1은 IEC 61850 기반 변전 자동화 시스템(SAS based on IEC　61850)을 레벨에 따라 나타낸 것으로서, 도 1을 참조하면 IEC 61850 기반 변전 자동화 시스템은 기능과 제어대상에 따라 스테이션 레벨(Station Level), 베이 레벨(Bay Level),프로세스 레벨(Process Level)로 구분된다.

각 레벨사이는 이더넷(Ethernet) 기반의 LAN(Local Area Network)을 이용하며 SV(Sampled Value),GOOSE(Generic Object Oriented Substation Events)를 보호,제어,감시 목적으로 통신한다.

스테이션 버스와 프로세스 버스는 이더넷 기반이며 하나의 Broadcasting Domain으로 기능은 동일하지만 요구하는 성능과 대상에 따라 구분한다.

프로세스 레벨에서는 CT(Current Transformer)와 VT(Voltage Transformer)에서 측정(Sampling)한 아날로그 전류 값과 전압 값을 MU(Merging Unit)을 통해 디지털화하여서 이더넷 기반 LAN을 통해 베이 레벨로 전달하고, 베이 레벨에서 프로세스 레벨의 정보를 받아 보호 IED(Intelligent Electronic Device)와 제어 IED를 통해 보호와 제어를 수행한다.

스테이션 레벨에서는 변전 자동화 시스템 전체적인 관리와 HMI(Human-machine Interface),SCADA(Supervisory Control and Data Acquisition)와의 통신을 수행한다.

스테이션 레벨과 베이 레벨 사이의 통신을 위한 이더넷 기반 네트워크를 스테이션 버스라 하고 베이 레벨과 프로세스 레벨의 통신을 위한 이더넷 기반네트워크를 프로세스 버스라고 한다.

스테이션 버스와 프로세스 버스는 변전 자동화 시스템에서 메시지 교환을 위한 데이터 통신이라는 동일한 기능을 수행하지만 프로세스 버스는 Trip을 위한 빠르고 신뢰성이 높은 데이터 통신과 순간적인 값(Instantaneous Value) SV의 전송을 위한 높은 수준의 실시간 통신(Hard Real-time)이 필요하다.

즉, 프로세스 버스는 프로세스 레벨에서 보호를 위한 SV를 전송하거나 고전압 장비의 제어를 위한 메시지의 전송을 위한 네트워크로 적은 비용(Cost)로 신뢰성(Reliability),높은 수준의 시간성(Hard Real-iime),가용성(Availability),확장성(Scalability)을 요구한다. 변전 자동화 시스템에서 고장이 발생했을 때 고장을 인지하고 그에 대한 대응으로 변전 장치를 제어하는 일련의 과정은 3ms이내의 전송 속도를 요구하고 프로세스 버스가 고장 났을 때 변전 자동화 시스템의 고장에 적절하게 대처하지 못 할 경우 저기능(Under-Function)상태가 될 수 있다.

이와 같이 고 신뢰성, 고 가용성을 요구하는 프로세스 버스에 적용하기에 적합한 망으로는 HSR(High-availability Seamless Redundancy) 망이 있다.

HSR은 스마트 전력용으로 표준 제정된 고장 극복용 프로토콜로서, Ring 네트워크에서 고장 극복시간이 '0'이 되는 것을 목표로 개발되었다. 즉, 노드 또는 링크 장애에서 네트워크 동작의 어떠한 중단도 없음을 의미하는 것이다.

HSR에서는 frame loss가 발생하지 않고, 노드 이중화(Port redundancy)를 사용하며 고장 복구 시간이 zero recovery time일 것으로 예상된다. 또한 HSR은 네트워크를 구성하는 노드 수에 제한이 없다는 장점이 있어 프로세스 버스에 적용되기에 유리하다.

이하에서는 HSR 망에 대해서 간략히 설명한다.

도 2는 HSR 망과 HSR망에서 데이터가 전송되는 것을 나타낸다.

HSR은 High availability Seamless Ring이라고도 하고 High availability Seamless Redundancy라고도 하는데 HSR이 링 토폴로지로 구성하지만 QuadBox를 이용하여 다양한 토폴로지를 구성할 수 있기 때문에 최근에는 High availability Seamless Redundancy의 의미로 사용한다.

HSR 망은 도 2와 같이 링(ring) 구조를 가져 출발지에서 프레임을 전송하면 HSR를 구성하는 HSR 노드의 특징에 따라 동일한 프레임을 양방향으로 전송한다. 각 프레임은 모든 HSR 노드에서 수신여부를 확인하고 수신하지 않는 경우 양옆의 이웃노드로 포워딩한다. 그리고 전송된 각 프레임은 링을 한 바퀴 돌아서 출발지에 도착하여 제거된다.

이러한 HSR 노드에 SAN(Single Attached Node)을 연결하기 위해서는 Redbox를 사용한다. Redbox는 프록시(Proxy)역할을 수행하며 Proxy Node Table을 유지하면서 어떤 SAN에 메시지를 전달할지 결정한다. 본 발명의 네트워크 장치는 HSR에서 Redbox에 해당하는 장치이다.

HSR의 특징 중 하나는 Quadbox를 이용하여 여러 토폴로지를 구성할 수 있다는 것이다. 즉, 본 발명의 네트워크 장치 2개를 연결하여 Quadbox를 구현할 수 있다.

한편, HSR의 장점중 하나는 네트워크 관리 측면에서 멀티케스팅이나 브로드케스팅로 동작할 때 두 개의 메시지가 시간차를 가지고 도착해야 하는데 메시지가 하나만 도착하는 경우에 네트워크에 고장이 발생한 것을 알 수 있다. HSR은 링 토폴로지(Ring Topology)를 기초로 하는 프로토콜로 가장 단순한 방법을 통해 효과적으로 네트워크의 가용성을 높인다.

이하에서는 상기 설명한 HSR 망의 HSR 노트데 SAN(Single attached node)를 연결하기 위한 네트워크 장치(Redbox)의 구성에 대해 구체적으로 설명한다.

도 3은 본 발명의 일 실시례에 따른 네트워크 장치를 나타내는 블록 구성도(block diagram)이다.

이하, 본 발명과 관련된 네트워크 장치에 대하여 도면을 참조하여 보다 상세하게 설명한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.

도 3을 참조하면, 본 발명이 제안하는 네트워크 장치는 인터링크 포트(100), FPGA(field-programmable gate array)(200), HSR 포트(310, 320), RSTP IC(Rapid spanning-tree protocol Integrated circuit)(400), RSTP 포트(410, 420) 및 메모리(500)를 포함할 수 있다. 단, 도 3에 도시된 구성요소들이 필수적인 것은 아니어서, 그보다 많은 구성요소들을 갖거나 그보다 적은 구성요소들을 갖는 시스템이 구현될 수도 있다.

먼저, 인터링크 포트는(100)는 외부장치, 즉 SAN과 연결되는 포트로서 외부장치로부터 프로세서에서 처리되는 데이터를 수신하거나 프로세서에서 처리된 데이터를 외부장치로 전송하는 통로이다.

이러한 인터링크 포트(100)의 인터페이스로는 LAN을 연결할 때 사용되는 RJ-45가 사용될 수 있다. 다만, 이러한 인터페이스에 한정되는 것은 아니다.

다음으로, FPGA(200)(field-programmable gate array)(200)는 비메모리(500) 반도체의 일종으로, 회로 변경이 불가능한 일반 반도체와 달리 여러 번 회로를 다시 새겨 넣을 수 있는 반도체로서, 프로세서(210), HSR IP(220), PTP IP(230), ADC 제어부(240), 디스플레이 제어부(250)를 포함할 수 있다.

먼저, 프로세서(210)는 FPGA(200) 내에 시스템온칩(SoC)화 되어 본 발명의 네트워크 장치의 동작과 관련된 다양한 연산 및 HSR IP(220)를 제어하는 기능을 하는 구성이다.

프로세서(210)가 HSR IP(220)를 제어하여 데이터가 처리되는 과정에 대해서는 후술한다.

다음으로, HSR IP(220)(High-availability Seamless Redundancy Intellectual property)는 FPGA(200) 내에 시스템온칩(SoC)화 되어 HSR 스위칭 로직을 구현하는 IP로서, 프로세서(210)에 의해 제어된다.

여기서 IP는 Intellectual Property로서, HDL(Hardware Description Language) 코드로 이루어진 소프트 코어(soft core) 형태로 FPGA(200) 칩에 다운로드 되어 사용되기 때문에 부품의 단종 문제를 해결할 수 있고, 오류나 문제가 발생했을 때 또는 성능의 업그레이드 시에 재구성(reconfiguration)을 통해 쉽게 유지 및 보수가 가능한 코어이다.

HSR IP(220)는 프로세서(210)의 제어에 따라 다음과 같은 동작을 한다.

먼저, 인터링크 포트(100)를 통해 외부 장치로부터 수신한 제 1 데이터에 HSR 태그(tag)를 붙여 HSR 데이터인 제 2 데이터를 생성한다.

그리고 HSR IP(220)는 제 2 데이터를 제 1 HSR 포트(310)를 통해 제 1 방향으로 송신하고, 제 2 HSR 포트(320)를 통해 제 2 방향으로 송신한다.

링구조로 된 HSR망의 특성상 제 1 HSR 포트(310)를 통해 송신한 제 2 데이터는 HSR 망을 돌아 제 2 HSR 포트(320)를 통해 수신된다. 그 역으로, 제 2 HSR 포트(320)를 통해 송신한 제 2 데이터를 HSR 망을 돌아 제 1 HSR 포트(310)를 통해 수신된다. 이와 같이 출발지 노드에서 송신한 데이터를 다시 수신한 경우, HSR IP(220)는 송신했던 제 2 데이터를 모두 폐기한다.

한편, HSR IP(220)는 HSR망 내 다른 네트워크 장치가 송신한 제 3 데이터를 제 1 HSR 포트(310) 및 제 2 HSR 포트(320)를 통해 수신한다.

이 때 HSR 망에 고장이 나지 않았다면, 제 1 HSR 포트(310)를 통해 수신한 제 3 데이터 및 제 2 HSR 포트(320)를 통해 수신한 제 3 데이터 모두를 수신하게 된다.

HSR IP(220)는 2개의 제 3 데이터 중 먼저 수신한 제 3 데이터를 취하고, 후에 수신한 제 3 데이터를 폐기하며, 취한 제 3 데이터에서 HSR 태그를 제거하여 제 4 데이터를 생성하고, 제 4 데이터를 상기 인터링크 포트(100)를 통해 상기 외부장치로 전송한다.

만약 HSR 망의 어느 곳에 고장이 발생한 경우라도, 제 1 HSR 포트(310) 및 제 2 HSR 포트(320)는 서로 다른 방향에서 데이터를 수신하기 때문에 제 3 데이터를 수신할 수 있고, 이 때 제 3 데이터를 한번만 수신되기 때문에 HSR IP(220)는 제 3 데이터를 폐기할 필요가 없다.

다음으로, PTP IP(230)(Precision time protocol Intellectual property)는 HSR 망 내의 네트워크 장치 간에 동기화를 하는 IP로서, FPGA(200) 내에 SoC화 된다.

본 발명에서 PTP IP(230)는 IEEE 1588(표준기술)에 따른 PTP IP(230)가 사용될 수 있으며, 마스터 노드가 시간 동기화 정보를 가지고 있는 프레임을 클라이언트 노드로 전송하고, 이를 받은 클라이언트 노드가 마스터 노드로 지연 측정을 위한 요청 프레임을 전송한다. 이어서 이를 받은 마스터 노드가 응답 프레임을 전송함으로써 시간 동기화를 달성한다.

다음으로, ADC(Analog digital converter) 제어부(240)는 외부의 ADC(Analog digital converter)를 제어하는 구성으로서, FPGA(200) 내에 SoC(시스템온칩)화 될 수 있다.

즉, 외부에서 아날로그 신호를 디지털 신호로 변환하는 컨버터를 제어함으로써 FPGA(200)가 디지털 신호를 수신하도록 하는 것이다. 그리고 수신한 디지털 신호를 프로세서(210)로 전송하여 프로세서(210)에서 처리되도록 한다.

다음으로, 디스플레이 제어부(250)는 외부의 디스플레이 장치를 제어하는 구성으로서, FPGA(200) 내에 SoC(시스템온칩)화 될 수 있다.

즉, FPGA(200)에서 처리되는 데이터가 외부의 디스플레이 장치에서 출력되도록 디스플레이 장치를 제어하는 구성이다.

다음으로, HSR 포트는 본 발명의 네트워크 장치가 HSR 망에 접속되기 위한 통로이다. HSR 망의 특성상 HSR 포트는 2개 구비되어 제 1 HSR 포트(310) 및 제 2 HSR 포트(320)로 구성될 수 있다.

제 1 HSR 포트(310)는 FPGA(200)에서 처리되는 HSR데이터를 HSR망의 제 1 방향에서 송수신하고, 제 2 HSR 포트(320)는 FPGA(200)에서 처리되는 HSR데이터를 HSR망의 제 2 방향에서 송수신한다. 즉, 제 1 HSR 포트(310)와 제 2 HSR 포트(320)는 서로 다른 방향으로 데이터를 송신하고, 서로 다른 방향으로부터 데이터를 수신하는 것이다.

이러한 HSR 포트의 규격으로는 SFP(small form-factor pluggable)가 사용될 수 있으나 이에 한정되는 것은 아니다.

다음으로, RSTP IC(400)(Rapid spanning-tree protocol Integrated circuit)(400) 및 RSTP 포트(410, 420)는 FPGA(200)에서 처리되는 데이터를 RSTP 망에서 송수신하기 위한 구성들이다.

RSTP 망은 IEEE 802.1w/D에 준거한 망(network)으로서 이 또한 이중화 기능을 하여 가용성이 높아, 종래의 변전소에 설치되는 망이다. 그러나 RSTP 망은 HSR 망과 달리 특정 통신구간을 차단하고 있다가 다른 구간에서 문제가 발생할 경우 차단된 구간을 개방해 데이터를 포워딩할 수 있게 구동되어, 복구시간이 HSR과 달리 0ms가 될 수 없다는 차이가 있다.

RSTP IC(400)는 프로세서(210)에서 처리되는 데이터를 RSTP 데이터로 변환하고, 제 1 RSTP 포트(410) 및 제 2 RSTP 포트(420)는 변환된 데이터를 RSTP 망에서 송수신한다.

한편, FPGA 밖에 존재하는 집적회로로서 기능을 수행하는 RSTP IC(400) 뿐만 아니라, HSR IP(220)와 같이 FPGA 내에 시스템온칩(SoC)화 되는 RSTP IP가 구현될 수 있다.

다음으로, 메모리(500)는 프로세서(210)에서 처리되는 데이터를 저장하는 구성이다.

본 발명에서 사용될 수 있는 메모리(500)로는 DDR3 Memory 등이 있다. 다만, 본 발명에서 사용할 수 있는 메모리(500)는 이에 한정되는 것은 아니다.

이하에서는 도 4a 및 도 4b를 참조하여 본 발명의 네트워크 장치에 포함된 프로세서와 HSR IP가 데이터를 처리하여 송수신하는 과정에 대해 설명한다.

도 4a는 본 발명의 일 실시례에 따라 네트워크 장치가 HSR 망 내 다른 네트워크 장치와 데이터를 송수신하는 과정을 나타낸 순서도이고, 도 4b는 본 발명의 일 실시례에 따라 HSR망의 네트워크 장치에서 데이터가 송수신되는 것을 나타내는 그림이다.

도 4b에서 source는 HSR 망에 연결된 제 1 네트워크 장치에 해당하고, destination은 본 발명의 상기 HSR 망 내 제 1 네트워크장치 외의 네트워크 장치인 제 2 네트워크 장치에 해당한다.

먼저, 제 1 네트워크 장치의 프로세서가 외부 장치로부터 인터링크 포트를 통해 제 1 데이터를 수신한다(S10).

다음으로, 수신한 제 1 데이터를 HSR IP로 전달한다(S20).

다음으로, HSR IP가 수신한 제 1 데이터에 HSR 태그(tag)를 붙여 HSR 데이터인 제 2 데이터를 생성한다(S30).

다음으로, HSR IP는 제 2 데이터를 제 1 HSR 포트를 통해 HSR망의 제 1 방향으로 송신하고, 제 2 HSR 포트를 통해 HSR망의 제 2 방향으로 송신한다(S40).

즉, 도 4b에서 ①과 ②에 해당하는 단계로서, 제 2 데이터가 복사되어, 복사된 2개의 제 2 데이터가 제 1 HSR 포트인 A포트 및 제 2 HSR 포트인 B포트를 통해 HSR망으로 송신되는 것이다.

다음으로, 제 2 네트워크 장치가 제 1 HSR 포트 및 제 2 HSR 포트를 통해 제 2 데이터를 수신한다(S50).

제 2 네트워크 장치는 HSR망에 연결된 제 2 네트워크 장치의 제 1 HSR 포트 (도 4b destination의 A포트) 및 제 2 HSR 포트(도 4b destination의 B포트)를 통해 제 2 데이터를 수신하는 것이다.

도 4b를 참조하면 제 1 네트워크 장치의 A포트를 통해 송신된 제 2 데이터는 제 2 네트워크 장치의 B포트를 통해 수신되고, 제 1 네트워크 장치의 B포트를 통해 송신된 제 2 데이터는 제 2 네트워크 장치의 A포트를 통해 수신된다.

제 2 네트워크 장치는 제 2 데이터를 2번 수신하게 되는데 제 2 네트워크 장치의 HSR IP는 먼저 수신한 제 2 데이터를 취하고, 후에 수신한 제 2 데이터는 폐기한다. 후에 수신한 제 2 데이터를 폐기하는 것을 나타내는 것이 도 4b에서 ⑦이다.

그리고 제 2 네트워크 장치의 HSR IP는 취한 제 2 데이터에서 HSR 태그를 제거하여 인터링크 포트를 통해 외부로 송신한다.

다음으로, 제 2 네트워크 장치가 제 1 HSR 포트 및 제 2 HSR 포트를 통해 제 2 데이터를 송신한다(S60).

S60 단계는 도 4b에서 ③및 ④에 해당하는 것으로서, HSR 망은 링 구조로서 망에 연결된 노드는 수신한 데이터를 다시 포워딩(전달)하므로, 제 1 HSR 포트(도 4b destination의 B포트)를 통해 수신한 제 2 데이터를 제 2 HSR 포트(도 4b destination의 A포트)를 통해 송신하고, 제 2 HSR 포트(도 4b destination의 A포트)를 통해 수신한 제 2 데이터를 제 1 HSR 포트(도 4b destination의 B포트)를 통해 송신한다.

다음으로, 제 1 네트워크 장치가 제 1 HSR 포트 및 제 2 HSR 포트를 통해 제 2 데이터를 수신한다(S70).

즉, 상기 S60 단계에서 제 2 네트워크가 포워딩한 제 2 데이터를 수신하는 것이다.

다음으로, 제 1 네트워크 장치의 HSR IP가 수신한 제 2 데이터를 폐기한다(S80).

제 1 네트워크 장치가 생성하여 송신한 제 2 데이터가 HSR망을 돌아 다시 수신된 것이므로, 제 1 네트워크 장치의 HSR IP는 수신한 제 2 데이터를 폐기하는 것이다. 즉, S80단계는 도 4b에서 ⑤ 및 ⑥에 해당한다.

이상에서 설명한 과정은 제 1 네트워크 장치에서 HSR 데이터가 생성된 경우만을 나타낸 것이고, 제 2 네트워크 장치가 HSR 데이터(제 3 데이터)를 생성하여 송신하는 경우, 제 1 네트워크 장치는 상기 S50 단계의 제 2 네트워크 장치와 같이 제 3 데이터를 수신하여 먼저 수신한 제 3 데이터만을 취하고, HSR 태그를 제거하여 제 4 데이터를 생성하여 인터링크 포트를 통해 외부장치로 전송하게 된다.

또한, 이 경우 제 2 네트워크 장치는 상기 S70 및 S80단계에서 제 1 네트워크 장치와 같이 제 2 네트워크 장치가 송신한 제 3 데이터를 수신하여 폐기한다.

상기와 같이 설명한 네트워크 장치는 HSR 망에서 Redbox(Redundancy box)에 해당하고, 이하에서는 상기 설명한 Redbox 2개를 연결하여 구현할 수 있는 Quadbox(쿼드박스)에 대해 설명한다.

쿼드박스는 2개의 HSR망, 즉 제 1 HSR망 및 제 2 HSR 망을 연결하여 서로 다른 HSR 망 간에 데이터 송수신이 가능하도록 하는 네트워크 장치이다.

도 5는 본 발명의 일 실시례에 따라 2개의 HSR망 사이에 쿼드박스가 연결된 것을 나타내는 그림이다.

도 5를 참조하면 제 1 HSR 망(Ring 1)과 제 2 HSR 망(Ring 2) 사이에 쿼드박스 2개가 연결되어 있다.

1개의 쿼드박스만으로 두 개의 HSR 망을 연결할 수 있지만 2개를 사용한다면 2개 중 1개의 쿼드박스가 고장났을 때에도 문제없이 두 개의 HSR 망을 연결할 수 있기 때문이다.

이하에서는 1개의 쿼드박스를 사용하는 것을 전제하여 본 발명의 쿼드박스에 대해 설명한다.

쿼드박스는 전술한 본 발명의 네트워크 장치(Redbox) 2개를 포함하고, 각 네트워크 장치의 인터링크 포트는 서로 연결된다.

또한, 2개의 네트워크 장치중 제 1 네트워크 장치의 제 1 HSR 포트는 제 1 HSR 망의 제 1 방향에 연결되고, 제 1 네트워크 장치의 제 2 HSR 포트는 제 1 HSR 망의 제 2 방향에 연결된다.

그리고 제 2 네트워크 장치의 제 1 HSR 포트는 제 2 HSR 망의 제 1 방향에 연결되고, 제 2 네트워크 장치의 제 2 HSR 포트는 제 2 HSR 망의 제 2 방향에 연결된다.

이와 같이 쿼드박스는 제 1 HSR 망과 제 2 HSR 망에 연결되는 것이며, 제 1 HSR 망의 제 1 노드에서 생성된 제 1 데이터가 제 2 HSR 망의 제 2 노드로 전송되는 과정에 대해서 설명한다.

먼저, 제 1 노드는 제 1 데이터에 HSR 태그를 붙여 제 2 데이터를 생성하여 제 1 HSR 망의 양방향으로 송신한다.

다음으로, 쿼드박스의 제 1 HSR 망에 연결된 제 1 네트워크 장치의 제 1 HSR 포트 및 제 2 HSR 포트가 제 2 데이터를 수신하되, 먼저 수신한 제 2 데이터만을 취한다.

다음으로, 쿼드박스의 제 1 네트워크 장치는 취한 제 2 데이터에서 HSR 태그를 제거하여 제 3 데이터를 생성하고, 인터링크 포트를 통해 제 2 HSR망에 연결된 제 2 네트워크 장치로 전달한다.

다음으로, 제 2 네트워크 장치는 잔달받은 제 3 데이터에 HSR 태그를 붙여 제 4 데이터를 생성하여 제 2 HSR 망의 양방향으로 송신한다.

다음으로, 제 2 노드는 제 2 노드의 제 1 HSR 포트 및 제 2 HSR 포트를 통해 제 4 데이터를 수신하되, 먼저 수신한 제 4 데이터만을 취한다.

다음으로, 제 2 노드는 취한 제 4 데이터에서 HSR 태그를 제거하여 제 5 데이터를 생성하게 되며, 제 5 데이터는 제 1 노드에서 생성한 제 1 데이터와 같은 데이터이다.

이와 같은 방법으로 쿼드박스는 2개의 HSR 망 사이의 통신이 가능하도록 한다.

다음으로, 상기 설명한 네트워크 장치(Redbox)에 PCIe(Peripheral component interconnect Express) 모듈을 더 포함하여 PCIe 슬롯에 연결되는 네트워크 장치(PCIe 기반 HSR스위칭 카드)가 구현될 수 있다.

PCIe 기반 HSR 스위칭 카드는 HSR 망에 Non-HSR 지원 PC를 연결하기 위한 목적을 가지며 PC의 PCIe 인터페이스를 이용하여 HSR 스위칭 기능을 제어한다.

이 네트워크 장치를 설명하기 위한 그림이 도 6이며, 도 6을 참조하면 PCIe 기반 HSR스위칭 카드는 FPGA(200), HSR 포트(310,320), PCIe edge(600)를 포함할 수 있다.

FPGA(200)는 HSR IP(220), PTP IP(230), PCIe IP(260)를 포함할 수 있으며, HSR IP(220) 및 PTP IP(230)의 기능은 도 3의 장치와 같다.

도 3의 장치와 다른 점은 프로세서가 FPGA 내에 포함되지 않고 PCIe IP(260)가 더 포함된 것이다.

PCIe IP(260)는 HSR 망을 통해 송수신되는 데이터가 PCIe 인터페이스로 PC에 송수신될 수 있도록 하는 구성이다.

또한, PCIe edge(600)는 PC의 PCIe 슬롯에 장착되기 위한 하드웨어로서, PCIe 인터페이스로 데이터를 전달하는 매개체이다.

PCIe 슬롯에 연결되는 네트워크 장치(PCIe 기반 HSR스위칭 카드)의 기본 동작 원리는 도 3의 동작 원리와 같으나 프로세서가 네트워크 장치 자체에 부존재하고, PCIe로 연결된 PC의 프로세서(CPU)에 의해 제어된다.

따라서 FPGA(200) 내에 별도의 프로세서를 구비할 필요가 없고, PC에 탑재된 고사양의 CPU를 사용하여 동작할 수 있으므로 시스템의 성능을 향상할 수 있으며, 생산비용 또한 저렴해진다는 장점이 있다.

상기와 같이 설명된 HSR 기반한 고가용성 네트워크 장치는 상기 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.

100 : 인터링크 포트
200 : FPGA
210 : 프로세서
220 : HSR IP
230 : PTP IP
240 : ADC 제어부
250 : 디스플레이 제어부
260 : PCIe IP
300 : HSR 포트
310 : 제 1 HSR 포트
320 : 제 2 HSR 포트
400 : RSTP IC
410 : 제 1 RSTP 포트
420 : 제 2 RSTP 포트
500 : 메모리
600 : PCIe edge

Claims (8)

1. HSR(High-availability Seamless Redundancy)망에서 HSR데이터를 송수신하는 네트워크 장치에 있어서,
   외부 장치와 연결되는 인터링크 포트;
   상기 HSR데이터를 처리하는 FPGA(field-programmable gate array);
   상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 1 방향에서 송수신하는 제 1 HSR 포트; 및
   상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 2 방향에서 송수신하는 제 2 HSR 포트;를 포함하되,
   상기 FPGA는,
   프로세서 및 HSR IP(Intellectual property)를 포함하며,
   상기 프로세서 및 상기 HSR IP는 상기 FPGA 내에 SoC(시스템온칩)화 되고,
   상기 HSR IP는,
   상기 프로세서에 의해 제어되되,
   상기 외부 장치로부터 상기 인터링크 포트를 통해 수신한 제 1 데이터에 HSR 태그(tag)를 붙여 HSR 데이터인 제 2 데이터를 생성하고,
   상기 제 2 데이터를 상기 제 1 HSR 포트를 통해 상기 제 1 방향으로 송신하고, 상기 제 2 HSR 포트를 통해 상기 제 2 방향으로 송신하며,
   상기 HSR망을 돌아 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트를 통해 수신된 상기 제 2 데이터를 폐기하고,
   상기 HSR 망 내 상기 네트워크 장치 외의 네트워크 장치에서 송신한 HSR 데이터인 제 3 데이터를 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트를 통해 수신하며,
   상기 제 1 HSR 포트를 통해 수신한 제 3 데이터 및 상기 제 2 HSR 포트를 통해 수신한 제 3 데이터 중 먼저 수신한 제 3 데이터를 취하고, 후에 수신한 제 3 데이터를 폐기하며,
   상기 취한 제 3 데이터에서 HSR 태그를 제거하여 제 4 데이터를 생성하고, 상기 제 4 데이터를 상기 인터링크 포트를 통해 상기 외부 장치로 전송하도록 제어되는 것을 특징으로 하는 네트워크 장치.
2. 제 1항에 있어서,
   상기 FPGA는 상기 HSR 망 내 상기 네트워크 장치 외의 네트워크 장치와 동기화하는 PTP IP(Precision time protocol Intellectual property)를 더 포함하고,
   상기 PTP IP는 상기 FPGA 내에 SoC(시스템온칩)화 되는 것을 특징으로 하는 네트워크 장치.
3. 제 1항에 있어서,
   상기 프로세서와 연결되어 상기 프로세서에서 처리되는 데이터를 RSTP 망에서 송수신하기 위해 RSTP(Rapid spanning-tree protocol) 데이터로 변환하는 RSTP IC; 및
   상기 RSTP IC에서 변환된 데이터를 상기 RSTP망에서 송수신하는 제 1 RSTP 포트 및 제 2 RSTP 포트;를 더 포함하고,
   상기 RSTP IC는 RSTP IC(Integrated circuit) 또는 상기 FPGA 내에 SoC(시스템온칩)화 되는 RSTP IP인 것을 특징으로 하는 네트워크 장치.
4. 제 1항에 있어서,
   상기 FPGA는 외부의 ADC(Analog digital converter)를 제어하여 상기 ADC에서 변환된 디지털 신호를 수신하고, 수신한 디지털 신호를 상기 프로세서로 전송하는 ADC 제어부를 더 포함하고,
   상기 ADC 제어부는 상기 FPGA 내에 SoC(시스템온칩)화 되는 것을 특징으로 하는 네트워크 장치.
5. 제 1항에 있어서,
   상기 FPGA는 외부의 디스플레이 장치를 제어하여 상기 프로세서에서 처리되는 데이터를 상기 디스플레이 장치가 출력하도록 제어하는 디스플레이 제어부를 더 포함하고,
   상기 디스플레이 제어부는 상기 FPGA 내에 SoC(시스템온칩)화 되는 것을 특징으로 하는 네트워크 장치.
6. 제 1항에 있어서,
   상기 프로세서에서 처리되는 데이터를 저장하는 메모리;를 더 포함하는 것을 특징으로 하는 네트워크 장치.
7. 제 1 HSR 망 및 제 2 HSR 망을 연결하는 쿼드박스에 있어서,
   상기 쿼드박스는 제 1항에 따른 네트워크 장치인 제 1 네트워크 장치 및 제 2 네트워크 장치를 포함하고,
   상기 제 1 네트워크 장치의 제 1 HSR 포트는 제 1 HSR 망의 제 1 방향에 연결되고, 상기 제 1 네트워크 장치의 제 2 HSR 포트는 제 1 HSR 망의 제 2 방향에 연결되며
   상기 제 2 네트워크 장치의 제 1 HSR 포트는 제 2 HSR 망의 제 1 방향에 연결되고, 상기 제 2 네트워크 장치의 제 2 HSR 포트는 제 2 HSR 망의 제 2 방향에 연결되며
   상기 제 1 네트워크 장치 및 상기 제 2 네트워크 장치 각각의 인터링크 포트는 서로 연결되어 데이터를 송수신하는 것을 특징으로 하는 쿼드박스.
8. PC의 PCIe(Peripheral component interconnect Express) 슬롯에 연결되고 HSR(High-availability Seamless Redundancy)망에서 HSR데이터를 송수신하는 네트워크 장치에 있어서,
   상기 PCIe 슬롯에 연결되는 PCIe edge;
   상기 HSR데이터를 처리하는 FPGA(field-programmable gate array);
   상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 1 방향에서 송수신하는 제 1 HSR 포트; 및
   상기 FPGA에서 처리되는 HSR데이터를 상기 HSR망의 제 2 방향에서 송수신하는 제 2 HSR 포트;를 포함하되,
   상기 FPGA는,
   PCIe IP 및 HSR IP(Intellectual property)를 포함하며,
   상기 PCIe IP 및 상기 HSR IP는 상기 FPGA 내에 SoC(시스템온칩)화 되고,
   상기 PCIe IP 는 상기 PC와 상기 HSR IP가 PCIe 인터페이스로 데이터를 송수신하도록 상기 PC와 상기 HSR IP 사이에서 상기 데이터를 처리하며,
   상기 PCIe edge는,
   상기 PCIe IP와 상기 PC의 PCIe 슬롯을 연결하고,
   상기 HSR IP는, 상기 PCIe IP를 통해 상기 PCIe 인터페이스로 상기 PC의 프로세서(CPU)로부터 제어 데이터를 수신하여 제어되되,
   상기 PC로부터 상기 PCIe edge를 통해 수신한 제 1 데이터에 HSR 태그(tag)를 붙여 HSR 데이터인 제 2 데이터를 생성하고,
   상기 제 2 데이터를 상기 제 1 HSR 포트를 통해 상기 제 1 방향으로 송신하고, 상기 제 2 HSR 포트를 통해 상기 제 2 방향으로 송신하며,
   상기 HSR망을 돌아 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트를 통해 수신된 상기 제 2 데이터를 폐기하고,
   상기 HSR 망 내 상기 네트워크 장치 외의 네트워크 장치에서 송신한 HSR 데이터인 제 3 데이터를 상기 제 1 HSR 포트 및 상기 제 2 HSR 포트를 통해 수신하며,
   상기 제 1 HSR 포트를 통해 수신한 제 3 데이터 및 상기 제 2 HSR 포트를 통해 수신한 제 3 데이터 중 먼저 수신한 제 3 데이터를 취하고, 후에 수신한 제 3 데이터를 폐기하며,
   상기 취한 제 3 데이터에서 HSR 태그를 제거하여 제 4 데이터를 생성하고, 상기 제 4 데이터를 상기 PCIe edge를 통해 상기 PC로 전송하도록 제어되는 것을 특징으로 하는 네트워크 장치.

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