KR101649231B1 - Liquid crystal display device - Google Patents

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Abstract

본 발명은 공통전압 레벨을 안정화시킬 수 있는 액정 표시장치에 관한 것으로, 액정패널의 어느 한 기판은, 영상 표시 영역에 위치하는 제1 패턴부와, 영상 표시 영역을 둘러싸도록 비표시 영역에 위치하여 제1 패턴부와 접속되는 제2 패턴부를 포함하는 공통전압 공급패턴을 구비한다. 그 기판은 비표시 영역에서, 복수의 게이트 라인 중 인접한 게이트 라인들 사이와, 복수의 데이터 라인 중 인접한 데이터 라인들 사이에 각각 개별적으로 위치하고, 공통전압 공급패턴의 제2 패턴부와 적어도 하나의 절연막을 사이에 두고 중첩되어 커패시터를 마련하는 복수의 안정화 패턴을 구비한다. 그 기판은 비표시 영역에 위치하여 복수의 구동 신호를 공급받아 복수의 게이트 라인을 구동하는 게이트 구동부를 구비하고, 비표시 영역에 위치하여 게이트 구동부에 복수의 구동 신호를 공급하는 복수의 신호 공급 라인 중 제1 신호 공급 라인은 복수의 안정화 패턴과 접속되고, 각 프레임의 영상 표시 기간에 게이트 구동부 및 상기 복수의 안정화 패턴에 직류 전압을 공급한다.

Figure R1020090123158

스토리지 온 커먼(Storage On Command), 공통전압 공급패턴

The present invention relates to a liquid crystal display device capable of stabilizing a common voltage level, wherein one of the substrates of the liquid crystal panel has a first pattern portion located in a video display region, and a second pattern portion located in a non- And a second pattern portion connected to the first pattern portion. The substrate is disposed in the non-display region, between the adjacent gate lines of the plurality of gate lines and between adjacent ones of the plurality of data lines, and is disposed between the second pattern portion of the common voltage supply pattern and the at least one insulating film And a plurality of stabilization patterns overlapping each other to provide a capacitor. The substrate is provided with a plurality of signal supply lines which are located in a non-display area and which are supplied with a plurality of drive signals and which drive a plurality of gate lines, The first signal supply line is connected to a plurality of stabilization patterns and supplies a DC voltage to the gate driver and the plurality of stabilization patterns during a video display period of each frame.

Figure R1020090123158

Storage On Command, Common Voltage Supply Pattern

Description

액정 표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 액정 표시장치에 관한 것으로, 스토리지 온 커먼(Storage On Command) 구조나 IPS(In Plane Switching) 구조의 액정패널에 공급된 공통전압 레벨을 안정화시킴으로써 영상의 표시 불량을 방지하고 표시 화질을 향상시킬 수 있도록 한 액정 표시장치에 관한 것이다. The present invention relates to a liquid crystal display device, which stabilizes a common voltage level supplied to a liquid crystal panel of a storage on command structure or an IPS (In Plane Switching) structure, thereby preventing display defects of an image and improving display quality To a liquid crystal display device.

일반적으로, 액정 표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이를 위하여, 액정 표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 액정패널을 구동하기 위한 구동회로를 구비한다. In general, a liquid crystal display displays images by adjusting the light transmittance of a liquid crystal having dielectric anisotropy using an electric field. To this end, a liquid crystal display device includes a liquid crystal panel in which pixel regions are arranged in a matrix form, and a driving circuit for driving the liquid crystal panel.

액정패널에는 복수의 게이트 라인과 복수의 데이터 라인이 교차하게 배열되고, 각 게이트 라인과 데이터 라인이 수직교차하여 정의되는 각 영역에는 화소 셀이 위치하게 된다. 여기서, 화소 셀 각각에는 전계를 인가하기 위한 화소전극과 공통전극이 형성된다. 그리고, 각 화소전극은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)와 접속된다. TFT는 게이트 라인의 스캔펄스에 의해 턴-온 되어, 데이터 라인의 데이터 신호가 각 화소전극에 충전되도록 한다. 여기서, 화소 셀 각각에는 스토리지 커패시터가 형성된다. 스토리지 커패시터는 화소 셀의 화소전극과 전단 게이트 라인 사이에 형성되거나, 화소 셀의 화소전극과 스토리지 라인 사이에 형성되어, 화소 셀에 충전된 데이터 전압을 다음 데이터 전압이 충전되기 전까지 유지시키게 된다. In the liquid crystal panel, a plurality of gate lines and a plurality of data lines are arranged in an intersecting manner, and each pixel cell is positioned in each region defined by intersecting the gate lines and the data lines. In each pixel cell, a pixel electrode and a common electrode for applying an electric field are formed. Each pixel electrode is connected to a thin film transistor (TFT) as a switching element. The TFT is turned on by the scan pulse of the gate line so that the data signal of the data line is charged to each pixel electrode. Here, a storage capacitor is formed in each of the pixel cells. The storage capacitor is formed between the pixel electrode of the pixel cell and the previous gate line or is formed between the pixel electrode of the pixel cell and the storage line so that the data voltage charged in the pixel cell is maintained until the next data voltage is charged.

최근에는 공통전압 레벨 변동에 따른 영향을 최소화하고 표시 영상의 화질을 향상시키기 위해 스토리지 온 커먼(Storage On Command) 구조 즉, 스토리지 커패시터가 각 화소 셀의 화소전극과 스토리지 라인 사이에 형성된 구조의 액정패널이 대두되고 있다. In recent years, in order to minimize the influence due to the fluctuation of the common voltage level and to improve the image quality of the display image, a storage on command structure, that is, a liquid crystal panel having a structure in which a storage capacitor is formed between the pixel electrode and the storage line of each pixel cell Is emerging.

각 화소 셀의 화소전극과 스토리지 라인 즉, 각 화소 셀의 화소전극과 공통전압 공급라인의 사이에 스토리지 커패시터가 형성되는 구조에서는 공통전압 레벨 변동을 최소화함으로써 그 전압레벨을 최대한 안정화시키는 것이 매우 중요하다. 이는 화소전극과 공통전극 간의 수평전계에 의해 액정이 구동되는 IPS(In Plane Switching) 구조의 액정패널에서도 마찬가지로 그 중요성이 강조되고 있다. In a structure in which a storage capacitor is formed between the pixel electrode of each pixel cell and the storage line, that is, the pixel electrode of each pixel cell and the common voltage supply line, it is very important to stabilize the voltage level to the utmost by minimizing the common voltage level variation . This is also emphasized in the liquid crystal panel of the IPS (In Plane Switching) structure in which the liquid crystal is driven by the horizontal electric field between the pixel electrode and the common electrode.

하지만, 상기의 스토리지 온 커먼 구조나 IPS 구조의 액정패널은 게이트 및 데이터 라인이나 화소 전극과 함께 공통전압 공급라인까지 하부 기판에 형성되는 구조이기 때문에 게이트 및 데이터 라인 등이 소정부분 중첩되는 공통전압 공급라인은 게이트 및 데이터 전압 등의 영향을 받을 수밖에 없다. 이에, 최근에는 게이트 및 데이터 전압 등의 영향을 최소화하여 공통전압 레벨을 더욱 안정화시킬 수 있는 방안이 요구되고 있는 실정이다. However, since the storage-on-common structure or the IPS structure liquid crystal panel is formed on the lower substrate up to the common voltage supply line together with the gate and data lines or the pixel electrodes, the common voltage supply The line is subject to the effects of gate and data voltages. Therefore, in recent years, there has been a demand for a method for further stabilizing the common voltage level by minimizing the influence of the gate voltage and the data voltage.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 스토리지 온 커먼 구조나 IPS 구조의 액정패널에 공급된 공통전압 레벨을 안정화시킴으로써 영상의 표시 불량을 방지하고 표시 화질을 향상시킬 수 있도록 한 액정 표시장치를 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems and it is an object of the present invention to provide a liquid crystal display device capable of preventing a display failure of an image by stabilizing a common voltage level supplied to a liquid crystal panel of a storage oncommon structure or an IPS structure, The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명의 실시 예에 따른 액정 표시장치는 영상 표시영역과 비표시영역으로 구분되는 액정패널을 구비하고, 액정패널의 어느 한 기판은, 영상 표시 영역에 위치하는 제1 패턴부와, 영상 표시 영역을 둘러싸도록 비표시 영역에 위치하여, 제1 패턴부와 접속되고 비표시 영역의 복수의 게이트 라인 및 복수의 데이터 라인과 교차하는 제2 패턴부를 포함하는 공통전압 공급패턴을 구비한다. 전술한 기판은 비표시 영역에서, 복수의 게이트 라인 중 인접한 게이트 라인들 사이와, 복수의 데이터 라인 중 인접한 데이터 라인들 사이에 각각 개별적으로 위치하고, 공통전압 공급패턴의 제2 패턴부와 적어도 하나의 절연막을 사이에 두고 중첩되어 복수의 커패시터를 마련하는 복수의 안정화 패턴을 구비한다. 전술한 기판은 비표시 영역에 위치하여 복수의 구동 신호를 공급받아 복수의 게이트 라인을 구동하는 게이트 구동부를 구비하고, 비표시 영역에 위치하여 게이트 구동부에 복수의 구동 신호를 공급하는 복수의 신호 공급 라인 중 제1 신호 공급 라인은 복수의 안정화 패턴과 접속되고, 각 프레임의 영상 표시 기간에 게이트 구동부 및 상기 복수의 안정화 패턴에 직류 전압을 공급한다.According to an aspect of the present invention, there is provided a liquid crystal display device including a liquid crystal panel divided into an image display area and a non-display area, And a second pattern portion which is located in a non-display region so as to surround the image display region and which is connected to the first pattern portion and intersects with a plurality of gate lines and a plurality of data lines in a non- Pattern. The above-mentioned substrate is disposed separately in the non-display region between adjacent gate lines among the plurality of gate lines and between adjacent data lines among the plurality of data lines, and the second pattern portion of the common voltage supply pattern and at least one And a plurality of stabilization patterns overlapping each other with an insulating film therebetween to provide a plurality of capacitors. The above-mentioned substrate includes a gate driver for receiving a plurality of driving signals and driving a plurality of gate lines in a non-display area, and a plurality of signal lines A first signal supply line among the lines is connected to a plurality of stabilization patterns, and supplies a DC voltage to the gate driver and the plurality of stabilization patterns during a video display period of each frame.

제1 신호 공급 라인은 비표시 영역에서, 게이트 라인과 교차하는 제1 라인부와, 데이터 라인과 교차하는 제2 라인부를 포함한다. 복수의 안정화 패턴 각각은 비표시 영역에서 게이트 라인 및 데이터 라인과 중첩없이 위치한다. 공통전압 공급패턴의 제2 패턴부는, 비표시 영역에서 게이트 라인 및 데이터 라인과 교차하고, 제2 패턴부와 게이트 라인의 중첩부에 복수의 개구부를 구비하고, 제2 패턴부와 데이터 라인의 중첩부에 복수의 추가 개구부를 구비할 수 있다. 이와 달리, 제2 패턴부와 데이터 라인의 중첩부에서의 제2 패턴부의 제1 폭이, 서로 인접한 데이터 라인들 사이에 위치하는 제2 패턴부의 제2 폭보다 작을 수 있다. The first signal supply line includes, in the non-display region, a first line portion intersecting the gate line and a second line portion crossing the data line. Each of the plurality of stabilization patterns is located in the non-display region without overlapping the gate line and the data line. The second pattern portion of the common voltage supply pattern intersects the gate line and the data line in the non-display region and has a plurality of openings in the overlapping portion of the second pattern portion and the gate line, overlapping the second pattern portion and the data line A plurality of additional openings may be provided in the portion. Alternatively, the first width of the second pattern portion in the overlapping portion of the second pattern portion and the data line may be smaller than the second width of the second pattern portion located between adjacent data lines.

전술한 기판은 제1 신호 공급 라인에 복수의 안정화 패턴을 각각 연결하는 복수의 전극 패턴을 추가로 구비한다. 복수의 안정화 패턴과 접속된 제1 신호 공급 라인은 게이트 구동부에 게이트 스타트 펄스를 공급한다. 게이트 스타트 펄스는 영상 표시 기간에 직류 전압인 게이트 오프 전압을 공급한다.The above-described substrate further includes a plurality of electrode patterns each connecting a plurality of stabilization patterns to the first signal supply line. The first signal supply line connected to the plurality of stabilization patterns supplies a gate start pulse to the gate driver. The gate-start pulse supplies a gate-off voltage which is a DC voltage in the video display period.

복수의 안정화 패턴은 데이터 라인과 동일한 데이터 라인 형성 물질로 구성되어 데이터 라인과 동일층에 위치한다. 복수의 전극 패턴과 제1 신호 공급 라인 사이의 절연막을 관통하는 컨택홀을 통해 각 전극 패턴은 제1 신호 공급 라인과 연결된다. 복수의 전극 패턴과 복수의 안정화 패턴 사이의 절연막을 관통하는 추가 컨택홀을 통해 각 전극 패턴은 각 안정화 패턴과 연결된다. The plurality of stabilization patterns consist of the same data line forming material as the data lines and are located on the same layer as the data lines. Each electrode pattern is connected to the first signal supply line through a contact hole passing through the insulating film between the plurality of electrode patterns and the first signal supply line. Each electrode pattern is connected to each stabilization pattern through additional contact holes passing through the insulating film between the plurality of electrode patterns and the plurality of stabilization patterns.

복수의 안정화 패턴과 복수의 전극 패턴은, 영상 표시 영역에 위치하는 화소 전극과 동일한 화소 전극 형성 물질로 구성되어 화소 전극과 동일층에 위치한다. 복수의 전극 패턴과 제1 신호 공급 라인 사이의 절연막을 관통하는 컨택홀을 통해 각 전극 패턴은 제1 신호 공급 라인과 연결된다. The plurality of stabilization patterns and the plurality of electrode patterns are formed of the same pixel electrode forming material as the pixel electrodes located in the image display region and are located on the same layer as the pixel electrodes. Each electrode pattern is connected to the first signal supply line through a contact hole passing through the insulating film between the plurality of electrode patterns and the first signal supply line.

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상기와 같은 특징들을 갖는 본 발명의 실시 예에 따른 액정 표시장치는 스토리지 온 커먼 구조나 IPS 구조의 액정패널에 공급된 공통전압 레벨을 안정화시킴으로써 영상의 표시 불량을 방지하고 표시 화질을 향상시킬 수 있다. The liquid crystal display device according to an embodiment of the present invention having the above characteristics stabilizes the common voltage level supplied to the liquid crystal panel of the storage on common structure or the IPS structure, thereby preventing the display failure of the image and improving the display quality .

이하, 상기와 같은 특징을 갖는 본 발명의 실시 예에 따른 액정 표시장치의 구동장치와 그 구동방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다. Hereinafter, a driving apparatus and a driving method of a liquid crystal display according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시 예에 따른 액정 표시장치를 나타낸 구성도이다. 1 is a configuration diagram illustrating a liquid crystal display device according to an embodiment of the present invention.

도 1에 도시된 액정 표시장치는 영상 표시영역(AD)에 복수의 화소 셀을 구비하여 형성된 액정패널(PA); 액정패널(PA)에 구비된 복수의 게이트 라인(GL1 내지 GLn)을 구동하는 게이트 드라이버(3); 및 복수의 데이터 라인(DL1 내지 DLm)을 구동하는 데이터 드라이버(4a,4b); 외부로부터 입력된 영상 데이터를 정렬하여 데이터 드라이버(4a,4b)에 공급함과 아울러 상기 게이트 및 데이터 드라이버(3,4a,4b)를 제어하는 타이밍 컨트롤러(8)를 구비한다. The liquid crystal display device shown in FIG. 1 includes a liquid crystal panel PA formed with a plurality of pixel cells in an image display area AD; A gate driver 3 for driving a plurality of gate lines GL1 to GLn provided in the liquid crystal panel PA; And a data driver (4a, 4b) for driving the plurality of data lines (DL1 to DLm); And a timing controller 8 for aligning image data inputted from outside and supplying the data to the data drivers 4a and 4b and controlling the gate and data drivers 3 and 4a and 4b.

액정패널(PA)은 영상 표시영역(AD)과 영상 비표시영역(ND)으로 구분되는데, 영상 표시영역(AD)에는 복수의 화소 셀들이 형성되어 영상을 표시하게 되고, 영상 비표시영역(ND)에는 데이터 회로필름(6a,6b)이 부착되거나 게이트 드라이버(3)가 형성되기도 한다. The liquid crystal panel PA is divided into an image display area AD and an image non-display area ND. In the image display area AD, a plurality of pixel cells are formed to display an image, The data circuit films 6a and 6b are attached or the gate driver 3 is formed.

영상 표시영역(AD)에는 복수의 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)에 의해 정의되는 매트릭스 영역에 화소 셀들이 형성된다. 여기서, 각각의 화소 셀들은 박막 트랜지스터(TFT; Thin Film Transistor) 및 TFT와 접속된 액정 커패시터(Clc)를 구비한다. 액정 커패시터(Clc)는 TFT와 접속된 화소전극, 화소전극과 액정을 사이에 두고 대면하는 공통전극으로 구성된다. TFT는 각각의 게이트 라인(GL1 내지 GLn)으로부터의 스캔펄스에 응답하여 각각의 데이터 라인(DL1 내지 DLm)으로부터의 영상신호를 화소전극에 공급한다. 액정 커패시터(Clc)는 화소전극에 공급된 영상신호와 공통전극에 공급된 공통전압의 차전압을 충전하고, 그 차전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다. 그리고, 액정 커패시터(Clc)에는 스토리지 커패시터(Cst)가 병렬로 접속되어 액정 커패시터(Clc)에 충전된 전압이 다음 데이터 신호가 공급될 때까지 유지되게 한다. 스토리지 커패시터(Cst)는 각 화소전극이 스토리지 라 인 즉, 공통전압 공급라인과 절연막을 사이에 두고 중첩되어 형성된다. 다시 말해, 액정패널(PA)은 스토리지 온 커먼 구조 또는 IPS 구조를 가질 수 있다. Pixel cells are formed in a matrix area defined by a plurality of gate lines GL1 to GLn and data lines DL1 to DLm in the image display area AD. Here, each of the pixel cells includes a thin film transistor (TFT) and a liquid crystal capacitor Clc connected to the TFT. The liquid crystal capacitor Clc is composed of a pixel electrode connected to the TFT, and a common electrode facing the pixel electrode and the liquid crystal. The TFT supplies a video signal from each of the data lines DL1 to DLm to the pixel electrode in response to a scan pulse from each of the gate lines GL1 to GLn. The liquid crystal capacitor Clc charges the difference voltage between the video signal supplied to the pixel electrode and the common voltage supplied to the common electrode, and adjusts the light transmittance by varying the arrangement of the liquid crystal molecules according to the difference voltage. The storage capacitor Cst is connected in parallel to the liquid crystal capacitor Clc so that the voltage charged in the liquid crystal capacitor Clc is maintained until the next data signal is supplied. The storage capacitor Cst is formed by overlapping each pixel electrode with a storage line, that is, a common voltage supply line and an insulating film interposed therebetween. In other words, the liquid crystal panel (PA) may have a storage-on-common structure or an IPS structure.

데이터 드라이버(4a,4b)는 액정패널(PA)의 어느 한 측과 적어도 하나의 소스 인쇄회로기판(8a,8b) 사이에 각각 구비되어 데이터 라인들(DL1 내지 DLm)을 집적회로를 포함하게 된다. 이러한, 데이터 드라이버(4a,4b)는 타이밍 컨트롤러(8)로부터의 데이터 제어신호 예를 들어, 소스 스타트 신호(SSP; Source Start Pulse), 소스 쉬프트 클럭(SSC; Source Shift Clock), 소스 출력 인에이블(SOE; Source Output Enable) 신호 등을 이용하여 타이밍 컨트롤러(8)로부터 정렬된 영상 데이터를 아날로그 전압 즉, 영상신호로 변환 출력한다. The data drivers 4a and 4b are provided between either one side of the liquid crystal panel PA and at least one source printed circuit board 8a or 8b to include the integrated circuits in the data lines DL1 to DLm . The data drivers 4a and 4b receive data control signals from the timing controller 8 such as a source start signal SSP, a source shift clock SSC, (SOE) signal or the like to convert the image data aligned from the timing controller 8 into an analog voltage, that is, a video signal.

게이트 구동부(3)는 액정패널(PA)과 일체로 액정패널(PA)의 영상 비표시 영역(ND)에 형성되며 이와 달리, 집적회로 형태로 액정패널(PA) 어느 한 측면에 마련될 수도 있다. 이러한, 게이트 구동부(3)는 상기 타이밍 컨트롤러(8)로부터의 게이트 제어신호 예를 들어, 게이트 스타트 신호(GSP; Gate Start Pulse), 게이트 쉬프트 클럭(GSC; Gate Shift Clock), 게이트 출력 인에이블(GOE; Gate Output Enable) 신호 등을 이용하여 각 게이트 라인(GL1 내지 GLn)에 스캔펄스 또는 게이트 로우 전압을 순차 공급한다. The gate driving unit 3 may be formed integrally with the liquid crystal panel PA in the image non-display area ND of the liquid crystal panel PA or may be provided on either side of the liquid crystal panel PA in the form of an integrated circuit . The gate driving unit 3 receives a gate control signal from the timing controller 8, for example, a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable And sequentially supplies a scan pulse or a gate low voltage to each of the gate lines GL1 to GLn using a Gate Output Enable (GOE) signal or the like.

도 2는 도 1에 도시된 액정패널의 A 영역을 보다 구체적으로 나타낸 도면이다. Fig. 2 is a view showing the area A of the liquid crystal panel shown in Fig. 1 in more detail.

도 2에 도시된 바와 같이, 액정패널(PA)의 하부 기판에는 상기의 영상 표시영역(AD)에서 서로 교차하도록 형성된 복수의 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm); 상기의 비표시 영역(ND) 및 영상 표시영역(AD)의 화소 셀 영역에 각각 대응되도록 각각의 상기 각 게이트 라인(GL1 내지 GLn)과 함께 형성된 공통전압 공급패턴(PVcom); 상기 비표시 영역(ND)의 공통전압 공급패턴(PVcom)과 적어도 하나의 절연막을 사이에 두고 중첩되도록 형성된 복수의 안정화 패턴(PDa); 및 상기 공통전압 공급패턴(PVcom)과 상기 복수의 안정화 패턴(PDa)이 각각의 커패시터를 이루도록 적어도 하나의 컨택 홀(CT)을 통해 상기 각 안정화 패턴(PDa)에 직류 전압을 공급하는 복수의 전극패턴(PP)을 구비한다. As shown in FIG. 2, the lower substrate of the liquid crystal panel PA includes a plurality of gate and data lines GL1 to GLn, DL1 to DLm formed so as to cross each other in the image display area AD; A common voltage supply pattern (PVcom) formed together with each of the gate lines GL1 to GLn to correspond to the pixel cell regions of the non-display area ND and the image display area AD, respectively; A plurality of stabilization patterns PDa formed to overlap the common voltage supply pattern PVcom of the non-display area ND with at least one insulating film interposed therebetween; And a plurality of electrodes for supplying a direct current voltage to each stabilization pattern (PDa) through at least one contact hole (CT) so that the common voltage supply pattern (PVcom) and the plurality of stabilization patterns (PDa) And has a pattern PP.

공통전압 공급패턴(PVcom)은 액정패널(PA)의 비표시영역(ND) 및 화소 셀 영역의 일부 영역에 각각 대응되도록 형성되는데, 이때 공통전압 공급패턴(PVcom)은 상기 각 게이트 라인(GL1 내지 GLn)과 함께 게이트 형성물질(VG)로 형성될 수 있다. 이러한 공통전압 공급패턴(PVcom)은 표시영역(AD)의 화소 셀 영역 외에도 영상 표시영역(AD)의 주변부를 둘러싸도록 비표시영역(ND)에 최대한의 면적으로 형성되어, 최소한의 저항값을 가지고 공통전압(Vcom)을 각 화소 셀로 공급하도록 구성된다. The common voltage supply pattern PVcom is formed so as to correspond to the non-display area ND of the liquid crystal panel PA and a part of the pixel cell area, 0.0 > (VG) < / RTI > This common voltage supply pattern PVcom is formed in a maximum area in the non-display area ND so as to surround the periphery of the video display area AD as well as the pixel cell area of the display area AD and has a minimum resistance value And supplies the common voltage Vcom to each pixel cell.

공통전압 공급패턴(PVcom)은 서로 교차되도록 형성되는 복수의 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm)과 소정 부분씩 중첩될 수 밖에 없으나, 각 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm)과는 최소한의 면적으로만 중첩되도록 형성됨이 바람직하다. 이에, 각 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm)과 중첩되는 영역의 공통전압 공급패턴(PVcom)에는 복수의 개구부(GG)가 형성되기도 하며, 도 2의 각 데이터 라인(DL1 내지 DL3) 중첩 영역에 도 시된 바와 같이 그 형성 폭이 최대한 줄여지게 형성될 수 있다. The common voltage supply pattern PVcom must be overlapped with a plurality of gate and data lines GL1 to GLn and DL1 to DLm formed to intersect with each other by a predetermined amount. However, each of the gate and data lines GL1 to GLn, DLm are formed so as to overlap with each other with a minimum area. Therefore, a plurality of openings GG may be formed in the common voltage supply pattern PVcom of the region overlapping each of the gate and data lines GL1 to GLn and DL1 to DLm, and each of the data lines DL1 to DL3 As shown in the overlap region, the formation width thereof can be minimized.

복수의 안정화 패턴(PDa)은 비표시 영역(ND)에서 상기의 공통전압 공급패턴(PVcom)과 적어도 하나의 절연막을 사이에 두고 소정 부분씩 중첩되도록 형성된다. 여기서, 각각의 복수의 안정화 패턴(PDa)은 각 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm)과는 중첩되지 않도록 형성되어야 하므로 공통전압 공급패턴(PVcom)의 일정 부분에만 중첩되도록 형성된다. The plurality of stabilization patterns PDa are formed so as to overlap the common voltage supply pattern PVcom in the non-display area ND by a predetermined distance with at least one insulating film interposed therebetween. Here, each of the plurality of stabilization patterns PDa is formed so as not to overlap with the respective gate and data lines GL1 to GLn and DL1 to DLm, and thus overlaps only a certain portion of the common voltage supply pattern PVcom.

복수의 안정화 패턴(PDa)은 상기 각 데이터 라인(DL1 내지 DLm) 형성시 각각의 데이터 라인(DL1 내지 DLm)과 함께 데이터 형성물질(SD) 즉, 데이터 라인 형성물질(SD)로 형성될 수 있다. 이와 같이, 공통전압 공급패턴(PVcom)과 적어도 하나의 절연막을 사이에 두고 소정 부분씩 중첩되도록 형성된 각각의 안정화 패턴(PDa)은 공통전압 공급패턴(PVcom)과 함께 복수의 커패시터 구조를 가지게 된다. 이러한 커패시터 구조에 대해서는 이 후 첨부된 도면들을 참조하여 좀 더 구체적으로 설명하기로 한다. The plurality of stabilization patterns PDa may be formed of a data forming material SD, that is, a data line forming material SD together with each of the data lines DL1 to DLm in forming each of the data lines DL1 to DLm . As described above, each stabilization pattern PDa formed to overlap the common voltage supply pattern PVcom with a predetermined portion sandwiching at least one insulating film has a plurality of capacitor structures together with the common voltage supply pattern PVcom. Such a capacitor structure will be described in more detail with reference to the accompanying drawings.

복수의 전극패턴(PP)은 공통전압 공급패턴(PVcom)과 복수의 안정화 패턴(PDa)들 각각이 커패시터를 이룰 수 있도록 각각의 컨택 홀(CT)을 통해 각 안정화 패턴(PDa)에 직류 전압을 공급하게 된다. 이러한, 복수의 전극패턴(PP)은 안정화 패턴(PDa)에 형성된 컨택홀(CT)과 직류 전압 공급라인(ST)에 형성된 컨택홀(CT)이 전기적으로 연결되도록 형성되어 직류 전압 공급라인(ST)으로부터의 직류 전압이 각각의 안정화 패턴(PDa)으로 공급되도록 한다. 여기서, 복수의 전극패턴(PP)은 각 화소 셀 영역에 형성되는 화소 전극과 함께 화소전극 형성물질(PX)로 형성될 수 있다. The plurality of electrode patterns PP are formed by applying a DC voltage to each stabilization pattern PDa through the respective contact holes CT so that the common voltage supply pattern PVcom and the plurality of stabilization patterns PDa can form capacitors . The plurality of electrode patterns PP are formed such that a contact hole CT formed in the stabilization pattern PDa and a contact hole CT formed in the DC voltage supply line ST are electrically connected to each other to form a DC voltage supply line ST To be supplied to the respective stabilization patterns PDa. Here, the plurality of electrode patterns PP may be formed of the pixel electrode forming material PX together with the pixel electrodes formed in the respective pixel cell regions.

한편, 직류 전압 공급라인(ST)의 경우는 게이트 드라이버(3)에 형성되는 GSP 신호 전송라인이 될 수 있는데, GSP 신호 전송라인의 경우 매 프레임의 시작 기간에만 게이트 온 레벨의 전압이 공급되고, 나머지 기간 동안에는 게이트 오프 레벨의 전압이 계속 공급된다. 따라서 영상이 표시되는 기간 내내 복수의 안정화 패턴(PDa)들 각각에는 게이트 오프 레벨의 직류 전압이 공급될 수 있다. On the other hand, the DC voltage supply line ST may be a GSP signal transmission line formed in the gate driver 3. In the case of a GSP signal transmission line, a gate-on level voltage is supplied only during a start period of each frame, During the remaining period, the gate-off level voltage is continuously supplied. Therefore, the gate-off level DC voltage may be supplied to each of the plurality of stabilization patterns PDa throughout the period of displaying the image.

이와 같이, 공통전압 공급패턴(PVcom)과 복수의 안정화 패턴(PDa)들 각각이 커패시터를 이룰 수 있도록 각 안정화 패턴(PDa)에 직류 전압을 공급하게 되면, 공통전압 공급패턴(PVcom)으로 공급된 공통전압(Vcom)의 레벨이 각 안정화 패턴(PDa)에 의해 형성된 복수의 커패시터 및 그 커패시터 전압들에 의해 보다 안정화될 수 있다. When the DC voltage is supplied to each stabilization pattern PDa so that the common voltage supply pattern PVcom and the plurality of stabilization patterns PDa can form a capacitor, The level of the common voltage Vcom can be more stabilized by a plurality of capacitors formed by each stabilization pattern PDa and their capacitor voltages.

도 3은 도 2에 도시된 I-I' 영역의 단면을 나타낸 단면도이다. 3 is a cross-sectional view showing a section of the region I-I 'shown in FIG.

도 3을 참조하여 본 발명의 액정패널(PA) 형성 과정을 설명하면, 먼저 액정패널(PA)의 하부 기판(2)에는 게이트 형성물질이 증착 및 패터닝됨으로써, 각 게이트 라인(GL1 내지 GLn)과 함께 공통전압 공급패턴(PVcom)이 형성된다. 이때, 하부 기판(2)의 게이트 구동부(3) 형성 영역에는 별도의 직류전압 공급라인(ST)이 형성될 수 있다. 그리고, 공통전압 공급패턴(PVcom)을 포함한 하부 기판(2)의 전면에는 제 1 절연막(G)이 증착된다. 3, a gate formation material is deposited and patterned on the lower substrate 2 of the liquid crystal panel PA to form gate lines GL1 to GLn, The common voltage supply pattern PVcom is formed. At this time, a separate DC voltage supply line ST may be formed in a region where the gate driver 3 of the lower substrate 2 is formed. A first insulating film G is deposited on the entire surface of the lower substrate 2 including the common voltage supply pattern PVcom.

이 후, 각 화소 셀의 TFT 형성 영역에는 TFT를 형성하기 위한 반도체 층 형성물질과 오믹 접촉층 형성물질 등이 형성된다. 그리고 각 화소 셀 영역을 포함한 하부 기판(2)의 전면에는 데이터 형성물질(SD) 즉, TFT의 소스/드레인 형성물질이 순차적으로 증착된 후 패터닝 됨으로써 TFT의 소스/드레인과 함께 복수의 데이터 라인(DL1 내지 DLm) 및 복수의 안정화 패턴(PDa)이 형성된다. 여기서, 각각의 복수의 안정화 패턴(PDa)은 각 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm)과는 중첩되지 않도록 형성되어야 하므로 공통전압 공급패턴(PVcom)의 일정 부분에만 중첩되도록 형성된다.Then, a semiconductor layer forming material and an ohmic contact layer forming material for forming a TFT are formed in the TFT forming region of each pixel cell. A data-forming material (SD), that is, a source / drain forming material of a TFT, is sequentially deposited on the entire surface of the lower substrate 2 including each pixel cell region and then patterned to form a plurality of data lines DL1 to DLm and a plurality of stabilization patterns PDa are formed. Here, each of the plurality of stabilization patterns PDa is formed so as not to overlap with the respective gate and data lines GL1 to GLn and DL1 to DLm, and thus overlaps only a certain portion of the common voltage supply pattern PVcom.

다음으로, 상기 복수의 데이터 라인(DL1 내지 DLm) 및 안정화 패턴(PDa)을 포함한 하부 기판(2)의 전면에 보호막으로 활용되는 제 2 절연막(B)을 형성한 다음, 직류전압 공급라인(ST)과 각 안정화 패턴(PDa)의 일부 영역들이 노출되도록 컨 택홀(CT)을 형성한다. 이때, 각 화소 셀의 TFT에도 각각의 컨택 홀(CT)이 형성되어 각 TFT의 드레인 전극이 소정 영역 노출된다. Next, a second insulating film B used as a protective film is formed on the entire surface of the lower substrate 2 including the plurality of data lines DL1 to DLm and the stabilization pattern PDa, ) And a portion of each stabilization pattern (PDa) are exposed. At this time, the respective contact holes CT are also formed in the TFT of each pixel cell, and the drain electrode of each TFT is exposed in a predetermined region.

이 후, 하부 기판(10) 상에 PPECVD(Plasma Enhanced Chemical Vapor Deposion) 또는 스퍼터링 등의 증착 방법으로 ITO, IZO, AZO 또는 그 등가 물질을 증착하고 이를 패터닝하여 복수의 전극패턴(PP)을 형성한다. 화소 셀 영역에서는 상기의 전극패턴(PP) 형성 물질(PX)과 동일한 물질로 화소 전극이 형성된다. Thereafter, a plurality of electrode patterns PP are formed on the lower substrate 10 by depositing ITO, IZO, AZO or its equivalent by a deposition method such as PPECVD (plasma enhanced chemical vapor deposition) or sputtering and patterning the deposited material . In the pixel cell region, a pixel electrode is formed of the same material as the electrode pattern forming material PX.

이와 같이 복수의 전극패턴(PP)은 안정화 패턴(PDa)에 형성된 컨택홀(CT)과 직류 전압을 공급라인(ST)에 형성된 컨택홀(CT)이 전기적으로 연결되도록 형성되어 직류 전압을 공급라인(ST)으로부터의 직류 전압이 각각의 안정화 패턴(PDa)으로 공급되도록 한다. 이에, 공통전압 공급패턴(PVcom)과 적어도 하나의 절연막을 사이에 두고 소정 부분씩 중첩되도록 형성된 각각의 안정화 패턴(PDa)은 공통전압 공급 패턴(PVcom)과 함께 복수의 커패시터 구조를 가지게 된다. The plurality of electrode patterns PP are formed so that the contact holes CT formed in the stabilization pattern PDa and the contact holes CT formed in the supply line ST are electrically connected to each other, So that the DC voltage from the stabilization pattern ST is supplied to each stabilization pattern PDa. Thus, each stabilization pattern PDa formed so as to overlap the common voltage supply pattern PVcom with a predetermined portion sandwiching at least one insulating film has a plurality of capacitor structures together with the common voltage supply pattern PVcom.

도 4는 도 1에 도시된 액정패널의 A 영역을 보다 구체적으로 나타낸 다른 도면이다. Fig. 4 is another view showing the area A of the liquid crystal panel shown in Fig. 1 in more detail.

도 4의 경우는 도 2에서 데이터 형성물질(SD)로 형성되었던 안정화 패턴(PDa)들과 달리 화소전극 형성물질(PX)로 안정화 패턴(PDa)들이 형성된 일 예를 나타낸다. 이 경우, 안정화 패턴(PDa)들의 구성을 제외한 나머지 구성들은 도 2에 도시된 구조와 동일하므로, 도 2와 동일 부호를 갖는 구성요소들에 대한 설명은 앞서 상술한 설명으로 대신하기로 한다. 4 shows an example in which the stabilization patterns PDa are formed of the pixel electrode forming material PX, unlike the stabilization patterns PDa formed of the data forming material SD in FIG. In this case, the remaining structures except for the configuration of the stabilization patterns (PDa) are the same as those shown in FIG. 2, so that the same reference numerals as in FIG.

공통전압 공급패턴(PVcom)의 경우는 상기에서 상술한 바와 같이, 액정패널(PA)의 비표시 영역(ND) 및 표시영역(AD)의 화소 셀 영역에 각각 대응되도록 형성된다. 이 때 공통전압 공급패턴(PVcom)은 상기 각 게이트 라인(GL1 내지 GLn)과 함께 게이트 형성물질(VG)로 형성될 수 있다. 이러한 공통전압 공급패턴(PVcom)은 표시영역(AD)의 화소 셀 영역 외에도 영상 표시영역(AD)의 주변부를 둘러싸도록 비표시영역(ND)에 최대한의 면적으로 형성되어, 최소한의 저항값을 가지고 공통전압(Vcom)을 각 화소 셀로 공급하도록 구성된다. The common voltage supply pattern PVcom is formed so as to correspond to the pixel cell regions of the non-display region ND and the display region AD of the liquid crystal panel PA, respectively, as described above. At this time, the common voltage supply pattern PVcom may be formed of the gate forming material VG together with the respective gate lines GL1 to GLn. This common voltage supply pattern PVcom is formed in a maximum area in the non-display area ND so as to surround the periphery of the video display area AD as well as the pixel cell area of the display area AD and has a minimum resistance value And supplies the common voltage Vcom to each pixel cell.

복수의 안정화 패턴(PDa)은 비표시 영역(ND)에서 상기의 공통전압 공급패턴(PVcom)과 복수의 절연막(또는 보호막)을 사이에 두고 소정 부분씩 중첩되도록 형성된다. 각각의 복수의 안정화 패턴(PDa)은 각 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm)과는 중첩되지 않도록 형성되어야 하므로 공통전압 공급패턴(PVcom)의 일정 부분에만 중첩되도록 형성된다. 이러한, 복수의 안정화 패 턴(PDa)은 각 화소 셀의 화소전극 형성시 화소전극과 함께 화소전극 형성물질(PX)로 형성될 수 있다. 이와 같이, 공통전압 공급패턴(PVcom)과 복수의 절연막을 사이에 두고 소정 부분씩 중첩되도록 형성된 각각의 안정화 패턴(PDa)은 공통전압 공급패턴(PVcom)과 함께 복수의 커패시터 구조를 가지게 된다. The plurality of stabilization patterns PDa are formed so as to overlap the common voltage supply pattern PVcom and the plurality of insulating films (or protective films) in the non-display area ND by predetermined portions. Each of the plurality of stabilization patterns PDa is formed so as not to overlap with each of the gate and data lines GL1 to GLn and DL1 to DLm so as to overlap only a certain portion of the common voltage supply pattern PVcom. The plurality of stabilization patterns PDa may be formed of the pixel electrode forming material PX together with the pixel electrodes in forming the pixel electrodes of each pixel cell. As described above, the stabilization patterns PDa formed so as to overlap the common voltage supply pattern PVcom and the plurality of insulating films by predetermined portions have a plurality of capacitor structures together with the common voltage supply pattern PVcom.

상기의 안정화 패턴(PDa)들과 전기적으로 연결되는 직류 전압 공급라인(ST)의 경우는 게이트 드라이버(3)에 형성되는 GSP 신호 전송라인이 될 수 있는데, GSP 신호 전송라인의 경우 매 프레임의 시작 기간에만 게이트 온 레벨의 전압이 공급되고, 나머지 기간 동안에는 게이트 오프 레벨의 전압이 계속 공급된다. 따라서, 영상이 표시되는 기간 내내 복수의 안정화 패턴(PDa)들 각각에는 게이트 오프 레벨의 직류 전압이 공급될 수 있다. The DC voltage supply line ST electrically connected to the stabilization patterns PDa may be a GSP signal transmission line formed in the gate driver 3. In the case of the GSP signal transmission line, The gate-on level voltage is supplied only for the remaining period, and the gate-off level voltage is continuously supplied for the remaining period. Therefore, the gate-off level DC voltage can be supplied to each of the plurality of stabilization patterns PDa throughout the period of displaying the image.

도 5는 도 4에 도시된 E-E' 영역의 단면을 나타낸 단면도이다. 5 is a cross-sectional view showing a section of the E-E 'region shown in FIG.

도 5를 참조하여 본 발명의 액정패널(PA) 형성 과정을 설명하면, 먼저 액정패널(PA)의 하부 기판(2)에는 게이트 형성물질이 증착 및 패터닝됨으로써, 각 게이트 라인(GL1 내지 GLn)과 함께 공통전압 공급패턴(PVcom)이 형성된다. 이 때 하부 기판(2)의 게이트 구동부(3) 형성 영역에는 별도의 직류전압 공급라인(ST)이 형성될 수 있다. 그리고 공통전압 공급패턴(PVcom)을 포함한 하부 기판(2)의 전면에는 제 1 절연막(G)이 증착된다. A gate forming material is deposited and patterned on the lower substrate 2 of the liquid crystal panel PA to form gate lines GL1 to GLn and gate electrodes GL1 to GLn, The common voltage supply pattern PVcom is formed. At this time, a separate DC voltage supply line ST may be formed in a region where the gate driver 3 of the lower substrate 2 is formed. A first insulating layer G is deposited on the entire surface of the lower substrate 2 including the common voltage supply pattern PVcom.

이 후, 각 화소 셀의 TFT 형성 영역에는 TFT를 형성하기 위한 반도체 층 형성물질과 오믹 접촉층 형성물질 등이 형성되며, 하부 기판(2)의 전면에는 TFT의 소스/드레인 형성물질이 순차적으로 증착된 후 패터닝 됨으로써, TFT의 소스/드레인 과 함께 복수의 데이터 라인(DL1 내지 DLm)이 형성된다. Thereafter, a semiconductor layer forming material and an ohmic contact layer forming material for forming a TFT are formed in the TFT forming region of each pixel cell, and a source / drain forming material of the TFT is sequentially deposited on the front surface of the lower substrate 2 And then patterned to form a plurality of data lines DL1 to DLm together with the source / drain of the TFT.

다음으로, 상기 복수의 데이터 라인(DL1 내지 DLm)을 포함한 하부 기판(2)의 전면에 보호막으로 활용되는 제 2 절연막(B)을 형성한 다음, 직류전압 공급라인(ST)의 일부 영역들이 노출되도록 복수의 컨택홀(CT)을 형성한다. 이 때 각 화소 셀의 TFT에도 각각의 컨택 홀(CT)이 형성되어 각 TFT의 드레인 전극이 소정 영역 노출된다. Next, a second insulating layer B is formed on the entire surface of the lower substrate 2 including the plurality of data lines DL1 to DLm, and then a portion of the DC voltage supply line ST is exposed So that a plurality of contact holes CT are formed. At this time, the respective contact holes CT are also formed in the TFT of each pixel cell, and the drain electrode of each TFT is exposed in a predetermined region.

이 후, 하부 기판(10) 상에 PPECVD(Plasma Enhanced Chemical Vapor Deposion) 또는 스퍼터링 등의 증착 방법으로 ITO, IZO, AZO 또는 그 등가 물질을 증착하고 이를 패터닝하여 복수의 안정화 패턴(PDa)을 형성한다. 여기서, 복수의 안정화 패턴(PDa)은 상기 노출된 직류전압 공급라인(ST)과 전기적으로 접속되어, 각 게이트 및 데이터 라인(GL1 내지 GLn, DL1 내지 DLm)과는 중첩되지 않도록 공통전압 공급패턴(PVcom)의 일정 부분에만 중첩되도록 형성된다. 한편, 화소 셀 영역에서는 상기의 안정화 패턴(PDa) 형성 물질(PX)과 동일한 물질로 화소 전극이 형성된다. Thereafter, a plurality of stabilization patterns PDa are formed on the lower substrate 10 by depositing ITO, IZO, AZO or its equivalent by a deposition method such as PPECVD or sputtering and patterning the ITO, IZO, AZO, or the like . Here, the plurality of stabilization patterns PDa are electrically connected to the exposed DC voltage supply line ST, and the common voltage supply pattern (not shown) is formed so as not to overlap with the respective gates and the data lines GL1 to GLn and DL1 to DLm PVcom). On the other hand, in the pixel cell region, a pixel electrode is formed of the same material as the stabilization pattern (PDa) forming material (PX).

이 경우, 복수의 안정화 패턴(PDa)은 직류전압 공급라인(ST)과 전기적으로 연결되도록 형성되어 직류 전압 공급라인(ST)으로부터 직류 전압을 공급받는다. 이에, 공통전압 공급패턴(PVcom)과 적어도 하나의 절연막을 사이에 두고 소정 부분씩 중첩되도록 형성된 각각의 안정화 패턴(PDa)은 공통전압 공급패턴(PVcom)과 함께 복수의 커패시터 구조를 가지게 된다. In this case, the plurality of stabilization patterns PDa are formed to be electrically connected to the DC voltage supply line ST, and are supplied with the DC voltage from the DC voltage supply line ST. Thus, each stabilization pattern PDa formed so as to overlap the common voltage supply pattern PVcom with a predetermined portion sandwiching at least one insulating film has a plurality of capacitor structures together with the common voltage supply pattern PVcom.

이상에서 상술한 바와 같이, 공통전압 공급패턴(PVcom)과 복수의 안정화 패 턴(PDa)들 각각이 커패시터를 이룰 수 있도록 각 안정화 패턴(PDa)에 직류 전압을 공급하게 되면, 공통전압 공급패턴(PVcom)으로 공급된 공통전압(Vcom)의 레벨이 각 안정화 패턴(PDa)에 의해 형성된 복수의 커패시터 및 그 커패시터 전압들에 의해 보다 안정화될 수 있다. As described above, when the DC voltage is supplied to each stabilization pattern PDa so that the common voltage supply pattern PVcom and the plurality of stabilization patterns PDa can form a capacitor, the common voltage supply pattern The level of the common voltage Vcom supplied to the stabilization patterns PDa and PVcom can be more stabilized by a plurality of capacitors formed by the stabilization patterns PDa and their capacitor voltages.

이상 설명한 내용을 통해 당 업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

도 1은 본 발명의 실시 예에 따른 액정 표시장치를 나타낸 구성도.1 is a configuration diagram illustrating a liquid crystal display device according to an embodiment of the present invention;

도 2는 도 1에 도시된 액정패널의 A 영역을 보다 구체적으로 나타낸 도면.2 is a view showing the area A of the liquid crystal panel shown in Fig. 1 in more detail;

도 3은 도 2에 도시된 I-I' 영역의 단면을 나타낸 단면도.3 is a cross-sectional view showing a section of the region I-I 'shown in FIG. 2;

도 4는 도 1에 도시된 액정패널의 A 영역을 보다 구체적으로 나타낸 다른 도면.FIG. 4 is another drawing showing the area A of the liquid crystal panel shown in FIG. 1 in more detail; FIG.

도 5는 도 4에 도시된 E-E' 영역의 단면을 나타낸 단면도.5 is a cross-sectional view showing a section of the E-E 'region shown in FIG. 4;

＊도면의 주요 부분에 대한 부호의 간단한 설명＊BRIEF DESCRIPTION OF THE DRAWINGS FIG.

3: 게이트 드라이버 4a,4b: 데이터 드라이버3: Gate driver 4a, 4b: Data driver

8a,8b: 인쇄 회로기판 8: 타이밍 컨트롤러8a, 8b: printed circuit board 8: timing controller

PA: 액정패널 ND: 비표시 영역PA: liquid crystal panel ND: non-display area

AD: 표시영역 PVcom: 공통전압 공급패턴AD: Display area PVcom: Common voltage supply pattern

PDa: 안정화 패턴(PDa) ST: 직류 전압을 공급라인PDa: stabilization pattern (PDa) ST: DC voltage supply line

Claims (10)

영상 표시 영역과 비표시 영역으로 구분되는 액정패널을 구비한 액정 표시장치에 있어서, A liquid crystal display device comprising a liquid crystal panel divided into a video display area and a non-display area, 상기 액정 패널의 어느 한 기판은, Wherein one of the substrates of the liquid crystal panel comprises: 상기 영상 표시 영역 및 비표시 영역에 위치하고, 상기 영상 표시 영역에서 서로 교차하는 복수의 게이트 라인 및 복수의 데이터 라인과;A plurality of gate lines and a plurality of data lines located in the video display area and the non-display area and intersecting each other in the video display area; 상기 영상 표시 영역에 위치하는 제1 패턴부와, 상기 영상 표시 영역을 둘러싸도록 상기 비표시 영역에 위치하여, 상기 제1 패턴부와 접속되고 상기 비표시 영역의 상기 복수의 게이트 라인 및 상기 복수의 데이터 라인과 교차하는 제2 패턴부를 포함하는 공통전압 공급패턴과;  A first pattern portion located in the video display region and a second pattern portion located in the non-display region so as to surround the video display region and connected to the first pattern portion, A common voltage supply pattern including a second pattern portion intersecting the data line; 상기 비표시 영역에서, 상기 복수의 게이트 라인 중 인접한 게이트 라인들 사이와, 상기 복수의 데이터 라인 중 인접한 데이터 라인들 사이에 각각 개별적으로 위치하고, 상기 공통전압 공급패턴의 제2 패턴부와 적어도 하나의 절연막을 사이에 두고 중첩되어 복수의 커패시터를 마련하는 복수의 안정화 패턴과; A second pattern portion of the common voltage supply pattern and a second pattern portion of at least one of the plurality of data lines, A plurality of stabilization patterns overlapping each other with an insulating film therebetween to provide a plurality of capacitors; 상기 비표시 영역에 위치하여 복수의 구동 신호를 공급받아 상기 복수의 게이트 라인을 구동하는 게이트 구동부를 구비하고,And a gate driver which is positioned in the non-display area and receives a plurality of drive signals to drive the plurality of gate lines, 상기 비표시 영역에 위치하여 상기 게이트 구동부에 상기 복수의 구동 신호를 공급하는 복수의 신호 공급 라인 중 제1 신호 공급 라인은 상기 복수의 안정화 패턴과 접속되고, 각 프레임의 영상 표시 기간에 상기 게이트 구동부 및 상기 복수의 안정화 패턴에 직류 전압을 공급하는 액정 표시장치. A first signal supply line among the plurality of signal supply lines which are located in the non-display area and supply the plurality of drive signals to the gate driver is connected to the plurality of stabilization patterns, and in the video display period of each frame, And a DC voltage is supplied to the plurality of stabilization patterns. 제 1 항에 있어서, The method according to claim 1, 상기 복수의 안정화 패턴 각각은 상기 비표시 영역에서 상기 게이트 라인 및 상기 데이터 라인과 중첩없이 위치하고,Wherein each of the plurality of stabilization patterns is located in the non-display area without overlapping the gate line and the data line, 상기 공통전압 공급패턴의 제2 패턴부는, Wherein the second pattern portion of the common voltage supply pattern comprises: 상기 제2 패턴부와 상기 게이트 라인의 중첩부에 복수의 개구부를 구비하고,And a plurality of openings in the overlapping portion of the second pattern portion and the gate line, 상기 제2 패턴부와 상기 데이터 라인의 중첩부에 복수의 추가 개구부를 구비하거나, 상기 제2 패턴부와 상기 데이터 라인의 중첩부에서의 상기 제2 패턴부의 제1 폭이, 상기 서로 인접한 데이터 라인들 사이에 위치하는 상기 제2 패턴부의 제2 폭보다 작은 액정 표시장치. Wherein a first width of the second pattern portion in the overlapping portion of the second pattern portion and the data line is greater than a first width of the second pattern portion in the overlapping portion of the second pattern portion and the data line, Is smaller than a second width of the second pattern portion located between the first pattern portion and the second pattern portion. 제 1 항 또는 제 2 항에 있어서, 3. The method according to claim 1 or 2, 상기 제1 신호 공급 라인은 상기 비표시 영역에서, 상기 게이트 라인과 교차하는 제1 라인부와, 상기 데이터 라인과 교차하는 제2 라인부를 포함하고,Wherein the first signal supply line includes a first line portion intersecting the gate line in the non-display region, and a second line portion crossing the data line, 상기 제1 신호 공급 라인에 상기 복수의 안정화 패턴을 각각 연결하는 복수의 전극 패턴을 추가로 구비하고,Further comprising a plurality of electrode patterns connecting the plurality of stabilization patterns to the first signal supply line, 상기 복수의 안정화 패턴과 접속된 상기 제1 신호 공급 라인은 상기 게이트 구동부에 게이트 스타트 펄스를 공급하고, 상기 게이트 스타트 펄스는 상기 영상 표시 기간에 상기 직류 전압인 게이트 오프 전압을 공급하는 액정 표시장치. Wherein the first signal supply line connected to the plurality of stabilization patterns supplies a gate start pulse to the gate driver and the gate start pulse supplies the gate off voltage which is the DC voltage during the video display period. 제 3 항에 있어서, The method of claim 3, 상기 복수의 안정화 패턴은 상기 데이터 라인과 동일한 데이터 라인 형성 물질로 구성되어 상기 데이터 라인과 동일층에 위치하고,Wherein the plurality of stabilization patterns comprise the same data line forming material as the data lines and are located on the same layer as the data lines, 상기 복수의 전극 패턴과 상기 제1 신호 공급 라인 사이의 절연막을 관통하는 컨택홀을 통해 상기 각 전극 패턴은 상기 제1 신호 공급 라인과 연결되고, Wherein each of the electrode patterns is connected to the first signal supply line through a contact hole passing through an insulating film between the plurality of electrode patterns and the first signal supply line, 상기 복수의 전극 패턴과 상기 복수의 안정화 패턴 사이의 절연막을 관통하는 추가 컨택홀을 통해 상기 각 전극 패턴은 상기 각 안정화 패턴과 연결되는 액정 표시장치. Wherein each of the electrode patterns is connected to each of the stabilization patterns through additional contact holes passing through the insulating film between the plurality of electrode patterns and the plurality of stabilization patterns. 제 3 항에 있어서, The method of claim 3, 상기 복수의 안정화 패턴과 상기 복수의 전극 패턴은, 상기 영상 표시 영역에 위치하는 화소 전극과 동일한 화소 전극 형성 물질로 구성되어 상기 화소 전극과 동일층에 위치하고,Wherein the plurality of stabilization patterns and the plurality of electrode patterns are formed of the same pixel electrode forming material as the pixel electrodes located in the image display region and are located on the same layer as the pixel electrodes, 상기 복수의 전극 패턴과 상기 제1 신호 공급 라인 사이의 절연막을 관통하는 컨택홀을 통해 상기 각 전극 패턴은 상기 제1 신호 공급 라인과 연결되는 액정 표시장치.And each of the electrode patterns is connected to the first signal supply line through a contact hole passing through the insulating film between the plurality of electrode patterns and the first signal supply line. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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