KR101639977B1

KR101639977B1 - 표시 장치와 표시 패널

Info

Publication number: KR101639977B1
Application number: KR1020140195716A
Authority: KR
Inventors: 박은지; 심종식
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-07-10
Filing date: 2014-12-31
Publication date: 2016-07-18
Also published as: KR20160008087A; KR101733381B1; KR20160086792A

Abstract

본 발명의 실시예에 따른 표시 장치는 m(m: 자연수)개의 데이터 라인 및 2n(n: 자연수)개의 게이트 라인이 형성되고, m×n 개의 서브픽셀이 형성된 표시 패널과, m개의 데이터 라인의 구동을 위한 데이터 구동부와, 2n개의 게이트 라인의 구동을 위한 게이트 구동부와, 데이터 구동부 및 게이트 구동부를 제어하는 타이밍 컨트롤러를 포함한다. 각 서브픽셀은 홀수 번째 게이트 라인으로부터 제1 스캔신호를 입력받는 제1 부분 서브픽셀(First Partial Sub Pixel)과, 짝수 번째 게이트 라인으로부터 제2스캔신호를 입력받는 제2 부분 서브픽셀(Second Partial Sub Pixel)로 이루어진다. 제1 부분 서브픽셀 및 제2 부분 서브픽셀은 1개의 공용 데이터 라인 및 1개의 공용 기준전압라인과 공통으로 연결된다.

Description

표시 장치와 표시 패널{DISPLAY DEVICE AND DISPLAY PANEL}

본 발명은 표시 장치와 표시 패널에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시 장치(LCD: Liquid Crystal Display), 플라즈마표시 장치(Plasma Display), 유기발광 표시 장치(OLED: Organic Light Emitting Diode Display) 등과 같은 여러 가지 표시 장치가 활용되고 있다.

한편, 이러한 표시 장치의 표시 패널에는, 트랜지스터, 캐패시터 또는 유기발광다이오드 등의 소자가 각 서브픽셀마다 형성되어 있는데, 표시 패널 제작 공정 시, 이러한 소자에 공정 시 발생한 이물 등에 의해, 소자가 전기적으로 단락(Short) 또는 단선(Open, Disconnection)이 되어, 해당 서브픽셀이 휘점 또는 암점이 되는 픽셀 불량이 발생할 수 있다.

이러한 픽셀 불량에 대하여, 종래에는, 휘점 또는 암점이 된 불량 서브픽셀을 아예 동작하지 않는 비정상 서브픽셀로 만들어 버리는 리페어(Repair) 처리를 하였다. 즉, 종래의 리페어 처리 방식은, 휘점 또는 암점이 된 불량 서브픽셀을 동작하지 않는 비정상 서브픽셀로 만들어주는 방식이다.

이러한 종래의 리페어 처리 방식은, 리페어 처리가 된 서브픽셀의 사이즈가 클수록, 또는 리페어 처리가 된 서브픽셀의 개수가 많을수록, 화면 품질이 심각하게 떨어질 수 있고, 심각한 경우에는, 표시 패널 자체를 폐기시켜야 하는 문제점이 있어왔다.

이러한 배경에서, 본 발명의 목적은, 휘점 또는 암점이 된 불량 서브픽셀을 리페어 처리한 후에도 정상적으로 사용할 수 있도록 하는 서브픽셀 구조를 갖는 표시 장치 및 표시 패널을 제공하는 데 있다.

본 발명의 다른 목적은, 리페어 처리가 된 서브픽셀의 휘도 감소를 보상해줄 수 있는 표시 장치 및 표시 패널을 제공하는 데 있다.

본 발명의 또 다른 목적은, 휘점 또는 암점이 된 불량 서브픽셀에 대한 리페어 처리가 쉽고 빨리 이루어질 수 있도록 하는 서브픽셀 구조를 갖는 표시 장치 및 표시 패널을 제공하는 데 있다.

본 발명의 실시예에 따른 표시 장치는 m(m: 자연수)개의 데이터 라인 및 2n(n: 자연수)개의 게이트 라인이 형성되고, m×n 개의 서브픽셀이 형성된 표시 패널, m개의 데이터 라인의 구동을 위한 데이터 구동부, 2n개의 게이트 라인의 구동을 위한 게이트 구동부, 및 데이터 구동부 및 게이트 구동부를 제어하는 타이밍 컨트롤러를 포함한다. 각 서브픽셀은 홀수 번째 게이트 라인으로부터 제1 스캔신호를 입력받는 제1 부분 서브픽셀(First Partial Sub Pixel)과, 짝수 번째 게이트 라인으로부터 제2 스캔신호를 입력받는 제2 부분 서브픽셀(Second Partial Sub Pixel)로 이루어진다. 제1 부분 서브픽셀 및 제2 부분 서브픽셀은 공용 데이터 라인으로부터 데이터전압을 공통으로 인가받는다.

본 발명의 실시예에 따른 표시 패널은 m(m: 자연수)개의 데이터 라인, 2n(n: 자연수)개의 게이트 라인, 및 1개의 데이터 라인 및 2개의 게이트 라인이 서로 교차하는 지점마다 형성된 m×n 개의 서브픽셀을 포함한다. 각 서브픽셀은 홀수 번째 게이트 라인으로부터 제1 스캔신호를 입력받는 제1 부분 서브픽셀(First Partial Sub Pixel)과, 짝수 번째 게이트 라인으로부터 제2 스캔신호를 입력받는 제2 부분 서브픽셀(Second Partial Sub Pixel)로 이루어져 있다. 제1 부분 서브픽셀 및 제2 부분 서브픽셀은 공용 데이터 라인으로부터 데이터전압을 공통으로 인가받는다.

삭제

이상에서 설명한 바와 같이 본 발명에 의하면, 휘점 또는 암점이 된 불량 서브픽셀을 리페어 처리한 후에도 정상적으로 사용할 수 있도록 하는 서브픽셀 구조를 갖는 표시 장치 및 표시 패널을 제공하는 효과가 있다.

또한, 본 발명에 의하면, 리페어 처리가 된 서브픽셀의 휘도 감소를 보상해줄 수 있는 표시 장치 및 표시 패널을 제공하는 효과가 있다.

또한, 본 발명에 의하면, 휘점 또는 암점이 된 불량 서브픽셀에 대한 리페어 처리가 쉽고 빨리 이루어질 수 있도록 하는 서브픽셀 구조를 갖는 표시 장치 및 표시 패널을 제공하는 효과가 있다.

도 1은 실시 예들에 따른 표시 장치의 개략적인 시스템 구성도이다.
도 2는 실시 예들에 따른 표시 장치의 서브픽셀에 대한 구조의 개략도이다.
도 3은 실시 예들에 따른 표시 장치의 서브픽셀에 대한 리페어 처리의 개념도이다.
도 4는 일 실시 예에 따른 서브픽셀 구조의 개략도이다.
도 5 및 도 6은 일 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 서브픽셀의 등가 회로도이다.
도 7은 일 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 서브픽셀로 인가되는 2개의 스캔신호의 타이밍도이다.
도 8 및 도 9는 일 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 된 서브픽셀의 등가 회로도이다.
도 10은 다른 실시 예에 따른 서브픽셀에 대한 구조의 개략도이다.
도 11 및 도 12는 다른 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 서브픽셀의 등가 회로도이다.
도 13은 다른 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 서브픽셀로 인가되는 2개의 스캔신호의 타이밍도이다.
도 14 및 도 15는 다른 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 된 서브픽셀의 등가 회로도이다.
도 16 및 도 17은 실시 예들에 따른 기준전압 인가 구조의 두 가지 예시도이다.
도 18은 셔터 글라스(Shutter glass) 방식의 일반적인 표시 장치의 3D 영상 구동 방법을 나타내는 도면이다.
도 19는 본 발명의 실시 예에 따른 표시 장치의 오드 서브픽셀과 이븐 서브픽셀을 나타내는 도면이다.
도 20은 본 발명의 실시 예에 따른 표시 장치의 3D 동시 발광 구동방법의 일 예를 나타내는 도면이다.
도 21은 본 발명의 실시 예에 따른 표시 장치의 3D 동시 발광 구동방법의 데이터 인가 및 이미션 방법을 나타내는 도면이다.
도 22는 본 발명의 실시 예에 따른 표시 장치의 구동방법의 다른 예를 나타내는 도면이다.

이하, 본 발명의 일부 실시 예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 실시 예들에 따른 표시 장치(100)의 개략적인 시스템 구성도이다.

도 1을 참조하면, 실시 예들에 따른 표시 장치(100)는, 표시 패널(110), 데이터 구동부(120), 게이트 구동부(130) 및 타이밍 컨트롤러(140) 등을 포함한다.

도 1을 참조하면, 표시 패널(110)에는, m(m: 자연수)개의 데이터 라인(DL1, DL2, ... , DLm) 및 2n(n: 자연수)개의 게이트 라인(GL1_1, GL1_2, GL2_1, GL2_2, ... , GLn_1, GLn_2)이 형성되어 있다.

또한, 표시 패널(110)에는 m×n 개의 서브픽셀(SP: Sub Pixel; SPji, 1≤i≤m, 1≤j≤n)이 형성되어 있다. 여기서, 각 서브픽셀은 1개의 데이터 라인 및 2개의 게이트 라인에 의해 정의된다.

도 1을 참조하면, 데이터 구동부(120)는 m개의 데이터 라인(DL1, DL2, ... , DLm)을 구동한다.

게이트 구동부(130)는 2n개의 게이트 라인(GL1_1, GL1_2, GL2_1, GL2_2, ... , GLn_1, GLn_2)를 구동한다.

타이밍 컨트롤러(140)는 각종 제어정보를 출력하여 데이터 구동부(120) 및 게이트 구동부(130)를 제어한다.

한편, 데이터 구동부(120)는 다수의 데이터 구동 집적회로(소스 구동 집적회로라고도 함)를 포함할 수 있는데, 이러한 다수의 데이터 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글라스(COG) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 표시 패널(110)에 집적화되어 형성될 수도 있다.

전술한 게이트 구동부(130)는, 구동 방식에 따라서, 도 1에서와 같이 표시 패널(110)의 한 측에만 위치할 수도 있고, 2개로 나누어져 표시 패널(110)의 양측에 위치할 수도 있다.

또한, 게이트 구동부(130)는, 다수의 게이트 구동 집적회로를 포함할 수 있는데, 이러한 다수의 게이트 구동 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글라스(COG) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(110)에 직접 형성될 수도 있고, 표시 패널(110)에 집적화되어 형성될 수도 있다.

한편, 본 실시 예들에 따른 표시 패널(110)에 형성된 m×n 개의 서브픽셀(SPji, 1≤i≤m, 1≤j≤n)은 2개의 부분 서브픽셀(PSP: Partial Sub Pixel)로 이루어져 있다. 이러한 서브픽셀 구조에 대하여, 아래에서 상세하게 설명한다.

도 2는 실시 예들에 따른 표시 장치(100)의 서브픽셀에 대한 구조의 개략도이다.

도 2를 참조하면, m×n 개의 서브픽셀(SPji, 1≤i≤m, 1≤j≤n) 각각은 1개의 데이터 라인(DLi) 및 2개의 게이트 라인(GLj_1, GLj_2)이 연결된다.

도 2를 참조하면, m×n 개의 서브픽셀(SPji) 각각은, 2개의 게이트 라인(GLj_1, GLj_2) 중 홀수 번째 게이트 라인(GLj_1)과 연결된 제1 부분 서브픽셀(PSP1: First Partial Sub Pixel)과, 2개의 게이트 라인(GLj_1, GLj_2) 중 짝수 번째 게이트 라인(GLj_2)과 연결된 제2 부분 서브픽셀(PSP2: Second Partial Sub Pixel)로 이루어져 있다.

여기서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 각각은, 서로 동일한 구조일 수도 있고, 경계 지점을 기준으로 서로 대칭이 되는 구조일 수도 있다. 예를 들어, 표시 장치(100)가 유기발광 표시 장치인 경우, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 각각은, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 각각의 회로부(트랜지스터 및 캐패시터 형성 부분)와 발광부(애노드 전극이 형성되어 있고, 빛이 발광되는 부분)의 위치가 서로 동일한 구조일수 도 있고, 서로 대칭이 되는 구조일 수 있다.

도 2를 참조하면, 실시 예들에 따른 표시 장치(100)에서, m×n 개의 서브픽셀(SPji) 중 대부분의 서브픽셀 각각에서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 모두는, 정상적으로 동작할 수 있는 정상적인 부분 서브픽셀이다.

여기서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 모두가 정상적인 부분 서브픽셀이라고 해서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 모두가 화상 표시에 이용되지 않을 수 있다.

가령, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)가 매 프레임마다 동시에 화상 표시에 이용될 수도 있지만, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)가 프레임마다 번갈아 가면서 화상 표시에 이용될 수도 있고, 경우에 따라서는, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 하나만이 화상 표시에 실제로 이용되고, 나머지 하나는 특정 이벤트(예: 리페어 처리) 후에 화상 표시에 실제로 이용될 수도 있다.

한편, m×n 개의 서브픽셀(SPji) 중에서 적어도 하나의 서브픽셀에서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 어느 하나의 부분 서브픽셀은, 정상적으로 동작할 수 없는 비정상적인 부분 서브픽셀(이를 "데드 부분 서브픽셀(Dead Partial Sub Pixel)"이라고도 함)이고, 나머지 하나의 부분 서브픽셀은 정상적으로 동작할 수 있는 정상적인 부분 서브픽셀일 수 있다.

예를 들어, m×n 개의 서브픽셀 중에서, 제1 부분 서브픽셀(PSP1)에서 제1 유기발광 다이오드(OLED1)의 애노드(Anode) 전극 또는 캐소드(Cathode) 전극이 커팅(Cutting)되어 있거나, 제2 부분 서브픽셀(PSP2)에서 제2 유기발광 다이오드(OLED2)의 애노드 전극 또는 캐소드 전극이 커팅(Cutting)되어 있는 적어도 하나의 서브픽셀이 존재할 수 있다.

예를 들어, 제1 부분 서브픽셀(PSP1)에서 제1 유기발광 다이오드(OLED1)의 애노드(Anode) 전극 또는 캐소드(Cathode) 전극이 커팅(Cutting)되어 있는 경우, 제1 부분 서브픽셀(PSP1)이 비정상적인 부분 서브픽셀(데드 부분 서브픽셀)이다. 이때, 제2 부분 서브픽셀(PSP2)에서 제2 유기발광 다이오드(OLED2)의 애노드 전극 또는 캐소드 전극은 커팅되어 있지 않은 정상적인 부분 서브픽셀이다.

다른 예를 들어, 제2 부분 서브픽셀(PS2)에서 제2 유기발광 다이오드(OLED2)의 애노드 전극 또는 캐소드 전극이 커팅되어 있는 경우, 제2 부분 서브픽셀(PSP2)이 비정상적인 부분 서브픽셀(데드 부분 서브픽셀)이다. 이때, 제1 부분 서브픽셀(PSP1)에서 제1 유기발광 다이오드(OLED1)의 애노드 전극 또는 캐소드 전극은 커팅되어 있지 않은 정상적인 부분 서브픽셀이다.

이와 같이, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 어느 하나의 부분 서브픽셀이 비정상적인 부분 서브픽셀에 해당하는 서브픽셀은, 제품 출하 전 패널 제작 공정 단계 또는 제품 출하 후 애프터서비스 과정에서, "리페어 처리가 된 서브픽셀(Repaired Sub Pixel)"일 수 있다. 이에 대하여, 도 3을 참조하여 설명한다.

도 3은 실시 예들에 따른 표시 장치(100)의 서브픽셀에 대한 리페어 처리의 개념도이다.

도 3의 (a) 및 (b)을 참조하면, 패널 제작 공정 중 또는 제품 출하 후 사용 중에, 표시 패널(110) 상의 m×n 개의 서브픽셀(SPji) 중에서 적어도 하나의 서브픽셀(예: DL2, GL2_1, GL2_2가 연결된 서브픽셀(SP22))에서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 어느 하나의 부분 서브픽셀(예: PSP1)의 내부 회로에 포함된 트랜지스터 등이 공정상의 이물에 의해 전기적으로 단락(Short)이 되거나 단선(Open, Disconnect)이 되어, 해당 부분 서브픽셀(예: PSP1)의 영역이 휘점 또는 암점이 되는 픽셀 불량이 발생할 수 있다.

이러한 불량 발생은 제품 출하 전 패널 제작 공정 단계 또는 제품 출하 후 애프터서비스 과정에서 발견될 수 있다.

이와 같이 불량 발생이 발견되면, 도 3의 (a) 및 (b)을 참조하면, 리페어 장비를 이용하여, 휘점 또는 암점에 의한 불량이 발생한 해당 부분 서브픽셀(예: PSP1)을 커팅(Cutting) 시켜, 해당 서브픽셀(예: SP22)을 리페어(Repair) 처리할 수 있다.

따라서, 도 3의 (a) 및 (b)을 참조하면, 리페어 처리가 된 해당 서브픽셀(예: SP22)에서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 커팅된 부분 서브픽셀(예: PSP1)은, 화상 표시에 이용될 수 없는 비정상적인 부분 서브픽셀, 즉, 데드 부분 서브픽셀(DEAD PSP)이다.

리페어 처리가 된 해당 서브픽셀(예: SP22)에서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 커팅된 부분 서브픽셀(예: PSP1)을 제외한 나머지 부분 서브픽셀(예: PSP2)은, 화상 표시에 이용될 수 있다.

따라서, 휘점 또는 암점이 발생하여 리페어 처리가 되더라도, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 하나가 데드 부분 서브픽셀이 되지만, 나머지 하나가 정상적으로 동작할 수 있기 때문에, 리페어 처리가 된 서브픽셀(예: SP22)은, 정상적인 서브픽셀로서 동작할 수 있다.

한편, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 어느 하나의 부분 서브픽셀(예: PSP1)이 커팅됨에 따라, 해당 서브픽셀(예: SP22)의 휘도가 떨어질 수 있다.

리페어 처리가 된 서브픽셀(예: SP22)의 휘도 감소를 보상해주기 위하여, 실시 예들에 따른 표시 장치(100)는, 리페어 처리가 된 서브픽셀(예: SP22)로 공급할 데이터를 휘도 감소량에 근거하여 변경하고, 이에 따른 데이터 전압을 리페어 처리 된 서브픽셀(예: SP22)의 동작 가능한 부분 서브픽셀(예: PSP2)로 공급해줌으로써, 리페어 처리 된 서브픽셀(예: SP22)의 휘도를 보상해줄 수 있다.

이와 같이, 리페어 처리 된 서브픽셀(예: SP22)의 휘도 보상을 위해서, 실시 예들에 따른 표시 장치(100)는, 리페어 처리가 된 서브픽셀(예: SP22)에 대한 정보를 메모리(미도시)에 저장해둘 수 있다.

이에 따라, 리페어 처리가 된 해당 서브픽셀(예: SP22)은, 휘점 또는 암점이 발생하지 않아 리페어 처리가 되지 않은 다른 일반적인 정상 서브픽셀과 더욱더 동일하게 동작할 수 있다.

이상에서 설명한 서프픽셀 구조를 갖는 실시 예들에 따른 표시 장치(100)는, 유기발광 표시 장치(OLED: Organic Light Emitting Display), 액정표시 장치(LCD: Liquid Crystal Display Device), 플라즈마표시 장치(Plasma Display) 등일 수 있다. 단, 아래에서는, 설명의 편의를 위해, 유기발광 표시 장치로 예를 들어 설명한다.

아래에서는, 이상에서 설명한 서브픽셀 구조에 대한 몇 가지 실시 예를 설명한다.

먼저, 도 4 내지 도 9를 참조하여, 하나의 서브픽셀(SP)을 이루는 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)이 구동전압(VDD: Driving Voltage)을 공통으로 공급받는 "공용 구동전압 라인 구조"를 갖는 일 실시 예에 따른 표시 장치(100)를 설명한다. 이어서, 도 10 내지 도 15를 참조하여, 하나의 서브픽셀(SP)을 이루는 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)이 별도의 구동전압(VDD1, VDD2)을 공급받는 "개별 구동전압 라인 구조"를 갖는 일 실시 예에 따른 표시 장치(100)를 설명한다.

도 4는 일 실시 예에 따른 서브픽셀 구조의 개략도이다.

도 4를 참조하면, 각 서브픽셀(SPji, i=1, 2, … , m, j=1, 2, … , n)은, 홀수 번째 게이트 라인(GLj_1)으로부터 제1 스캔신호(SCAN j_1)를 입력받는 제1 부분 서브픽셀(PSP1)과, 짝수 번째 게이트 라인(GLj_2)으로부터 제2스캔신호(SCAN j_2)를 입력받는 제2 부분 서브픽셀(PSP2)로 이루어져 있다.

도 4를 참조하면, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)은, 1개의 공용 데이터 라인(DLi)과 공통으로 연결되어, 공용 데이터 라인(DLi)으로부터 데이터전압(Vdata)을 공통으로 인가 받는다.

또한, 도 4를 참조하면, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 각각은, 내부 회로 구조(예: 도 6과 같이, 유기발광표시장에서, 센싱 트랜지스터(Sensing Transistor)를 포함하는 경우)에 따라서, 기준전압(Vref: Reference Voltage)을 공급하는 1개의 공용 기준전압라인(RVL: Reference Voltage)과 공통으로 더 연결될 수도 있다.

도 4를 참조하면, 일 실시 예에 따른 서브픽셀에서, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)은, 1개의 공용 구동전압라인(DVL)으로부터 구동전압(VDD)을 동시에 공통으로 인가 받는다.

즉, 표시 패널(110)에 형성된 m×n 개의 서브픽셀(SPji, 1≤i≤m, 1≤j≤n) 모두는, 도 4에 도시된 바와 같은 "공용 구동전압 라인 구조"를 갖는다.

한편, 표시 패널(110)에 형성된 m×n 개의 서브픽셀(SPji, 1≤i≤m, 1≤j≤n) 중에서 리페어 처리가 된 서브픽셀이 적어도 하나 존재할 수 있다.

다시 말해, 표시 패널(110)에는, 정상적으로 동작 가능한 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)로 이루어진 서브픽셀(PSP1 및 PSP2에서 불량이 발생하지 않아 리페어 처리되지 않은 서브픽셀로서, 이하, "리페어 처리가 되지 않은 서브픽셀"이라고 함)과, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 하나는 정상적으로 동작 가능하지만 나머지 하나는 정상적으로 동작이 불가능하도록 커팅 처리가 되어 있는 서브픽셀(PSP1 및 PSP2 중 하나에서 불량이 발생하여 리페어 처리가 된 서브픽셀로서, 이하, "리페어 처리가 된 서브픽셀"이라고 함)이 혼재되어 형성되어 있다.

아래에서는, 도 4에 도시된 바와 같이 공용 구동전압 라인 구조 하에서, 리페어 처리가 되지 않은 서브픽셀과, 리페어 처리가 된 서브픽셀 각각에 대하여, 더욱 상세하게 설명한다. 단, 표시 장치(100)가 유기발광 표시 장치인 것을 예로 들어 설명한다.

한편, 유기발광 표시 장치의 각 서브픽셀은, 기본적으로, 2개의 트랜지스터(구동 트랜지스터, 스위칭 트랜지스터)와 1개의 캐패시터(스토리지 캐패시터)를 포함하는 2T(Transistor)1C(Capacitor) 구조를 가질 수 있고(도 5 참조), 경우에 따라서는, 3개의 트랜지스터(구동 트랜지스터, 스위칭 트랜지스터 및 센싱 트랜지스터)와 1개의 캐패시터(스토리지 캐패시터)를 포함하는 3T1C 구조(도 6 참조)를 가질 수도 있다. 이뿐만 아니라, 4개 이상의 트랜지스터와 2개 이상의 캐패시터를 포함하여 형성될 수도 있다.

여기서, 유기발광 표시 장치의 각 서브픽셀에서, 구동 트랜지스터(DT: Driving Transistor)는 턴 온 되어 유기발광다이오드(OLED)로 전류를 공급하여 유기발광다이오드(OLED)를 발광시켜줄 수 있다. 스위칭 트랜지스터(SWT: Switching Transistor)는, 공용 데이터 라인(DLi)을 통해 공급된 데이터전압(Vdata)를 구동 트랜지스터(DT)의 제1노드(게이트 노드)로 인가해주어, 구동 트랜지스터(DT)의 온/오프를 제어해줄 수 있다. 캐패시터(Cst, 스토리지 캐패시터(Storage Capacitor)라고도 함)는, 한 프레임 구간 동안, 자신의 양단의 전위차, 즉, 구동 트랜지스터(DT)의 게이트 노드와 소스 노드(또는 드레인 노드) 간의 전위차를 유지시켜주는 역할을 한다. 3T1C 서브픽셀 구조에 포함된 센싱 트랜지스터(SENT: Sensing Transistor)는, 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)에 일정한 정전압(예: 기준전압(Vref: Reference Voltage))을 인가해주는 역할과, 구동 트랜지스터(DT)의 문턱전압(Vth: Threshold Voltage) 또는 이동도(Mobility)를 센싱 및 보상하기 위하여, 턴 온 되어, 구동 트랜지스터(DT)의 소스 노드(또는 드레인 노드)의 전압이, 센싱 라인(예: 공용 기준전압라인(RVL))을 통해, 센싱구성(예: 아날로그 디지털 컨버터(ADC: Analog Digital Converter) 등)에서 센싱되도록 해주는 역할을 한다.

도 5는 일 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 2T1C 구조의 서브픽셀에 대한 등가회로도이다.

도 5를 참조하면, 리페어 처리가 되지 않은 2T1C 구조의 서브픽셀은, 제1 부분 서브픽셀(PSP1)과 제2 부분 서브픽셀(PSP2)로 이루어져 있다.

도 5를 참조하면, 제1 부분 서브픽셀(PSP1)은, 제1 유기발광 다이오드(OLED1, First Organic Light Emitting Diode)와, 제1 유기발광 다이오드(OLED1)를 구동하기 위한 제1 구동 트랜지스터(DT1, First Driving Transistor)와, 제1게이트 라인(GLj_1)을 통해 공급된 제1 스캔신호(SCAN j_1)에 의해 제어되며, 공용 데이터 라인(DLi)과 제1 구동 트랜지스터(DT1)의 제1노드(N1, 게이트 노드) 사이에 연결된 제1 스위칭 트랜지스터(SWT1, First Swithcing Transistor)와, 제1 구동 트랜지스터(DT1)의 제1노드(N1)와 제3노드(N3, 공용 구동전압라인(DVL)과 연결되는 드레인 노드 또는 소스 노드) 사이에 연결된 제1캐패시터(Cst1, First Capacitor)를 포함한다.

도 5를 참조하면, 제2 부분 서브픽셀(PSP2)은, 제2 유기발광 다이오드(OLED2)와, 제2 유기발광 다이오드(OLED2, Sencond Organic Light Emitting Diode)를 구동하기 위한 제2구동 트랜지스터(DT2, Second Driving Transistor)와, 제2게이트 라인(GLj_2)을 통해 공급된 제2스캔신호(SCAN j_2)에 의해 제어되며, 공용 데이터 라인(DLi)과 제2구동 트랜지스터(DT2)의 제1노드(N1', 게이트 노드) 사이에 연결된 제2스위칭 트랜지스터(SWT2, Second Swithcing Transistor)와, 제2구동 트랜지스터(DT2)의 제1노드(N1)와 제3노드(N3, 공용 구동전압라인(DVL)과 연결되는 드레인 노드 또는 소스 노드) 사이에 연결된 제2캐패시터(Cst2, First Capacitor)를 포함한다.

도 5를 참조하면, 표시 패널(110)에는, 제1 구동 트랜지스터(DT1) 및 제2구동 트랜지스터(DT2)으로 구동전압(VDD)을 제3노드(N3)를 통해 공통으로 인가해주는 공용 구동전압라인(DVL)이 형성되어 있다.

도 6은 일 실시 예에 따른 서브픽셀 구조 하에, 2T1C 구조의 리페어 처리가 되지 않은 서브픽셀에 대한 등가회로도이다.

도 6을 참조하면, 리페어 처리가 되지 않은 2T1C 구조의 서브픽셀은, 제1 부분 서브픽셀(PSP1)과 제2 부분 서브픽셀(PSP2)로 이루어져 있다.

도 6을 참조하면, 제1 부분 서브픽셀(PSP1)은, 제1 유기발광 다이오드(OLED1)와, 제1 유기발광 다이오드(OLED1)를 구동하기 위한 제1 구동 트랜지스터(DT1)와, 제1게이트 라인(GLj_1)을 통해 공급된 제1 스캔신호(SCAN j_1)에 의해 제어되며, 공용 데이터 라인(DLi)과 제1 구동 트랜지스터(DT1)의 제1노드(N1, 게이트 노드) 사이에 연결된 제1 스위칭 트랜지스터(SWT1)와, 제1게이트 라인(GLj_1)을 통해 공급된 제1 스캔신호(SCAN j_1)에 의해 제어되며, 공용 기준전압라인(RVL)에서 공급된 기준전압(Vref)의 인가 노드(도 6 상에서, SENT1의 왼쪽 포인트)와 제1 구동 트랜지스터(DT1)의 제2노드(N2, 제1 유기발광 다이오드(OLED1)와 연결되는 소스 노드 또는 드레인 노드) 사이에 연결된 제1 센싱 트랜지스터(SENT1, First Sensing Transistor)와, 제1 구동 트랜지스터(DT1)의 제1노드(N1)와 제2노드(N2) 사이에 연결된 제1캐패시터(Cst1)를 포함한다.

도 6을 참조하면, 제2 부분 서브픽셀(PSP2)은, 제2 유기발광 다이오드(OLED2)와, 제2 유기발광 다이오드(OLED2)를 구동하기 위한 제2구동 트랜지스터(DT2)와, 제2게이트 라인(GLj_2)을 통해 공급된 제2스캔신호(SCAN j_2)에 의해 제어되며, 공용 데이터 라인(DLi)과 제2구동 트랜지스터(DT2)의 제1노드(N1', 게이트 노드) 사이에 연결된 제2스위칭 트랜지스터(SWT2)와, 제2게이트 라인(GLj_2)을 통해 공급된 제2스캔신호(SCAN j_2)에 의해 제어되며, 공용 기준전압라인(RVL)에서 공급된 기준전압(Vref)의 인가 노드(도 6 상에서, SENT2의 왼쪽 포인트)와 제2구동 트랜지스터(DT2)의 제2노드(N2', 소스 노드 또는 드레인 노드) 사이에 연결된 제2센싱 트랜지스터(SENT2, Second Sensing Transistor)와, 제2구동 트랜지스터(DT2)의 제1노드(N1')와 제2노드(N2') 사이에 연결된 제2캐패시터(Cst2)를 포함한다.

도 6을 참조하면, 표시 패널(110)에는, 제1 구동 트랜지스터(DT1) 및 제2구동 트랜지스터(DT2)으로 구동전압(VDD)을 제3노드(N3, DT1 및 DT2의 드레인 노드 또는 소스 노드)를 통해 공통으로 인가해주는 공용 구동전압라인(DVL)이 형성되어 있다.

도 7은 일 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 서브픽셀로 인가되는 2개의 스캔신호의 타이밍도이다.

도 7의 (a)을 참조하면, 일 실시 예에 따른 서브픽셀 구조에서, 제1게이트 라인(GLj_1)에서 제1 부분 서브픽셀(PSP1)로 공급되는 제1 스캔신호(SCAN j_1)와, 제2게이트 라인(GLj_2)에서 제2 부분 서브픽셀(PSP2)로 공급되는 제2스캔신호(SCAN j_2)는 동일한 스캔신호일 수 있다. 즉, 제1 스캔신호(SCAN j_1)와 제2스캔신호(SCAN j_2)의 하이 레벨 전압(VGHL)의 타이밍이 동일하다.

도 7의 (b)을 참조하면, 일 실시 예에 따른 서브픽셀 구조에서, 제1게이트 라인(GLj_1)에서 제1 부분 서브픽셀(PSP1)으로 공급되는 제1 스캔신호(SCAN j_1)와, 제2게이트 라인(GLj_2)에서 제2 부분 서브픽셀(PSP2)로 공급되는 제2스캔신호(SCAN j_2)는 서로 다른 스캔신호일 수 있다. 즉, 제1 스캔신호(SCAN j_1)와 제2스캔신호(SCAN j_2)의 하이 레벨 전압(VGHL)의 타이밍이 서로 다를 수 있다.

예를 들어, 제1 스캔신호(SCAN j_1, j=1, 2, … , n)는 홀수 번째 프레임(Odd Frame) 구간에서 홀수 번째 게이트 라인(GLj_1, j=1, 2, … , n)으로 하이 레벨 전압(VGHL)이 출력되는 스캔신호이고, 제2스캔신호(SCAN j_2, j=1, 2, … , n)는 짝수 번째 프레임(Even Frame) 구간에서 짝수 번째 게이트 라인(GLj_2, j=1, 2, … , n)으로 하이 레벨 전압(VGHL)이 출력되는 스캔신호일 수 있다.

이 경우, 제1 부분 서브픽셀(PSP1)은 홀수 번째 프레임 구간에서 동작되고, 제2 부분 서브픽셀(PSP2)은 짝수 번째 프레임 구간에서 동작될 수 있다.

도 8은 일 실시 예에 따른 서브픽셀 구조 하에, 2T1C 구조의 리페어 처리가 된 서브픽셀(Repaired Sub Pixel)의 등가 회로도이다. 도 9는 일 실시 예에 따른 서브픽셀 구조 하에, 3T1C 구조의 리페어 처리가 된 서브픽셀(Repaired Sub Pixel)의 등가 회로도이다. 단, 제1 부분 서브픽셀(PSP1)에서 휘점 또는 암점이 발생하여 제1 부분 서브픽셀(PSP1)이 레이저 커팅(Laser Cutting) 된 것으로 가정한다.

도 8 및 도 9를 참조하면, m×n 개의 서브픽셀 중 적어도 하나 존재하는 리페어 처리가 된 서브픽셀(Repaired Sub Pixel)은, 휘점 또는 암점이 발생한 것으로 가정한 제1 부분 서브픽셀(PSP1)이 커팅되어 있다. 따라서, 제1 부분 서브픽셀(PSP1)은 데드 부분 서브픽셀(Dead PSP)이다.

제1 부분 서브픽셀(PSP1)이 커팅 처리가 되는 커팅 포인트(CP: Cutting Point)는, 일 예로, 제1 유기발광 다이오드(OLED1)의 제1전극(애노드 전극 또는 캐소드 전극)일 수 있다. 경우에 따라서, 커팅 포인트(CP)는, 공용 구동전압라인(DVL)에서 구동전압(VDD)이 제1 구동 트랜지스터(DT1)로 공급되는 지점, 공용 데이터 라인(DLi)에서 제1 스위칭 트랜지스터(SWT1)로 데이터전압(Vdata)가 공급되는 지점 등일 수 있으며, 이뿐만 아니라, 제1 부분 서브픽셀(PSP1)에서 제1 유기발광 다이오드(OLED1)로 전류가 흐르지 않도록 할 수 있는 그 어떠한 지점도 커팅 포인트로서 가능하다.

제1 부분 서브픽셀(PSP1)이 커팅 처리가 되는 커팅 포인트(CP)가 제1 유기발광 다이오드(OLED1)의 제1전극(애노드 전극 또는 캐소드 전극)인 경우, 리페어 처리가 된 서브픽셀의 제1 부분 서브픽셀(PSP1)에서, 제1 유기발광 다이오드(OLED1)의 제1전극(애노드 전극 또는 캐소드 전극)이 커팅되어 있다.

한편, 도 8 및 도 9에 도시된 바와 같이, 제1 부분 서브픽셀(PSP1)이 커팅 처리가 된 경우, 제2 부분 서브픽셀(PSP2)만으로 서브픽셀(SP) 영역을 표시하기 때문에, 휘도가 감소할 수 있다.

이에, 타이밍 컨트롤러(140)는, 리페어 처리가 된 적어도 하나의 서브픽셀에 대한 정보를 저장해두고, 이 정보와 각 서브픽셀 별 영상데이터를 이용하여, 리페어 처리가 된 적어도 하나의 서브픽셀의 휘도 감소를 보상해줄 수 있는 변경 영상데이터를 생성하여 데이터 구동부(120)로 출력한다.

데이터 구동부(120)는, 타이밍 컨트롤러(140)로부터 변경 영상데이터를 입력받아, 리페어 처리가 된 적어도 하나의 서브픽셀에 대한 휘도 감소를 보상해줄 수 있는 데이터 전압을 공용 데이터 라인(DLi)으로 출력할 수 있다.

전술한 바와 같이, 도 8 및 도 9와 같이, 휘점 또는 암점이 발생하여 리페어 처리가 된 서브픽셀이라고 하더라도, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 하나(PSP1)가 데드 부분 서브픽셀이 되지만, 나머지 하나(PSP2)가 정상적으로 동작할 수 있기 때문에, 정상적인 서브픽셀로서 동작할 수 있다.

또한, 리페어 처리가 된 해당 서브픽셀은, 휘도 보상을 통해, 리페어 처리가 되지 않은 일반적인 정상 서브픽셀과 더욱더 동일하게 화상 표시 동작을 할 수 있다.

아래에서는, 도 10 내지 도 15를 참조하여, 하나의 서브픽셀(SP)을 이루는 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)이 별도의 구동전압(VDD1, VDD2)을 공급받는 "개별 구동전압 라인 구조"를 갖는 일 실시 예에 따른 표시 장치(100)를 설명한다.

도 10은 다른 실시 예에 따른 서브픽셀에 대한 구조의 개략도이다.

도 10을 참조하면, 각 서브픽셀(SPji, i=1, 2, … , m, j=1, 2, … , n)은, 홀수 번째 게이트 라인(GLj_1)으로부터 제1 스캔신호(SCAN j_1)를 입력받는 제1 부분 서브픽셀(PSP1)과, 짝수 번째 게이트 라인(GLj_2)으로부터 제2스캔신호(SCAN j_2)를 입력받는 제2 부분 서브픽셀(PSP2)로 이루어져 있다.

도 10을 참조하면, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)은, 1개의 공용 데이터 라인(DLi)과 공통으로 연결된다.

또한, 도 10을 참조하면, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 각각은, 내부 회로 구조(예: 도 12와 같이, 유기발광 표시 장치에서, 센싱 트랜지스터(Sensing Transistor)를 포함하는 경우)에 따라서, 1개의 공용 기준전압라인(RVL: Reference Voltage Line)에서 공급된 기준전압(Vref: Reference Voltage)을 공통으로 인가 받는다. 여기서, 기준전압(Vref)의 인가 구조에 대해서는, 도 16 및 도 17을 참조하여 더욱 상세하게 설명한다.

도 10을 참조하면, 다른 실시 예에 따른 서브픽셀에서, 제1 부분 서브픽셀(PSP1)은 제1 구동전압라인(DVL1)으로부터 제1 구동전압(VDD1)을 인가받고, 제2 부분 서브픽셀(PSP2)은 제2구동전압라인(DVL2)으로부터 제2구동전압(VDD2)을 인가 받는다.

즉, 표시 패널(110)에 형성된 m×n 개의 서브픽셀(SPji, 1≤i≤m, 1≤j≤n) 모두는, 도 10에 도시된 바와 같이, "개별 구동전압 라인 구조"를 갖는다.

아래에서는, 도 10에 도시된 바와 같이 개별 구동전압 라인 구조 하에서, 리페어 처리가 되지 않은 서브픽셀과, 리페어 처리가 된 서브픽셀 각각에 대하여, 더욱 상세하게 설명한다. 단, 표시 장치(100)가 유기발광 표시 장치인 것을 예로 들어 설명한다.

한편, 유기발광 표시 장치의 각 서브픽셀은, 기본적으로, 2개의 트랜지스터(구동 트랜지스터, 스위칭 트랜지스터)와 1개의 캐패시터(스토리지 캐패시터)를 포함하는 2T1C 구조를 가질 수 있고(도 11 참조), 경우에 따라서는, 3개의 트랜지스터(구동 트랜지스터, 스위칭 트랜지스터 및 센싱 트랜지스터)와 1개의 캐패시터(스토리지 캐패시터)를 포함하는 3T1C 구조(도 12 참조)를 가질 수도 있다. 이뿐만 아니라, 4개 이상의 트랜지스터와 2개 이상의 캐패시터를 포함하여 형성될 수도 있다.

도 11은 다른 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 2T1C 구조의 서브픽셀의 등가 회로도이다.

도 11을 참조하면, 리페어 처리가 되지 않은 2T1C 구조의 서브픽셀은, 제1 부분 서브픽셀(PSP1)과 제2 부분 서브픽셀(PSP2)로 이루어져 있다.

도 11을 참조하면, 제1 부분 서브픽셀(PSP1)은, 제1 유기발광 다이오드(OLED1)와, 제1 유기발광 다이오드(OLED1)를 구동하기 위한 제1 구동 트랜지스터(DT1)와, 제1 스캔신호(SCAN j_1)에 의해 제어되며, 공용 데이터 라인과 제1 구동 트랜지스터(DT1)의 제1노드(N1) 사이에 연결된 제1 스위칭 트랜지스터(SWT1)와, 제1 구동 트랜지스터(DT1)의 제1노드(N1, 게이트 노드)와 제3노드(N3, 드레인 노드 또는 소스 노드) 사이에 연결된 제1캐패시터(Cst1)를 포함한다.

도 11을 참조하면, 제2 부분 서브픽셀(PSP2)은, 제2 유기발광 다이오드(OLED2)와, 제2 유기발광 다이오드(OLED2)를 구동하기 위한 제2구동 트랜지스터(DT2)와, 제2스캔신호(SCAN j_2)에 의해 제어되며, 공용 데이터 라인(DLi)과 제2구동 트랜지스터(DT2)의 제1노드(N1', 게이트 노드) 사이에 연결된 제2스위칭 트랜지스터(SWT2)와, 제2구동 트랜지스터(DT2)의 제1노드(N1')와 제3노드(N3', 드레인 노드 또는 소스 노드) 사이에 연결된 제2캐패시터(Cst2)를 포함한다.

도 11을 참조하면, 표시 패널(110)에는, 제1 구동 트랜지스터(DT1) 및 제2구동 트랜지스터(DT2) 각각의 제3노드(N3, N3')로 제1 구동전압(VDD1) 및 제2구동전압(VDD2)을 인가해주는 제1 구동전압라인(DVL1) 및 제2구동전압라인(DVL2)이 형성되어 있다.

도 12는 다른 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 3T1C 구조의 서브픽셀의 등가 회로도이다.

도 12를 참조하면, 리페어 처리가 되지 않은 3T1C 구조의 서브픽셀은, 제1 부분 서브픽셀(PSP1)과 제2 부분 서브픽셀(PSP2)로 이루어져 있다.

도 12를 참조하면, 제1 부분 서브픽셀(PSP1)은, 제1 유기발광 다이오드(OLED1)와, 제1 유기발광 다이오드(OLED1)를 구동하기 위한 제1 구동 트랜지스터(DT1)와, 제1 스캔신호(SCAN j_1)에 의해 제어되며, 공용 데이터 라인과 제1 구동 트랜지스터(DT1)의 제1노드(N1, 게이트 노드) 사이에 연결된 제1 스위칭 트랜지스터(SWT1)와, 제1 스캔신호(SCAN j_1)에 의해 제어되며, 공용 기준전압라인(RVL)에서 공급된 기준전압(Vref)의 인가 노드(도 12 상에서, SENT1의 왼쪽 포인트)와 제1 구동 트랜지스터(DT1)의 제2노드(N2, 소스 노드 또는 드레인 노드) 사이에 연결된 제1 센싱 트랜지스터(SENT1)와, 제1 구동 트랜지스터(DT1)의 제1노드(N1)와 제2노드(N2) 사이에 연결된 제1캐패시터(Cst1)를 포함한다.

도 12를 참조하면, 제2 부분 서브픽셀(PSP2)은, 제2 유기발광 다이오드(OLED2)와, 제2 유기발광 다이오드(OLED2)를 구동하기 위한 제2구동 트랜지스터(DT2)와, 제2스캔신호(SCAN j_2)에 의해 제어되며, 공용 데이터 라인(DLi)과 제2구동 트랜지스터(DT2)의 제1노드(N1', 게이트 노드) 사이에 연결된 제2스위칭 트랜지스터(SWT2)와, 제2스캔신호(SCAN j_2)에 의해 제어되며, 공용 기준전압라인(RVL)에서 공급된 기준전압(Vref)의 인가 노드(도 12 상에서, SENT2의 왼쪽 포인트)와 제2구동 트랜지스터(DT2)의 제2노드(N2', 소스 노드 또는 드레인 노드) 사이에 연결된 제2센싱 트랜지스터(SWT2)와, 제2구동 트랜지스터(DT2)의 제1노드(N1')와 제2노드(N') 사이에 연결된 제2캐패시터(Cst2)를 포함한다.

도 12를 참조하면, 표시 패널(110)에는, 제1 구동 트랜지스터(DT1)의 드레인 노드 또는 소스 노드에 해당하는 제3노드(N3)로 제1 구동전압(VDD1)을 인가해주는 제1 구동전압라인(DVL1)이 형성되어 있고, 제2구동 트랜지스터(DT2)의 드레인 노드 또는 소스 노드에 해당하는 제3노드(N3')로 제2구동전압(VDD2)을 인가해주는 제2구동전압라인(DVL2)이 형성되어 있다.

도 13은 다른 실시 예에 따른 서브픽셀 구조 하에, 리페어 처리가 되지 않은 서브픽셀로 인가되는 2개의 스캔신호의 타이밍도이다.

도 13의 (a)을 참조하면, 다른 실시 예에 따른 서브픽셀 구조에서, 제1게이트 라인(GLj_1)에서 제1 부분 서브픽셀(PSP1)로 공급되는 제1 스캔신호(SCAN j_1)와, 제2게이트 라인(GLj_2)에서 제2 부분 서브픽셀(PSP2)로 공급되는 제2스캔신호(SCAN j_2)는 동일한 스캔신호일 수 있다. 즉, 제1 스캔신호(SCAN j_1)와 제2스캔신호(SCAN j_2)의 하이 레벨 전압(VGHL)의 타이밍이 동일하다.

도 13의 (b)을 참조하면, 다른 실시 예에 따른 서브픽셀 구조에서, 제1게이트 라인(GLj_1)에서 제1 부분 서브픽셀(PSP1)으로 공급되는 제1 스캔신호(SCAN j_1)와, 제2게이트 라인(GLj_2)에서 제2 부분 서브픽셀(PSP2)로 공급되는 제2스캔신호(SCAN j_2)는 서로 다른 스캔신호일 수 있다. 즉, 제1 스캔신호(SCAN j_1)와 제2스캔신호(SCAN j_2)의 하이 레벨 전압(VGHL)의 타이밍이 서로 다를 수 있다.

도 14는 다른 실시 예에 따른 서브픽셀 구조 하에, 2T1C 구조의 리페어 처리가 된 서브픽셀(Repaired Sub Pixel)의 등가 회로도이다. 도 15는 다른 실시 예에 따른 서브픽셀 구조 하에, 3T1C 구조의 리페어 처리가 된 서브픽셀(Repaired Sub Pixel)의 등가 회로도이다. 단, 제1 부분 서브픽셀(PSP1)에서 휘점 또는 암점이 발생하여 제1 부분 서브픽셀(PSP1)이 레이저 커팅(Laser Cutting) 된 것으로 가정한다.

도 14 및 도 15를 참조하면, m×n 개의 서브픽셀 중 적어도 하나 존재하는 리페어 처리가 된 서브픽셀(Repaired Sub Pixel)은, 휘점 또는 암점이 발생한 것으로 가정한 제1 부분 서브픽셀(PSP1)이 커팅되어 있다. 따라서, 제1 부분 서브픽셀(PSP1)은 데드 부분 서브픽셀(Dead PSP)이다.

제1 부분 서브픽셀(PSP1)이 커팅 처리가 되는 커팅 포인트(CP: Cutting Point)는, 일 예로, 제1 유기발광 다이오드(OLED1)의 제1전극(애노드 전극 또는 캐소드 전극)일 수 있다.

경우에 따라서, 커팅 포인트(CP)는, 공용 구동전압라인(DVL)에서 구동전압(VDD)이 제1 구동 트랜지스터(DT1)로 공급되는 지점, 공용 데이터 라인(DLi)에서 제1 스위칭 트랜지스터(SWT1)로 데이터전압(Vdata)가 공급되는 지점 등일 수 있으며, 이뿐만 아니라, 제1 부분 서브픽셀(PSP1)에서 제1 유기발광 다이오드(OLED1)로 전류가 흐르지 않도록 할 수 있는 그 어떠한 지점도 커팅 포인트로서 가능하다.

한편, 도 14 및 도 15에 도시된 바와 같이, 제1 부분 서브픽셀(PSP1)이 커팅 처리 된 경우, 제2 부분 서브픽셀(PSP2)만으로 서브픽셀(SP) 영역을 표시하기 때문에, 휘도가 감소할 수 있다.

전술한 바와 같이, 도 14 및 도 15와 같이, 휘점 또는 암점이 발생하여 리페어 처리가 된 서브픽셀이라고 하더라도, 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2) 중 하나(PSP1)가 데드 부분 서브픽셀이 되지만, 나머지 하나(PSP2)가 정상적으로 동작할 수 있기 때문에, 정상적인 서브픽셀로서 동작할 수 있다.

한편, 아래에서는, 도 16 및 도 17을 참조하면, 각 서브픽셀(SPji)의 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)로 기준전압(Vref)을 공통으로 인가해주기 위한 기준전압 인가 구조에 대하여 설명한다.

도 16 및 도 17은 실시 예들에 따른 기준전압 인가 구조의 두 가지 예시도이다. 도 16 및 도 17에서 예시된 서브픽셀 배치는 동일하다.

먼저, 도 16을 참조하여 첫 번째 기준전압 인가 구조를 설명한다.

도 16을 참조하면, 공용 기준전압라인(RVL)은 하나의 서브픽셀 열마다 하나씩 형성될 수 있다.

도 16의 예를 참조하면, SP11, SP21 및 SP31은 첫 번째 열(i=1)에 있는 서브픽셀들의 집합, 즉, 첫 번째 서브픽셀 열에 포함된 3개의 서브픽셀이다. SP12, SP22 및 SP32는 두 번째 열(i=2)에 있는 서브픽셀들의 집합, 즉, 두 번째 서브픽셀 열에 포함된 3개의 서브픽셀이다. SP13, SP23 및 SP33은 세 번째 열(i=3)에 있는 서브픽셀들의 집합, 즉, 세 번째 서브픽셀 열에 포함된 3개의 서브픽셀이다. SP14, SP24 및 SP34는 네 번째 열(i=4)에 있는 서브픽셀들의 집합, 즉, 네 번째 서브픽셀 열에 포함된 3개의 서브픽셀이다.

도 16을 참조하면, 하나의 서브픽셀 열에 포함된 각 서브픽셀의 제1 부분 서브픽셀(PSP1) 및 제2서브픽셀(PSP2)는, 해당 공용 기준전압라인(RVL)으로부터 기준전압(Vref)을 인가 받는다.

예를 들어, 첫 번째 서브픽셀 열(i=1인 서브픽셀들의 집합)에 포함된 SP11, SP21 및 SP31 등은 첫 번째 서브픽셀 열에 대응되어 배치된 공용 기준전압라인(RVL1)으로부터 기준전압(Vref)을 인가 받는다. 두 번째 서브픽셀 열(i=2인 서브픽셀들의 집합)에 포함된 SP12, SP22 및 SP32 등은 두 번째 서브픽셀 열에 대응되어 배치된 공용 기준전압라인(RVL2)으로부터 기준전압(Vref)을 인가 받는다. 세 번째 서브픽셀 열(i=3인 서브픽셀들의 집합)에 포함된 SP13, SP23 및 SP33 등은 세 번째 서브픽셀 열에 대응되어 배치된 공용 기준전압라인(RVL3)으로부터 기준전압(Vref)을 인가 받는다. 네 번째 서브픽셀 열(i=4인 서브픽셀들의 집합)에 포함된 SP14, SP24 및 SP34 등은 네 번째 서브픽셀 열에 대응되어 배치된 공용 기준전압라인(RVL4)으로부터 기준전압(Vref)을 인가 받는다.

한편, 도 16에 도시된 공용 기준전압라인(RVL)의 배치 구조와는 다르게, 도 17에 도시된 바와 같이, 공용 기준전압라인(RVL)은 둘 이상의 서브픽셀 열마다 하나씩 공유되어 형성될 수도 있다. 도 17의 예를 참조하면, 공용 기준전압라인(RVL)이 4개의 서브픽셀 열마다 하나씩 형성된 경우, 공용 기준전압라인(RVL)은 두 번째 서브픽셀 열과 세 번째 서브픽셀 열 사이에 형성될 수 있다.

도 17을 참조하면, 기준전압(Vref)의 인가 구조로서, 공용 기준전압라인(RVL)과 연결된 연결패턴(CP: Connection Pattern)이 더 형성될 수 있다. 여기서, 연결패턴은 공용기준전압라인(RVL)의 일부로도 볼 수 있다. 즉, 본 명세서에 기재된 공용기준전압라인(RVL)은 분리된 연결패턴을 더 포함하는 개념일 수 있다.

도 17을 참조하면, 연결패턴(CP)은, 공용 기준전압라인(RVL)과 교차하는 방향으로 형성되고, 2개의 서브픽셀 사이에 형성될 수 있다.

도 17을 참조하면, 2개의 서브픽셀이 임의의 제1서브픽셀(예: SP21)과 제2서브픽셀(예: SP31)인 경우, 제1서브픽셀(예: SP21)과 제2서브픽셀(예: SP31) 사이에 형성된 연결패턴(CP23)은, 제1서브픽셀(예: SP21)의 제2 부분 서브픽셀(PSP2)과 제2서브픽셀(예: SP31) 의 제1 부분 서브픽셀(PSP1)로 공용 기준전압라인(RVL)에서 공급된 기준전압(Vref)을 공통으로 인가해줄 수 있다.

한편, 도 17을 참조하면, 공용 기준전압라인(RVL)에 바로 인접한 두 번째 서브픽셀 열 및 세 번째 서브픽셀 열에 포함된 서브픽셀의 제1 부분 서브픽셀(PSP1) 및 제2 부분 서브픽셀(PSP2)은, 연결패턴(CP) 구조 없이, 공용 기준전압라인(RVL)으로부터 기준전압(Vref)을 바로 인가 받을 수도 있다.

도 17에 도시된 바와 같은 기준전압 인가 구조에 따르면, 하나의 서브픽셀이 두 개의 부분 서브픽셀(PSP1, PSP2)로 분할되었음에도 불구하고, 두 개의 부분 서브픽셀(PSP1, PSP2) 각각으로 기준전압(Vref)을 인가해주기 위한 연결 패턴 구조를 공용 구조로 설계함으로써, 표시 패널(110)의 개구율 감소를 상당히 줄여줄 수 있다.

한편, 도 16 및 도 17에서, SP11, SP12, SP13 및 SP14는, 일 예로, 하나의 픽셀(Pixel)을 이루는 4개의 서브픽셀일 수 있으며, 적색, 흰색, 녹색 및 청색 서브픽셀일 수 있다.

최근에는 실감 있는 영상에 대한 사용자들의 요구가 증대되어 2D(2차원) 영상뿐만 아니라 3D(3차원) 영상의 구현이 가능한 표시 장치가 개발되고 있다. 3D 영상을 표시하는 표시 장치는 시청자의 양안 시차 (兩眼視差, Binocular Parallax Display)를 이용하여 3D 영상을 구현한다. 이때, 3D 영상을 표시하기 위한 구동 방식으로, 셔터 글라스(shutter glass) 방식, 렌티큘러 렌즈(lenticular lens) 방식, 편광 안경을 이용한 편광 지연(PR: patterned retarder) 방식 등이 개발되었다. 이하에서는 셔터 글라스 방식의 3D 영상 구동 방법을 설명하기로 한다.

도 18은 셔터 글라스(Shutter glass) 방식의 일반적인 표시 장치의 3D 영상 구동 방법을 나타내는 도면이다.

도 18을 참조하면, 셔터 글라스를 방식의 일반적인 표시 장치는 좌안 영상과 우안 영상이 시차를 두고 시청자의 좌안과 우안에 인식되도록 함으로서 3D 영상을 구현한다.

오드(odd) 프레임 기간에, 표시 패널에 영상이 표시될 때에는 셔터 글라스의 좌안 렌즈를 온(on) 시키고 우안 렌즈는 오프(off)시켜 시청자의 좌안에 영상이 인식되도록 한다. 반대로, 이븐(even) 프레임 기간에, 표시 패널에 영상이 표시될 때에는 셔터 글라스의 우안 렌즈를 온(on) 시키고 좌안 렌즈는 오프(off)시켜 시청자의 우안에 영상이 인식되도록 한다.

한편, 2D 영상을 구현할 때에는 오드 프레임 기간 및 이븐 프레임 기간에 셔터 글라스의 좌안 렌즈 및 우안 렌즈를 모두 온(on)시켜 시청자에게 2D 영상이 인식되도록 한다.

이하, 설명에서는 시청자의 좌안에 인식된 영상을 좌안 영상으로 명칭하고, 우안에 인식된 영상을 우안 영상으로 명칭하기로 한다. 이와 같이, 시차를 두고 좌안에 인식된 좌안 영상과 우안에 인식된 우안 영상이 융합되어 시청자는 3D 영상을 시청하게 된다.

여기서, 표시 패널에 표시되는 좌안 영상과 우안 영상이 겹치지 않도록 좌안 영상과 우안 영상 사이에 블랙 영상을 삽입(BI: black insertion)한다. 이때, 셔터 글라스가 오프(off)되는 시간만큼 블랙 영상의 기간을 필요로 한다.

이러한, 일반적인 셔터 글라스 방식의 3D 영상 구동 방식은 오드 프레임 기간에 좌안 영상이 순차적으로 발광된 후, 블랙 데이터가 순차적으로 인가된다. 이후, 이븐 프레임 기간에 우안 영상이 순차적으로 발광하게 된다. 이와 같이, 좌안 영상 데이터, 블랙 영상 데이터, 우안 영상 데이터가 순차적으로 인가된다.

따라서, 좌안 영상과 우안 영상 사이에 블랙 영상 데이터가 순차적으로 인가되는 시간만큼 발광 듀티(emission duty)가 감소하게 되어, 2D 영상 구동 대비 3D 영상 구동 시 휘도가 낮아지게 된다. 또한, 좌안 영상과 우안 영상이 겹치지 않도록 하기 위해서, 좌안 영상 및 우안 영상과 동일한 시간 동안 블랙 영상 데이터가 인가되어야 한다.

2D 영상과 동일한 해상도에서는 3D 영상 구동 시 블랙 데이터의 인가에 의해서 주파수가 감소하게 된다. 반대로, 2D 영상과 3D 영상의 주파수를 동일하게 하는 경우에는 2D 영상 대비 3D 영상의 해상도가 1/2로 감소하게 된다.

도 19는 본 발명의 실시 예에 따른 표시 장치의 오드 서브픽셀과 이븐 서브픽셀을 나타내는 도면이다. 유기발광 표시 장치의 픽셀은 3색의 레드, 그린 및 블루 서브픽셀로 구성되거나, 4색의 레드, 그린, 블루 및 화이트 서브픽셀로 구성될 수 있다. 도 19에서는 유기발광 표시 장치의 전체 서브픽셀들 중에서 하나의 서브픽셀을 도시하고 있으며, 각각의 서브픽셀은 더블픽셀(double pixel) 구조로서 제1 부분 서브픽셀과 제2 부분 서브픽셀로 구성되어 있다. 이하에서는 제1 부분 서브픽셀을 오드 서브픽셀로 명칭하고, 제2 부분 서브픽셀을 이븐 서브픽셀로 명칭한다.

도 19를 참조하면, 유기발광 표시 장치의 각 서브픽셀은 오드 서브픽셀과 이븐 서브픽셀로 구성된다. 오드 서브픽셀과 이븐 서브픽셀 각각에는 유기발광 다이오드(OLED1, OLED2) 및 상기 유기발광 다이오드(OLED1, OLED2)를 구동시키기 위한 구동 회로를 포함한다.

오드 서브픽셀과 이븐 서브픽셀의 구동 회로는 3개의 트랜지스터와 1개의 스토리지 커패시터를 포함하는 3Tr-1Cap 구조로 구성될 수 있다. 3개의 트랜지스터는 구동 트랜지스터(DT1, DT2), 스위칭 트랜지스터(SWT1, SWT2) 및 센싱 트랜지스터를 포함한다(도 19 참조).

경우에 따라서, 오드 서브픽셀과 이븐 서브픽셀의 구동 회로는 2개의 트랜지스터(구동 트랜지스터, 스위칭 트랜지스터)와 1개의 스토리지 커패시터를 포함하는 2Tr1Cap 구조로 구성될 수도 있다(도 11 참조).

이뿐만 아니라, 오드 서브픽셀과 이븐 서브픽셀의 구동 회로는 4개 이상의 트랜지스터와 2개 이상의 캐패시터를 포함할 수도 있다.

구체적으로, 오드 서브픽셀은 제1 유기발광 다이오드(OLED1)와, 상기 제1 유기발광 다이오드(OLED1)를 구동시키기 위한 제1 구동 트랜지스터(DT1), 제1 스위칭 트랜지스터(SWT1), 제1 센싱 트랜지스터(SENT1) 및 제1 스토리지 커패시터(Cst1)를 포함한다.

제1 스위칭 트랜지스터(SWT1)의 게이트 전극은 제1 게이트 라인에 접속되고, 소스 전극은 데이터 라인에 접속되고, 드레인 전극은 제1 구동 트랜지스터(DT1)의 제1 노드(N1)에 접속되어 있다. 제1 스위칭 트랜지스터(SWT1)는 제1 스캔신호(scan1)에 의해 온(on), 오프(off)가 제어된다.

제1 센싱 트랜지스터(SENT1)의 게이트 전극은 제1 게이트 라인에 접속되고, 소스 전극은 기준전압(Ref)이 인가되는 노드에 접속되고, 드레인 전극은 제1 구동 트랜지스터(DT1)의 제2 노드(N2)에 접속되어 있다. 제1 센싱 트랜지스터(SENT1)는 제1 스캔신호(scan1)에 의해 온(on), 오프(off)가 제어된다.

제1 스토리지 커패시터(Cst1)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 있다.

표시 패널에는 제1 구동 트랜지스터(DT1)로 제1 구동전압(VDD1)을 제3 노드(N3)를 통해 인가시키기 위한 복수의 제1 구동전압 라인이 배치되어 있다. 제1 구동 트랜지스터(DT1)는 제1 노드(N1)로부터 입력된 신호에 의해 턴온(turn on)되어 제1 유기발광 다이오드(OLED1)로 구동전류를 공급한다. 상기 구동전류에 의해서 제1 유기발광 다이오드(OLED1)가 발광하게 된다.

이어서, 이븐 서브픽셀은 제2 유기발광 다이오드(OLED2)와, 상기 제2 유기발광 다이오드(OLED2)를 구동시키기 위한 제2 구동 트랜지스터(DT2), 제2 스위칭 트랜지스터(SWT2), 제2 센싱 트랜지스터(SENT2) 및 제2 스토리지 커패시터(Cst2)를 포함한다.

제2 스위칭 트랜지스터(SWT2)의 게이트 전극은 제2 게이트 라인에 접속되고, 소스 전극은 데이터 라인에 접속되고, 드레인 전극은 제2 구동 트랜지스터(DT2)의 제1 노드(N1)에 접속되어 있다. 제2 스위칭 트랜지스터(SWT2)는 제2 스캔신호(scan2)에 의해 온(on), 오프(off)가 제어된다.

제2 센싱 트랜지스터(SENT2)의 게이트 전극은 제2 게이트 라인에 접속되고, 소스 전극은 기준전압(Ref)이 인가되는 노드에 접속되고, 드레인 전극은 제2 구동 트랜지스터(DT2)의 제2 노드(N2)에 접속되어 있다. 제2 센싱 트랜지스터(SENT2)는 제2 스캔신호(scan1)에 의해 온(on), 오프(off)가 제어된다.

제2 스토리지 커패시터(Cst2)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속되어 있다.

표시 패널에는 제2 구동 트랜지스터(DT2)로 제2 구동전압(VDD2)을 제3 노드(N3)를 통해 인가시키기 위한 복수의 제2 구동전압 라인이 배치되어 있다. 제2 구동 트랜지스터(DT2)는 제1 노드(N1)로부터 입력된 신호에 의해 턴온(turn on)되어 제2 유기발광 다이오드(OLED2)로 구동전류를 공급한다. 상기 구동전류에 의해서 제2 유기발광 다이오드(OLED2)가 발광하게 된다.

여기서, 오드 서브픽셀과 이븐 서브픽셀 각각에 대해 게이트 라인과 구동전원 라인이 배치되어 있다. 반면, 하나의 데이터 라인을 오드 서브픽셀 및 이븐 서브픽셀이 공유하고, 하나의 기준전압 라인을 오드 서브픽셀 및 이븐 서브픽셀이 공유한다.

도 20은 본 발명의 실시 예에 따른 표시 장치의 3D 동시 발광 구동방법의 일 예를 나타내는 도면이고, 도 21은 본 발명의 실시 예에 따른 표시 장치의 3D 동시 발광 구동방법의 데이터 인가 및 이미션 방법을 나타내는 도면이다.

도 20 및 도 21을 참조하면, 일반적인 셔터 글라스 방식의 3D 영상 구동방법은 3D 영상 구동 시 휘도가 감소하는 단점이 있었다. 반면, 본 발명의 실시 예에 따른 표시 장치의 구동방법은 60Hz 또는 120Hz의 구동 주파수를 기준으로 할 때, 전체 오드 서브픽셀들을 동시에 발광시키고, 전체 이븐 서브픽셀들을 동시에 발광시켜 3D 영상의 휘도를 증가시킬 수 있는 장점이 있다.

본 발명의 실시 예에 따른 표시 장치는 하나의 서브픽셀이 오드 서브픽셀과 이븐 서브픽셀로 구성된 더블픽셀(double pixel) 구조에서 오드 프레임 기간에 전체 서브픽셀에 구성된 오드 서브픽셀들을 동시 발광시키고, 이븐 프레임 기간에 전체 서브픽셀에 구성된 이븐 서브픽셀들을 동시 발광시켜 3D 영상을 구현한다.

더블 픽셀구조에서 오드 서브픽셀들에 배치된 제1 게이트 라인들에 공급되는 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)와 이븐 서브픽셀들에 배치된 제2 게이트 라인들에 공급되는 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)는 서로 다른 신호일 수 있다. 즉, 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)와 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)의 하이 레벨 전압의 타이밍이 서로 다를 수 있다.

예를 들어, 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)는 이븐 프레임 기간에서 오드 서브픽셀의 제1 게이트 라인에 인가되는 신호이고, 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)는 오드 프레임 기간에서 이븐 서브픽셀의 제2 게이트 라인에 공급되는 신호이다. 이에 따라서, 이븐 프레임 기간에서는 오드 서브픽셀들로 데이터 전압이 인가되고, 오드 프레임 기간에서는 이븐 서브픽셀들로 데이터 전압이 인가된다. 즉, 이븐 프레임 기간에는 오드 서브픽셀들의 데이터가 이가(프로그램)되고, 오드 프레임 기간에는 이븐 서브픽셀들의 데이터가 인가(프로그램)된다.

< 우안 영상 발광의 동작 설명 >

이븐 프레임 기간에는 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 실시간으로 센싱(RT)한다. 다른 예로서, 이븐 프레임 기간에는 특정 일부 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 실시간으로 센싱(RT)할 수도 있다.

이후, 모든 이븐 서브픽셀에서 좌안 영상을 발광시킨다.

이븐 프레임 기간에 모든 이븐 서브픽셀에서 좌안 영상을 발광할 때, 모든 오드 서브픽셀에 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)를 순차적으로 인가하고, 상기 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)에 의해 턴온된 오드 서브픽셀에 순차적으로 우안 영상 데이터를 인가한다. 즉, 모든 이븐 서브픽셀에서 좌안 영상을 발광할 때, 모든 오드 서브픽셀에 순차적으로 우안 영상 데이터를 인가한다.

이후, 좌안 영상과 우안 영상이 겹치는 것을 방지하기 위해서 블랙 영상을 삽입(BI)한다. 제1 로우(low) 구동전압(VDD1)을 제1 구동전압 라인에 인가하여 전체 오드 서브픽셀에서 블랙이 표시되도록 하여 블랙 영상을 삽입(BI)한다. 또한, 제2 로우(low) 구동전압(VDD2)을 제2 구동전압 라인에 인가하여 전체 이븐 서브픽셀에서 블랙이 표시되도록 하여 블랙 영상을 삽입(BI)한다.

이후, 오드 프레임 기간에 모든 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 센싱(RT)한다. 즉, 이븐 프레임과 오드 프레임 사이의 구간에 모든 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 실시간으로 센싱(RT) 한다. 다른 예로서, 오드 프레임 기간에 특정 일부 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 실시간으로 센싱(RT)할 수도 있다.

여기서, 모든 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 실시간으로 센싱(RT)하는 기간은 모든 이븐 서브픽셀에 좌안 영상 데이터를 인가하는 기간과 겹치지 않는다.

이후, 제1 구동전압 라인에 제1 구동전압(VDD1)을 인가하여 전체 오드 서브픽셀들을 동시에 발광시킨다. 이전 이븐 프레임 기간에 전체 오드 서브픽셀의 영상 데이터가 프로그램이 되어있어 제1 구동전압(VDD1)에 의해 전체 오드 서브픽셀을 동시에 발광시킬 수 있다. 즉, 오드 프레임 기간에 전체 오드 서브픽셀에서 우안 영상이 발광된다. 이때, 셔터 글라스의 우안 렌즈를 턴온(turn on)시키고, 좌안 렌즈를 턴오프(turn off)시켜 시청자의 우안에 우안 영상이 인식되도록 한다.

전체 오드 서브픽셀에서 우안 영상이 발광할 때, 전체 이븐 서브픽셀에 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)를 순차적으로 인가하고, 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)에 의해 턴온된 이븐 서브픽셀들에 순차적으로 좌안 영상 데이터를 인가한다. 즉, 모든 이븐 서브픽셀에 좌안 영상 데이터를 프로그램 한다.

< 좌안 영상 발광의 동작 설명 >

오드 프레임 기간에는 모든 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 실시간으로 센싱(RT)한다. 다른 예로서, 오드 프레임 기간에는 특정 일부 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 실시간으로 센싱(RT)할 수도 있다.

이후, 모든 오드 서브픽셀에서 우안 영상을 발광시킨다.

오드 프레임 기간에 모든 오드 서브픽셀에서 우안 영상을 발광할 때, 모든 이븐 서브픽셀에 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)를 순차적으로 인가하고, 상기 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)에 의해 턴온된 이븐 서브픽셀에 순차적으로 좌안 영상 데이터를 인가한다. 즉, 모든 오드 서브픽셀에서 우안 영상을 발광할 때, 모든 이븐 서브픽셀에 순차적으로 좌안 영상 데이터를 인가한다.

이후, 좌안 영상과 우안 영상이 겹치는 것을 방지하기 위해서 모든 제1 구동전압 라인에 로우(low) 전압을 인가하여 모든 오드 서브픽셀이 발광하지 않도록 한다. 이와 함께, 모든 제2 구동전압 라인에 로우(low) 전압을 인가하여 모든 이븐 서브픽셀이 발광하지 않도록 한다. 즉, 오드 프레임 기간과 이븐 프레임 기간 시이에 블랙 영상을 삽입(BI)한다.

이후, 이븐 프레임 기간에 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 센싱(RT)한다. 즉, 좌안 영상의 발광과 우안 영상의 발광이 교번적으로 이루어지면서 오드 프레임과 이븐 프레임 사이의 구간에 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 실시간으로 센싱(RT) 한다. 다른 예로서, 이븐 프레임 기간에 특정 일부 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 센싱(RT)할 수도 있다.

여기서, 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 실시간으로 센싱(RT)하는 기간은 모든 오드 서브픽셀에 우안 영상 데이터를 인가하는 기간과 겹치지 않는다.

이후, 제2 구동전압 라인에 제2 하이(high) 구동전압(VDD2)을 인가하여 전체 이븐 서브픽셀들을 동시에 발광시킨다. 이전 오드 프레임 기간에 전체 이븐 서브픽셀에 좌안 영상 데이터가 프로그램 되어있어 제2 구동전압(VDD2)에 의해 전체 이븐 서브픽셀을 동시에 발광시킬 수 있다. 즉, 이븐 프레임 기간에 전체 이븐 서브픽셀에서 좌안 영상이 발광된다. 이때, 셔터 글라스의 좌안 렌즈를 턴온(turn on)시키고, 우안 렌즈를 턴오프(turn off)시켜 시청자의 좌안에 우안 영상이 인식되도록 한다.

전체 이븐 서브픽셀에서 좌안 영상이 발광할 때, 전체 오드 서브픽셀에 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)를 순차적으로 인가하고, 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)에 의해 턴온된 오드 서브픽셀들에 순차적으로 우안 영상 데이터를 인가한다.

이와 같이, 오드 프레임 기간에는 전체 오드 서브픽셀을 동시에 발광시켜 우안 영상을 표시한다. 전체 오드 서브픽셀에서 우안 영상을 발광할 때, 전체 이븐 서브픽셀에 좌안 영상 데이터를 인가한다. 즉, 좌안 영상의 발광과 우안 영상 데이터의 인가(프로그램)가 동시에 이루어지도록 한다.

오드 프레임 기간과 이븐 프레임 기간 사이에는 블랙 영상이 삽입(BI) 된다.

이후, 이븐 프레임 기간에는 전체 이븐 서브픽셀을 동시에 발광시켜 좌안 영상을 표시한다. 전체 이븐 서브픽셀에서 좌안 영상을 발광할 때, 전체 오드 서브픽셀에 우안 영상 데이터를 인가한다. 즉, 우안 영상의 발광과 좌안 영상 데이터의 이가(프로그램)가 동시에 이루어지도록 한다.

본 발명의 실시 예에 따른 표시 장치의 구동방법은 제1 하이(high) 구동전압(VDD1)을 제1 구동전압 라인에 인가하여 전체 오드 서브픽셀에서 우안 영상을 동시에 발광시킬 수 있다. 그리고, 제2 하이(high) 구동전압(VDD2)을 제2 구동전압 라인에 인가하여 전체 이븐 서브픽셀에서 좌안 영상을 동시에 발광시킬 수 있다. 블랙 영상의 삽입(BI) 기간에는 제1 로우(low) 구동전압(VDD1)을 제1 구동전압 라인에 인가하여 전체 오드 서브픽셀에서 블랙이 표시되도록 한다. 또한, 제2 로우(low) 구동전압(VDD2)을 제2 구동전압 라인에 인가하여 전체 이븐 서브픽셀에서 블랙이 표시되도록 한다.

블랙 영상이 삽입(BI)되는 시점을 기준으로 살펴보면, 블랙 영상이 삽입(BI)된 후 전체 오드 서브픽셀 또는 일부의 오드 서브픽셀의 구동 트랜지스터의 문턱전압을 센싱한다. 그리고, 상기 블랙 영상이 삽입(BI)된 후 전체 이븐 서브픽셀 또는 일부의 이븐 서브픽셀의 구동 트랜지스터의 문턱전압을 센싱한다.

이와 같이, 제1 구동전압(VDD1) 및 제2 구동전압(VDD2)을 스윙(하이↔로우)시켜 전체 오드 서브픽셀 및 전체 이븐 서브픽셀의 발광 및 비 발광을 제어할 수 있다.

상기 표 1을 참조하면, 종래 기술의 표시 장치와 본 발명의 실시 예에 따른 표시 장치의 2D 및 3D 해상도 및 휘도를 비교하여 나타내었다.

본 발명의 실시 예에 따른 표시 장치의 구동방법은 우안 영상의 발광과 좌안 영상 데이터의 인가(프로그램)가 동시에 이루어지도록 하고, 좌안 영상의 발광과 우안 영상 데이터의 인가(프로그램)가 동시에 이루어지도록 함으로써 블랙 데이터를 인가할 필요가 없다. 따라서, 우안 영상 및 좌안 영상의 발광 시간(Emission Duty)을 늘릴 수 있다. 이를 통해, 60Hz 또는 120Hz 구동 주파수를 기준으로 좌안 영상과 우안 영상이 모두 발광하여 3D 영상의 휘도를 높일 수 있는 장점이 있다. 동일한 구동 주파수를 기준으로, 종래 기술에 따른 표시 장치와 이의 구동방법 대비 본 발명의 표시 장치와 이의 구동방법은 3D 영상의 휘도를 2배 향상시킬 수 있는 장점이 있다.

종래 기술에 따른 표시 장치는 2D 영상의 해상도 대비 3D 영상의 해상도가 1/2로 감소한다. 반면, 본 발명의 실시 예에 따른 표시 장치는 더블 픽셀 구동방식을 적용하여 2D 영상과 3D 영상이 동일한 해상도를 유지하는 장점이 있다.

도 22는 본 발명의 실시 예에 따른 표시 장치의 구동방법의 다른 예를 나타내는 도면이다.

도 20 및 도 22를 결부하여 설명하면, 본 발명의 실시 예에 따른 표시 장치의 구동방법은 하나의 서브픽셀이 오드 서브픽셀과 이븐 서브픽셀로 구성된 더블픽셀(double pixel) 구조에서 오드 프레임 기간에 전체 서브픽셀에 구성된 오드 서브픽셀들을 동시 발광시키고, 이븐 프레임 기간에 전체 서브픽셀에 구성된 이븐 서브픽셀들을 동시 발광시켜 3D 영상을 구현한다.

제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)는 이븐 프레임 기간에서 오드 서브픽셀의 제1 게이트 라인에 인가되는 신호이고, 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)는 오드 프레임 기간에서 이븐 서브픽셀의 제2 게이트 라인에 공급되는 신호이다. 이에 따라서, 이븐 프레임 기간에서는 오드 서브픽셀들로 데이터 전압이 인가되고, 오드 프레임 기간에서는 이븐 서브픽셀들로 데이터 전압이 인가된다. 즉, 이븐 프레임 기간에는 오드 서브픽셀들의 데이터가 인가(프로그램)되고, 오드 프레임 기간에는 이븐 서브픽셀들의 데이터가 인가(프로그램)된다.

< 우안 영상 발광의 동작 설명 >

이후, 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 센싱(RT)한다. 즉, 모든 이븐 서브픽셀에서 좌안 영상을 발광한 후 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 실시간으로 센싱(RT) 한다. 다른 예로서, 특정 일부 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 센싱(RT)할 수도 있다.

이후, 제1 구동전압 라인에 제1 구동전압(VDD1)을 인가하여 전체 오드 서브픽셀들을 동시에 발광시킨다. 이전 이븐 프레임 기간에 전체 오드 서브픽셀의 영상 데이터가 인가(프로그램) 되어있어 제1 구동전압(VDD1)에 의해 전체 오드 서브픽셀을 동시에 발광시킬 수 있다. 즉, 오드 프레임 기간에 전체 오드 서브픽셀에서 우안 영상이 발광된다. 이때, 셔터 글라스의 우안 렌즈를 턴온(turn on)시키고, 좌안 렌즈를 턴오프(turn off)시켜 시청자의 우안에 우안 영상이 인식되도록 한다.

이후, 모든 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 센싱(RT)한다. 즉, 모든 오드 서브픽셀에서 우안 영상을 발광한 후 모든 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 실시간으로 센싱(RT) 한다. 다른 예로서, 특정 일부 오드 서브픽셀에 배치된 제1 구동 트랜지스터(DT1)의 문턱전압을 센싱(RT)할 수도 있다.

전체 오드 서브픽셀에서 우안 영상이 발광할 때, 전체 이븐 서브픽셀에 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)를 순차적으로 인가하고, 제2 스캔신호(scan 1-2, scan 2-2, scan 3-2)에 의해 턴온된 이븐 서브픽셀들에 순차적으로 좌안 영상 데이터를 인가한다. 즉, 모든 이븐 서브픽셀에 좌안 영상 데이터를 인가(프로그램) 한다.

< 좌안 영상 발광의 동작 설명 >

이후, 제2 구동전압 라인에 제2 하이(high) 구동전압(VDD2)을 인가하여 전체 이븐 서브픽셀들을 동시에 발광시킨다. 이전 오드 프레임 기간에 전체 이븐 서브픽셀에 좌안 영상 데이터가 인가(프로그램) 되어있어 제2 구동전압(VDD2)에 의해 전체 이븐 서브픽셀을 동시에 발광시킬 수 있다. 즉, 이븐 프레임 기간에 전체 이븐 서브픽셀에서 좌안 영상이 발광된다. 이때, 셔터 글라스의 좌안 렌즈를 턴온(turn on)시키고, 우안 렌즈를 턴오프(turn off)시켜 시청자의 좌안에 우안 영상이 인식되도록 한다.

전체 이븐 서브픽셀에서 좌안 영상이 발광할 때, 전체 오드 서브픽셀에 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)를 순차적으로 인가하고, 제1 스캔신호(scan 1-1, scan 2-1, scan 3-1)에 의해 턴온된 오드 서브픽셀들에 순차적으로 우안 영상 데이터를 인가한다. 즉, 이븐 프레임 기간에 전체 이븐 서브픽셀에서 좌안 영상이 발광할 때, 전체 오드 서브픽셀에 우안 영상 데이터를 인가(프로그램) 한다.

이후, 이븐 프레임 기간에 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 센싱(RT)한다. 즉, 모든 이븐 서브픽셀이 발광된 후 모든 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 실시간으로 센싱(RT) 한다. 다른 예로서, 이븐 프레임 기간에 특정 일부 이븐 서브픽셀에 배치된 제2 구동 트랜지스터(DT2)의 문턱전압을 센싱(RT)할 수도 있다.

이와 같이, 이븐 프레임 기간에는 전체 이븐 서브픽셀을 동시에 발광시켜 좌안 영상을 표시한다. 전체 이븐 서브픽셀에서 좌안 영상을 발광할 때, 전체 오드 서브픽셀에 우안 영상 데이터를 인가한다. 즉, 좌안 영상의 발광과 우안 영상 데이터의 인가(프로그램)가 동시에 이루어지도록 한다.

블랙 영상의 삽입(BI) 기간에는 제1 로우(low) 구동전압(VDD1)을 제1 구동전압 라인에 인가하여 전체 오드 서브픽셀에서 블랙이 표시되도록 한다. 또한, 제2 로우(low) 구동전압(VDD2)을 제2 구동전압 라인에 인가하여 전체 이븐 서브픽셀에서 블랙이 표시되도록 한다.

블랙 영상이 삽입(BI)되는 시점을 기준으로 살펴보면, 블랙 영상이 삽입(BI)되기 이전에 전체 오드 서브픽셀 또는 일부의 오드 서브픽셀의 구동 트랜지스터의 문턱전압을 센싱한다. 그리고, 블랙 영상(BI)이 삽입되기 이전에 전체 이븐 서브픽셀 또는 일부의 이븐 서브픽셀의 구동 트랜지스터의 문턱전압을 센싱한다.

좌안 영상이 발광한 후 전체 이븐 서브픽셀 또는 일부의 이븐 서브픽셀의 구동 트랜지스터의 문턱전압을 센싱함으로, 이븐 픽셀들의 센싱 라인이 화면에 비치는 것을 방지할 수 있다. 그리고, 우안 영상이 발광한 후 전체 오드 서브픽셀 또는 일부의 오드 서브픽셀의 구동 트랜지스터의 문턱전압을 센싱함으로, 오드 픽셀들의 센싱 라인이 화면에 비치는 것을 방지할 수 있다.

본 발명의 실시 예에 따른 표시 장치의 구동방법은 우안 영상의 발광과 좌안 영상 데이터의 프로그램이 동시에 이루어지도록 하고, 좌안 영상의 발광과 우안 영상 데이터의 프로그램이 동시에 이루어지도록 함으로써 블랙 데이터를 인가할 필요가 없다. 따라서, 우안 영상 및 좌안 영상의 발광 시간(Emission Duty)을 늘릴 수 있다. 이를 통해, 60Hz 또는 120Hz 구동 주파수를 기준으로 좌안 영상과 우안 영상이 모두 발광하여 3D 영상의 휘도를 높일 수 있는 장점이 있다. 동일한 구동 주파수를 기준으로, 종래 기술에 따른 표시 장치와 이의 구동방법 대비 본 발명의 표시 장치와 이의 구동방법은 3D 영상의 휘도를 2배 향상시킬 수 있는 장점이 있다.

이상에서 설명한 바와 같이 본 발명에 의하면, 휘점 또는 암점이 된 불량 서브픽셀을 리페어 처리한 후에도 정상적으로 사용할 수 있도록 하는 서브픽셀 구조를 갖는 표시 장치(100) 및 표시 패널(110)을 제공하는 효과가 있다.

또한, 본 발명에 의하면, 리페어 처리가 된 서브픽셀의 휘도 감소를 보상해줄 수 있는 표시 장치(100) 및 표시 패널(110)을 제공하는 효과가 있다.

또한, 본 발명에 의하면, 휘점 또는 암점이 된 불량 서브픽셀에 대한 리페어 처리가 쉽고 빨리 이루어질 수 있도록 하는 서브픽셀 구조를 갖는 표시 장치(100) 및 표시 패널(110)을 제공하는 효과가 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시 장치
110: 표시 패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러

Claims

m(m: 자연수)개의 데이터 라인 및 2n(n: 자연수)개의 게이트 라인이 형성되고, m×n 개의 서브픽셀이 형성된 표시 패널;
상기 m개의 데이터 라인의 구동을 위한 데이터 구동부;
상기 2n개의 게이트 라인의 구동을 위한 게이트 구동부; 및
상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 타이밍 컨트롤러를 포함하되,
상기 각 서브픽셀은, 홀수 번째 게이트 라인으로부터 제1 스캔신호를 입력받는 제1 부분 서브픽셀(First Partial Sub Pixel)과, 짝수 번째 게이트 라인으로부터 제2 스캔신호를 입력받는 제2 부분 서브픽셀(Second Partial Sub Pixel)로 이루어지고,
상기 제1 부분 서브픽셀 및 상기 제2 부분 서브픽셀은 공용 데이터 라인으로부터 데이터전압을 공통으로 인가받고,
상기 제1 스캔신호 및 상기 제2 스캔신호는 서로 다른 스캔신호인 표시 장치.
제1항에 있어서,
상기 m×n 개의 서브픽셀 중에서, 상기 제1 부분 서브픽셀 및 상기 제2 부분 서브픽셀 중 하나가 데드 부분 서브픽셀(Dead Partial Sub Pixel)인 서브픽셀이 적어도 하나 존재하는 표시 장치.
제1항에 있어서,
상기 제1 부분 서브픽셀 및 상기 제2 부분 서브픽셀은 공용 기준전압라인에서 공급된 기준전압을 공통으로 인가받고,
상기 제1 부분 서브픽셀은,
제1 유기발광 다이오드와, 상기 제1 유기발광 다이오드를 구동하기 위한 제1 구동 트랜지스터와, 상기 제1 스캔신호에 의해 제어되며, 상기 공용 데이터 라인과 상기 제1 구동 트랜지스터의 제1노드 사이에 연결된 제1 스위칭 트랜지스터와, 상기 제1 스캔신호에 의해 제어되며, 상기 기준전압의 인가 노드와 상기 제1 구동 트랜지스터의 제2노드 사이에 연결된 제1 센싱 트랜지스터와, 상기 제1 구동 트랜지스터의 제1노드와 제2노드 사이에 연결된 제1캐패시터를 포함하고,
상기 제2 부분 서브픽셀은,
제2 유기발광 다이오드와, 상기 제2 유기발광 다이오드를 구동하기 위한 제2 구동 트랜지스터와, 상기 제2 스캔신호에 의해 제어되며, 상기 공용 데이터 라인과 상기 제2구동 트랜지스터의 제1노드 사이에 연결된 제2스위칭 트랜지스터와, 상기 제2 스캔신호에 의해 제어되며, 상기 기준전압의 인가 노드와 상기 제2구동 트랜지스터의 제2노드 사이에 연결된 제2센싱 트랜지스터와, 상기 제2구동 트랜지스터의 제1노드와 제2노드 사이에 연결된 제2캐패시터를 포함하는 표시 장치.
제3항에 있어서,
상기 표시 패널에는, 상기 제1 구동 트랜지스터 및 상기 제2구동 트랜지스터로 구동전압을 공통으로 인가해주는 공용 구동전압라인이 형성된 표시 장치.
제3항에 있어서,
상기 표시 패널에는, 상기 제1 구동 트랜지스터 및 상기 제2구동 트랜지스터 각각으로 제1 구동전압 및 제2구동전압을 인가해주는 제1 구동전압라인 및 제2구동전압라인이 형성된 표시 장치.
제3항에 있어서,
상기 m×n 개의 서브픽셀 중에서, 상기 제1 부분 서브픽셀에서 상기 제1 유기발광 다이오드의 애노드 전극 또는 캐소드 전극이 커팅되어 있거나, 상기 제2 부분 서브픽셀에서 상기 제2 유기발광 다이오드의 제1전극이 커팅되어 있는 적어도 하나의 서브픽셀이 존재하는 표시 장치.
제6항에 있어서,
상기 데이터 구동부는,
상기 적어도 하나의 서브픽셀에 대한 휘도 감소를 보상해주는 데이터 전압을 상기 공용 데이터 라인으로 출력하는 표시 장치.
삭제
삭제
제1항에 있어서,
상기 제1 스캔신호는 홀수 번째 프레임 구간에서 상기 홀수 번째 게이트 라인으로 출력되고,
상기 제2 스캔신호는 짝수 번째 프레임 구간에서 상기 짝수 번째 게이트 라인을 출력되는 표시 장치.
제3항에 있어서,
상기 공용 기준전압라인은,
하나의 서브픽셀 열마다 하나씩 형성되거나, 둘 이상의 서브픽셀 열마다 하나씩 공유되어 형성되는 표시 장치.
제3항에 있어서,
상기 공용 기준전압라인과 연결된 연결패턴이 더 형성되되,
상기 연결패턴은, 상기 공용 기준전압라인과 교차하는 방향으로 형성되고, 2개의 서브픽셀 사이에 형성된 표시 장치.
제12항에 있어서,
상기 2개의 서브픽셀이 제1서브픽셀과 제2서브픽셀인 경우,
상기 제1서브픽셀과 상기 제2서브픽셀 사이에 형성된 연결패턴은,
상기 제1서브픽셀의 상기 제2 부분 서브픽셀과 상기 제2서브픽셀의 상기 제1 부분 서브픽셀로 상기 공용 기준전압라인에서 공급된 상기 기준전압을 공통으로 인가해주는 표시 장치.
m(m: 자연수)개의 데이터 라인;
2n(n: 자연수)개의 게이트 라인; 및
1개의 데이터 라인 및 2개의 게이트 라인이 서로 교차하는 지점마다 형성된 m×n 개의 서브픽셀이 형성되고,
상기 각 서브픽셀은, 홀수 번째 게이트 라인으로부터 제1 스캔신호를 입력받는 제1 부분 서브픽셀(First Partial Sub Pixel)과,
짝수 번째 게이트 라인으로부터 제2스캔신호를 입력받는 제2 부분 서브픽셀(Second Partial Sub Pixel)로 이루어져 있고,
상기 제1 부분 서브픽셀 및 상기 제2 부분 서브픽셀은 공용 데이터 라인으로부터 데이터전압을 공통으로 인가받고,
상기 제1 스캔신호 및 상기 제2 스캔신호는 서로 다른 스캔신호인 표시 패널.
제14항에 있어서,
상기 m×n 개의 서브픽셀 중에서, 상기 제1 부분 서브픽셀 및 상기 제2 부분 서브픽셀 중 하나가 데드 부분 서브픽셀(Dead Partial Sub Pixel)인 서브픽셀이 적어도 하나 존재하는 표시 패널.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제