KR101634674B1 - Method for Creating Frequency-Divided Signal, Frequency Divider Therefor - Google Patents

Method for Creating Frequency-Divided Signal, Frequency Divider Therefor Download PDF

Info

Publication number
KR101634674B1
KR101634674B1 KR1020140084809A KR20140084809A KR101634674B1 KR 101634674 B1 KR101634674 B1 KR 101634674B1 KR 1020140084809 A KR1020140084809 A KR 1020140084809A KR 20140084809 A KR20140084809 A KR 20140084809A KR 101634674 B1 KR101634674 B1 KR 101634674B1
Authority
KR
South Korea
Prior art keywords
flip
input
signal
clock signal
clock
Prior art date
Application number
KR1020140084809A
Other languages
Korean (ko)
Other versions
KR20160005608A (en
Inventor
안문경
Original Assignee
(주)에프씨아이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)에프씨아이 filed Critical (주)에프씨아이
Priority to KR1020140084809A priority Critical patent/KR101634674B1/en
Publication of KR20160005608A publication Critical patent/KR20160005608A/en
Application granted granted Critical
Publication of KR101634674B1 publication Critical patent/KR101634674B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
    • H03K23/42—Out-of-phase gating or clocking signals applied to counter stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

본 실시예는 분주 신호를 생성하는 과정에서 주파수 분주기의 초기 조건을 클럭 입력의 제어를 이용하여 설정해줌으로써 50% 듀티를 가지는 분주 신호를 100%의 확률로 생성할 수 있도록 하는 분주 신호 생성 방법과 이를 위한 주파수 분주기에 관한 것이다.In this embodiment, by setting the initial condition of the frequency divider by controlling the clock input in the process of generating the dividing signal, a dividing signal generating method capable of generating a dividing signal having a duty of 50% with a probability of 100% And the frequency divider for this purpose.

Figure R1020140084809
Figure R1020140084809

Description

분주 신호 생성 방법과 이를 위한 주파수 분주기{Method for Creating Frequency-Divided Signal, Frequency Divider Therefor}[0001] The present invention relates to a frequency divider signal generating method and a frequency divider therefor,

본 실시예는 분주 신호 생성 방법과 이를 위한 주파수 분주기에 관한 것이다. 더욱 상세하게는 주파수 분주기의 초기 조건을 클럭 입력의 제어를 이용하여 설정해줌으로써 50% 듀티를 가지는 정상 파형의 분주 신호를 100%의 확률로 생성할 수 있도록 하는 분주 신호 생성 방법과 이를 위한 주파수 분주기에 관한 것이다.This embodiment relates to a frequency division signal generation method and a frequency divider therefor. More particularly, the present invention relates to a dividing signal generating method capable of generating a dividing signal of a normal waveform having a duty ratio of 50% at a probability of 100% by setting an initial condition of a frequency dividing circuit using control of a clock input, Lt; / RTI >

이하에 기술되는 내용은 단순히 본 실시예와 관련되는 배경 정보만을 제공할 뿐 종래기술을 구성하는 것이 아님을 밝혀둔다.It should be noted that the following description merely provides background information related to the present embodiment and does not constitute the prior art.

일반적으로 광대역 수신기를 설계할 때 문제점 중의 하나는 발진기의 홀수차 고조파들이 입력 신호와 혼합되면서 원하는 주파수의 신호 외에 그 배수의 주파수 신호가 서로 산재하여 존재하게 된다는 점이다. 이러한, 고조파의 산재는 전체 수신기의 SNR 성능을 저하시키는 주된 원인으로 작용하며, 이에, 원하는 신호 이외의 고조파 성분을 충분히 제거할 필요가 있다.In general, when designing a wideband receiver, one of the problems is that the odd harmonics of the oscillator are mixed with the input signal so that the frequency signals of the desired frequency and the frequency signals of the multiples are scattered. These harmonic components are the main cause of degradation of the SNR performance of the entire receiver, and it is therefore necessary to sufficiently remove harmonic components other than the desired signal.

최근 이러한, 고조파 성분의 제거를 위해 비교적 높은 선형성을 얻을 수 있는 수동 믹서(Mixer)가 널리 사용되고 있다. 그 중에서도 고조파를 효과적으로 제거하기 위해서 8개 또는 16개의 25% 듀티를 가지는 분주 신호를 사용한 고조파 제거 믹서(Harmonic Rejection Mixer)가 많이 사용된다. 즉, 고조파 제거 믹서는 발진기에서 생성되는 신호를 스위칭 동작을 이용하여 RF 신호와 혼합시킴으로써 고조파 성분을 제거한다. 한편, 이러한, 고조파 제거 믹서가 고조파 성분을 보다 효과적으로 제거하기 위해서는 다 위상의 분주 신호를 필요로 하며, 이를 위해서는 발진기의 신호를 분주하여 분주 신호를 생성하는 주파수 분주기가 사용된다.In recent years, a passive mixer has been widely used in which relatively high linearity can be obtained in order to remove harmonic components. Among them, Harmonic Rejection Mixer using 8 or 16 25% duty cycle signals is often used to effectively remove harmonics. That is, the harmonic elimination mixer removes the harmonic components by mixing the signal generated by the oscillator with the RF signal using the switching operation. In order to more effectively remove the harmonic components, the harmonic elimination mixer requires a multi-phase frequency division signal. To this end, a frequency divider that divides a signal of the oscillator and generates a frequency division signal is used.

한편, 주파수 분주기를 이용하여 듀티가 50%인 8분주 신호를 생성하는 경우, 무작위로 발생하는 출력 파형은 크게 두가지이며, 이 중에서 원하는 50% 듀티를 가지는 8분주 신호를 기대할 수 있는 확률은 도 1에서 도시된 바와 같이 50%에 불과하다. 이는 곧 고조파 성분의 효과적인 제거를 위해 다 위상의 분주 신호를 필요로 하는 고조파 제거 믹서에 있어서 고조파 제거 성능 및 효율을 감소시키는 문제를 야기한다.In the case of generating an 8-divided signal having a duty of 50% using the frequency divider, there are two types of randomly generated output waveforms, and the probability that an 8-divided signal having a desired 50% 1 < / RTI > as shown in FIG. This causes a problem of reducing the harmonic elimination performance and efficiency in a harmonic elimination mixer requiring a multi-phase dividing signal for effective elimination of harmonic components.

본 실시예는 주파수 분주기를 이용하여 듀티가 50%인 8분주 신호를 생성하는 과정에서 주파수 분주기의 초기 조건을 클럭 입력의 제어를 이용하여 설정해줌으로써 50% 듀티를 가지는 정상 파형의 분주 신호를 100%의 확률로 생성할 수 있도록 하는 분주 신호 생성 방법과 이를 위한 주파수 분주기를 제공하는 데 주된 목적이 있다.In this embodiment, an initial condition of a frequency divider is set by controlling a clock input in the process of generating an 8-divided signal having a duty of 50% using a frequency divider, whereby a divided signal of a normal waveform having a duty of 50% A frequency divider for generating a frequency divider signal having a probability of 100% and a frequency divider therefor.

본 실시예는, 발진기의 클럭 신호를 분주하여 분주 주파수를 갖는 분주 신호를 생성하는 주파수 분주기에 있어서, 서로 순차적으로 직렬 연결되며, 상기 클럭 신호에 따라 각 입력 신호를 래치하여 상기 분주 신호를 생성 및 출력하는 제1 내지 제N 플립플롭; 및 상기 제1 내지 제N 플립플롭으로 공급되는 적어도 어느 하나의 상기 클럭 신호의 입력을 제어하는 제어부를 포함하는 것을 특징으로 하는 주파수 분주기를 제공한다.In this embodiment, the clock signal of the oscillator is divided and connected in series to each other in a frequency divider that generates a divided signal having a divided frequency, and each input signal is latched in accordance with the clock signal to generate the divided signal And first to N < th > And a controller for controlling input of at least any one of the clock signals supplied to the first through N-th flip-flops.

또한, 본 실시예의 다른 측면에 의하면, 서로 순차적으로 직렬 연결되며, 클럭 신호에 따라 각 입력 신호를 래치하여 분주 신호를 생성 및 출력하는 제1 내지 제N 플립플롭을 포함하는 주파수 분주기가 상기 분주 신호를 생성하는 방법에 있어서, 상기 제1 내지 제N 플립플롭 중 상기 제2 내지 제N 플립플롭으로는 상기 클럭 신호가 입력되도록 하고, 상기 제1 플립플롭으로는 소정 시간 동안 상기 클럭 신호의 입력이 차단되도록 제어하는 제1 제어과정; 및 상기 소정 시간이 경과된 이후, 상기 클럭 신호가 상기 제1 플립플롭으로 입력되도록 하여 상기 제1 내지 제N 플립플롭이 상기 분주 신호를 생성하도록 제어하는 제2 제어과정을 포함하는 것을 특징으로 하는 주파수 분주기의 분주 신호 생성방법을 제공한다.According to another aspect of the present invention, there is provided a frequency divider including first through N-th flip-flops serially connected in series to each other and configured to latch each input signal according to a clock signal to generate and output a divided signal, The first to Nth flip-flops are configured to input the clock signal to the second to Nth flip-flops, and the first flip-flop receives the input of the clock signal for a predetermined period of time A first control step of controlling the first and second control signals to be blocked; And a second control step of controlling the first to Nth flip-flops to generate the frequency division signal by causing the clock signal to be input to the first flip-flop after the predetermined time has elapsed Thereby providing a frequency dividing signal generating method of the frequency divider.

본 실시예는 주파수 분주기를 이용하여 듀티가 50%인 분주 신호를 생성하는 과정에서 주파수 분주기의 초기 조건을 클럭 입력의 제어를 이용하여 설정해줌으로써 50% 듀티를 가지는 정상 파형의 분주 신호를 100%의 확률로 생성할 수 있는 효과가 있다.In this embodiment, the frequency division period is set by using the control of the clock input in the process of generating the frequency division signal having the duty of 50% by using the frequency division frequency, so that the frequency division signal of the normal waveform having the 50% % Chance of being generated.

또한, 본 실시예에 의하면, 주파수 분주기의 출력 노드가 아닌 클럭 버퍼부에 컨트롤 회로를 삽입함으로써 주파수 분주기 자체의 최대 주파수 성능이나 출력 신호 간의 위상 매칭(Matching) 성능의 저하 없이도 50% 듀티를 가지는 정상 파형의 분주 신호를 100%의 확률로 생성할 수 있는 효과가 있다.According to the present embodiment, by inserting the control circuit in the clock buffer portion instead of the output node of the frequency divider, the duty ratio of 50% can be obtained without deteriorating the maximum frequency performance of the frequency divider itself or the phase matching performance between output signals. It is possible to generate a frequency dividing signal of a normal waveform with a probability of 100%.

도 1은 일반적인 주파수 분주기에서 정상 파형이 나올 확률을 예시한 도면이다.
도 2는 본 실시예에 따른 주파수 분주기의 회로를 개략적으로 나타낸 회로도이다.
도 3은 본 실시예에 따른 플립플롭의 회로를 개략적으로 나타낸 회로도이다.
도 4는 본 실시예에 따른 클럭 버퍼부의 회로를 개략적으로 나타낸 회로도이다.
도 5는 본 실시예에 따른 플립플롭을 구성하는 각 래치부의 회로를 개략적으로 나타낸 회로도이다.
도 6은 본 실시예에 따른 주파수 분주기의 초기 조건을 설정하는 과정을 예시한 예시도이다.
도 7은 본 실시예에 따른 주파수 분주기가 50% 듀티를 가지는 분주 신호를 생성하는 방법을 설명하기 위한 순서도이다.FIG. 1 is a graph illustrating a probability that a normal waveform appears in a general frequency divider.
2 is a circuit diagram schematically showing a circuit of a frequency divider according to the present embodiment.
3 is a circuit diagram schematically showing a circuit of the flip-flop according to the present embodiment.
4 is a circuit diagram schematically showing a circuit of the clock buffer unit according to the present embodiment.
5 is a circuit diagram schematically showing circuits of latch units constituting the flip-flop according to the present embodiment.
6 is a diagram illustrating an example of a process of setting initial conditions of a frequency divider according to the present embodiment.
7 is a flowchart illustrating a method of generating a frequency division signal having a 50% duty cycle according to an embodiment of the present invention.

이하, 본 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, the present embodiment will be described in detail with reference to the accompanying drawings.

도 2는 본 실시예에 따른 주파수 분주기의 회로를 개략적으로 나타낸 회로도이다. 한편, 도 2에서는 본 실시예에 따른 주파수 분주기(210)가 8 분주기로 구현된 경우를 예시하였으며, 이에, 주파수 분주기(210)가 발진기(200)의 클럭 신호를 8분주하여 클럭 신호의 주파수의 1/8배의 분주 주파수를 갖는 분주 신호를 생성하는 것으로 설명하나 반드시 이에 한정되는 것은 아니다. 예컨대, 본 실시예에 따른 주파수 분주기(210)는 16, 32 등의 분주기로 구현될 수도 있다. 이하, 본 실시예에 따른 주파수 분주기(210)가 8 분주기로 구현된 경우를 예시하여 설명하도록 한다.2 is a circuit diagram schematically showing a circuit of a frequency divider according to the present embodiment. 2 illustrates a case where the frequency divider 210 according to the present embodiment is implemented in an 8-minute cycle. The frequency divider 210 divides the clock signal of the oscillator 200 by 8, It is described that the frequency division signal having the frequency dividing frequency that is 1/8 times the frequency is generated but is not limited thereto. For example, the frequency divider 210 according to the present embodiment may be implemented with a frequency divider such as 16, 32, and so on. Hereinafter, a case where the frequency divider 210 according to the present embodiment is implemented in an 8-minute cycle will be exemplified.

도 2에 도시하듯이, 본 실시예에 따른 주파수 분주기(210)는 제1 플립플롭(220), 제2 플립플롭(230), 제3 플립플롭(240), 제4 플립플롭(250) 및 제어부(260)를 포함한다. 이때, 주파수 분주기(210)에 포함된 구성요소가 반드시 이에 한정되는 것은 아니다.2, the frequency divider 210 includes a first flip-flop 220, a second flip-flop 230, a third flip-flop 240, a fourth flip-flop 250, And a control unit 260. At this time, the components included in the frequency divider 210 are not necessarily limited thereto.

제1 내지 제4 플립플롭(220, 230, 240, 250)은 서로 순차적으로 직렬 연결되며, 클럭 신호에 따라 각 입력 신호를 래치하여 분주 신호를 생성 및 출력한다. 즉, 제1 내지 제4 플립플롭(220, 230, 240, 250)은 클럭 신호가 입력되는 경우 클럭 신호에 따라 각 플립플롭으로 입력된 입력 신호를 출력 신호로써 출력한다. 제1 내지 제4 플립플롭(220, 230, 240, 250)은 클럭 신호가 미입력되는 경우 각 플립플롭의 상태(state)가 보존되는 홀드(Hold) 상태로 동작하며, 이때, 각 플립플롭은 출력 신호로서 기존 출력값을 출력한다.The first to fourth flip-flops 220, 230, 240 and 250 are serially connected in series to each other, and latch the respective input signals according to a clock signal to generate and output a divided signal. That is, the first to fourth flip-flops 220, 230, 240 and 250 output an input signal input to each flip-flop as an output signal according to a clock signal when a clock signal is input. Each of the first to fourth flip-flops 220, 230, 240 and 250 operates in a hold state in which a state of each flip-flop is maintained when a clock signal is not inputted. At this time, And outputs an existing output value as a signal.

한편, 주파수 분주기(210)에 포함된 플립플롭의 갯수는 주파수 분주기(210)에 입력되는 클럭 신호의 주파수 대비 분주하고자 하는 분주 주파수의 크기에 따라 결정된다. 즉, 주파수 분주기(210)가 n 분주기로 구현되는 경우, 주파수 분주기(210)는 n/2개의 플립플롭을 포함한다. 본 실시예의 경우 주파수 분주기(210)가 8 분주기로 구현되었으며, 이에, 주파수 분주기(210)는 4개의 플립플롭으로 구성된다.The number of the flip-flops included in the frequency divider 210 is determined according to the frequency of the frequency divider to be frequency-divided with respect to the frequency of the clock signal input to the frequency divider 210. That is, when the frequency divider 210 is implemented in n-divisions, the frequency divider 210 includes n / 2 flip-flops. In this embodiment, the frequency divider 210 is implemented in an 8-minute period, and the frequency divider 210 is composed of 4 flip-flops.

제1 내지 제4 플립플롭(220, 230, 240, 250)은 클럭 신호에 따라 각 입력 신호를 래치하여 50% 듀티를 가지는 서로 다른 위상의 분주 신호를 각각 생성한다. 본 실시예의 경우 각 플립플롭은 4개의 분주 신호를 생성하여 출력하며, 이를 통해, 주파수 분주기(210)는 총 16개의 분주 신호를 생성한다. 한편, 주파수 분주기(210)를 이용하여 생성된 총 16개의 분주 신호를 서로 다른 위상을 가지며, 16개의 분주 신호를 일렬로 나열하는 경우 각각의 분주 신호 중 인접 위상을 갖는 분주 신호 사이에는 서로 클럭 반 주기만큼의 위상차를 갖는다.The first to fourth flip-flops 220, 230, 240 and 250 latch each input signal according to a clock signal to generate frequency division signals of different phases each having a duty of 50%. In the present embodiment, each flip-flop generates and outputs four divided signals, through which the frequency divider 210 generates a total of 16 divided signals. When a total of 16 frequency division signals generated using the frequency divider 210 have different phases and 16 frequency division signals are arranged in a row, And has a phase difference of half a cycle.

제1 내지 제4 플립플롭(220, 230, 240, 250)은 각각 두 개의 제1 래치부(300) 및 제2 래치부(310)가 서로 직렬 연결된 형태로 구현되며, 각각의 래치부에는 클럭 신호가 서로 반전되게 입력된다. 이를 통해, 각 래치부는 클럭 신호를 기준으로 각각 하강 에지(Falling Edge) 및 상승 에지(Rising Edge) 중 서로 다른 에지에서 차례로 동작하며, 각각 한 쌍씩의 차등 분주 신호를 생성하여 출력한다. 한편, 제1 내지 제4 플립플롭(220, 230, 240, 250)이 제1 래치부(300) 및 제2 래치부(310)를 이용하여 분주 신호를 생성하는 과정은 각 플립플롭 회로의 구성 및 동작을 설명하는 과정에서 보다 자세하게 설명하도록 한다.Each of the first to fourth flip-flops 220, 230, 240, and 250 includes two first latch units 300 and a second latch unit 310 connected in series, Signals are inverted from each other. Accordingly, each latch unit sequentially operates on different edges of a falling edge and a rising edge based on a clock signal, and generates and outputs a pair of differential dispense signals, respectively. The process of generating the frequency dividing signal by using the first latch unit 300 and the second latch unit 310 by the first to fourth flip-flops 220, 230, 240 and 250 is similar to that of each flip- And operation will be described in more detail in the course of describing the operation.

이하, 주파수 분주기(210) 내 각 플립플롭의 연결 관계에 대해 설명하도록 한다.Hereinafter, the connection relationship of each flip-flop in the frequency divider 210 will be described.

본 실시예에 따른 주파수 분주기(210) 내 각 플립플롭은 각각 4개씩의 분주 신호를 생성하며 이를 통해, 총 16개의 50% 듀티를 가지는 서로 다른 위상의 분주 신호를 생성한다. 이를 위해, 제1 내지 제4 플립플롭(220, 230, 240, 250)은 클럭 신호로서 제1 클럭 신호(CK) 및 제1 클럭 신호가 반전된 형태의 제2 클럭 신호(CKB)를 각각 제1 클럭 입력단 및 제2 클럭 입력단을 통해 수신한다. 이러한, 클럭 신호는 발진기(200)에 의해 생성되며, 발진기(100)는 제1 클럭 신호 및 제2 클럭 신호를 각 플립플롭으로 제공한다. 한편, 본 실시예에서는 발진기(200)가 제1 클럭 신호 및 제1 클럭 신호가 반전된 형태의 제2 클럭 신호를 생성하여 각 플립플롭으로 제공하는 것으로 설명하였지만, 반드시 이에 한정되는 것은 아니다. 예컨대, 발진기(200)는 제1 클럭 신호만을 생성하여 각 플립플롭으로 제공하고, 각 플립플롭 내에서 제1 클럭 신호가 반전된 형태의 제2 클럭 신호를 생성할 수도 있다. 다만, 이 경우는, 각 플립플롭이 제1 클럭 신호를 이용하여 제2 클럭 신호를 생성하는 과정에서 딜레이가 발생하지 않는다는 가정하에서만 수행될 수 있다.Each of the flip-flops in the frequency divider 210 according to the present embodiment generates dividing signals of four each, thereby generating dividing signals of different phases having a total of 16 50% duty cycles. To this end, the first to fourth flip-flops 220, 230, 240 and 250 respectively output a first clock signal CK and a second clock signal CKB in the form of an inverted first clock signal, 1 clock input and a second clock input. This clock signal is generated by the oscillator 200 and the oscillator 100 provides a first clock signal and a second clock signal to each flip-flop. Meanwhile, in the present embodiment, the oscillator 200 generates the second clock signal in which the first clock signal and the first clock signal are inverted, and provides the generated second clock signal to each flip-flop. However, the present invention is not limited thereto. For example, the oscillator 200 may generate only a first clock signal, provide it to each flip-flop, and generate a second clock signal of the inverted first clock signal in each flip-flop. However, this case can be performed only under the assumption that no delay occurs in the process of generating the second clock signal by using the first clock signal of each flip-flop.

또한, 제1 내지 제4 플립플롭(220, 230, 240, 250)은 입력 신호로서 제1 입력 신호(D) 및 제1 입력 신호가 반전된 형태의 제2 입력 신호(DB)를 각각 제1 입력단 및 제2 입력단을 통해 수신한다. 이때, 제1 내지 제4 플립플롭(220, 230, 240, 250)은 제1 입력 신호를 클럭 신호에 따라 제1 출력단으로 출력하고, 제2 입력 신호를 클럭 신호에 따라 제2 출력단으로 출력한다.The first to fourth flip-flops 220, 230, 240, and 250 respectively output the first input signal D and the second input signal DB in which the first input signal is inverted, Through an input terminal and a second input terminal. The first to fourth flip-flops 220, 230, 240 and 250 output the first input signal to the first output terminal according to the clock signal and the second input signal to the second output terminal according to the clock signal .

한편, 본 실시예에 따른 주파수 분주기(210) 내 제1 내지 제4 플립플롭(220, 230, 240, 250)은 서로 순차적으로 직렬 연결되되, 제2 내지 제4 플립플롭(230, 240, 250)은 각각 전단의 플립플롭의 제1 출력단의 제1 출력 신호를 제1 입력단으로 수신하고, 전단의 플립플롭의 제2 출력단의 제2 출력 신호를 제2 입력단으로 수신하도록 각각의 입력단 및 출력단이 연결되어 있다. 또한, 제1 플립플롭(220)은 제4 플립플롭(250)의 제1 출력단의 제1 출력 신호를 제2 입력단으로 수신하고, 제4 플립플롭(250)의 제2 출력단의 신호를 제1 입력단으로 수신한다. 이를 위해, 제4 플립플롭(250)의 각 출력단은 제1 플립플롭(250)의 각 입력단과 서로 교차하여 연결되어 있다. 이러한 각 플립플롭 간의 연결에 의해 본 실시예에 따른 주파수 분주기(210)는 4개의 플립플롭으로 8개의 분주 신호를 생성할 수 있으며, 더욱이, 입력되는 입력 신호 및 클럭 신호가 복수인 관계로 총 16개의 분주 신호를 생성할 수 있다. 즉, 본 실시예에 따른 주파수 분주기(210)는 N개의 플립플롭으로 4 × N 가지의 상태를 나타낼 수가 있다.The first to fourth flip-flops 220, 230, 240 and 250 in the frequency divider 210 according to the present embodiment are serially connected in series and the second to fourth flip-flops 230, 240, 250 each have a first input terminal and a second output terminal for receiving the first output signal of the first output terminal of the flip-flop of the previous stage to the first input terminal and the second output signal of the second output terminal of the flip- Is connected. In addition, the first flip-flop 220 receives the first output signal of the first output terminal of the fourth flip-flop 250 at the second input terminal and the signal of the second output terminal of the fourth flip- And receives it as an input terminal. To this end, the output terminals of the fourth flip-flop 250 are connected to the input terminals of the first flip-flop 250 so as to cross each other. By the connection between the flip-flops, the frequency divider 210 according to the present embodiment can generate eight dividing signals with four flip-flops. Further, since a plurality of input signals and clock signals are inputted, 16 dividing signals can be generated. That is, the frequency divider 210 according to the present embodiment can represent 4 × N states by N flip-flops.

이하, 본 실시예에 따른 주파수 분주기(210)가 50% 듀티를 가지는 분주 신호를 생성하는 방법을 설명하도록 한다. 본 실시예에 따른 주파수 분주기(210)는 제1 내지 제4 플립플롭(220, 230, 240, 250)으로 공급되는 적어도 하나의 클럭 신호의 입력을 제어하여 각 플립플롭의 State의 초기 조건을 설정하고, 이를 통해, 정상 파형을 가지는 50% 듀티의 서로 다른 상의 분주 신호를 100% 확률로 생성하도록 동작한다. 한편, 이러한 주파수 분주기(210)의 제어 과정은 주파수 분주기(210) 내 제어부(260)에 의해 수행된다.Hereinafter, a method of generating the frequency division signal having the duty cycle of 50% according to the present embodiment will be described. The frequency divider 210 according to the present embodiment controls the input of at least one clock signal supplied to the first to fourth flip-flops 220, 230, 240 and 250 to set the initial condition of each flip- To thereby produce a 100% probability of generating a different phase signal of 50% duty having a normal waveform. The control of the frequency divider 210 is performed by the controller 260 in the frequency divider 210.

본 실시예에 따른 주파수 분주기(210)는 먼저 제1 내지 제4 플립플롭(220, 230, 240, 250)으로 공급되는 클럭 신호의 입력을 제어한다. 즉, 주파수 분주기(210)는 제1 플립플롭(220)으로 공급되는 클럭 신호의 입력을 소정 시간 동안 차단하고, 해당 시간 내에 나머지 플립플롭(230, 240, 250)으로만 클럭 신호가 입력되도록 제어한다. 이때, 제1 플립플롭(220)으로의 클럭 신호의 입력이 차단되는 소정 시간은 제1 내지 제4 플립플롭(220, 230, 240, 250)의 State가 모두 0 또는 1로 통일되어 출력되는 시점 즉, 제1 플립플롭(220)으로의 클럭 신호의 입력이 차단된 시점으로부터 N-1(N은 플립플롭의 갯수) 클럭이 경과된 시점까지를 의미한다. 본 실시예에 따른 주파수 분주기(210)의 경우 제1 플립플롭(220)으로의 클럭 신호의 입력이 차단된 시점 이후, 3 클럭이 경과되면 제1 내지 제4 플립플롭(220, 230, 240, 250)의 State가 모두 0 또는 1로 통일되어 출력된다. 한편, 주파수 분주기(210)는 소정 시간이 경과된 이후 클럭 신호가 제1 플립플롭(220)으로 입력되도록 제어하여 주파수 분주기(210)가 정상 파형의 듀티가 50%인 8 분주 신호를 생성하도록 동작시킨다. 즉, 주파수 분주기(210)는 제1 내지 제4 플립플롭(220, 230, 240, 250)의 State가 모두 0 또는 1로 통일되어 출력되는 시점에 제1 플립플롭(22)으로 클럭 신호가 인가되도록 제어함으로써 이후, 각 플립플롭의 State가 4 클럭 단위로 0,1로 반전되도록 동작시키고, 이를 통해, 정상 파형의 듀티가 50%인 8 분주의 분주 신호를 생성한다. 한편, 주파수 분주기(210)는 제1 내지 제4 플립플롭(220, 230, 240, 250)에 각각 포함된 제1 래치부(300) 및 제2 래치부(310) 즉, 8개의 래치부에서 각각 한 쌍씩의 차등 분주 신호를 출력하며, 이에, 총 16개의 서로 다른 위상의 분주 신호가 100%의 확률로 생성된다.The frequency divider 210 according to the present embodiment first controls the input of clock signals supplied to the first to fourth flip-flops 220, 230, 240 and 250. That is, the frequency divider 210 cuts off the input of the clock signal supplied to the first flip-flop 220 for a predetermined time and outputs the clock signal to the remaining flip-flops 230, 240, . At this time, the predetermined time during which the input of the clock signal to the first flip-flop 220 is interrupted is the time when the states of the first to fourth flip-flops 220, 230, 240, That is, from the time point when the input of the clock signal to the first flip-flop 220 is interrupted to the time point when the clock N-1 (N is the number of flip-flops) elapses. In the case of the frequency divider 210 according to the present embodiment, when three clocks have elapsed after the input of the clock signal to the first flip-flop 220 is interrupted, the first to fourth flip-flops 220, 230 and 240 , 250) are all unified as 0 or 1 and output. Meanwhile, the frequency divider 210 controls the clock signal to be input to the first flip-flop 220 after a predetermined time has elapsed, so that the frequency divider 210 generates an 8 division signal having a duty of 50% . That is, the frequency divider 210 outputs a clock signal to the first flip-flop 22 at a time point when the states of the first to fourth flip-flops 220, 230, 240 and 250 are all 0 or 1, So that the state of each flip-flop is inverted to 0,1 in units of four clocks, thereby generating an 8-divided frequency division signal having a duty of 50% of the normal waveform. The frequency divider 210 includes a first latch unit 300 and a second latch unit 310 included in the first to fourth flip-flops 220, 230, 240 and 250, And outputs a pair of differential signals at a rate of 100%.

한편, 본 실시예에 따른 주파수 분주기(210)는 제1 내지 제4 플립플롭(220, 230, 240, 250) 중 제1 플립플롭(220)으로 공급되는 클럭 신호의 입력을 제어함으로써 제2 내지 제4 플립플롭(220) 중 어느 하나의 플립플롭(230, 240, 250)으로 공급되는 클럭 신호의 입력을 제어하는 경우 대비 더 효율적으로 분주 신호가 생성되도록 동작한다. 즉, 주파수 분주기(210)는 제1 플립플롭(220)으로 공급되는 클럭 신호의 입력을 제어함으로써 제2 내지 제4 플립플롭(230, 240, 250) 중 어느 하나의 플립플롭으로 공급되는 클럭 신호의 입력을 제어하는 경우 대비 각 플립플롭의 State가 모두 0 또는 1로 통일되어 출력되는 시점을 앞당길 수 있으며, 이에, 보다 효율적으로 분주 신호를 생성할 수 있다. 이를 위해, 주파수 분주기(210)는 제1 플립플롭(220)에만 스타트 신호가 직접 연결되도록 하여 제1 플립플롭(220)으로 공급되는 클럭 신호가 스타트 신호에 따라 차단 또는 입력되도록 하였으며, 나머지 플립플롭(230, 240, 250)의 스타트 핀(Start Pin)은 VDD로 연결하여 항상 클럭 신호가 입력되도록 하였다. 한편, 본 실시예에서는 50% 듀티를 가지는 분주 신호를 100% 확률로 생성하기 위한 초기 조건을 설정하는 과정에서 제1 플립플롭(220)으로 공급되는 클럭 신호의 입력을 소정 시간 동안 차단하기 위해 제1 플립플롭(220)에만 스타트 신호가 직접 연결되는 것으로 명시하였으나 반드시 이에 한정되는 것은 아니다. 스타트 신호는 제어부(260)로부터 생성되며, 플립플롭이 반전되는 시점에만 영향을 미치므로, 클럭에 동기화되지 않아도 플립플롭의 동작에 지장을 발생시키지 않는다.The frequency divider 210 according to the present embodiment controls the input of a clock signal supplied to the first flip-flop 220 among the first to fourth flip-flops 220, 230, 240 and 250, To the flip-flops 230, 240, and 250 of the first to fourth flip-flops 220 and 220, respectively. That is, the frequency divider 210 controls the input of the clock signal supplied to the first flip-flop 220 so that the clock supplied to one of the second to fourth flip-flops 230, 240, When the input of the signal is controlled, the state of each of the flip-flops is unified as 0 or 1 so that the output timing can be advanced, and the divided signal can be generated more efficiently. To this end, in the frequency divider 210, the start signal is directly connected only to the first flip-flop 220 so that the clock signal supplied to the first flip-flop 220 is cut off or inputted according to the start signal, The start pins of the flops 230, 240, and 250 are connected to the VDD so that the clock signal is always input. In the present exemplary embodiment, in the process of setting the initial condition for generating the divided signal having the duty of 50% at 100% probability, in order to block the input of the clock signal supplied to the first flip- The start signal is directly connected to only one flip-flop 220, but the present invention is not limited thereto. Since the start signal is generated from the control unit 260 and affects only the point of time when the flip-flop is inverted, the operation of the flip-flop does not occur even if it is not synchronized with the clock.

도 3은 본 실시예에 따른 플립플롭의 회로를 개략적으로 나타낸 회로도이다. 한편, 도 3은 본 실시예에 따른 주파수 분주기(210) 내 단위 플립플롭의 회로도를 도시하였다. 또한, 단위 플립플롭의 회로도 내 인버터 기호는 반전 신호가 입력됨을 나타내기 위한 표기이며, 추가로 인버터가 구비된 것을 의미하는 것은 아니다.3 is a circuit diagram schematically showing a circuit of the flip-flop according to the present embodiment. 3 is a circuit diagram of a unit flip-flop in the frequency divider 210 according to the present embodiment. The inverter symbol in the circuit diagram of the unit flip-flop is a notation for indicating that the inverted signal is input, and does not mean that the inverter is additionally provided.

도 3에 도시하듯이, 본 실시예에 따른 단위 플립플롭(220, 230, 240, 250)은 제1 래치부(300), 제2 래치부(310) 및 클럭 버퍼부(320)를 포함한다.3, the unit flip-flops 220, 230, 240 and 250 according to the present embodiment include a first latch unit 300, a second latch unit 310 and a clock buffer unit 320 .

제1 래치부(300)는 클럭 신호를 제공받으며, 클럭 신호에 따라 입력 신호를 래치하여 한 쌍의 제1 분주 신호를 생성한다.The first latch unit 300 receives the clock signal and latches the input signal according to the clock signal to generate a pair of first divided signals.

제2 래치부(310)는 한 쌍의 제1 분주 신호 및 클럭 신호가 반전된 반전 클럭 신호를 제공받으며, 반전 클럭 신호에 따라 한 쌍의 제1 분주 신호를 래치하여 한 쌍의 제2 분주 신호를 생성한다.The second latch unit 310 receives a pair of first divided signals and an inverted clock signal whose clock signal is inverted and latches a pair of first divided signals according to an inverted clock signal, .

즉, 본 실시예에 따른 단위 플립플롭에 포함된 제1 래치부(300) 및 제2 래치부(310)는 서로 직렬 연결되며, 각각의 래치부에는 클럭 신호가 서로 반전되게 입력된다. 이를 통해, 각 래치부는 클럭 신호를 기준으로 각각 하강 에지(Falling Edge) 및 상승 에지(Rising Edge) 중 서로 다른 에지에서 차례로 동작하며, 각각 한 쌍씩의 차등 분주 신호를 생성하여 출력한다. 예컨대, 제1 래치부(300)가 하이 레벨에서 동작하도록 설정되고, 제2 래치부(310)가 로우 레벨에서 동작하도록 설정된 경우, 제1 래치부(300)는 로우 레벨에서 하이 레벨로 천이되는 상승 에지에서 동작하고, 제2 래치부(310)는 하이 레벨에서 로우 레벨로 천이되는 하강 에지에서 각각 차례로 동작하게 된다. 반대로, 제1 래치부(300)가 로우 레벨에서 동작하도록 설정되고, 제2 래치부(310)가 하이 레벨에서 동작하도록 설정된 경우에는 제1 래치부(300)는 하강 에지에서 동작하고, 제2 래치부(310)는 상승 에지에서 각각 차례로 동작하게 된다. 이를 위해, 본 실시예에 따른 단위 플립플롭은 각각의 래치부에 클럭 신호가 서로 반전되게 입력되도록 제1 래치부(300)의 제1 클럭 입력단이 클럭 버퍼부(320)의 제1 출력단과 연결되고, 제1 래치부(300)의 제2 클럭 입력단이 클럭 버퍼부(320)의 제2 출력단과 연결된다. 또한, 제2 래치부(310)의 제1 클럭 입력단이 클럭 버퍼부(320)의 제2 출력단과 연결되고, 제2 래치부(310)의 제2 클럭 입력단이 클럭 버퍼부(320)의 제1 출력단과 연결된다.That is, the first latch unit 300 and the second latch unit 310 included in the unit flip-flop according to the present embodiment are connected to each other in series, and clock signals are input to the respective latch units in such a manner that the clock signals are inverted from each other. Accordingly, each latch unit sequentially operates on different edges of a falling edge and a rising edge based on a clock signal, and generates and outputs a pair of differential dispense signals, respectively. For example, when the first latch unit 300 is set to operate at a high level and the second latch unit 310 is set to operate at a low level, the first latch unit 300 is switched from a low level to a high level And the second latch unit 310 operates in turn on the falling edge transitioning from the high level to the low level. Conversely, when the first latch unit 300 is set to operate at a low level and the second latch unit 310 is set to operate at a high level, the first latch unit 300 operates on the falling edge, And the latch unit 310 operates in turn on the rising edge. To this end, the unit flip-flop according to the present embodiment is configured such that the first clock input terminal of the first latch unit 300 is connected to the first output terminal of the clock buffer unit 320 so that the clock signals are inverted with respect to the respective latch units, And the second clock input of the first latch 300 is coupled to the second output of the clock buffer 320. The first clock input terminal of the second latch unit 310 is connected to the second output terminal of the clock buffer unit 320 and the second clock input terminal of the second latch unit 310 is connected to the second clock input terminal of the clock buffer unit 320 1 output terminal.

클럭 버퍼부(320)는 발전기(100)로부터 공급되는 클럭 신호를 증폭시키며, 이를 통해 풀 스윙 파형을 클럭 신호로서 출력한다. 한편, 클럭 버퍼부(320)는 풀 스윙 파형을 클럭 신호로서 출력하기 위해 인버터로 구현된다. 또한, 클럭 버퍼부(320)는 인버터의 입력에 입력 스위치를 위치시키고, 입력 스위치가 오프 상태인 경우에는 차등 인버터의 입력을 풀업 MOS(Metal-Oxide Semiconductor) 및 다운 MOS를 통해 각각 1, 0으로 정의되도록 하였다. 또한, 클럭 버퍼부(320)는 풀업 용 p-mos 및 풀 다운 용 n-mos에 각각 병렬로 dummy n-mos 및 dummy p-mos를 대칭되게 연결하여 회로의 매칭이 유지되도록 하였다. 클럭 버퍼부(320)의 회로에 대한 자세한 설명은 도 4에서 후술하도록 한다.The clock buffer 320 amplifies the clock signal supplied from the generator 100 and outputs the full swing waveform as a clock signal. Meanwhile, the clock buffer unit 320 is implemented as an inverter to output a full swing waveform as a clock signal. When the input switch is in the OFF state, the input of the differential inverter is set to 1 and 0 through a pull-up MOS (Metal-Oxide Semiconductor) and a down MOS, respectively, by placing the input switch at the input of the inverter. Respectively. Also, the clock buffer 320 connects the dummy n-mos and the dummy p-mos in parallel to the pull-up p-mos and the pull-down n-mos, respectively, so that the matching of the circuits is maintained. A detailed description of the circuit of the clock buffer unit 320 will be given later with reference to FIG.

도 4는 본 실시예에 따른 클럭 버퍼부의 회로를 개략적으로 나타낸 회로도이다.4 is a circuit diagram schematically showing a circuit of the clock buffer unit according to the present embodiment.

도 4에 도시하듯이, 본 실시예에 따른 클럭 버퍼부(320)는 제1 클럭 버퍼부(400) 및 제2 클럭 버퍼부(410)를 포함한다.As shown in FIG. 4, the clock buffer unit 320 according to the present embodiment includes a first clock buffer unit 400 and a second clock buffer unit 410.

제1 클럭 버퍼부(400)는 제1 클럭 신호를 증폭시켜 출력하며, 제2 클럭 버퍼부(410)는 제2 클럭 신호를 증폭시켜 출력한다. 제1 클럭 버퍼부(400) 및 제2 클럭 버퍼부(410)는 각각에 인가되는 클럭 신호의 풀 스윙을 위해 CMOS 인버터(M3, M4, M7, M8)를 사용하였으며, CMOS 인버터(M3, M4, M7, M8)의 입력에 입력 스위치(M9, M10, M11, M12)를 위치시켰다. 한편, 입력 스위치(M9, M10, M11, M12)는 EN 및 ENB를 입력값으로 입력받으며, EN=1일 때 모두 켜지고, EN=0일 때 모두 꺼지도록 설계되었다. 또한, 제1 클럭 버퍼부(400) 및 제2 클럭 버퍼부(410)는 풀업/다운 MOS(M1, M6)를 구비하며, 이를 통해, EN=0 즉, 입력 스위치가 오프 상태인 경우 차등 인버터의 입력을 각각 1,0으로 정의되도록 하였다.The first clock buffer unit 400 amplifies and outputs the first clock signal, and the second clock buffer unit 410 amplifies and outputs the second clock signal. The first clock buffer unit 400 and the second clock buffer unit 410 use the CMOS inverters M3, M4, M7 and M8 for the full swing of the clock signal applied thereto, and the CMOS inverters M3 and M4 , M7, and M8, the input switches M9, M10, M11, and M12 are positioned. On the other hand, input switches M9, M10, M11 and M12 receive EN and ENB as input values and are all turned on when EN = 1 and turned off when EN = 0. The first clock buffer unit 400 and the second clock buffer unit 410 are provided with pull-up / down MOSs M1 and M6. When EN = 0, that is, when the input switch is off, Are defined as 1, 0, respectively.

한편, 풀업 모스(M1) 및 풀다운 모스(M6)가 없다면 입력 스위치가 오프 상태로 동작 시, 제1 클럭 버퍼부(400)의 nP 노드와 제2 클럭 버퍼부(410)의 nM 노드가 플로팅 상태가 되며, 이에, CMOS 인버터(M3, M4, M7, M8)가 턴 온되어 누설(Leakage) 전류가 흐를 수 있다. 이를 해결하기 위해, 본 실시예에 따른 제1 클럭 버퍼부(400) 및 제2 클럭 버퍼부(410)는 각각 풀업 MOS(M1) 및 풀다운 MOS(M6)를 구비하며, 풀업 모스(M1) 및 풀다운 모스(M6)는 입력 스위치가 오프 상태로 동작 시 np, nM을 강제로 VDD 또는 ground로 잡아주어 전류가 흐르는 것을 차단한다. 한편, 제1 클럭 버퍼부(400) 및 제2 클럭 버퍼부(410)는 각각 서로 반대되는 MOS가 연결됨에 따라 출력신호의 차별성을 유지할 수 있는 효과를 야기할 수 있다.On the other hand, if there is no pull-up mos M 1 and pulldown mos M 6, the nM node of the first clock buffer unit 400 and the nM node of the second clock buffer unit 410 are in the floating state And the CMOS inverters M3, M4, M7 and M8 are turned on so that a leakage current can flow. In order to solve this problem, the first clock buffer unit 400 and the second clock buffer unit 410 according to the present embodiment each have a pull-up MOS (M1) and a pull-down MOS (M6) Pull-down MOS (M6) will force np and nM to V DD or ground when the input switch is in the off state to prevent current from flowing. Meanwhile, the first clock buffer unit 400 and the second clock buffer unit 410 can maintain differentiability of the output signals due to mutually opposite MOSs connected to each other.

또한, 제1 클럭 버퍼부(400)는 풀업 용 p-mos(M1)에 병렬로 dummy n-mos(M2)를 대칭되게 연결하고, 제2 클럭 버퍼부(410)는 풀다운 용 n-mos(M6)에 병렬로 dummy p-mos(M5)를 대칭되게 연결하여 회로의 매칭을 유지하였다. 한편, dummy n-mos(M2) 및 dummy p-mos(M5)가 존재하지 않는 경우, EN=1 즉, 입력 스위치가 온 상태인 경우 풀업 MOS(M1) 및 풀다운 MOS(M6)가 모도 오프 되기는 하지만 완벽히 끊어지지는 못한다. 이 경우, nP가 nM 보다 약간 높은 DC 값을 갖게 되어 신호의 매칭이 저하되는 문제점이 발생하게 된다. 이에, 본 실시예에 따른 제1 클럭 버퍼부(400)는 풀업 용 p-mos(M1)에 병렬로 dummy n-mos(M2)를 대칭되게 연결하고, 제2 클럭 버퍼부(410)는 풀다운 용 n-mos(M6)에 병렬로 dummy p-mos(M5)를 대칭되게 연결시킴으로써 양쪽 신호의 대칭성을 확보하였으며 이를 통해, 신호의 매칭이 유지되도록 하였다.The first clock buffer unit 400 symmetrically connects the dummy n-mos (M2) to the pull-up p-mos (M1) in parallel and the second clock buffer unit 410 connects the dummy n-mos M6) in parallel with dummy p-mos (M5) symmetrically connected to maintain circuit matching. On the other hand, when the dummy n-mos (M2) and the dummy p-mos (M5) do not exist, the pull-up MOS (M6) and pull-down MOS But it is not completely cut off. In this case, nP has a DC value slightly higher than nM, which causes a problem of signal matching degradation. Accordingly, the first clock buffer unit 400 according to the present embodiment symmetrically connects the dummy n-mos (M2) to the pull-up p-mos (M1) in parallel, and the second clock buffer unit (410) The symmetry of both signals was secured by symmetrically connecting dummy p-mos (M5) in parallel to n-mos (M6), so that the matching of signals was maintained.

도 5는 본 실시예에 따른 플립플롭을 구성하는 각 래치부의 회로를 개략적으로 나타낸 회로도이다.5 is a circuit diagram schematically showing circuits of latch units constituting the flip-flop according to the present embodiment.

도 5에 도시하듯이, 본 실시예에 따른 플립플롭을 구성하는 각 래치부는 제1 입력 인버터(500), 제1 스위칭부(510), 제1 래치 인버터(520), 제2 래치 인버터(530), 제2 스위칭부(540) 및 제2 입력 인버터(550)를 포함한다.5, each latch unit constituting the flip-flop according to the present embodiment includes a first input inverter 500, a first switching unit 510, a first latch inverter 520, a second latch inverter 530 , A second switching unit 540, and a second input inverter 550. [

제1 입력 인버터(500)로는 제1 입력 신호(D)가 입력되며, 제1 입력 인버터(500)의 출력이 제2 래치 인버터(530)의 입력으로 제공된다. 또한, 제2 입력 인버터(550)로는 제2 입력 신호(DB)가 입력되며, 제2 입력 인버터(550)의 출력은 제1 래치 인버터(520)의 입력으로 제공된다. 또한, 제1 래치 인버터(520)의 출력은 제2 래치 인버터(530)의 입력으로 제공되고, 제2 래치 인버터(530)의 출력은 제1 래치 인버터(520)의 입력으로 제공된다. 이를 통해, 본 실시예에 따른 래치부는 State가 저장된다.A first input signal D is input to the first input inverter 500 and an output of the first input inverter 500 is provided to an input of the second latch inverter 530. A second input signal DB is input to the second input inverter 550 and an output of the second input inverter 550 is provided to the input of the first latch inverter 520. The output of the first latch inverter 520 is also provided to the input of the second latch inverter 530 and the output of the second latch inverter 530 is provided to the input of the first latch inverter 520. [ As a result, the state of the latch unit according to the present embodiment is stored.

제1 스위칭부(510)는 클럭 신호에 따라 제1 입력 인버터(500)의 출력이 제2 래치 인버터(530)로 제공되도록 동작하며, 제2 스위칭부(540)는 클럭 신호에 따라 제2 입력 인버터(550)의 출력이 제1 래치 인버터(520)로 제공되도록 동작한다. 제1 스위칭부(510) 및 제2 스위칭부(520)는 각가 서로 다른 타입의 MOS 예컨대, n-mos, p-mos로 만들어진 스위칭 소자를 병렬로 연결하여 구성한다. 한편, 본 실시예에 따른 각 래치부에서는 클럭 신호로서 제1 클럭 신호(CK) 및 제1 클럭 신호(CK)가 반전된 형태의 제2 클럭 신호(CKB)가 제1 스위칭부(510) 및 제2 스위칭부(540)로 입력된다. 이에, 제1 스위칭부(510) 및 제2 스위칭부(540)는 각각 제1 클럭 신호 및 제2 클럭 신호의 레벨에 따라 제1 입력 신호 및 제2 입력 신호를 전달한다.The first switching unit 510 is operated so that the output of the first input inverter 500 is supplied to the second latch inverter 530 in accordance with the clock signal and the second switching unit 540 is operated in response to the clock signal, And the output of the inverter 550 is supplied to the first latch inverter 520. [ The first switching unit 510 and the second switching unit 520 are formed by connecting switching elements made of different types of MOSs, for example, n-mos and p-mos, in parallel. In each of the latch units according to the present embodiment, the first clock signal CK and the second clock signal CK in the form of inverted first clock signal CK are supplied to the first switching unit 510 and the second switching unit 510, And is input to the second switching unit 540. The first switching unit 510 and the second switching unit 540 transmit the first input signal and the second input signal according to the levels of the first clock signal and the second clock signal, respectively.

한편, 본 실시예에 따른 단위 플립플롭은 제1 래치부(300) 및 제2 래치부(310)를 포함하며, 제1 및 제2 래치부(300, 310)는 각각 클럭 신호를 기준으로 하강 에지(Falling Edge) 및 상승 에지(Rising Edge) 중 서로 다른 에지에서 차례로 동작되도록 설계된다. 이에, 제1 스위칭부(510) 및 제2 스위칭부(540)는 대응되는 래치부가 특정 에지에서 동작되도록, 제1 클럭 신호 및 제2 클럭 신호의 레벨에 따라 제1 입력 신호 및 제2 입력 신호를 전달한다. 예컨대, 제1 스위칭부(510) 및 제2 스위칭부(540)는 대응되는 래치부가 하강 에지에서 동작 시, 제1 클럭 신호가 로우 레벨, 제2 클럭 신호가 하이 레벨인 경우에 제1 입력 신호 및 제2 입력 신호를 출력시켜 전달한다.The unit flip-flop according to the present embodiment includes a first latch unit 300 and a second latch unit 310. The first and second latch units 300 and 310 are driven by a clock signal It is designed to operate in turn at different edges, either Falling Edge and Rising Edge. The first switching unit 510 and the second switching unit 540 are turned on and off according to the levels of the first clock signal and the second clock signal so that the corresponding latch unit is operated at a specific edge. . For example, when the corresponding latch unit is operated at the falling edge, the first switching unit 510 and the second switching unit 540 are turned on when the first clock signal is at the low level and the second clock signal is at the high level, And the second input signal.

도 6은 본 실시예에 따른 주파수 분주기의 초기 조건을 설정하는 과정을 예시한 예시도이다. 한편, 도 6에서는 본 실시예에 따른 주파수 분주기(210)가 8 분주기로 구현된 경우를 예시하였다.6 is a diagram illustrating an example of a process of setting initial conditions of a frequency divider according to the present embodiment. Meanwhile, FIG. 6 illustrates a case where the frequency divider 210 according to the present embodiment is implemented in an 8-minute cycle.

도 6에 도시하듯이, 본 실시예에 따른 주파수 분주기(210)는 제1 내지 제4 플립플롭(220, 230, 240, 250)으로 공급되는 적어도 하나의 클럭 신호의 입력을 제어하여 각 플립플롭의 State의 초기 조건을 설정하고, 이를 통해, 주파수 분주기(210)가 정상 파형을 가지는 50% 듀티의 서로 다른 상의 분주 신호를 100% 확률로 생성하도록 동작한다. 6, the frequency divider 210 according to the present embodiment controls the input of at least one clock signal supplied to the first to fourth flip-flops 220, 230, 240 and 250, Flop to set the initial condition of the state of the flop so that the frequency divider 210 operates to generate a 100% probability of dividing signals of different phases of 50% duty having a normal waveform.

주파수 분주기(210)는 제1 플립플롭(220)으로 공급되는 클럭 신호의 입력을 소정 시간 동안 차단하고, 해당 시간 내에 나머지 플립플롭(230, 240, 250)으로만 클럭 신호가 입력되도록 제어한다. 이때, 제1 플립플롭(220)으로의 클럭 신호의 입력이 차단되는 소정 시간은 제1 내지 제4 플립플롭(220, 230, 240, 250)의 State가 모두 0 또는 1로 통일되어 출력되는 시점 즉, 제1 플립플롭(220)으로의 클럭 신호의 입력이 차단된 시점으로부터 3 클럭이 경과된 시점까지를 의미한다. 한편, 본 실시예에 따른 주파수 분주기(210)의 경우 제1 플립플롭(220)으로의 클럭 신호의 입력이 차단된 시점 이후, 3 클럭이 경과되면 제1 내지 제4 플립플롭(220, 230, 240, 250)의 State가 모두 0 또는 1로 통일되어 출력된다. The frequency divider 210 cuts off the input of the clock signal supplied to the first flip-flop 220 for a predetermined time and controls the clock signal to be input to the remaining flip-flops 230, 240 and 250 within the predetermined time . At this time, the predetermined time during which the input of the clock signal to the first flip-flop 220 is interrupted is the time when the states of the first to fourth flip-flops 220, 230, 240, That is, this means from the point of time when the input of the clock signal to the first flip-flop 220 is interrupted to the point of time when three clocks have elapsed. In the case of the frequency divider 210 according to the present embodiment, when three clocks have elapsed after the input of the clock signal to the first flip-flop 220 is interrupted, the first to fourth flip-flops 220 and 230 , 240, and 250 are all unified as 0 or 1, and are output.

이후, 주파수 분주기(210)는 소정 시간이 경과된 이후 클럭 신호가 제1 플립플롭(220)으로 입력되도록 제어하여 주파수 분주기(210)가 듀티가 50%인 8 분주 신호를 생성하도록 동작시킨다. 한편, 클럭 신호가 제1 플립플롭(220)으로 입력된 이후, 각 플립플롭의 State는 4 클럭 단위로 0,1로 반전되기를 반복하며, 이를 통해, 정상 파형을 가지는 듀티가 50%인 8 분주의 분주 신호를 생성한다.Thereafter, the frequency divider 210 controls the clock signal to be input to the first flip-flop 220 after a predetermined time has elapsed, so that the frequency divider 210 operates to generate an 8 division signal having a duty of 50% . On the other hand, after the clock signal is input to the first flip-flop 220, the state of each flip-flop is repeatedly inverted to 0,1 in units of 4 clocks. As a result, As shown in FIG.

도 7은 본 실시예에 따른 주파수 분주기가 50% 듀티를 가지는 분주 신호를 생성하는 방법을 설명하기 위한 순서도이다. 도 7에서는 도 2에 도시된 주파수 분주기(210)를 예시하여 주파수 분주기(210)가 50% 듀티를 가지는 분주 신호를 생성하는 방법을 설명하도록 한다.7 is a flowchart illustrating a method of generating a frequency division signal having a 50% duty cycle according to an embodiment of the present invention. Referring to FIG. 7, a method of generating a frequency division signal having a duty cycle of 50% by using the frequency divider 210 illustrated in FIG. 2 will be described.

주파수 분주기(210)는 제1 플립플롭(220)으로 공급되는 클럭 신호의 입력을 소정 시간 동안 차단하고, 해당 시간 내에 나머지 플립플롭(230, 240, 250)으로만 클럭 신호가 입력되도록 제어한다(S710). 단계 S710에서 주파수 분주기(210)는 제1 내지 제4 플립플롭(220, 230, 240, 250)의 State가 모두 0 또는 1로 통일되어 출력되는 시점 즉, 제1 플립플롭(220)으로의 클럭 신호의 입력이 차단된 시점으로부터 3 클럭이 경과된 시점까지 제1 플립플롭(220)으로 공급되는 클럭 신호의 입력을 차단한다.The frequency divider 210 cuts off the input of the clock signal supplied to the first flip-flop 220 for a predetermined time and controls the clock signal to be input to the remaining flip-flops 230, 240 and 250 within the predetermined time (S710). In step S710, the frequency divider 210 divides the states of the first to fourth flip-flops 220, 230, 240, and 250 to 0 or 1 and outputs the same to the first flip- The input of the clock signal supplied to the first flip-flop 220 is blocked until three clocks elapse from the time when the input of the clock signal is interrupted.

주파수 분주기(210)는 소정 시간이 경과된 이후, 클럭 신호가 제1 플립플롭(220)으로 입력되도록 제어하여 정상 파형을 가지는 50% 듀티의 서로 다른 상의 분주 신호를 100% 확률로 생성되도록 동작한다(S720). 주파수 분주기(210)는 제1 내지 제4 플립플롭(220, 230, 240, 250)의 State가 모두 0 또는 1로 통일되어 출력되는 시점에 제1 플립플롭(220)으로 클럭 신호가 인가되도록 제어함으로써 이후, 각 플립플롭의 State가 4 클럭 단위로 0,1로 반전되도록 동작시키고, 이를 통해, 정상 파형을 가지는 듀티가 50%인 8 분주의 분주 신호를 생성한다.The frequency divider 210 controls the clock signal to be input to the first flip-flop 220 after a predetermined time has elapsed, so that the frequency divider 210 generates a frequency divider signal of 50% duty with a normal waveform at 100% probability (S720). The frequency divider 210 is controlled such that a clock signal is applied to the first flip-flop 220 at a time point when the states of the first to fourth flip-flops 220, 230, 240 and 250 are all 0 or 1, By this control, the state of each flip-flop is operated so as to be inverted to 0,1 in units of four clocks, thereby generating an 8-divided frequency division signal having a duty of 50% with a normal waveform.

도 7에서는 단계 S710 내지 단계 S720을 순차적으로 실행하는 것으로 기재하고 있으나, 반드시 이에 한정되는 것은 아니다. 즉, 도 7에 기재된 단계를 변경하여 실행하거나 하나 이상의 단계를 병렬적으로 실행하는 것으로 적용 가능할 것이므로, 도 7은 시계열적인 순서로 한정되는 것은 아니다.Although it is described in Fig. 7 that steps S710 to S720 are sequentially executed, the present invention is not limited thereto. That is, FIG. 7 is not limited to the time-series order, since it would be applicable to change or execute the steps described in FIG. 7 or to execute one or more steps in parallel.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The foregoing description is merely illustrative of the technical idea of the present embodiment, and various modifications and changes may be made to those skilled in the art without departing from the essential characteristics of the embodiments. Therefore, the present embodiments are to be construed as illustrative rather than restrictive, and the scope of the technical idea of the present embodiment is not limited by these embodiments. The scope of protection of the present embodiment should be construed according to the following claims, and all technical ideas within the scope of equivalents thereof should be construed as being included in the scope of the present invention.

200: 발진기 210: 주파수 분주기
220: 제1 플립플롭 230: 제2 플립플롭
240: 제3 플립플롭 250: 제4 플립플롭
300: 제1 래치부 310: 제2 래치부
320: 클럭 버퍼부200: Oscillator 210: frequency divider
220: first flip-flop 230: second flip-flop
240: third flip flop 250: fourth flip flop
300: first latch portion 310: second latch portion
320: clock buffer unit

Claims (14)

발진기의 클럭 신호를 분주하여 분주 주파수를 갖는 분주 신호를 생성하는 주파수 분주기에 있어서,
서로 순차적으로 직렬 연결되며, 상기 클럭 신호에 따라 각 입력 신호를 래치하여 상기 분주 신호를 생성 및 출력하는 제1 내지 제N 플립플롭; 및
상기 제1 내지 제N 플립플롭으로 공급되는 적어도 어느 하나의 상기 클럭 신호의 입력을 제어하며, 상기 제1 내지 제N 플립플롭 중 상기 제2 내지 제N 플립플롭으로는 상기 클럭 신호가 입력되도록 하고, 상기 제1 플립플롭으로는 소정 시간 동안 상기 클럭 신호의 입력이 차단되도록 제어하는 제어부
를 포함하는 것을 특징으로 하는 주파수 분주기.In a frequency divider for dividing a clock signal of an oscillator to generate a frequency division signal having a frequency division,
First to N < th > flip-flops serially connected in series to each other and latching each input signal according to the clock signal to generate and output the divided signal; And
And controls the input of at least any one of the clock signals supplied to the first to Nth flip-flops so that the clock signals are input to the second to Nth flip-flops of the first to Nth flip- And a control unit for controlling the first flip-flop to block the input of the clock signal for a predetermined time,
The frequency divider comprising: 제 1항에 있어서,
상기 제1 내지 제N 플립플롭의 갯수는,
상기 클럭 신호의 주파수 크기 대비 상기 분주 주파수의 크기에 따라 결정되는 것을 특징으로 하는 주파수 분주기.The method according to claim 1,
The number of the first to N < th >
Wherein the frequency divider is determined according to a magnitude of the frequency dividing frequency with respect to a frequency magnitude of the clock signal. 제 1항에 있어서,
상기 제1 내지 제N 플립플롭은,
상기 클럭 신호에 따라 상기 각 입력 신호를 래치하여 서로 다른 위상을 갖는 상기 분주 신호를 각각 생성하며,
상기 분주 신호 중 인접 위상을 갖는 분주 신호 사이에는 서로 클럭 반 주기만큼의 위상차를 갖는 것을 특징으로 하는 주파수 분주기.The method according to claim 1,
The first to N < th >
Latches the input signals according to the clock signal to generate the frequency division signals having different phases,
Wherein the frequency divider has a phase difference of half a clock between the frequency division signals having adjacent phases among the frequency division signals. 제 1항에 있어서,
상기 제1 내지 제N 플립플롭은,
상기 클럭 신호로서 제1 클럭 신호 및 상기 제1 클럭 신호가 반전된 형태의 제2 클럭 신호를 각각 제1 클럭 입력단 및 제2 클럭 입력단을 통해 수신하고,
상기 입력 신호로서 제1 입력 신호 및 상기 제1 입력 신호가 반전된 형태의 제2 입력 신호를 각각 제1 입력단 및 제2 입력단을 통해 수신하고,
상기 제1 입력 신호를 상기 클럭 신호에 따라 제1 출력단으로 출력하고, 상기 제2 입력 신호를 상기 클럭 신호에 따라 제2 출력단으로 출력하되,
상기 제2 내지 제N 플립플롭은, 각각 전단의 플립플롭의 제1 출력단의 제1 출력 신호를 제1 입력단으로 수신하고, 상기 전단의 플립플롭의 제2 출력단의 제2 출력 신호를 제2 입력단으로 수신하고,
상기 제1 플립플롭은, 제N 플립플롭의 제1 출력단의 제1 출력 신호를 제2 입력단으로 수신하고, 상기 제N 플립플롭의 제2 출력단의 신호를 제1 입력단으로 수신하는 것을 특징으로 하는 주파수 분주기.The method according to claim 1,
The first to N < th >
A first clock signal and a second clock signal of the inverted version of the first clock signal are received through the first clock input terminal and the second clock input terminal, respectively,
A first input signal and a second input signal in which the first input signal is inverted are received through a first input terminal and a second input terminal, respectively,
A second input terminal for outputting the first input signal to the first output terminal in accordance with the clock signal and the second input signal to the second output terminal in accordance with the clock signal,
And the second to Nth flip-flops respectively receive the first output signal of the first output terminal of the flip-flop of the preceding stage at the first input terminal and the second output signal of the second output terminal of the flip- Lt; / RTI >
Wherein the first flip-flop receives a first output signal at a first output terminal of the Nth flip-flop at a second input terminal and receives a signal at a second output terminal of the Nth flip-flop at a first input terminal Frequency divider. 제 4항에 있어서,
상기 제1 내지 제N 플립플롭은,
상기 클럭 신호를 제공받으며, 상기 클럭 신호에 따라 상기 입력 신호를 래치하여 한 쌍의 제1 분주 신호를 생성하는 제1 래치부;
상기 한 쌍의 제1 분주 신호 및 상기 클럭 신호가 반전된 반전 클럭 신호를 제공받으며, 상기 반전 클럭 신호에 따라 상기 한 쌍의 제1 분주 신호를 래치하여 한 쌍의 제2 분주 신호를 생성하는 제2 래치부; 및
상기 클럭 신호를 증폭시켜 출력하는 클럭 버퍼부를 각각 포함하는 것을 특징으로 하는 주파수 분주기.5. The method of claim 4,
The first to N < th >
A first latch unit receiving the clock signal and latching the input signal in accordance with the clock signal to generate a pair of first divided signals;
A pair of first dividing signals and an inverted clock signal in which the clock signal is inverted and a pair of first dividing signals in response to the inverted clock signal to generate a pair of second dividing signals, Two latch portions; And
And a clock buffer unit for amplifying and outputting the clock signal. 제 5항에 있어서,
상기 제1 래치부 및 상기 제2 래치부는,
상기 클럭 신호를 기준으로 하강 에지(Falling Edge) 및 상승 에지(Rising Edge) 중 각각 서로 다른 에지에서 동작하는 것을 특징으로 하는 주파수 분주기.6. The method of claim 5,
And the first latch portion and the second latch portion,
And a falling edge and a rising edge, respectively, operating on different edges based on the clock signal. 제 5항에 있어서,
상기 제1 래치부 및 상기 제2 래치부는,
제1 래치 인버터 및 제2 래치 인버터를 포함하되, 상기 제1 래치 인버터 및 상기 제2 래치 인버터는 상기 제1 래치 인버터의 출력이 상기 제2 래치 인버터의 입력으로 제공되고, 상기 제2 래치 인버터의 출력이 상기 제1 래치 인버터의 입력으로 제공되도록 서로 연결된 것을 특징으로 하는 주파수 분주기.6. The method of claim 5,
And the first latch portion and the second latch portion,
A first latch inverter and a second latch inverter, wherein the output of the first latch inverter is provided as an input of the second latch inverter, and the output of the second latch inverter And an output connected to each other to be provided as an input of the first latch inverter. 삭제delete 제 1항에 있어서,
상기 제어부는,
상기 제1 내지 제N 플립플롭의 State가 모두 0 또는 1로 통일되어 출력되는 시점까지 상기 제1 플립플롭으로의 상기 클럭 신호의 입력이 차단되도록 제어하는 것을 특징으로 하는 주파수 분주기.The method according to claim 1,
Wherein,
And controls the input of the clock signal to the first flip-flop to be blocked until a state where the states of the first to N-th flip-flops are all 0 or 1 and output. 제 1항에 있어서,
상기 소정 시간은,
상기 제1 플립플롭으로의 상기 클럭 신호의 입력이 차단된 시점으로부터 N-1 클럭이 경과된 시점까지인 것을 특징으로 하는 주파수 분주기.The method according to claim 1,
The predetermined time may be,
And the N-1 clock elapses from the time when the input of the clock signal to the first flip-flop is blocked. 제 1항에 있어서,
상기 제어부는,
상기 소정 시간이 경과된 이후, 상기 클럭 신호가 상기 제1 플립플롭으로 입력되도록 하여 상기 제1 내지 제N 플립플롭이 50% 듀티를 가지는 상기 분주 신호를 생성하도록 제어하는 것을 특징으로 하는 주파수 분주기.The method according to claim 1,
Wherein,
And controls the first to Nth flip-flops to generate the divided signal having a duty ratio of 50% by causing the clock signal to be input to the first flip-flop after the predetermined time has elapsed. . 서로 순차적으로 직렬 연결되며, 클럭 신호에 따라 각 입력 신호를 래치하여 분주 신호를 생성 및 출력하는 제1 내지 제N 플립플롭을 포함하는 주파수 분주기가 상기 분주 신호를 생성하는 방법에 있어서,
상기 제1 내지 제N 플립플롭 중 상기 제2 내지 제N 플립플롭으로는 상기 클럭 신호가 입력되도록 하고, 상기 제1 플립플롭으로는 소정 시간 동안 상기 클럭 신호의 입력이 차단되도록 제어하는 제1 제어과정; 및
상기 소정 시간이 경과된 이후, 상기 클럭 신호가 상기 제1 플립플롭으로 입력되도록 하여 상기 제1 내지 제N 플립플롭이 상기 분주 신호를 생성하도록 제어하는 제2 제어과정
을 포함하는 것을 특징으로 하는 주파수 분주기의 분주 신호 생성방법.There is provided a method of generating a frequency divider including a first to an N-th flip-flop, the first to N-th flip-flops being serially connected in series to each other and latching respective input signals according to a clock signal to generate and output a divided signal,
Wherein the clock signal is input to the second to Nth flip-flops of the first to N < th > flip-flops, and the first flip- process; And
A second control process of causing the first to Nth flip-flops to generate the frequency division signal by causing the clock signal to be input to the first flip-flop after the predetermined time has elapsed;
And dividing the frequency division signal by a frequency divider. 제 12항에 있어서,
상기 제1 제어과정은,
상기 제1 내지 제N 플립플롭의 State가 모두 0 또는 1로 통일되어 출력되는 시점까지 상기 제1 플립플롭으로의 상기 클럭 신호의 입력이 차단되도록 제어하는 것을 특징으로 하는 주파수 분주기의 분주 신호 생성방법.13. The method of claim 12,
The first control process includes:
Wherein the control circuit controls the input of the clock signal to the first flip-flop to be blocked until the states of the first to N < th > flip-flops are all unified to 0 or 1, Way. 제 12항에 있어서,
상기 소정 시간은 상기 클럭 신호가 입력된 시점으로부터 N-1 클럭이 경과된 시점까지인 것을 특징으로 하는 주파수 분주기의 분주 신호 생성방법.13. The method of claim 12,
Wherein the predetermined time is from the time point when the clock signal is input until a time point when the N-1 clock elapses.
KR1020140084809A 2014-07-07 2014-07-07 Method for Creating Frequency-Divided Signal, Frequency Divider Therefor KR101634674B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140084809A KR101634674B1 (en) 2014-07-07 2014-07-07 Method for Creating Frequency-Divided Signal, Frequency Divider Therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140084809A KR101634674B1 (en) 2014-07-07 2014-07-07 Method for Creating Frequency-Divided Signal, Frequency Divider Therefor

Publications (2)

Publication Number Publication Date
KR20160005608A KR20160005608A (en) 2016-01-15
KR101634674B1 true KR101634674B1 (en) 2016-07-08

Family

ID=55173415

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140084809A KR101634674B1 (en) 2014-07-07 2014-07-07 Method for Creating Frequency-Divided Signal, Frequency Divider Therefor

Country Status (1)

Country Link
KR (1) KR101634674B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735451B1 (en) 2006-06-29 2007-07-04 삼성전기주식회사 Frequency divider using pseudo-differential latch structure

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4015232B2 (en) * 1997-07-25 2007-11-28 富士通株式会社 Prescaler, frequency divider and PLL circuit
US8058901B2 (en) * 2008-09-19 2011-11-15 Qualcomm Incorporated Latch structure, frequency divider, and methods for operating same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735451B1 (en) 2006-06-29 2007-07-04 삼성전기주식회사 Frequency divider using pseudo-differential latch structure

Also Published As

Publication number Publication date
KR20160005608A (en) 2016-01-15

Similar Documents

Publication Publication Date Title
TWI442704B (en) An apparatus for counting input pulses during a specific time interval
US9608801B2 (en) Programmable frequency divider providing a fifty-percent duty-cycle output over a range of divide factors
TWI652902B (en) Quadrature clock generating apparatus and communication system transmitter
US9798352B1 (en) Circuits for and methods of implementing a design for testing and debugging with dual-edge clocking
US8970274B2 (en) Pulse latches
US6798249B2 (en) Circuit for asynchronous reset in current mode logic circuits
US8471608B2 (en) Clock divider circuit
US7091742B2 (en) Fast ring-out digital storage circuit
WO2016089292A1 (en) Power efficient high speed latch circuits and systems
US7342425B1 (en) Method and apparatus for a symmetrical odd-number clock divider
EP3350928B1 (en) High-speed programmable clock divider
KR100967103B1 (en) Circuit and Method for Generating Clock
US8466720B2 (en) Frequency division of an input clock signal
JP2006522527A (en) Quadrature clock divider
KR101634674B1 (en) Method for Creating Frequency-Divided Signal, Frequency Divider Therefor
US8810296B2 (en) D flip-flop with high-swing output
WO2021180230A1 (en) Glitch free clock switching circuit
JPH03272216A (en) Flip-flop circuit
US10560053B2 (en) Digital fractional frequency divider
US10135431B2 (en) Fast-response reference-less frequency detector
JP6387896B2 (en) Divider
US7253673B2 (en) Multi-phase clock generator and generating method for network controller
CN117639473A (en) Driver for a switched mode power supply
CN113131906A (en) Digitally controlled delay line and method therefor
KR100970132B1 (en) Frequency divider comprising inverter structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190603

Year of fee payment: 4