KR101633800B1 - Edlc 모니터링 장치 - Google Patents

Abstract

본 발명은 EDLC를 구성하는 각 셀의 전압을 모니터링하여 셀 균등제어장치에서 각 셀의 전압을 실시간 모니터링하는 EDLC 모니터링 장치를 제안한다. 이를 위해 본 발명은 EDLC(Electric Double Layer Capacitor) 팩을 구성하는 각 EDLC의 균등 제어를 위한 EDLC 모니터링 장치에 관한 것으로서, 1차 측을 입력단으로 하고, 2차 측은 출력단을 형성하는 트랜스포머, 1차 측과 입력 전원 사이를 단속하는 스위치, 1차 측 양단에 연결되는 잔류전류 유도코일 및 스위치가 단락 상태에서 오픈될 때, 스위치 양단에 걸리는 오픈 전압을 검출하고, 트랜스포머의 권선비 및 오픈 전압과 입력 전압의 차 값을 승산하여 출력단의 전압을 산출하고, 이를 토대로 EDLC 전압을 판단하는 EDLC 전압 예측부를 포함하여 구성될 수 있다.

Description

EDLC 모니터링 장치{EDLC monitoring device}

본 발명은 EDLC 모니터링 장치에 관한 것으로, 더욱 상세하게는 EDLC 균등제어 장치와 연동되어 EDLC 팩을 구성하는 각 EDLC의 전압을 지속적으로 모니터링 가능한 EDLC 모니터링 장치에 관한 것이다.

EDLC(Electronic Double Layer Capacitor)는 대용량의 슈퍼 커패시터를 직렬, 병렬 또는 직병렬 연결함으로써 대용량 전원을 형성한 것으로서, 리튬 계열의 2차 전지 대비 긴 수명과 높은 출력 밀도를 갖는 장점이 있다.

EDLC는 용량이 높은 반면, 내압은 낮은 경향이 있으므로, 고전압 출력을 위해 직렬 연결이 필요하고, 고전류 출력을 위해서는 병렬 연결이 요구되는 바, 통상 직렬 또는 직병렬 연결되어 하나의 팩(Pack)을 구성하며, 팩으로 구성된 것을 EDLC 팩이라 하고, EDLC 팩을 구성하는 각 커패시터를 셀이라 지칭하고 있다. 이러한 EDLC는 전기 자동차에 장착되거나, 무정전 전원 공급장치(UPS : Uninterruptible Power Supply), ESS(Energy Storage System)를 비롯하여 수명이 길고, 화재 위험성이 적어 산업용으로서의 수요가 꾸준히 증대되고 있다.

한편, EDLC 팩을 구성하는 각 셀은 충전 또는 방전 시, 각 셀의 전압이 균일하게 유지되지 않는 전압불균등 현상이 발생할 수 있다. 전원 입력단과 가까운 곳에 배치되는 셀에는 과도한 전압이 걸리는 반면, 전원 입력단과 멀리 이격된 셀에는 낮은 전압이 걸리게 되어 셀간 충전률이 차별되는 경우 셀을 직렬 연결한 전체 셀의 전압 출력 특성이 열화될 수 있는데, 이는 충전이 덜되거나 충전 전압이 낮게 들어간 셀에서 방전이 일찍 일어나 전체 셀의 전기적인 특성을 악화시킬 수 있다.

EDLC는 충방전에 따른 전압불균등 현상은 각 셀의 제조공정상 편차에 의해서도 유발되고 있으며, 충방전 특성이 차별되는 셀이 직렬로 연결된 상태에서 장시간 사용 시, 불용 셀이 발생할 수 있다. 각 셀 별로 충방전을 수행하기 곤란한 팩 구조의 EDLC의 특성 상, 팩을 구성하는 개별 셀의 충전이 어려운 바, 패킹된 전체 EDLC의 수명을 단축시키는 결과를 초래할 수 있다. 이러한 문제에 대해 동일 시기에 생산된 셀을 연결하여 하나의 EDLC로 패킹하거나 또는 각 셀의 전기적인 특성을 검사 후, 동일 또는 유사한 특성의 셀을 연결하여 EDLC 팩을 구성할 수도 있으나, 패킹된 후, 각 셀의 전기적인 특성이 변동되는 경우, 이에 대응하기 곤란한 측면이 있다.

이에 대해, 공개특허 10-2009-0055365호는 방전 시, 전압 강하가 큰, EDLC의 전기적 특성을 고려하여, EDLC에 과전압이 걸리는 경우 바이패스 시키는 밸런서를 이용하는 전기이중층 커패시터 모듈 충전장치를 제안한 바 있다. 공개특허 10-2009-0055365는 전기이중층 커패시터 모듈, 즉 EDLC 팩의 전체 전압에 따라 EDLC 팩에 인가되는 전압을 증감하고, 해당 전압에 따른 정전류를 EDLC 팩에 인가하는 충전장치를 제안하고 있으나, 팩(Pack) 단위로 전압을 제어하는 것으로서, 팩을 구성하는 단위 셀의 전기적인 특성이 변동되는 것을 반영하기 곤란하다.

본 발명의 목적은 EDLC를 구성하는 각 셀의 전압을 모니터링하여 셀 균등제어장치에서 각 셀에 대한 균등제어를 수행할 수 있도록 하는 EDLC 모니터링 장치를 제공함에 있다.

상기한 목적은 본 발명에 따라, EDLC(Electric Double Layer Capacitor) 팩을 구성하는 각 EDLC의 균등 제어를 위한 EDLC 모니터링 장치에 있어서, 1차 측을 입력단으로 하고, 2차 측은 출력단을 형성하는 트랜스포머, 1차 측과 입력 전원 사이를 단속하는 스위치, 1차 측 양단에 연결되는 잔류전류 유도코일 및 스위치가 단락 상태에서 오픈될 때, 스위치 양단에 걸리는 오픈 전압을 검출하고, 트랜스포머의 권선비 및 오픈 전압과 입력 전압의 차 값을 승산하여 출력단의 전압을 산출하고, 이를 토대로 EDLC 전압을 판단하는 EDLC 전압 예측부에 의해 달성된다.

상기한 목적은 본 발명에 따라, EDLC(Electric Double Layer Capacitor) 팩을 구성하는 각 EDLC의 균등 제어를 위한 EDLC 모니터링 장치에 있어서, 1차 측을 입력단으로 하고, 2차 측은 출력단을 향해 전류패스가 형성되는 다이오드와 연결되는 트랜스포머, 1차 측과 입력 전원 사이를 단속하는 스위치, 1차 측 양단에 연결되는 잔류전류 유도코일, 입력 전압을 기준 전압으로 하고, 스위치가 단락 상태에서 오프될 때, 스위치 양단에 결리는 오픈 전압을 비교 전압으로 하는 비교부 및 비교부의 비교 결과에 대해 감산 연산을 수행하여 EDLC에 걸리는 전압을 판단하는 EDLC 전압 예측부에 의해 달성된다.

본 발명에 따르면, EDLC를 구성하는 각 셀의 전압을 실시간으로 모니터링하여 셀 균등제어에 적용할 수 있다.

도 1은 본 발명의 일 실시예에 따른 EDLC 모니터링 장치의 일 예를 도시한다.
도 2는 스위치가 단락되었을 때의 회로도를 도시한다.
도 3은 스위치가 오픈되었을 때의 등가 회로를 나타낸다.
도 4는 파형도의 일 예를 도시한다.
도 5는 스위치가 오픈되었을 때의 등가 회로를 나타낸다.

이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다.

도 1은 본 발명의 일 실시예에 따른 EDLC 모니터링 장치의 일 예를 도시한다.

도 1을 참조하면, 실시예에 따른 EDLC 모니터링 장치는 복수의 셀 모니터링부(100a 내지 100n) 및 EDLC 전압 예측부(110)를 포함하여 구성될 수 있다. 셀 모니터링부(100a 내지 100n)는 EDLC를 구성하는 셀의 개수에 따라 그 개수가 정해지며, 입력 전원(V)을 공유하도록 연결된다.

각 셀(E1 내지 En)은 슈퍼 커패시터로서, 상호 이웃하는 셀(예컨대 E1과 E2)과 직렬 연결되고, 이를 통해 셀의 내압을 증가시킬 수 있다. 만일, 각 셀(E1 내지 EN)의 내압이 2.5V이고, 셀(E1 내지 EN)의 총 개수가 10개라고 가정하면, 용량은 1/10이 되고, 내압은 25V가 된다.

각각의 셀 모니터링부(100a 내지 100n)는 동일한 구조를 가지며, 입력 전원(V)을 공유하도록 연결된다. 이하, 셀 모니터링부(100a 내지 100n)는 참조부호 "100a"의 셀 모니터링부를 기준으로 설명하며, 나머지 셀 모니터링부(100b 내지 100n)는 셀 모니터링부(100a)에 대한 설명을 준용하여 중복되는 설명을 생략하도록 한다.

셀(E1)과 입력 전원(V) 사이에는 트랜스포머(T1)가 배치되어 셀(E1 내지 En)과 입력 전원을 분리하며, 트랜스포머(T1)의 1차 측과 접지단 사이에는 스위치(SW1)가 배치되어 트랜스포머(T1)의 1차 측을 단락 또는 오픈시킬 수 있다.

또한, 트랜스포머(T1)의 1차 측 양단에는 잔류전류 유도코일(Lm)이 접속되는데, 스위치(SW1)가 단락 상태에서 오프 상태로 전환할 때, 트랜스포머(T1)의 1차 측을 흐르던 전류가 잔류전류 유도코일(Lm)로 유도되며, 잔류전류 유도코일(Lm)에 전압이 유도될 수 있다.

스위치(SW1)가 단락 상태일 때, 트랜스포머(T1)의 1차 측에 전류가 흐르면, 트랜스포머(T1)의 2차 측에 유도전류가 흐르는데, 유도전류는 1차 측과 극성이 반대로 형성된다. 이에 따라, 트랜스포머(T1)의 2차 측과 출력단 사이에 접속되는 다이오드(D)는 전류패스가 역방향이 되어 전류 흐름이 차단된다.

다이오드(D)에 의해 트랜스포머(T1)의 2차 측 전류 흐름이 차단되면, 2차 측 전류(I2)는 0으로 셋팅되고, 마찬가지로, 트랜스포머(T1)의 1차 측 전류(I1) 또한 0으로 셋팅된다.

스위치(SW1)는 양단(S1, S2)에 걸리는 전압을 EDLC 전압 예측부(110)로 제공하고, EDLC 전압 예측부(110)는 스위치(SW1) 양단(S1, S2)에 걸리는 전압을 이용하여 출력단 전압(Vo)을 판단할 수 있다. EDLC 전압 예측부(110)는 아래의 각 호에 따라 구현될 수 있다.

1) 입력 전원(V)의 전압, 권선비(N1 : N2)와 같은 고정 값을 사전에 입력받는 연산장치(EDLC 전압 예측부)가 스위치(SW1)의 양단(S1, S2)에 걸리는 오픈 전압(V-OPEN)을 측정하고, 측정된 오픈 전압(V-OPEN)을 이용하여 셀(E1)의 전압을 판단하는 방법,

2) 스위치(SW1)의 양단(S1, S2)에 걸리는 오픈 전압을 비교대상 전압으로 하고, 입력 전원(V)의 전압을 기준 전압으로 하여 비교하고 그 결과를 출력하며, 출력된 결과를 감산연산 처리하여 셀(E1)의 전압을 판단하는 방법.

1)의 판단 방법은, 오픈 전압(V-OPEN)만이 실측값(변수)으로서 요구되고, 권선비(N1 : N2) 및 입력 전원(V)의 전압에 대한 정보는 고정값(상수)으로 이용된다. 이러한 판단 방법은 실측값과 고정값을 분리하고, 실측값만을 변수로 처리함으로써, EDLC 전압 예측부(110)가 변수의 변화에 맞추어 셀(E1)에 걸리는 전압을 쉽게 판단할 수 있도록 한다.

2)의 판단 방법은, 기준 전압과 오픈 전압(V-OPEN)을 비교하고, 그 결과를 감산 연산처리하여 셀(E1)에 걸리는 전압을 판단할 수 있다.

2)의 판단 방법은, 출력단 전압(Vo)이 오픈 전압(V-OPEN)과 입력 전원(V)의 전압의 차 전압이 셀(E1)에 걸리는 전압이 되도록 설정할 필요가 있으며, 오픈 전압(V-OPEN)과 입력 전원(V)의 차 전압을 산출하여 셀(E1)에 걸리는 전압을 판단한다. 따라서, 2)의 판단방법은 비교기와 차값 산출을 위한 감산기로 구성되는 하드 와이어드(Hard wired) 방식의 로직으로 구성될 수 있으며, 별도의 프로그램을 구동하지 않고 하드웨어적으로 구성함으로써 높은 안정성을 추구할 수 있다. 1)과 2)의 방법에 따라 구성되는 EDLC 전압 예측부(110)는 추후 도면을 참조하여 상술하도록 한다.

도 2는 스위치가 단락되었을 때의 회로도를 도시하고, 도 3은 스위치가 오픈되었을 때의 등가 회로를 나타내며, 도 4는 파형도의 일 예를 도시한다. 도 2 내지 도 4를 함께 참조하여 설명하도록 한다.

먼저, 도 2는 스위치(SW1)가 단락 상태일 때, 셀 모니터링부(100a)의 등가 회로를 도시한 것으로서, 스위치(SW1)가 단락 상태일 때, 트랜스포머(T1)의 1차 측 전압(V1)은 입력 전원(V)의 전압과 같고, 1차 측 전압(V1)은 잔류전류 유도코일(Lm)에 걸리는 전압과 동일하므로, 단위 시간(dt)당 잔류전류 유도코일(Lm)을 지나는 전류변화량으로 정의될 수 있으며, 이는 아래의 수학식 1에 의해 표현될 수 있다.

여기서, Vs는 입력 전원의 전압, Lm은 잔류전류 유도코일의 인덕턴스, D는 듀티비이며, T는 스위칭 주기이다.

스위치(SW1)가 단락 상태일 때, 트랜스포머(T1)의 1차 측 전압 파형은 도 4의 (c)에 도시된 바와 같으며, 지점(P1)에서 전압 파형이 상승하고 있음을 볼 수 있다.

이때, 트랜스포머(T1)의 2차 측 전압(V2)은, 2차 측 전압(V2)은 트랜스포머(T1)의 1차 측 권선의 권취 수(N1)로 2차 측 권선의 권취 수(N2)를 나누어 2차 측으로 유도되는 전압을 산출하고, 1차 측 전압(V1)을 승산하여 얻을 수 있으며, 이는 아래의 수학식 2와 같이 표현될 수 있다.

여기서, Vs는 입력 전원의 전압, V1은 1차측 전압, V2는 2차측 전압, N1은 1차측 권취수, N2는 2차측 권취수이다.

트랜스포머(T1)의 2차 측에 전압(V2)이 유도될 때, 전압의 극성은 트랜스포머(T1)의 1차 측과 2차 측이 역상이므로, 트랜스포머(T1)의 2차 측으로 유도되는 전압은 다이오드(D)를 도통하지 못한다. 따라서, 다이오드에 인가되는 전압은 아래의 수학식 3과 같이 표현될 수 있다.

여기서, Vs는 입력 전원의 전압, V_D는 다이오드에 인가되는 전압, Vo는 출력단 전압, N1은 1차측 권취수, N2는 2차측 권취수이다.

다이오드(D)로 역전압이 인가되어 다이오드(D)는 전류패스를 형성하지 않는다. 이에 따라, 트랜스포머(T1)의 1차 측 전류(I1)와 2차 측 전류(I2)는 "0"으로 셋팅되며, 스위치(SW1) 양단(S1, S2)에 걸리는 오픈 전압(Vsw)은 "0"이 된다. 이는 도 4의 d에 도시된 파형도 P2 지점에 대응한다.

다음으로, 스위치(SW1)가 오픈되는 경우, 스위치(SW1)의 오픈에 의해 트랜스포머(T1)의 1차 측에는 잔류 전류가 잔류전류 유도코일(Lm)과 전류패스를 형성하고, 잔류전류에 의해 트랜스포머(T1)의 2차 측에는 유도전류가 형성되어 다이오드(D)를 통전할 수 있다. 이는 도 5를 함께 참조하여 설명하도록 한다. 도 5를 참조하면, 스위치(SW1)가 단락 상태일 때, 트랜스포머(T1)의 1차 측에 연결되는 잔류전류 유도코일(Lm)은 도 4의 (b)에 도시된 P3 영역에 도시된 바와 같이 선형 증가하다가, 스위치(SW1)가 오픈 상태로 전환하면, 선형 감소하는 형태의 파형 특성을 나타낸다. 이는, 트랜스포머(T1)의 1차 측 코일에는 선형 증가하고, 이때, 2차 측 코일에는 전류가 흐르지 않음을 의미한다.

한편, 스위치(SW1)가 단락 상태에서 오픈 상태로 전환할 때, 잔류전류 유도코일(Lm)에 흐르는 전류는 코일(Coil)의 특성상 순간적으로 변하지 않으며, 트랜스포머(T1)의 1차 측 권선과 전류패스를 형성하게 된다.

이때, 잔류전류 유도코일(Lm)의 전류패스는 입력 전원(V)이 가해지는 방향과 역방향을 향하므로, 트랜스포머(T1)의 2차 측에는 유도되는 유도 전류의 방향 또는 입력 전원(V)이 가해질 때와 반대 방향으로 유도된다. 이에 따라, 셀(D1) 전압이 출력단 전압인 "Vo"로 유지되고 있다고 가정할 때, 트랜스포머(T1)의 2차 측 전압(V2)은 V2 = - Vo로 표현될 수 있으며, 트랜스포머(T1)의 1차 측 전압(V1)과 2차 측 전압(V2) 및 권선비(N1/N2)의 관계는 아래의 수학식 4와 같이 표현될 수 있다.

여기서, V1은 1차측 전압, Vo는 출력단 전압, N1은 1차측 권취수, N2는 2차측 권취수이다.

또한, 스위치(SW1)가 오픈된 상태에서 트랜스포머(T1)의 1차 측과 2차 측 전압 및 권선비에 관계식은 아래의 수학식 5와 같이 표현될 수 있다.

여기서, V1은 1차측 전압, V2는 2차측 전압, Vo는 출력단 전압, N1은 1차측 권취수, N2는 2차측 권취수이다.

이때, 스위치(SW1) 양단(S1, S2)에 걸리는 오픈 전압(Vsw)은 아래의 수학식 6고 같이 표현될 수 있다.

여기서, Vsw는 오픈 전압, Vs는 입력 전원의 전압, Vo는 출력단 전압, N1은 1차측 권취수, N2는 2차측 권취수이다.

여기서, 권선비(N1/N2)는 트랜스포머(T1)을 설계 또는 제작할 때 이미 결정된 값으로 상수로 처리될 수 있는 상수 값이며, 입력 전원(V)의 전압 또한, 최초 셋팅된 후 변동되지 않으므로, 상수 값으로 처리될 수 있다.

수학식 6에서, 스위치(SW1)의 오픈 전압(Vsw)은 입력 전원(V)의 전압(Vs)과 트랜스포머(T1)의 1차 측 전압의 합으로 표현되며, 아래의 표 1과 같다.

표 1에 나타난 바와 같이, 오픈 전압(Vsw)은 입력 전원(Vs)의 전압(V)과 1차 측 전압(V1)의 합으로 표현될 수 있다.

또한, 표 1에 기재된 수식을 이용하면 셀(E1)에 걸리는 출력단 전압(Vo)을 산출할 수 있다. 표 1에 기재된 수식을 출력단 전압(Vo)을 기준으로 재정리하면 아래의 수학식 7과 같이 표현될 수 있다.

여기서, Vsw는 오픈 전압, Vs는 입력 전원의 전압, Vo는 출력단 전압, N1은 1차측 권취수, N2는 2차측 권취수이다.

여기서, 트랜스포머(T1)의 권선비(N2/N1)와 입력 전원(Vs)의 전압(V)은 상수로 처리할 수 있으며, 오픈 전압(Vsw)과 입력 전원(Vs)의 전압(V)의 차 전압을 권선비(N2/N1)와 승산하면, 출력단 전압(Vo)을 판단할 수 있으며, 출력단 전압(Vo)은 셀(E1) 전압에 대응한다.

한편, EDLC 모니터링 장치에서, EDLC 전압 예측부(110)는 하드 와이어드 방식으로 구현되어 신뢰성 및 안정성을 증가시킬 수도 있다. 이는 도 6을 함께 참조하여 설명하도록 한다.

도 6은 EDLC 전압 예측부의 다른 실시예에 따른 회로도를 나타낸다. 도 6을 참조하면 실시예에 따른 EDLC 전압 예측부(110)는 저항(R1, R2)를 이용하여 스위치(SW1) 양단(S1, S2)에 걸리는 오픈 전압(Vsw)을 분압 후, 연산증폭기(111)의 비 반전 단자(+)로 인가하며, 연산증폭기(111)의 반전 단자에는 저항(R3)을 통해 입력 전원(Vs)의 전압(V)를 인가할 수 있다 . 이때, 연산증폭기(111)에서 출력되는 출력전압(Vout)과 연산증폭기(111)의 반전 단자(-)로 인가하는 입력 전원(Vs)의 전압(V)의 차 전압을 이용하여 출력단 전압(Vo))을 산출할 수 있다.

이를 위해, 저항(R1, R2)의 저항비는 전압값 연산 시, 권선비와 상쇄되어 제거될 필요가 있다. 이는 아래의 수학식 8과 수학식 9를 함께 참조하여 설명하도록 한다.

여기서, Vsw는 오픈 전압, Vs는 입력 전원의 전압, Vo는 출력단 전압, N1은 1차측 권취수, N2는 2차측 권취수이다.

출력단 전압(Vo)은 권선비(N2/N1)와 전압차(Vsw - Vs)로 표현될 수 있음은 전술한 수학식 7을 통해 설명한 바 있다. 다만, 연산증폭기(111)의 출력단(Vout) 사이에는 두 개의 분배 저항(R1, R2)이 위치하므로, 출력단 전압(Vo)은 저항비(R2/R1)에 의해 그 값이 결정될 수 있으며, 수학식 8은 수학식 7의 수식에 저항비(R2/R1)가 승산된 수학식에 해당한다. 여기서, 권선비(N2/N1)와 저항비(R2/R1)이 같은 값이 되도록 하면, 출력단 전압(Vo)은 아래의 수학식 9와 같이 표현될 수 있다.

결론적으로 출력단 전압(Vo)은 스위치(SW1)의 오픈 전압과 입력 전원(Vs)의 전압(V)의 차 전압으로 표현될 수 있다.

이에 따라, 연산증폭기(111)에서 출력되는 전압(Vout)과 입력 전원(Vs)의 전압(V)의 차 전압이 셀(E1)의 전압에 대응한다.

이에 따라, EDLC 전압 예측부(110)는 도 6에 도시된 연산증폭기(111) 및 주변 저항(R1, R2, R3)에 더하여, 연산증폭기(111)에서 출력되는 출력 전압(Vout), 입력 전원(Vs)의 전압(V)의 차 전압을 산출하는 감산기로 구성될 수 있으며, 이러한 구성은 별도의 프로그램이나 펌웨어를 요구하지 않는 하드 와이어드 구조를 구현하게 된다.

100a 내지 100n : 셀 모니터링부 110 : EDLC 전압 예측부

Claims (8)

1. EDLC(Electric Double Layer Capacitor) 팩을 구성하는 각 EDLC의 균등 제어를 위한 EDLC 모니터링 장치에 있어서,
   1차 측을 입력단으로 하고, 2차 측은 출력단을 형성하는 트랜스포머;
   상기 1차 측과 입력 전원 사이를 단속하는 스위치;
   상기 1차 측 양단에 연결되는 잔류전류 유도코일; 및
   상기 스위치가 단락 상태에서 오픈될 때, 상기 스위치 양단에 걸리는 오픈 전압을 검출하고,
   상기 트랜스포머의 권선비 및 상기 오픈 전압과 상기 입력 전원의 전압의 차 값을 승산하여 상기 출력단의 전압을 산출하고, 이를 토대로 상기 EDLC 전압을 판단하는 EDLC 전압 예측부;를 포함하며,
   상기 오픈 전압은,
   상기 스위치가 단락 상태에서 오프 상태로 전환 시, 상기 1차 측을 도통하던 전류가 상기 잔류전류 유도코일로 도통하면서 발생하는 전압 및 상기 입력 전원의 전압의 합에 의해 산출되는 것을 특징으로 하는 EDLC 모니터링 장치.
2. 삭제
3. 제1항에 있어서,
   상기 2차 측과 상기 출력단 사이에 접속되며,
   상기 2차 측에서 상기 출력단을 향해 전류패스를 형성하는 다이오드;를 더 포함하는 것을 특징으로 하는 EDLC 모니터링 장치.
4. 제3항에 있어서,
   상기 스위치가 단락 상태일 때, 상기 2차 측으로 유도되는 유도전류는 상기 다이오드의 전류패스와 역방향을 이루어 전류 패스가 차단되며, 이를 통해 상기 스위치 양단의 전압을 "0"으로 설정하는 것을 특징으로 하는 EDLC 모니터링 장치.
5. EDLC(Electric Double Layer Capacitor) 팩을 구성하는 각 EDLC의 균등 제어를 위한 EDLC 모니터링 장치에 있어서,
   1차 측을 입력단으로 하고, 2차 측은 출력단을 향해 전류패스가 형성되는 다이오드와 연결되는 트랜스포머;
   상기 1차 측과 입력 전원 사이를 단속하는 스위치;
   상기 1차 측 양단에 연결되는 잔류전류 유도코일;
   상기 입력 전원의 전압을 기준 전압으로 하고, 상기 스위치가 단락 상태에서 오프될 때, 상기 스위치 양단에 결리는 오픈 전압을 비교 전압으로 하는 비교부; 및
   상기 비교부의 비교 결과에 대해 감산 연산을 수행하여 상기 EDLC에 걸리는 전압을 판단하는 EDLC 전압 예측부;를 포함하며,
   상기 오픈 전압은,
   상기 스위치가 단락 상태에서 오프 상태로 전환 시, 상기 1차 측을 도통하던 전류가 상기 잔류전류 유도코일로 도통하면서 발생하는 전압 및 상기 입력 전원의 전압의 합에 의해 산출되는 것을 특징으로 하는 EDLC 모니터링 장치.
6. 삭제
7. 제5항에 있어서,
   상기 2차 측과 상기 출력단 사이에 접속되며,
   상기 2차 측에서 상기 출력단을 향해 전류패스를 형성하는 다이오드;를 더 포함하는 것을 특징으로 하는 EDLC 모니터링 장치.
8. 제7항에 있어서,
   상기 스위치가 단락 상태일 때, 상기 2차 측으로 유도되는 유도전류는 상기 다이오드의 전류패스와 역방향을 이루어 전류 패스가 차단되며, 이를 통해 상기 스위치 양단의 전압을 "0"으로 설정하는 것을 특징으로 하는 EDLC 모니터링 장치.

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