KR101628166B1 - 동기식 이더넷용 전기적 트랜시버 - Google Patents

동기식 이더넷용 전기적 트랜시버 Download PDF

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에임밸리 비. 브이.
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Abstract

본 발명은 호스트와 연결되는 제1인터페이스와, 시리얼 링크와 연결되는 물리계층(PHY) 송수신기를 포함하는 제2인터페이스, 및 상기 제1인터페이스 및 제2인터페이스와 연결되는 프로세서를 포함하고, 상기 프로세서는, 상기 제1인터페이스에서 상기 제2인터페이스 측으로 전송되는 전송신호와 상기 제2인터페이스에서 상기 제1인터페이스측으로 전송되는 수신신호가 동일한 타임 딜레이를 갖도록 제어하는 타이밍 제어부를 포함하는 동기식 이더넷용 전기적 트랜시버를 개시한다.

Description

동기식 이더넷용 전기적 트랜시버{Electrical Transceiver for Synchronous Ethernet}
본 발명은 동기식 이더넷용 전기적 트랜시버에 관한 것이다.
현재 상용화된 전기적 트랜시버(electrical transceiver) 중 대부분은 동기식 이더넷(Synchronous Ethernet) 기능을 지원하지 못한다. 일부 트랜시버는 동기식 이더넷을 지원하나 동기 신호를 수신하는 슬레이브 모드로 동작하지만 동기신호를 송수신하는 마스터 모드로 동작하는 트랜시버는 아직까지 존재하지 않았다.
또한, 전기적 트랜시버가 두 개의 IEEE 1588 노드 사이에서 마스터 모드로 동작할 때, 호스트에서 시리얼 링크(구리 케이블)측으로 전송되는 신호의 딜레이와, 시리얼 링크에서 호스트측으로 수신되는 신호의 딜레이가 동일하지 않아 시간 동기 에러가 발생한다.
본 발명은 시리얼 링크에서 호스트측으로 수신되는 수신신호와 호스트에서 시리얼 링크측으로 전송되는 전송신호의 타임 딜레이를 일치시켜 동기식 이더넷에서 마스터 모드 또는 슬레이브 모드를 지원하고, IEEE 1588 시간 동기까지 지원하는 전기적 트랜시버를 제공한다.
본 발명의 일 특징에 따른 전기적 트랜시버는, 호스트와 연결되는 제1인터페이스; 시리얼 링크와 연결되는 물리계층(PHY) 송수신기를 포함하는 제2인터페이스; 및 상기 제1인터페이스 및 제2인터페이스와 연결되는 프로세서를 포함하고, 상기 프로세서는, 상기 제1인터페이스에서 상기 제2인터페이스 측으로 전송되는 전송신호와 상기 제2인터페이스에서 상기 제1인터페이스측으로 전송되는 수신신호가 동일한 타임 딜레이를 갖도록 제어하는 타이밍 제어부를 포함한다.
본 발명의 일 특징에 따른 전기적 트랜시버에서, 상기 시리얼 링크는 10/100/1000Base-T 구리 케이블일 수 있다.
본 발명의 일 특징에 따른 전기적 트랜시버에서, 상기 프로세서는, 상기 호스트로부터 수신된 라인 코딩 신호를 디코딩하는 디코딩부; 상기 시리얼 링크로부터 수신된 신호를 라인 코딩 신호로 인코딩하는 인코딩부; 및 상기 상기 물리계층(PHY) 송수신기와 연결되는 물리계층(PHY) 인터페이스를 포함한다.
본 발명의 일 특징에 따른 전기적 트랜시버는, 상기 프로세서는 1.25 기가비트 이더넷 시리얼 패킷 신호를 10/100/1000Base-T 라인 신호로 변환하고, 10/100/1000Base-T 라인 신호를 1.25 기가비트 이더넷 시리얼 패킷 신호로 변환할 수 있다.
본 발명의 일 특징에 따른 전기적 트랜시버에서, 상기 타이밍 제어부는, 상기 디코딩부와 상기 제2인터페이스 사이에 배치되는 제1버퍼; 및 상기 제2인터페이스와 상기 인코딩부 사이에 배치되는 제2버퍼를 포함한다.
본 발명의 일 특징에 따른 전기적 트랜시버에서, 상기 타이밍 제어부는, 상기 전송신호와 수신신호가 동일한 타임 딜레이를 갖도록 상기 제1버퍼 및/또는 제2버퍼의 버퍼링 속도를 제어하는 지연제어부를 포함한다.
본 발명의 일 특징에 따른 전기적 트랜시버에서, 상기 디코딩부는 8b10b 라인 코딩 신호를 8비트 신호로 디코딩하고, 상기 인코딩부는 8비트 신호를 8b10b 라인 코딩 신호로 인코딩할 수 있다.
본 발명의 일 특징에 따른 전기적 트랜시버는, 상기 호스트로부터 전송된 신호로부터 추출된 전송 클락 신호를 상기 광물리계층(PHY) 송수신기에 전송하는 제1PLL부; 및 상기 시리얼 링크로부터 전송된 신호로부터 추출된 수신 클락 신호를 상기 인코딩부에 전송하는 제2PLL부를 포함한다.
본 발명의 일 특징에 따른 전기적 트랜시버에서, 전송신호와 수신신호의 딜레이 차이는 하기 계산식 1에 의해 일치될 수 있다.
[계산식 1]
{fixed_RX_serdes + [n]×8ns + fixed_TX_PHY} = {fixed_TX_serdes + fixed_EQ_delay + fixed_RX_PHY}
여기서, fixed_RX_serdes는 인코딩부의 딜레이 레이트이고, fixed_TX_PHY는 물리계층(PHY) 송수신기에서 송신부의 딜레이 레이트이고, fixed_TX_serdes는 디코딩부의 딜레이 레이트이고, fixed_EQ_delay는 타이밍 제어부의 딜레이 레이트이고, fixed_RX_PHY는 물리계층(PHY) 송수신기에서 수신부의 딜레이 레이트이고, [n]은 상수이다.
본 발명에 따르면, 10/1001000Base-T 시리얼 링크에 연결되어 동작하는 전기적 트랜시버는 마스터 모드 또는 슬레이브 모드에서 각각 동기식 이더넷 기능을 지원할 수 있다.
본 발명에 따르면, 양방향에서 전송 딜레이가 동일하므로 타임 에러(Time of Day degradation)없이 IEEE1588 시간 동기 패킷 (PTP: Precision Time Protocol) 전송이 가능해진다.
본 발명에 따르면, 광트랜시버가 아닌 전기적 트랜시버를 사용하면서도 이더넷 네트워크의 시간 동기를 유지할 수 있다.
본 발명에 따르면, 전기적 트랜시버가 동기식 이더넷을 지원하므로 전기적 인터페이스를 구비한 시스템과 직접 연결이 가능하여 중간에 별도의 광전 변환 인터페이스 구축이 필요 없어 설비투자비용(CAPEX)이 감소한다. 본 발명에 따르면, 트랜시버는 광학 케이지에 삽입되므로 별도의 전용 카드가 필요 없고, 낮은 전력 소비는 유저의 작동 비용을 절감한다.
도 1은 본 발명의 일 실시예에 따른 트랜시버의 블록도이고,
도 2는 본 발명의 일 실시예에 따른 프로세서의 블록도이고,
도 3은 본 발명의 일 실시예에 따라 전송신호와 수신신호의 타임 딜레이를 일치시키는 과정을 설명하기 위한 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 트랜시버의 블록도이고, 도 2는 본 발명의 일 실시예에 따른 프로세서의 블록도이다.
도 1을 참조하면, 전기적 트랜시버(100)는, 호스트와 연결되는 제1인터페이스(101)와, 시리얼 링크(200)와 연결되는 물리계층(PHY) 송수신기(140)를 포함하는 제2인터페이스(102), 및 상기 제1인터페이스(101) 및 제2인터페이스(102)와 연결되는 프로세서(110)를 포함한다. 제1인터페이스(101)와 제2인터페이스(102)는 전기적 인터페이스일 수 있다.
프로세서(110)는 제1인터페이스(101)를 통해 호스트와 통신하는 직병렬변환기 (Serdes/PCS, 111) 및 물리계층(PHY) 송수신기(140)와 연결되는 물리계층 인터페이스 (130)를 포함한다. 제1인터페이스(101)는 MSA(Multi-source Agreement) 인터페이스일 수 있고, 제2인터페이스(102)는 10/100/1000base-T의 구리 링크와 연결되는 물리계층(PHY) 송수신기(140)를 포함한다.
직병렬변환기(111)는 호스트에서 입력된 라인 코딩 신호를 디코딩하는 디코딩부(113)와, 시리얼 링크(200)에서 입력된 신호를 라인 코딩 신호로 인코딩하는 인코딩부(112)를 포함한다.
디코딩부(113)는 호스트로부터 입력된 1.25 기가비트 이더넷 시리얼 패킷 신호(301)를 수신하여 8B10B 라인 코딩된 신호를 8비트 신호로 디코딩한다.
인코딩부(112)는 시리얼 링크에서 입력된 8비트 신호(10Base-T, 100Base-T, 또는 1000Base-T 라인 신호, 304)를 수신하여 8B10B 라인 코딩 신호로 인코딩하고, 이를 제1인터페이스(101)를 통해 패킷 신호(302)를 호스트로 전달한다.
물리계층 인터페이스(130)는 디코딩된 신호를 물리계층(PHY) 송수신기(140)로 전송하거나, 물리계층(PHY) 송수신기(140)로부터 신호를 수신하여 인코딩부(112)로 전송한다. 물리계층 인터페이스(130)는 RGMII 인터페이스(Reduced Gigabit Media Independent Interface)일 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고, MII 인터페이스(Media Independent Interface) GMII 인터페이스(Gigabit Media Independent Interface)일 수 도 있다.
트랜시버(100)가 마스터 모드인 경우, 프로세서(110)는 1.25 기가비트 이더넷 시리얼 패킷 신호로부터 전송 클락 정보를 추출하고, 제1PLL부(Phase Locked Loop, 151)는 추출된 전송 클락 정보를 물리계층(PHY) 송수신기(140)로 전송한다. 또한, 시리얼 링크(200)로부터 수신된 10Base-T, 100Base-T, 또는 1000Base-T 라인 신호로부터 추출된 클락 정보는 제2PLL부(152)에 의해 인코딩부(112)로 전송된다.
전기적 트랜시버(100)가 슬레이브 모드인 경우, 제1PLL부(151)의 구성은 생략되며, 시리얼 링크(200)로부터 수신된 10/100/1000Base-T 라인 신호로부터 추출된 클락 정보는 제2PLL부(152)에 의해 인코딩부(112)로 전송된다.
물리계층(PHY) 송수신기(140)는 디코딩된 신호 및 전송 클락 정보를 시리얼 링크(200)로 전송하거나, 시리얼 링크(200)로부터 데이터 신호(303)를 수신하거나 클락 정보를 추출하여 물리계층 인터페이스(130)로 전송한다. 시리얼 링크(200)로부터의 전송 속도는 10Base-T, 100Base-T, 및 1000Base-T 중 어느 하나의 속도를 갖는다.
물리계층(PHY) 송수신기(140)는 디코딩된 신호를 시리얼 링크(200)로 전송할 때와 링크로부터 신호를 수신할 때 타임 딜레이를 유발하게 된다. 이는 물리계층(PHY) 송수신기(140)에서 신호 송수신시 기계적, 전기적, 기능적, 절차적인 다양한 문제로부터 유발된다. 이러한 딜레이 차이는 패킷의 사이즈나 개수에 따라 변동된다.
따라서, 호스트에서 시리얼 링크(200)측으로 전송되는 신호의 딜레이와 시리얼 링크(200)에서 호스트측으로 수신되는 신호의 딜레이가 동일하지 않아 타임 에러가 발생하게 된다. 본 발명에 따른 프로세서(110)는 제1인터페이스(101)에서 제2인터페이스(102) 측으로 전송되는 전송신호(F)와 제2인터페이스(102)에서 제1인터페이스(101) 측으로 전송되는 수신신호(R)가 동일한 타임 딜레이를 갖도록 제어하는 타이밍 제어부 (Delay equalizer, 120)를 포함한다.
타이밍 제어부(120)는 디코딩부(113)와 제2인터페이스(102) 사이에 배치되는 제1버퍼(121)와, 제2인터페이스(102)와 인코딩부(112) 사이에 배치되는 제2버퍼(122), 및 상기 전송신호(F)와 수신신호(R)가 일치되도록 제1버퍼(121) 및/또는 제2버퍼(122)를 제어하는 지연제어부(Prov. Delay, 123)를 포함한다.
전송신호(F)와 수신신호(R)의 딜레이 차이는 실험에 의해 계산될 수 있으며, 계산된 차이를 보상할 수 있는 지연값을 지연제어부(123)에 삽입할 수 있다. 따라서, 제1버퍼(121)와 제2버퍼(122)는 지연제어부(123)에 의해 버퍼링 속도가 조절되어 전송신호(F)와 수신신호(R)의 딜레이를 일치시킨다.
구체적으로 전송신호와 수신신호의 딜레이 차는 하기 계산식1에 의해 산출될 수 있다.
[계산식 1]
{fixed_RX_serdes + [n]×8ns + fixed_TX_PHY} = {fixed_TX_serdes + fixed_EQ_delay + fixed_RX_PHY}
여기서 fixed_RX_serdes는 직병렬변환기에서 인코딩부(112)의 딜레이 레이트(또는 전송 레이트)이고, fixed_TX_PHY는 물리계층(PHY) 송수신기(140)에서 송신부의 딜레이 레이트이고, fixed_TX_serdes는 직병렬변환기에서 디코딩부(113)의 딜레이 레이트이고, fixed_EQ_delay는 타이밍 제어부(120)에서의 딜레이 레이트이고, fixed_RX_PHY는 물리계층(PHY) 송수신기(140)에서 수신부의 딜레이이다. 이때, 직병렬변환기(111)의 송/수신 딜레이 및 물리계층(PHY) 송수신기(140)의 송/수신 딜레이는 실험적으로 산출할 수 있다.
따라서, 상기 계산식 1에서 좌측항과 우측항의 값을 측정함으로써 전송신호와 수신신호의 딜레이 차이를 산출할 수 있다(S10). 이후, 전송신호와 수신신호의 딜레이가 동일해지는 [n]값을 산출하고, 이 값에 따라 버퍼의 딜레이 속도를 제어(S20)함으로써 전송신호와 수신신호의 딜레이를 일치시킬 수 있다. 버퍼의 딜레이 속도는 8ns(nano second)단계로 조절될 수 있다.
이러한 구성에 의하면 전송신호(F)와 수신신호(R)의 딜레이가 동일해지기 때문에 모든 패킷은 동일한 딜레이를 갖고 양방향으로 전송된다. 따라서, 타임 에러가 제거된다.
본 실시예에서 사용되는 '~부'라는 용어는 소프트웨어 또는 FPGA(field-programmable gate array) 또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '~부'는 어떤 역할들을 수행한다. 그렇지만 '~부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '~부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함한다. 구성요소들과 '~부'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부'들로 결합되거나 추가적인 구성요소들과 '~부'들로 더 분리될 수 있다. 뿐만 아니라, 구성요소들 및 '~부'들은 디바이스 또는 보안 멀티미디어카드 내의 하나 또는 그 이상의 CPU들을 재생시키도록 구현될 수도 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 전기적 트랜시버
110: 프로세서
111: 직병렬변환기
120: 타이밍 제어부
130: 물리계층 인터페이스
140: 물리계층(PHY) 송수신기
200: 시리얼 링크

Claims (9)

  1. 호스트와 연결되는 제1인터페이스;
    시리얼 링크와 연결되는 물리계층(PHY) 송수신기를 포함하는 제2인터페이스; 및
    상기 제1인터페이스 및 제2인터페이스와 연결되는 프로세서를 포함하고,
    상기 프로세서는,
    상기 제1인터페이스에서 상기 제2인터페이스 측으로 전송되는 전송신호와 상기 제2인터페이스에서 상기 제1인터페이스측으로 전송되는 수신신호가 동일한 타임 딜레이를 갖도록 제어하는 타이밍 제어부와, 상기 호스트로부터 수신된 라인 코딩 신호를 디코딩하는 디코딩부, 및 상기 시리얼 링크로부터 수신된 신호를 라인 코딩 신호로 인코딩하는 인코딩부를 포함하고,
    상기 타이밍 제어부는 하기 계산식 1에 의해 상기 전송신호와 수신신호의 딜레이 차를 산출하는 동기식 이더넷용 전기적 트랜시버.
    [계산식 1]
    {fixed_RX_serdes + [n]×8ns + fixed_TX_PHY} = {fixed_TX_serdes + fixed_EQ_delay + fixed_RX_PHY}
    여기서, fixed_RX_serdes는 상기 인코딩부의 딜레이 레이트이고, fixed_TX_PHY는 상기 물리계층(PHY) 송수신기에서 송신부의 딜레이 레이트이고, fixed_TX_serdes는 상기 디코딩부의 딜레이 레이트이고, fixed_EQ_delay는 상기 타이밍 제어부의 딜레이 레이트이고, fixed_RX_PHY는 상기 물리계층(PHY) 송수신기에서 수신부의 딜레이 레이트이고, [n]은 상수이다.
  2. 제1항에 있어서,
    상기 시리얼 링크는 10/100/1000Base-T 구리 케이블인 동기식 이더넷용 전기적 트랜시버.
  3. 제1항에 있어서,
    상기 프로세서는,
    상기 물리계층(PHY) 송수신기와 연결되는 물리계층(PHY) 인터페이스를 포함하는 동기식 이더넷용 전기적 트랜시버.
  4. 제1항에 있어서,
    상기 프로세서는 1.25 기가비트 이더넷 시리얼 패킷 신호를 10/100/1000 Base-T 라인 신호로 변환하고,
    10/100/1000 Base-T 라인 신호를 1.25 기가비트 이더넷 시리얼 패킷 신호로 변환하는 동기식 이더넷용 전기적 트랜시버.
  5. 제3항에 있어서,
    상기 타이밍 제어부는,
    상기 디코딩부와 상기 제2인터페이스 사이에 배치되는 제1버퍼; 및
    상기 제2인터페이스와 상기 인코딩부 사이에 배치되는 제2버퍼를 포함하는 동기식 이더넷용 전기적 트랜시버.
  6. 제1항에 있어서,
    상기 타이밍 제어부는 상기 계산식 1에 의해 산출된 상수 [n]을 이용하여 상기 상기 전송신호와 수신신호의 딜레이를 일치시키는 동기식 이더넷용 전기적 트랜시버.
  7. 제1항에 있어서,
    상기 디코딩부는 8b10b 라인 코딩 신호를 8비트 신호로 디코딩하고,
    상기 인코딩부는 8비트 신호를 8b10b 라인 코딩 신호로 인코딩하는 동기식 이더넷용 전기적 트랜시버.
  8. 제1항에 있어서,
    상기 호스트로부터 전송된 신호로부터 추출된 전송 클락 신호를 상기 물리계층(PHY) 송수신기에 전송하는 제1PLL부; 및
    상기 시리얼 링크로부터 전송된 신호로부터 추출된 수신 클락 신호를 상기 인코딩부에 전송하는 제2PLL부를 포함하는 동기식 이더넷용 전기적 트랜시버.
  9. 삭제
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