KR101623950B1 - Light emitting diode having electrode pads - Google Patents

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Abstract

전극패드들을 갖는 발광 다이오드가 개시된다. 이 발광 다이오드는, 사각형 형상을 갖는 기판, 기판 상에 위치하는 제1 도전형 반도체층, 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층, 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성층, 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드, 제1 도전형 반도체층 상에 위치하는 제2 전극 패드, 및 제1 도전형 반도체층과 제2 전극 패드 사이에 개재되어 상기 제2 전극 패드를 상기 제1 도전형 반도체층으로부터 전기적으로 절연시키는 절연층을 포함한다. 나아가, 적어도 하나의 상부 연장부가 제2 전극패드에 연결되어 제2 도전형 반도체층에 전기적으로 접속된다. 또한, 제1 전극 패드와 제2 전극 패드는 기판의 대각선 상의 모서리 근처에 서로 대향하여 배치된다. 본 발명에 따르면, 제2 전극 패드가 제2 도전형 반도체층으로부터 이격되어 제1 도전형 반도체층 상에 또는 기판 상에 위치하며, 따라서, 제2 전극 패드 주위에 전류가 집중되는 것을 방지할 수 있다. A light emitting diode having electrode pads is disclosed. The light emitting diode includes a substrate having a rectangular shape, a first conductive type semiconductor layer located on the substrate, a second conductive type semiconductor layer located on the first conductive type semiconductor layer, a first conductive type semiconductor layer, Type semiconductor layer, a first electrode pad electrically connected to the first conductivity type semiconductor layer, a second electrode pad located on the first conductivity type semiconductor layer, And an insulating layer interposed between the electrode pads and electrically insulating the second electrode pads from the first conductivity type semiconductor layer. Furthermore, at least one upper extension is connected to the second electrode pad and electrically connected to the second conductivity type semiconductor layer. In addition, the first electrode pad and the second electrode pad are disposed opposite to each other near edges on the diagonal line of the substrate. According to the present invention, the second electrode pad is located on the first conductivity type semiconductor layer or on the substrate, spaced apart from the second conductivity type semiconductor layer, thus preventing the current from concentrating around the second electrode pad have.

Description

전극패드들을 갖는 발광 다이오드{LIGHT EMITTING DIODE HAVING ELECTRODE PADS}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a light emitting diode (LED)

본 발명은 발광 다이오드에 관한 것으로, 특히 전극패드들을 갖는 발광 다이오드에 관한 것이다.The present invention relates to a light emitting diode, and more particularly to a light emitting diode having electrode pads.

질화갈륨(GaN) 계열의 발광 다이오드가 개발된 이래, GaN 계열의 LED는 현재 천연색 LED 표시소자, LED 교통 신호기, 백색 LED 등 다양한 응용에 사용되고 있다.BACKGROUND ART GaN-based LEDs have been used in various applications such as color LED display devices, LED traffic signals, and white LEDs since gallium nitride (GaN) -based light emitting diodes have been developed.

질화갈륨 계열의 발광 다이오드는 일반적으로 사파이어와 같은 기판 상에 에피층들을 성장시키어 형성되며, N형 반도체층, P형 반도체층 및 이들 사이에 개재된 활성층을 포함한다. 한편, 상기 N형 반도체층 상에 N-전극 패드가 형성되고, 상기 P형 반도체층 상에 P-전극 패드가 형성된다. 상기 발광 다이오드는 상기 전극패드들을 통해 외부 전원에 전기적으로 연결되어 구동된다. 이때, 전류는 P-전극 패드에서 상기 반도체층들을 거쳐 N-전극 패드로 흐른다.Gallium nitride based light emitting diodes are generally formed by growing epitaxial layers on a substrate such as sapphire and include an N-type semiconductor layer, a P-type semiconductor layer, and an active layer interposed therebetween. On the other hand, an N-electrode pad is formed on the N-type semiconductor layer, and a P-electrode pad is formed on the P-type semiconductor layer. The light emitting diode is electrically connected to an external power source through the electrode pads. At this time, current flows from the P-electrode pad to the N-electrode pad through the semiconductor layers.

일반적으로 P형 반도체층은 높은 비저항을 가지므로, P형 반도체층 내에서 전류가 고르게 분산되지 못하고, 상기 P-전극 패드가 형성된 부분에 전류가 집중되며, 모서리를 통해 전류가 집중적으로 흐르는 문제점이 발생된다. 전류 밀집(current crowing)은 발광영역의 감소로 이어지고, 결과적으로 발광효율을 저하시킨다. 이러한 문제점을 해결하기 위해, P형 반도체층 상에 비저항이 낮은 투명전극층을 형성하여 전류분산을 도모하는 기술이 사용된다. P-전극 패드로부터 유입된 전류가 투명전극층에서 분산되어 상기 P-형 반도체층으로 유입되기 때문에 발광 다이오드의 발광영역을 넓힐 수 있다.In general, since the P-type semiconductor layer has a high resistivity, the current can not be uniformly dispersed in the P-type semiconductor layer, the current is concentrated in the portion where the P-electrode pad is formed, and current flows intensively through the corner . Current crowding leads to reduction of the luminescent area, which in turn decreases the luminous efficiency. In order to solve such a problem, a technique of forming a transparent electrode layer having a low specific resistance on the P-type semiconductor layer to achieve current dispersion is used. The current flowing from the P-electrode pad is dispersed in the transparent electrode layer and flows into the P-type semiconductor layer, so that the light emitting region of the light emitting diode can be widened.

그러나, 투명전극층은 광을 흡수하기 때문에 그 두께가 제한되며, 따라서 전류분산에 한계가 있다. 특히 고출력을 위해 사용되는 약 1㎟ 이상의 대면적 발광 다이오드에서 투명전극층을 이용한 전류분산은 한계가 있다.However, since the transparent electrode layer absorbs light, its thickness is limited, and therefore current dispersion is limited. In particular, current dispersion using a transparent electrode layer is limited in a large area light emitting diode of about 1 mm 2 or more, which is used for high output.

한편, 발광 다이오드 내의 전류 분산을 돕기 위해 전극 패드들로부터 연장된 연장부들이 사용되고 있다. 예컨대, 미국특허공보 제6,650,018호에는 전극 접촉부들(117, 127), 즉 전극 패드들로부터 다수의 연장부들이 서로 반대 방향으로 연장하여 전류 분산을 강화하는 것을 개시하고 있다.On the other hand, extensions extending from the electrode pads are used to facilitate current dispersion in the light emitting diode. For example, U.S. Patent No. 6,650,018 discloses that electrode contacts 117, 127, i.e., a plurality of extensions from electrode pads extend in opposite directions to enhance current dispersion.

이러한 다수의 연장부들을 사용함으로써 발광 다이오드의 넓은 영역에 걸쳐 전류를 분산시킬 수 있으나, 전극 패드들이 위치하는 부분에서 여전히 전류가 집중되는 전류 밀집 현상이 나타나고 있다.By using such a plurality of extension parts, current can be distributed over a wide area of the light emitting diode, but a current crowding phenomenon is still present in which a current is still concentrated at a position where the electrode pads are located.

한편, 발광 다이오드의 크기가 대면적화함에 따라 발광 다이오드 내에 결함이 포함될 확률이 증가한다. 예컨대, 실전위(threading dislocation), 핀홀 등의 결함은 전류가 급격히 흐르는 통로를 제공하여 전류 분산을 방해한다.On the other hand, as the size of the light emitting diode becomes larger, the probability that a defect is included in the light emitting diode increases. For example, defects such as threading dislocations, pinholes, and the like, provide a path through which current is abruptly impeded, thereby impeding current dispersion.

미국특허공보제6,650,018호U.S. Patent No. 6,650,018

본 발명이 해결하고자 하는 과제는 전극 패드 근처에서 전류 밀집 현상이 발생되는 것을 방지할 수 있는 발광 다이오드를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a light emitting diode capable of preventing current densification from occurring near an electrode pad.

본 발명이 해결하고자 하는 다른 과제는 넓은 면적의 발광 다이오드에서 전류를 고르게 분산시킬 수 있는 발광 다이오드를 제공하는 것이다.Another object of the present invention is to provide a light emitting diode capable of uniformly distributing a current in a wide area light emitting diode.

상기 과제를 해결하기 위해, 본 발명의 일 태양에 따른 발광 다이오드는, 사각형 형상을 갖는 기판; 상기 기판 상에 위치하는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드; 상기 제1 도전형 반도체층 상에 위치하는 제2 전극 패드; 및 상기 제1 도전형 반도체층과 상기 제2 전극 패드 사이에 개재되어 상기 제2 전극 패드를 상기 제1 도전형 반도체층으로부터 전기적으로 절연시키는 절연층을 포함한다. 나아가, 적어도 하나의 상부 연장부가 상기 제2 전극패드에 연결되어 상기 제2 도전형 반도체층에 전기적으로 접속된다. 또한, 상기 제1 전극 패드와 상기 제2 전극 패드는 상기 기판의 대각선 상의 모서리 근처에 서로 대향하여 배치된다.According to an aspect of the present invention, there is provided a light emitting diode including: a substrate having a rectangular shape; A first conductive semiconductor layer disposed on the substrate; A second conductive semiconductor layer disposed on the first conductive semiconductor layer; An active layer interposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; A first electrode pad electrically connected to the first conductivity type semiconductor layer; A second electrode pad disposed on the first conductive semiconductor layer; And an insulating layer interposed between the first conductive type semiconductor layer and the second electrode pad to electrically isolate the second electrode pad from the first conductive type semiconductor layer. Further, at least one upper extension portion is connected to the second electrode pad and is electrically connected to the second conductivity type semiconductor layer. In addition, the first electrode pad and the second electrode pad are disposed to face each other near edges on the diagonal line of the substrate.

특히, 상기 제1 도전형 반도체층은 n형 질화물 반도체층이고, 상기 제2 도전형 반도체층은 p형 질화물 반도체층일 수 있다. 따라서, p형 질화물 반도체층 상에서 p-전극 패드 주위에 전류가 집중되는 것을 방지할 수 있다. 나아가, 투명 전극층이 상기 p형 질화물 반도체층 상에 위치할 수 있으며, 상기 상부 연장부는 상기 투명 전극층 상에 위치할 수 있다.In particular, the first conductivity type semiconductor layer may be an n-type nitride semiconductor layer, and the second conductivity type semiconductor layer may be a p-type nitride semiconductor layer. Therefore, current can be prevented from concentrating around the p-electrode pad on the p-type nitride semiconductor layer. Further, a transparent electrode layer may be located on the p-type nitride semiconductor layer, and the upper extension may be located on the transparent electrode layer.

한편, 상기 제1 도전형 반도체층은 상기 제2 도전형 반도체층 및 상기 활성층이 메사 식각되어 노출된 적어도 하나의 영역을 가질 수 있으며, 상기 제2 전극 패드는 상기 제1 도전형 반도체층의 노출된 영역 상에 위치할 수 있다.The first conductive semiconductor layer may have at least one region exposed by the mesa etching of the second conductive semiconductor layer and the active layer, and the second electrode pad may be formed by exposing the first conductive semiconductor layer Lt; / RTI >

나아가, 연결부가 상기 상부 연장부와 상기 제2 전극 패드를 연결할 수 있으며, 상기 메사 식각된 제1 도전형 반도체층 및 활성층의 측면들은 상기 절연층에 의해 상기 연결부로부터 절연될 수 있다.Furthermore, a connection portion may connect the upper extension portion and the second electrode pad, and the sides of the mesa-etched first conductive type semiconductor layer and the active layer may be insulated from the connection portion by the insulation layer.

또한, 상기 절연층은 상기 제2 도전형 반도체층 상으로 연장되어 상기 제2 도전형 반도체층 상에 가장자리를 가질 수 있다.In addition, the insulating layer may extend over the second conductive type semiconductor layer and have an edge on the second conductive type semiconductor layer.

몇몇 실시예들에 있어서, 상기 제2 전극 패드의 적어도 일부는 상기 제2 도전형 반도체층 상에 위치할 수 있다. 상기 제2 전극 패드와 상기 제2 도전형 반도체층은 상기 절연층에 의해 분리될 수 있다.In some embodiments, at least a portion of the second electrode pad may be located on the second conductive type semiconductor layer. The second electrode pad and the second conductive type semiconductor layer may be separated by the insulating layer.

한편, 상기 제2 도전형 반도체층 및 상기 활성층은 적어도 두 개의 발광 영역들을 정의하도록 분할될 수 있다. 상기 적어도 두 개의 발광 영역들 상에 각각 상기 제2 전극 패드에 연결된 상부 연장부가 위치할 수 있다.Meanwhile, the second conductive semiconductor layer and the active layer may be divided to define at least two light emitting regions. An upper extension connected to the second electrode pad may be located on each of the at least two light emitting regions.

또한, 상기 적어도 두 개의 발광 영역들은 대칭 구조를 가질 수 있다. 이에 따라, 상기 적어도 두개의 발광 영역들이 동일한 발광 특성을 나타낼 수 있다.In addition, the at least two light emitting regions may have a symmetric structure. Accordingly, the at least two light emitting regions may exhibit the same light emitting property.

또한, 제1 하부 연장부가 상기 제1 전극 패드에 연결될 수 있으며, 상기 제1 하부 연장부는 상기 적어도 두 개의 발광 영역들 사이에 위치할 수 있다. 나아가, 제2 하부 연장부가 상기 제1 전극 패드에 연결될 수 있다. 상기 제2 하부 연장부는 상기 기판의 가장자리를 따라 연장할 수 있다.Also, a first lower extension may be connected to the first electrode pad, and the first lower extension may be located between the at least two light emitting areas. Furthermore, a second lower extension may be connected to the first electrode pad. The second lower extension may extend along an edge of the substrate.

본 발명의 다른 태양에 따른 발광 다이오드는, 사각형 형상을 갖는 기판; 상기 기판 상에 위치하는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층; 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층; 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드; 상기 기판 상에 위치하는 제2 전극 패드; 및 상기 제2 전극패드에 연결되어 상기 제2 도전형 반도체층에 전기적으로 접속된 적어도 하나의 상부 연장부를 포함한다. 나아가, 상기 제1 전극 패드와 상기 제2 전극 패드는 상기 기판의 대각선 상의 모서리 근처에 서로 대향하여 배치된다.According to another aspect of the present invention, there is provided a light emitting diode comprising: a substrate having a rectangular shape; A first conductive semiconductor layer disposed on the substrate; A second conductive semiconductor layer disposed on the first conductive semiconductor layer; An active layer interposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; A first electrode pad electrically connected to the first conductivity type semiconductor layer; A second electrode pad located on the substrate; And at least one upper extension connected to the second electrode pad and electrically connected to the second conductive type semiconductor layer. Further, the first electrode pad and the second electrode pad are disposed opposite to each other in the vicinity of a corner on a diagonal line of the substrate.

상기 제2 전극 패드는 상기 기판 상에 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 부분적으로 제거된 영역 상에 형성될 수 있다. 이 경우, 절연층이 상기 제2 전극 패드를 둘러싸는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 측면들을 덮을 수 있다. 또한, 상기 기판은 절연 기판이다.The second electrode pad may be formed on a region where the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer formed on the substrate are partially removed. In this case, the insulating layer may cover the side surfaces of the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer surrounding the second electrode pad. Further, the substrate is an insulating substrate.

한편, 상기 기판과 상기 제2 전극 패드 사이에 절연층이 개재될 수 있다. 상기 절연층이 상기 기판에 접하며, 상기 제2 전극 패드는 상기 절연층에 접하여 위치할 수 있다.Meanwhile, an insulating layer may be interposed between the substrate and the second electrode pad. The insulating layer may be in contact with the substrate, and the second electrode pad may be in contact with the insulating layer.

종래의 통상적인 발광 다이오드는 제2 전극 패드가 제2 도전형 반도체층 상에 위치하여 제2 도전형 반도체층에 전기적으로 접속된다. 따라서, 제2 전극 패드 주위에 전류가 집중되어 전류 분산이 방해된다. 그러나, 본 발명의 실시예들에 따르면, 상기 제2 전극 패드가 제2 도전형 반도체층으로부터 이격되어 제1 도전형 반도체층 상에 또는 기판 상에 위치하므로, 제2 전극 패드 주위에 전류가 집중되는 것을 방지할 수 있다. 또한, 복수개의 발광 영역들로 분할함으로써 발광 영역들에 고르게 전류를 분산시킬 수 있다.In a typical conventional light emitting diode, the second electrode pad is located on the second conductive type semiconductor layer and is electrically connected to the second conductive type semiconductor layer. Therefore, the current is concentrated around the second electrode pad, and current dispersion is disturbed. However, according to embodiments of the present invention, since the second electrode pad is located on the first conductivity type semiconductor layer or on the substrate apart from the second conductivity type semiconductor layer, current is concentrated around the second electrode pad Can be prevented. Further, by dividing the light emitting regions into a plurality of light emitting regions, it is possible to distribute the current evenly in the light emitting regions.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이다.
도 3은 도 1의 절취선 B-B를 따라 취해진 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 부분 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 부분 단면도이다.1 is a plan view illustrating a light emitting diode according to an embodiment of the present invention.
2 is a cross-sectional view taken along the perforated line AA of FIG.
3 is a cross-sectional view taken along the tear line BB in Fig.
4 is a cross-sectional view illustrating a light emitting diode according to another embodiment of the present invention.
5 is a plan view illustrating a light emitting diode according to another embodiment of the present invention.
6 is a partial cross-sectional view illustrating a light emitting diode according to another embodiment of the present invention.
7 is a partial cross-sectional view illustrating a light emitting diode according to another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. In the drawings, the width, length, thickness, and the like of the components may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이고, 도 2는 도 1의 절취선 A-A를 따라 취해진 단면도이고, 도 3은 도 1의 절취선 B-B를 따라 취해진 단면도이다.FIG. 1 is a plan view for explaining a light emitting diode according to an embodiment of the present invention, FIG. 2 is a sectional view taken along a perforated line A-A of FIG. 1, and FIG. 3 is a sectional view taken along a perforated line B-B of FIG.

도 1 내지 3을 참조하면, 상기 발광 다이오드는 기판(21), 제1 도전형 반도체층(23), 활성층(25), 제2 도전형 반도체층(27), 절연층(31), 제1 전극 패드(35) 및 제2 전극 패드(33), 상부 연장부(33a)를 포함한다. 또한, 상기 발광 다이오드는 연결부들(33b), 투명 전극층(29), 제1 하부 연장부(35a) 및 제2 하부 연장부(35b)를 포함할 수 있다. 상기 기판(21)은, 예컨대 사파이어 기판일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(21)은 대체로 사각형 형상을 가지며, 따라서 대각선 상에 모서리들을 갖는다.1 to 3, the light emitting diode includes a substrate 21, a first conductive semiconductor layer 23, an active layer 25, a second conductive semiconductor layer 27, an insulating layer 31, An electrode pad 35, a second electrode pad 33, and an upper extension portion 33a. The light emitting diode may include connection portions 33b, a transparent electrode layer 29, a first lower extension portion 35a, and a second lower extension portion 35b. The substrate 21 may be, for example, a sapphire substrate, but is not limited thereto. The substrate 21 has a generally rectangular shape and thus has corners on the diagonal.

제1 도전형 반도체층(23)이 상기 기판(21) 상에 위치하고, 상기 1 도전형 반도체층(23) 상에 제2 도전형 반도체층(27)이 위치하고, 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 활성층(25)이 개재된다. 상기 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)은 질화갈륨 계열의 화합물 반도체 물질 즉, (Al, In, Ga)N으로 형성될 수 있다. 상기 활성층(25)은 요구되는 파장의 광, 예컨대 자외선 또는 청색광을 방출하도록 조성 원소 및 조성비가 결정된다.The first conductivity type semiconductor layer 23 is located on the substrate 21 and the second conductivity type semiconductor layer 27 is located on the first conductivity type semiconductor layer 23, The active layer 25 is interposed between the two-conductivity-type semiconductor layers. The first conductive semiconductor layer 23, the active layer 25 and the second conductive semiconductor layer 27 may be formed of a gallium nitride compound semiconductor material, that is, (Al, In, Ga) N. The compositional element and the composition ratio are determined so that the active layer 25 emits light of a desired wavelength, for example, ultraviolet light or blue light.

상기 제1 도전형 반도체층(23)은 n형 질화물 반도체층일 수 있으며, 제2 도전형 반도체층(27)은 p형 질화물 반도체층일 수 있으며, 그 반대일 수도 있다.The first conductive semiconductor layer 23 may be an n-type nitride semiconductor layer, the second conductive semiconductor layer 27 may be a p-type nitride semiconductor layer, or vice versa.

상기 제1 도전형 반도체층(23) 및/또는 제2 도전형 반도체층(27)은, 도시한 바와 같이, 단일층으로 형성될 수 있으나, 다층 구조로 형성될 수도 있다. 또한, 활성층(25)은 단일 양자웰 또는 다중 양자웰 구조를 가질 수 있다. 또한, 상기 기판(21)과 제1 도전형 반도체층(23) 사이에 버퍼층(도시하지 않음)이 개재될 수 있다. 상기 반도체층들(23, 25, 27)은 MOCVD 또는 MBE 기술을 사용하여 형성될 수 있다.As shown in the figure, the first conductive semiconductor layer 23 and / or the second conductive semiconductor layer 27 may be formed as a single layer or may have a multi-layer structure. In addition, the active layer 25 may have a single quantum well structure or a multiple quantum well structure. A buffer layer (not shown) may be interposed between the substrate 21 and the first conductivity type semiconductor layer 23. The semiconductor layers 23, 25, 27 may be formed using MOCVD or MBE techniques.

한편, 상기 제2 도전형 반도체층(27) 상에 투명 전극층(29)이 위치할 수 있다. 투명전극층(29)은, ITO 또는 Ni/Au로 형성될 수 있으며, 제2 도전형 반도체층에 오믹콘택된다. On the other hand, the transparent electrode layer 29 may be positioned on the second conductive type semiconductor layer 27. The transparent electrode layer 29 may be formed of ITO or Ni / Au and is ohmic-contacted with the second conductivity type semiconductor layer.

상기 제2 도전형 반도체층(27) 및 활성층(25)은 사진 및 식각 공정을 사용하여 상기 제1 도전형 반도체층(23)의 영역(들)이 노출되도록 패터닝될 수 있다. 이러한 공정은 일반적으로 메사 식각 공정으로 잘 알려져 있다. 상기 메사 식각 공정에 의해 도시된 바와 같이 발광 영역들이 분할될 수 있다. 여기서는 두개의 발광 영역들로 분할된 것을 도시하고 있지만, 더 많은 수의 발광 영역들로 분할될 수도 있다. 또한, 상기 메사 식각 공정에 의해 형성되는 측면들은 바람직하게 기판(21) 면에 대해 30~70도 범위 내의 경사각을 가질 수 있다.The second conductive type semiconductor layer 27 and the active layer 25 may be patterned to expose the region (s) of the first conductive type semiconductor layer 23 using a photolithography and etching process. This process is commonly known as a mesa etch process. The light emitting regions can be divided as shown by the mesa etching process. Although it is shown here that it is divided into two light emitting regions, it may be divided into a larger number of light emitting regions. In addition, the side surfaces formed by the mesa etching process may have an inclination angle within a range of 30 to 70 degrees with respect to the surface of the substrate 21.

상기 메사 식각되어 노출된 제1 도전형 반도체층 상에 제1 전극 패드(35) 및 제2 전극 패드(33)가 위치한다. 상기 제1 전극 패드(35)는 제1 도전형 반도체층(23)에 전기적으로 접속된다. 그러나, 상기 제2 전극 패드(33)는 절연층(31)에 의해 제1 도전형 반도체층(23)으로부터 절연된다. 상기 제1 및 제2 전극 패드들(33, 35)은 와이어를 본딩하기 위한 본딩 패드들로서 와이어를 본딩할 수 있도록 상대적으로 넓은 면적을 갖는다. 상기 제1 전극 패드(35) 및 제2 전극 패드(33)는 제1 도전형 반도체층(23)의 노출된 영역 상에 한정되어 위치할 수 있으나, 이에 한정되는 것은 아니다.The first electrode pad 35 and the second electrode pad 33 are located on the first conductive semiconductor layer exposed by the mesa etching. The first electrode pad 35 is electrically connected to the first conductive semiconductor layer 23. However, the second electrode pad 33 is insulated from the first conductivity type semiconductor layer 23 by the insulating layer 31. The first and second electrode pads 33 and 35 are bonding pads for bonding wires and have a relatively large area to bond the wires. The first electrode pad 35 and the second electrode pad 33 may be located on the exposed region of the first conductive semiconductor layer 23, but the present invention is not limited thereto.

상기 절연층(31)은 제2 전극패드(33)와 제1 도전형 반도체층(23) 사이에 개재되어 제2 전극 패드(33)를 제1 도전형 반도체층(23)으로부터 절연시킨다. 또한, 상기 절연층(31)은 메사식각되어 노출된 제2 도전형 반도체층(27) 및 활성층(25)의 측면들을 덮을 수 있다. 나아가. 상기 절연층(31)은 연장되어 그 가장 자리가 제2 도전형 반도체층(27) 상에 위치할 수 있다. 또는, 상기 절연층(31)은 연장되어 상기 제2 도전형 반도체층(27)을 덮을 수 있으며, 이 경우, 상기 절연층(31)은 제2 도전형 반도체층(27) 상부에 관통홀을 가질 수 있다.The insulating layer 31 is interposed between the second electrode pad 33 and the first conductivity type semiconductor layer 23 to isolate the second electrode pad 33 from the first conductivity type semiconductor layer 23. The insulating layer 31 may cover the side surfaces of the second conductive type semiconductor layer 27 and the active layer 25 exposed by mesa etching. Furthermore. The insulating layer 31 may extend and be located on the second conductivity type semiconductor layer 27 at its edge. Alternatively, the insulating layer 31 may extend to cover the second conductive type semiconductor layer 27. In this case, the insulating layer 31 may have through holes on the second conductive type semiconductor layer 27 Lt; / RTI >

한편, 상기 제2 도전형 반도체층(27)(또는 투명 전극층(29)) 상에 상부 연장부들(33a)이 위치한다. 상기 상부 연장부들(33a)은 각각 연결부들(33b)을 통해 제2 전극패드(33)에 연결될 수 있으며, 상기 상부 연장부들(33a)은 제2 도전형 반도체층(27)에 전기적으로 접속된다. 상기 절연층(31)이 제2 도전형 반도체층(27)을 덮는 경우, 상기 상부 연장부들(33a)은 절연층(31)의 관통홀을 통해 제2 도전형 반도체층(27)(또는 투명 전극층(29))에 접속된다. 상부 연장부들(33a)은 제2 도전형 반도체층(27)에 전류를 고르게 분산시킬 수 있도록 배치된다. 한편, 상기 연결부들(33b)은 절연층(31)에 의해 제2 도전형 반도체층(27) 및 활성층(25)의 측면들로부터 분리된다.On the other hand, the upper extension portions 33a are located on the second conductivity type semiconductor layer 27 (or the transparent electrode layer 29). The upper extension portions 33a may be connected to the second electrode pad 33 through connection portions 33b and the upper extension portions 33a may be electrically connected to the second conductivity type semiconductor layer 27 . When the insulating layer 31 covers the second conductive type semiconductor layer 27, the upper extending portions 33a are electrically connected to the second conductive type semiconductor layer 27 (or transparent Electrode layer 29). The upper extension portions 33a are disposed so as to evenly distribute the current to the second conductivity type semiconductor layer 27. [ The connection portions 33b are separated from the side surfaces of the second conductive type semiconductor layer 27 and the active layer 25 by the insulating layer 31. [

한편, 제1 하부 연장부(35a)가 상기 제1 전극 패드(35)로부터 연장될 수 있다. 상기 제1 하부 연장부(35a)는 제1 도전형 반도체층(23) 상에 위치하여 제1 도전형 반도체층(23)에 전기적으로 접속한다. 제1 하부 연장부(35a)는 도시된 바와 같이, 분할된 발광 영역들 사이에 위치하여, 제2 전극 패드(33)를 향해 연장한다. 또한, 제2 하부 연장부(35b)가 상기 제1 전극 패드(35)로부터 연장될 수 있다. 상기 제2 하부 연장부(35b)는 제1 도전형 반도체층(23) 상에 위치하여 제1 도전형 반도체층(23)에 전기적으로 접속하며, 기판(21)의 가장자리를 따라 연장하여 발광 영역들의 바깥쪽에 위치한다.On the other hand, the first lower extension 35a may extend from the first electrode pad 35. The first lower extension portion 35a is located on the first conductivity type semiconductor layer 23 and is electrically connected to the first conductivity type semiconductor layer 23. The first lower extension 35a is located between the divided light emitting regions and extends toward the second electrode pad 33 as shown. In addition, the second lower extension 35b may extend from the first electrode pad 35. The second lower extension portion 35b is located on the first conductivity type semiconductor layer 23 and is electrically connected to the first conductivity type semiconductor layer 23. The second lower extension portion 35b extends along the edge of the substrate 21, As shown in FIG.

상기 전극 패드(33, 35), 상부 연장부(33a), 연결부(33b) 및 하부 연장부(35a)는 동일한 금속 재료, 예컨대 Cr/Au로 동일 공정을 이용하여 함께 형성될 수 있으나, 이에 한정되는 것은 아니다. 예컨대, 상부 연장부(33a)와 상기 제2 전극 패드(33)를 별개의 공정으로 형성할 수도 있으며, 서로 다른 재료로 형성할 수도 있다.The electrode pads 33 and 35, the upper extension 33a, the connection 33b and the lower extension 35a may be formed together using the same process using the same metal material such as Cr / Au, It is not. For example, the upper extension 33a and the second electrode pad 33 may be formed by different processes or may be formed of different materials.

본 실시예에 있어서, 분할된 발광 영역들은 제1 전극 패드(35)와 제2 전극 패드(33)를 있는 선, 예컨대 절취선 B-B에 대해 대칭구조를 갖는다. 상부 연장부들(33a) 또한 서로 대칭으로 배치되어 상기 발광 영역들은 동일한 발광 특성을 나타낼 수 있다. 따라서, 종래 두개의 발광 다이오드들을 병렬로 연결하여 사용하는 것에 비해 하나의 발광 다이오드 내에서 발광 영역을 두개로 분할하여 사용함으로써 발광 다이오드의 패키징 공정을 단순화할 수 있다. 더욱이, 발광 영역들을 분할함으로써 결함에 의해 전류가 집중되는 것을 완화할 수 있으며, 메사 식각에 의해 경사진 측면들을 형성함으로써 광 추출 효율을 증가시킬 수 있다.In this embodiment, the divided light emitting regions have a symmetrical structure with respect to a line having the first electrode pad 35 and the second electrode pad 33, for example, the perforated line B-B. The upper extensions 33a are also disposed symmetrically with respect to each other so that the light emitting regions can exhibit the same light emitting characteristics. Therefore, compared to the conventional method in which two light emitting diodes are connected in parallel, the light emitting region is divided into two in one light emitting diode, thereby simplifying the packaging process of the light emitting diode. Furthermore, by dividing the luminescent regions, it is possible to alleviate the concentration of current by the defect, and the light extraction efficiency can be increased by forming inclined sides by the mesa etching.

도 4는 본 발명의 다른 실시예에 따른 발광 다이오드를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a light emitting diode according to another embodiment of the present invention.

도 4를 참조하면, 본 실시예에 따른 발광 다이오드는 도 1 내지 3을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제2 전극 패드(43)의 일부가 제2 도전형 반도체층(27) 상부에 위치하는 것에 차이가 있다.Referring to FIG. 4, the light emitting diode according to this embodiment is substantially similar to the light emitting diode described with reference to FIGS. 1 to 3, except that a part of the second electrode pad 43 is formed on the second conductivity type semiconductor layer 27 There is a difference in being located.

즉, 제2 전극 패드(43)는, 메사 식각에 의해 노출된 제1 도전형 반도체층(23) 상에 위치하며 또한 그 일부가 제2 도전형 반도체층(27) 상부에 위치한다. 상기 제2 전극 패드(43)는 절연층(31)에 의해 제1 도전형 반도체층(27)으로부터 분리되며 또한 제2 도전형 반도체층 및 활성층으로부터 분리된다. 연장부들(33a)은 직접 또는 연결부를 개재하여 상기 제2 전극 패드(43)로부터 연장할 수 있다.That is, the second electrode pad 43 is located on the first conductivity type semiconductor layer 23 exposed by the mesa etching, and a part of the second electrode pad 43 is located on the second conductivity type semiconductor layer 27. The second electrode pad 43 is separated from the first conductivity type semiconductor layer 27 by the insulating layer 31 and is separated from the second conductivity type semiconductor layer and the active layer. The extension portions 33a may extend from the second electrode pad 43 directly or via a connection portion.

본 실시예에 따르면, 절연층(31)에 의해 제2 전극 패드(43)를 반도체층들로부터 분리하여 제2 전극 패드(43) 주위에 전류가 집중되는 것을 방지할 수 있다. 또한, 앞의 실시예와 달리, 메사 식각되는 영역을 상대적으로 감소시킬 수 있어 발광 영역을 증가시킬 수 있다.According to the present embodiment, the second electrode pad 43 can be separated from the semiconductor layers by the insulating layer 31 to prevent the current from concentrating around the second electrode pad 43. Also, unlike the previous embodiment, the mesa etched region can be relatively reduced, and the light emitting region can be increased.

도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드를 설명하기 위한 평면도이다.5 is a plan view illustrating a light emitting diode according to another embodiment of the present invention.

도 5를 참조하면, 도 1 내지 3을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 제1 전극패드(55) 및 제2 전극패드(53)의 배치에 차이가 있다.Referring to FIG. 5, there is a difference in the arrangement of the first electrode pad 55 and the second electrode pad 53, although it is generally similar to the light emitting diode described with reference to FIGS.

즉, 도 1 내지 3에서 제1 전극패드(35) 및 제2 전극패드(53)는 사각형 형상의 기판(21)의 가장자리들의 중앙에 서로 대향하여 배치된 것으로 도시되어 있으나, 본 실시예에서, 제1 전극패드(55) 및 제2 전극패드(53)는 사각형 형상의 기판(21)의 대각선 상의 모서리 근처에 대향하여 배치된다.1 to 3, the first electrode pad 35 and the second electrode pad 53 are disposed opposite to each other at the center of the edges of the rectangular substrate 21, but in this embodiment, The first electrode pad 55 and the second electrode pad 53 are disposed opposite to the diagonal corners of the rectangular substrate 21.

제1 전극패드(55)와 제2 전극패드(53)를 모서리 근처에 배치함으로써 제1 전극패드(55)와 제2 전극패드(53)를 상대적으로 멀리 떨어지게 형성할 수 있다.The first electrode pad 55 and the second electrode pad 53 can be formed to be relatively far apart by arranging the first electrode pad 55 and the second electrode pad 53 near the edge.

한편, 상부 연장부들(53a)이 제2 전극패드(53)에서 기판(21)의 가장자리를 따라 연장할 수 있다. 상기 상부 연장부들(53a)은 제2 도전형 반도체층(27) 또는 투명전극층(29)에 접속되며, 연결부(53b)를 통해 제2 전극패드(53)에 연결된다. 연결부(53b)는 절연층(31)에 의해 제2 도전형 반도체층(27)으로부터 절연된다. 나아가, 상기 절연층(31)은 제2 도전형 반도체층(27) 및 활성층(25)의 측면들을 덮는다.On the other hand, the upper extensions 53a may extend along the edge of the substrate 21 at the second electrode pad 53. The upper extension portions 53a are connected to the second conductive type semiconductor layer 27 or the transparent electrode layer 29 and are connected to the second electrode pad 53 through the connection portion 53b. The connection portion 53b is insulated from the second conductivity type semiconductor layer 27 by the insulating layer 31. [ Further, the insulating layer 31 covers the side surfaces of the second conductivity type semiconductor layer 27 and the active layer 25.

제1 하부 연장부(55a)는 상기 제1 전극패드(55)에서 상기 제2 전극패드(53)를 향해 연장하며, 상기 제1 도전형 반도체층(23)에 전기적으로 접속된다. 제1 하부 연장부(55a)는 기판(21)의 대각선 상에 위치할 수 있으며, 상기 제2 도전형 반도체층(27) 및 활성층(25)은 제1 하부 연장부(55a)를 기준으로 두개의 발광 영역들로 분할될 수 있다. 따라서, 상기 제1 하부 연장부(55a)는 상기 발광 영역들 사이에 위치한다. 나아가, 제2 하부 연장부(55b)가 상기 제1 전극패드(55)에서 기판(21)의 가장자리를 따라 연장할 수 있다.The first lower extension portion 55a extends from the first electrode pad 55 toward the second electrode pad 53 and is electrically connected to the first conductivity type semiconductor layer 23. [ The first lower extension 55a may be located on the diagonal line of the substrate 21 and the second conductivity type semiconductor layer 27 and the active layer 25 may be located on the first lower extension 55a Lt; RTI ID = 0.0 > luminescent < / RTI > Therefore, the first lower extension portion 55a is located between the light emitting regions. Furthermore, the second lower extension portion 55b may extend along the edge of the substrate 21 at the first electrode pad 55. [

한편, 도 1 내지 3을 참조하여 설명한 바와 같이, 상기 제2 전극패드(53)가 제1 도전형 반도체층(23) 상에 위치하며 제2 전극패드(53)와 제1 도전형 반도체층(27) 사이에 절연층(31)이 개재된다. 따라서, 상기 제2 전극패드(53)를 제2 도전형 반도체층(27)으로부터 이격시켜 배치함으로써 제2 전극패드(53) 근처에 전류가 집중되는 것을 방지할 수 있다.1 to 3, the second electrode pad 53 is located on the first conductivity type semiconductor layer 23 and the second electrode pad 53 and the first conductivity type semiconductor layer 27 are interposed between them. Therefore, the current can be prevented from concentrating near the second electrode pad 53 by disposing the second electrode pad 53 away from the second conductivity type semiconductor layer 27.

더우기, 도 4를 참조하여 설명한 바와 같이, 상기 제2 전극패드(53)의 일부가 제2 도전형 반도체층(27) 상부에 위치할 수도 있다.Further, as described with reference to FIG. 4, a part of the second electrode pad 53 may be located above the second conductive type semiconductor layer 27.

도 6 및 도 7은 본 발명의 또 다른 실시예들에 따른 발광 다이오드들을 설명하기 위한 부분 단면도들이다.6 and 7 are partial cross-sectional views illustrating light emitting diodes according to still another embodiment of the present invention.

앞의 실시예들에서, 제2 전극패드(33, 53)가 제1 도전형 반도체층(23) 상에 위치하고, 상기 제2 전극패드(33, 53)와 제1 도전형 반도체층(23) 사이에 절연층(31)이 개재된 것으로 설명하였지만, 본 실시예들에서, 상기 제2 전극패드(63)는 기판(21) 상에 직접 기판(21)에 접하여(도 6) 위치할 수 있다. 나아가, 상기 기판(21)과 제2 전극패드(63) 사이에 절연층(31)이 개재(도 7)될 수 있다. 즉, 상기 절연층(31)이 기판(21)에 접하여 위치하고, 제2 전극패드(63)가 상기 절연층(31) 에 접하여 절연층(31) 상에 위치할 수 있다. 제2 전극패드(63)는 기판(21) 상에 형성된 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 적어도 부분적으로 제거한 영역의 기판(21) 상에 형성된다. 상기 제2 전극패드(63)가 기판(21)에 접하여 위치하는 경우, 상기 기판(21)은 절연기판인 것이 바람직하다.The second electrode pads 33 and 53 are located on the first conductivity type semiconductor layer 23 and the second electrode pads 33 and 53 and the first conductivity type semiconductor layer 23 are formed on the second electrode pads 33 and 53, The second electrode pad 63 may be placed directly on the substrate 21 (FIG. 6) in direct contact with the substrate 21 in the present embodiment . Further, an insulating layer 31 may be interposed between the substrate 21 and the second electrode pad 63 (FIG. 7). That is, the insulating layer 31 may be disposed in contact with the substrate 21, and the second electrode pad 63 may be disposed on the insulating layer 31 in contact with the insulating layer 31. The second electrode pad 63 is formed on the substrate 21 in the region in which the first conductivity type semiconductor layer 23, the active layer 25 and the second conductivity type semiconductor layer 27 formed on the substrate 21 are at least partially removed, As shown in FIG. When the second electrode pad 63 is located in contact with the substrate 21, the substrate 21 is preferably an insulating substrate.

앞서 설명한 실시예들에 있어서, 제2 전극패드(33, 53, 63)는 제2 도전형 반도체층(27)으로부터 수평적으로 떨어져 위치한다. 따라서, 상기 제2 전극패드 근처에 전류가 밀집되는 것을 방지할 수 있다. 나아가, 상기 제2 전극패드(33, 53, 63)는 절연층(31)에 의해 발광 영역들로부터 절연된 연결부(33b, 53b)를 통해 상부 연장부(33a, 53a)에 연결된다. 상기 연결부(33b, 53b) 또한 절연층(31)에 의해 제2 도전형 반도체층(27)으로부터 절연되므로, 제2 전극패드 근처에서 전류가 밀집되는 것을 방지할 수 있게 된다.In the above-described embodiments, the second electrode pads 33, 53, 63 are horizontally spaced apart from the second conductivity type semiconductor layer 27. Therefore, it is possible to prevent current from being concentrated near the second electrode pad. Further, the second electrode pads 33, 53 and 63 are connected to the upper extension portions 33a and 53a through the connection portions 33b and 53b insulated from the light emitting regions by the insulating layer 31. Further, Since the connection portions 33b and 53b are also insulated from the second conductivity type semiconductor layer 27 by the insulating layer 31, it is possible to prevent current from being concentrated near the second electrode pad.

21: 기판, 23: 제1 도전형 반도체층, 25: 활성층,
27: 제2 도전형 반도체층, 29: 투명전극층, 31: 절연층,
33, 53, 63: 제2 전극패드, 33a, 53a: 상부 연장부,
33b, 53b: 연결부, 35, 55: 제1 전극패드,
35a, 55a: 제1 하부 연장부, 35b, 55b: 제2 하부 연장부21: substrate, 23: first conductivity type semiconductor layer, 25: active layer,
27: second conductivity type semiconductor layer, 29: transparent electrode layer, 31: insulating layer,
33, 53, 63: second electrode pad, 33a, 53a: upper extension,
33b, 53b: connection part, 35, 55: first electrode pad,
35a, 55a: first lower extension part, 35b, 55b: second lower extension part

Claims (20)

사각형 형상을 갖는 기판;
상기 기판 상에 위치하는 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층;
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층;
상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드;
상기 제1 도전형 반도체층 상에 위치하는 제2 전극 패드;
상기 제1 도전형 반도체층과 상기 제2 전극 패드 사이에 개재되어 상기 제2 전극 패드를 상기 제1 도전형 반도체층으로부터 전기적으로 절연시키는 절연층;
상기 제1 전극패드에 연결되어 상기 제1 도전형 반도체층에 전기적으로 접속된 하부 연장부; 및
상기 제2 전극패드에 연결되어 상기 제2 도전형 반도체층에 전기적으로 접속된 적어도 하나의 상부 연장부를 포함하고,
상기 제1 전극 패드와 상기 제2 전극 패드는 상기 기판의 대각선 상의 모서리 근처에 서로 대향하여 배치되며,
상기 하부 연장부는 상기 제1 전극 패드로부터 연장되어 상기 기판의 대각선 상에 위치하는 제1 하부 연장부, 및 상기 제1 전극 패드로부터 상기 기판의 양측 가장자리를 따라 연장되는 제2 하부 연장부를 포함하고,
상기 상부 연장부는 상기 제2 전극 패드로부터 상기 기판의 양측 가장자리를 따라 연장된 발광 다이오드.A substrate having a rectangular shape;
A first conductive semiconductor layer disposed on the substrate;
A second conductive semiconductor layer disposed on the first conductive semiconductor layer;
An active layer interposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
A first electrode pad electrically connected to the first conductivity type semiconductor layer;
A second electrode pad disposed on the first conductive semiconductor layer;
An insulating layer interposed between the first conductive type semiconductor layer and the second electrode pad to electrically isolate the second electrode pad from the first conductive type semiconductor layer;
A lower extension connected to the first electrode pad and electrically connected to the first conductive semiconductor layer; And
And at least one upper extension connected to the second electrode pad and electrically connected to the second conductive type semiconductor layer,
Wherein the first electrode pad and the second electrode pad are disposed opposite to each other in the vicinity of a corner on a diagonal line of the substrate,
Wherein the lower extension comprises a first lower extension extending from the first electrode pad and located on a diagonal of the substrate and a second lower extension extending from the first electrode pad along both side edges of the substrate,
And the upper extension extends along the opposite side edges of the substrate from the second electrode pad. 청구항 1에 있어서,
상기 제1 도전형 반도체층은 n형 질화물 반도체층이고, 상기 제2 도전형 반도체층은 p형 질화물 반도체층인 것을 특징으로 하는 발광 다이오드.The method according to claim 1,
Wherein the first conductivity type semiconductor layer is an n-type nitride semiconductor layer, and the second conductivity type semiconductor layer is a p-type nitride semiconductor layer. 청구항 2에 있어서,
상기 p형 질화물 반도체층 상에 위치하는 투명 전극층을 더 포함하고, 상기 상부 연장부는 상기 투명 전극층 상에 위치하는 발광 다이오드.The method of claim 2,
And a transparent electrode layer disposed on the p-type nitride semiconductor layer, wherein the upper extension is located on the transparent electrode layer. 청구항 1에 있어서,
상기 제1 도전형 반도체층은 상기 제2 도전형 반도체층 및 상기 활성층이 메사 식각되어 노출된 적어도 하나의 영역을 갖고,
상기 제2 전극 패드는 상기 제1 도전형 반도체층의 노출된 영역 상에 위치하는 발광 다이오드.The method according to claim 1,
Wherein the first conductivity type semiconductor layer has at least one region in which the second conductivity type semiconductor layer and the active layer are exposed by mesa etching,
And the second electrode pad is located on an exposed region of the first conductive type semiconductor layer. 청구항 4에 있어서,
상기 상부 연장부와 상기 제2 전극 패드를 연결하는 연결부를 더 포함하되,
상기 메사 식각된 제1 도전형 반도체층 및 활성층의 측면들은 상기 절연층에 의해 상기 연결부로부터 절연되는 발광 다이오드. The method of claim 4,
And a connection portion connecting the upper extension portion and the second electrode pad,
Wherein the sides of the mesa-etched first conductive semiconductor layer and the active layer are insulated from the connection portion by the insulation layer. 청구항 4에 있어서,
상기 절연층은 상기 제2 도전형 반도체층 상으로 연장되어 상기 제2 도전형 반도체층 상에 가장자리를 갖는 발광 다이오드.The method of claim 4,
Wherein the insulating layer extends on the second conductive type semiconductor layer and has an edge on the second conductive type semiconductor layer. 청구항 6에 있어서,
상기 제2 전극 패드의 일부는 상기 제2 도전형 반도체층 상에 위치하되, 상기 제2 전극 패드와 상기 제2 도전형 반도체층은 상기 절연층에 의해 분리되어 있는 발광 다이오드.The method of claim 6,
Wherein a portion of the second electrode pad is located on the second conductive type semiconductor layer, and the second electrode pad and the second conductive type semiconductor layer are separated by the insulating layer. 청구항 1에 있어서,
상기 제2 도전형 반도체층 및 상기 활성층은 적어도 두 개의 발광 영역들을 정의하도록 분할되고,
상기 적어도 두 개의 발광 영역들 상에 각각 상기 제2 전극 패드에 연결된 상부 연장부가 위치하는 발광 다이오드.The method according to claim 1,
Wherein the second conductive semiconductor layer and the active layer are divided to define at least two light emitting regions,
And an upper extension connected to the second electrode pad is disposed on each of the at least two light emitting regions. 청구항 8에 있어서,
상기 적어도 두 개의 발광 영역들은 대칭 구조를 갖는 발광 다이오드.The method of claim 8,
Wherein the at least two luminescent regions have a symmetrical structure. 청구항 8에 있어서,
상기 제1 하부 연장부는 상기 적어도 두 개의 발광 영역들 사이에 위치하는 발광 다이오드.The method of claim 8,
Wherein the first lower extension is located between the at least two light emitting regions. 삭제delete 사각형 형상을 갖고, 제1 가장자리, 제2 가장자리, 제3 가장자리 및 제4 가장자리를 갖는 기판;
상기 기판 상에 위치하는 제1 도전형 반도체층;
상기 제1 도전형 반도체층 상에 위치하는 제2 도전형 반도체층;
상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 개재된 활성층;
상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 패드;
상기 기판 상에 위치하는 제2 전극 패드;
상기 제1 전극패드에 연결되어 상기 제1 도전형 반도체층에 전기적으로 접속된 하부 연장부; 및
상기 제2 전극패드에 연결되어 상기 제2 도전형 반도체층에 전기적으로 접속된 상부 연장부를 포함하고,
상기 제1 전극 패드와 상기 제2 전극 패드는 상기 기판의 대각선 상의 모서리 근처에 서로 대향하여 배치되며,
상기 하부 연장부는 상기 제1 전극 패드로부터 상기 제2 전극 패드를 향해 연장된 제1 하부 연장부, 및 상기 제1 전극 패드로부터 상기 기판의 상기 제1 가장자리와 상기 제2 가장자리를 따라 연장된 제2 하부 연장부를 포함하고,
상기 상부 연장부는 상기 제2 전극 패드로부터 상기 기판의 상기 제3 가장자리와 상기 제4 가장자리를 따라 연장된 발광 다이오드.A substrate having a rectangular shape and having a first edge, a second edge, a third edge and a fourth edge;
A first conductive semiconductor layer disposed on the substrate;
A second conductive semiconductor layer disposed on the first conductive semiconductor layer;
An active layer interposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
A first electrode pad electrically connected to the first conductivity type semiconductor layer;
A second electrode pad located on the substrate;
A lower extension connected to the first electrode pad and electrically connected to the first conductive semiconductor layer; And
And an upper extension connected to the second electrode pad and electrically connected to the second conductivity type semiconductor layer,
Wherein the first electrode pad and the second electrode pad are disposed opposite to each other in the vicinity of a corner on a diagonal line of the substrate,
Wherein the lower extension comprises a first lower extension extending from the first electrode pad toward the second electrode pad and a second lower extension extending from the first electrode pad along the first edge and the second edge of the substrate, And a lower extension,
And the upper extension extends from the second electrode pad along the third edge and the fourth edge of the substrate. 청구항 12에 있어서,
상기 제2 전극 패드는 상기 기판 상에 형성된 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층이 부분적으로 제거된 영역 상에 형성된 발광 다이오드.The method of claim 12,
Wherein the second electrode pad is formed on a region where the first conductive semiconductor layer, the active layer, and the second conductive semiconductor layer are partially removed. 청구항 13에 있어서,
상기 제2 전극 패드를 둘러싸는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 측면들을 덮는 절연층을 더 포함하는 발광 다이오드.14. The method of claim 13,
A first conductive semiconductor layer surrounding the second electrode pad, and an insulating layer covering the sides of the active layer and the second conductive semiconductor layer. 청구항 12에 있어서,
상기 기판은 절연 기판인 발광 다이오드.The method of claim 12,
Wherein the substrate is an insulating substrate. 청구항 12에 있어서,
상기 기판과 상기 제2 전극 패드 사이에 개재된 절연층을 더 포함하는 발광 다이오드.The method of claim 12,
And an insulating layer interposed between the substrate and the second electrode pad. 청구항 12에 있어서,
상기 제2 도전형 반도체층 상에 위치하는 투명 전극층을 더 포함하고, 상기 상부 연장부는 상기 투명 전극층 상에 위치하는 발광 다이오드.The method of claim 12,
And a transparent electrode layer disposed on the second conductive semiconductor layer, wherein the upper extension is located on the transparent electrode layer. 청구항 12에 있어서,
상기 제2 도전형 반도체층 및 상기 활성층은 적어도 두 개의 발광 영역들을 정의하도록 분할되고,
상기 적어도 두 개의 발광 영역들 상에 각각 상기 제2 전극 패드에 연결된 상부 연장부가 위치하는 발광 다이오드.The method of claim 12,
Wherein the second conductive semiconductor layer and the active layer are divided to define at least two light emitting regions,
And an upper extension connected to the second electrode pad is disposed on each of the at least two light emitting regions. 청구항 18에 있어서,
상기 적어도 두 개의 발광 영역들은 대칭 구조를 갖는 발광 다이오드.19. The method of claim 18,
Wherein the at least two luminescent regions have a symmetrical structure. 청구항 18에 있어서,
상기 제1 하부 연장부는 상기 적어도 두 개의 발광 영역들 사이에 위치하는 발광 다이오드.19. The method of claim 18,
Wherein the first lower extension is located between the at least two light emitting regions.
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