KR101620548B1 - 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치 - Google Patents

Abstract

본 발명은 다중 전송률을 지원할 수 있도록 새로운 프리앰블 구조를 적용하고, 이러한 새로운 프리앰블 구조를 지원하도록 동기부를 구성하면서도 하드웨어 복잡도를 크게 경감시킬 수 있도록 한 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치에 관한 것으로, 복조를 위해 이미 존재하고 있는 데이터 심볼을 가변 전송률을 지원하기 위해 증가되는 프리앰블 구성에 활용하는 새로운 프리앰블 구조를 제안함으로써 추가적인 블록 없이도 높은 시간 동기 성능을 제공할 수 있어 복잡도 증가 없이 가변 전송률을 지원할 수 있는 효과가 있다. 또한, 프리앰블 길이가 증가됨에 따라 시간 동기 획득을 위해 사용되는 이중 상관연산에서 상관연산 결과의 실수부만을 이용하도록 하여 하드웨어 복잡도를 크게 줄일 수 있도록 하며, 이러한 이중 상관연산을 위해 사용되는 곱셈기를 곱셈의 결과 분석을 통해 부호 반전기, 쉬프터 및 덧셈기의 조합으로 대체함으로써 하드웨어 복잡도를 획기적으로 줄일 수 있는 효과가 있다.

Description

저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치{Time synchronizing method for LR-WPAN and apparatus thereof}

본 발명은 저속 근거리 개인무선통신(LR-WPAN: Low Rate Wireless Personal Area Network)에 관한 것으로, 특히 다중 전송률을 지원할 수 있도록 새로운 프리앰블 구조를 적용하고, 이러한 새로운 프리앰블 구조를 지원하도록 동기부를 구성하면서도 하드웨어 복잡도를 크게 경감시킬 수 있도록 한 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치에 관한 것이다.

최근 유비쿼터스 센서 네트워크(USN), 사물통신(M2M), 사물 인터넷(Internet of Things), 스마트 그리드와 같이 낮은 비용으로 고품질 응용서비스를 제공할 수 있는 시스템이 증가하고 있다. 특히, 언제 어디서나 인터넷을 통해 정보를 검색하고 이를 활용하여 새로운 정보를 제공하거나 응용하는 사물 인터넷(IoT; Internet of Things)에 대한 관심이 급증하고 있다. 이러한 사물 인터넷 서비스는 실제 존재하는 사물 및 사이버 환경에 존재하는 가상의 사물들이 인터넷을 통하여 연결되는 방법으로써, 물리 공간과 가상 공간의 사물들의 연동을 통해서 다양한 서비스를 제공할 수 있는 인프라 기술에 해당한다. 이를 위해서 모든 사물을 네트워크에 연결해야만 하는데, 이를 위한 네트워크 연결 규격은 블루투스, Wifi 등 여러 종류가 존재하고 있으나 복잡도와 에너지 소비 면에서 IEEE 802.15.4 LR-WPAN 규격에 대한 관심이 높다. IEEE 802.15.4 LR-WPAN은 대체로 10m 이하의 무선거리 영역과 낮은 전력 소모를 기반으로 동작하는 간단한 저전력 기기들의 무선통신을 지원하도록 물리(PHY) 및 MAC 부계층에 대해 정의하는 저속 무선 개인영역 네트워크에 대한 표준이다. 따라서, IEEE 802.15.4 LR-WPAN은 제한된 전력을 소모하면서 비교적 낮은 데이터 처리를 요구하는 응용에 대해 무선 연결을 제공할 수 있도록 간단하고 낮은 비용이 소요되는 네트워크로 설계되는데, 설치가 용이함에도 불구하고 높은 신뢰성을 제공할 수 있다. 하지만, 이러한 IEEE 802.15.4 LR-WPAN 규격은 2.45GHz 대역에 대해 250Kbps의 단일 전송률만 규정하고 있고, 10m 정도의 무선거리 영역에 대응하는 것이므로 보다 넓은 통달 거리의 정보 수집을 필요로 하는 센서 네트워크 시스템의 응용에는 한계가 있다.

따라서, 더욱 넓은 통달 거리를 지원하기 위해서 전송률을 가변할 필요가 있는데, 규정된 250Kbps보다 낮은 전송률을 지원할 경우 통달거리 증대를 기대해 볼 수 있다.

하지만, 저속 전송률을 지원할 경우 노이즈가 많은 환경, 즉 SNR(Signal to noise)이 낮은 환경에서 시간 동기를 획득할 수 있어야 하며, 이를 위해서 프리앰블 심볼의 길이를 증가시켜 상관특성을 향상시켜야 한다.

프리앰블 심볼 길이를 증가시키기 위해서 동일한 프리앰블 심볼을 반복하거나 길이가 긴 새로운 PN(Pseudo random noise) 코드를 이용할 수 있으나, 프리앰블 심볼을 반복할 경우 정확한 심볼 구간을 구분하기 어렵고, 새로운 PN 코드를 사용하게 되면 이러한 코드를 생성하고 상관연산을 수행하기 위한 새로운 추가 블록이 필요하게 되는 문제가 발생하게 된다.

따라서, 저속 전송률을 지원하기 위해 시간 동기의 획득 성능은 향상시키면서 추가적인 블록이 필요하지 않은 새로운 프리앰블 전송 방법이 필요하며, 저속 전송률을 지원하면서도 복잡도를 가급적 낮추어 비용을 절감할 수 있는 새로운 시간 동기 방법과 장치가 요구되고 있다.

한국 등록 특허 제10-1004101호 [IEEE 802.15.4 LR-WPAN BPSK 수신기를 위한 비공기 검파 장치 및 방법]

D. Park, et al., "Simple Design of Detector in the Presence of Frequency Offset for IEEE 802.15.4 LR-WPANs," IEEE Trans. Circuit and systems II, vol. 56, no. 4, pp. 330-334, 2009.

전술한 문제점을 개선하기 위한 본 발명 실시예들의 목적은 복조를 위해 이미 존재하고 있는 데이터 심볼을 전송 속도에 따라 증가되는 프리앰블을 구성하는데 이용함과 아울러 사용되는 데이터 심볼들의 수를 최소화하도록 하여 추가적인 블록 없이도 낮은 SNR 환경에서도 높은 시간 동기 성능을 제공할 수 있도록 한 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치를 제공하는 것이다.

본 발명 실시예들의 다른 목적은 16개의 데이터 심볼들 중에서 표준 규격에서 250Kbps 전송률을 위해 사용하는 심볼 '0'을 제외한 3개의 심볼들을 선택하여 사용하는 것으로 125Kbps, 62.5Kbps, 31.25Kbps 지원을 위해 최대 8개의 심볼이 필요한 프리앰블의 상관 특성을 유지하도록 한 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치를 제공하는 것이다.

본 발명 실시예들의 또 다른 목적은 총 4종류의 심볼로 최대 8개의 심볼이 필요한 프리앰블 구조를 제안하면서 IEEE 802.15.4 LR-WPAN 시스템 규격에 정의된 ±80ppm의 큰 주파수 오프셋 환경에 대응가능하도록 이중 상관 방식의 시간 동기 구조를 이용하되, 이중 상관연산에서 발생되는 실수부와 허수부의 값 중 실수부만 이용하도록 하여 복잡도를 낮춤과 아울러, 이러한 상관기를 구성하는데 사용되는 곱셈기를 곱셈 결과 분석을 통해 덧셈기로 치환함으로써 복잡도를 극단적으로 낮출 수 있도록 한 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치를 제공하는 것이다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 방법은 수신 신호에 대한 켤레복소수 신호를 생성하고, 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 단계와; 상기 수신 신호의 켤레복소수와 상기 칩주기 샘플 수만큼 지연된 수신신호를 곱하는 단계와; 상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 상관블록들에 제공하고, 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 출력합으로 상관 결과를 제공하는 단계를 포함한다.

본 발명의 일례로서, 상기 상관 결과를 제공하는 단계는 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps의 4가지 전송속도 중 하나를 선택하는 선택 신호에 따라 4개의 상관블록이 대칭으로 구성된 8개의 상관블록 중 선택된 상관블록의 출력합을 상관 결과로 제공하는 단계를 포함할 수 있다.

본 발명의 일례로서, 상관블록은 순차적으로 심볼 '0', 심볼 'p', 심볼 'q', 심볼 'r', 심볼 'r', 심볼 'q', 심볼 'p', 심볼 '0'에 대한 상관블록이며, 여기서 심볼 'p', 심볼 'q', 심볼 'r'은 데이터 심볼 1 내지 15에서 선택될 수 있다.

여기서, 전송속도로 250kbps를 선택하는 경우 첫 번째 심볼'0'에 대한 상관블록의 결과를 상관 결과로 제공하는 단계, 전송속도로 125Kbps를 선택하는 경우 첫 번째 심볼 '0'과 두 번째 심볼 'p'에 대한 상관 블록들의 결과 합을 상관 결과로 제공하는 단계, 전송속도로 62.5Kbps를 선택하는 경우 처음 4개의 상관블록들의 결과 합을 상관 결과로 제공하는 단계, 전송속도로 31.25Kbps를 선택하는 경우 8개 상관블록들의 결과 합을 상관 결과로 제공하는 단계를 포함할 수 있다.

본 발명의 일례로서, 상기 상관 결과를 제공하는 단계는 이중 상관연산을 실시한 후 실수부에 대한 결과만을 상관 결과로 제공할 수 있다.

본 발명의 일례로서, 상기 실수부에 대한 상관연산을 곱셈기를 통해 실시하는 대신, 4배 오버샘플 환경에서 5가지 종류의 결과를 제공하는 곱셈기의 종류별 연산 결과에 따라 부호 반전기, 쉬프터 및 덧셈기의 조합을 통해 실시하는 단계를 포함할 수 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 방법은 수신기의 처리 속도를 송신 신호 확산에 사용되는 칩주기 보다 수배 오버샘플링하여 칩주기 샘플 수를 결정하는 단계와; 수신 신호에 대한 켤레복소수 신호를 생성하고, 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 단계와; 상기 수신 신호의 켤레복소수와 상기 칩주기 샘플 수만큼 지연된 수신신호를 곱하는 단계와; 상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 이중 상관연산을 수행하는 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 상관연산 결과 중 실수부에 대한 출력합으로 상관 결과를 제공하는 단계를 포함한다.

본 발명의 일례로서, 상기 오버샘플링은 4배이고, 상기 상관블록은 이중 상관연산 중 실수부 연산만을 수행하도록 구성되며, 실수부 연산에 필요한 곱셈 연산을 부호 반전기, 쉬프터 및 덧셈기의 조합으로 처리할 수 있다.

본 발명의 또 다른 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 방법은 수신기의 처리 속도를 송신 신호 확산에 사용되는 칩주기 보다 수배 오버샘플링하여 칩주기 샘플 수를 결정하는 단계와; 수신 신호에 대한 켤레복소수 신호와 상기 수신신호를 칩주기 샘플 수만큼 지연시킨 신호를 곱하는 단계와; 상기 곱해진 신호를 n개의 서로 다른 심볼에 대하여 구성된 상관블록이 대칭으로 구성된 2n개의 이중 상관연산을 수행하는 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 상관연산 결과에서 실수부에 대한 출력합으로 상관 결과를 제공하는 단계를 포함하며,

상기 상관 결과를 제공하는 단계가 수행되는 상관 블록은 수신 신호의 프리앰블을 통한 동기화를 위해 다음 수식으로 상관도를 구하되,

l과 m은 전송률에 해당하는 프리앰블 심볼 중 하나이고 샘플수(Ns)는 오버샘플링된 수, r_x(n)은 n번째 샘플의 수신 신호, S_x(n)은 변조된 수신 데이터의 심볼, 인덱스 x는 미리 정의된 심볼 중 하나, ω₀는 송신기와 수신기의 주파수 오차, θ는 초기 위상오차, N_C는 지연샘플 수를 의미한다.

본 발명의 일례로서, 이러한 이중 상관연산 결과의 실수부인 Re[C_DC(n)]만을 이용할 수 있다.

본 발명의 다른 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 장치는 수신 신호에 대한 켤레복소수 신호를 생성하는 켤레복소신호 생성부와; 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 지연부와; 상기 켤레복소 신호 생성부의 출력과 상기 지연부의 출력을 곱하는 복소 곱셈부와; 상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 출력합으로 상관 결과를 제공하는 상관부를 포함한다.

본 발명의 일례로서, 전송률에 따라 상기 상관블록들의 출력합을 선택하는 멀티플렉서를 더 포함한다.

본 발명의 일례로서, 상기 상관부는 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps의 4가지 전송속도를 지원하기 위해 8개의 상관블록을 할 수 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 장치는 수신기의 처리 속도를 송신 신호 확산에 사용되는 칩주기 보다 수배 오버샘플링하여 칩주기 샘플 수를 결정하는 클럭 제공부와; 수신 신호에 대한 켤레복소수 신호를 생성하는 켤레복소 신호 생성부와; 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 지연부와; 상기 켤레복소 신호 생성부의 출력과 상기 지연부의 출력을 곱하는 복소 곱셈부와; 상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 이중 상관연산을 수행하는 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 상관연산 결과 중 실수부에 대한 출력합으로 상관 결과를 제공하는 상관부를 포함한다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 다른 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 장치는 수신기의 처리 속도를 송신 신호 확산에 사용되는 칩주기 보다 수배 오버샘플링하여 칩주기 샘플 수를 결정하는 클럭 제공부와; 수신 신호에 대한 켤레복소수 신호를 생성하는 켤레복소 신호 생성부와; 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 지연부와; 상기 켤레복소 신호 생성부의 출력과 상기 지연부의 출력을 곱하는 복소 곱셈부와; 상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 이중 상관연산을 수행하는 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 상관연산 결과에서 실수부에 대한 출력합으로 상관 결과를 제공하는 상관부를 포함하며,

상기 상관부의 각 상관 블록은 수신 신호의 프리앰블을 통한 동기화를 위해 다음 수식으로 상관도를 구하되,

l과 m은 전송률에 해당하는 프리앰블 심볼 중 하나이고 샘플수(Ns)는 오버샘플링된 수, r_x(n)은 n번째 샘플의 수신 신호, S_x(n)은 변조된 수신 데이터의 심볼, 인덱스 x는 미리 정의된 심볼 중 하나, ω₀는 송신기와 수신기의 주파수 오차, θ는 초기 위상오차, N_C는 지연샘플 수를 의미하며, 이러한 이중 상관연산 결과의 실수부인 Re[C_DC(n)]만을 상관 결과로 출력한다.

본 발명 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치는 복조를 위해 이미 존재하고 있는 데이터 심볼을 가변 전송률을 지원하기 위해 증가되는 프리앰블 구성에 활용하는 새로운 프리앰블 구조를 제안함으로써 추가적인 블록 없이도 높은 시간 동기 성능을 제공할 수 있어 복잡도 증가 없이 가변 전송률을 지원할 수 있는 효과가 있다.

본 발명 실시예에 따른 저속 근거리 개인무선통신을 위한 시간 동기 방법 및 장치는 프리앰블 길이가 증가됨에 따라 시간 동기 획득을 위해 사용되는 이중 상관연산에서 상관연산 결과의 실수부만을 이용하도록 하여 하드웨어 복잡도를 크게 줄일 수 있도록 하며, 이러한 이중 상관연산을 위해 사용되는 곱셈기를 곱셈의 결과 분석을 통해 부호 반전기, 쉬프터 및 덧셈기의 조합으로 대체함으로써 하드웨어 복잡도를 획기적으로 줄일 수 있는 효과가 있다.

도 1은 IEEE 802.15.4 LR-WPAN의 패킷 구조를 보인 구성도.
도 2는 IEEE 802.15.4 LR-WPAN의 송신부 구성을 보인 구성도.
도 3은 IEEE 802.15.4 LR-WPAN의 심볼 확산을 위해 정의된 칩 시퀀스를 보인 표.
도 4는 IEEE 802.15.4 LR-WPAN의 프리앰블 구조를 보인 구성도.
도 5는 IEEE 802.15.4 LR-WPAN의 프리앰블 상관 특성을 보인 개념도.
도 6은 반복되는 프리앰블 심볼 전송 시의 상관 특성을 보인 개념도.
도 7은 본 발명의 일 실시예에 따른 가변 전송률 지원을 위한 프리앰블 구조를 보인 개념도.
도 8은 본 발명의 일 실시예에 따른 프리앰블 구조를 이용할 경우의 시간 동기 획득 성능을 보인 그래프.
도 9는 본 발명의 일 실시예에 따른 가변 전송률 지원 시간 동기 장치의 구성을 보인 구성도.
도 10은 본 발명의 일 실시예에 따른 상관기의 구성을 보인 구성도.
도 11은 본 발명의 일 실시예에 따른 상관연산을 위한 참조신호의 종류를 보인 표.
도 12는 본 발명의 일 실시예에 따른 상관기의 곱셈기 대체 구성을 보인 구성도.
도 13은 본 발명의 일 실시예에 따른 가변 전송률 지원 시간 동기 장치의 성능을 보인 그래프.

상기한 바와 같은 본 발명을 첨부된 도면들과 실시예들을 통해 상세히 설명하도록 한다.

본 발명에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 발명에서 사용되는 기술적 용어는 본 발명에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 발명에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.

또한, 본 발명에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 발명에서, "구성된다" 또는 "포함한다" 등의 용어는 발명에 기재된 여러 구성 요소들, 또는 여러 단계를 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.

또한, 본 발명에서 사용되는 제 1, 제 2 등과 같이 서수를 포함하는 용어는 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제 1 구성 요소로 명명될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.

도 1은 IEEE 802.15.4 LR-WPAN 시스템의 패킷 구조를 나타낸 것이다. 도시된 바와 같이 프리앰블, 패킷의 정확한 시작을 나타내는 SFD(State of Frame Delimiter), 물리 페이로드의 길이 정보를 가지는 PHR(PHY header), 그리고 전송하려는 데이터인 PSDU(PLCP Service Date Unit)으로 이루어진다.

한편, 이러한 도 1과 같이 정의된 패킷을 실제 송신하는 송신기의 구성을 간략히 도 2에 나타낸다.

도 2에 도시된 바와 같이 IEEE 802.15.4 LR-WPAN 시스템의 송신기는 입력 데이터의 4비트를 모아 심볼을 구성(심볼 변환)하며, 하나의 심볼은 32칩(chip)으로 DSSS(Direct Sequence Spread Spectrum) 확산(확산부)한다. 이렇게 확산된 신호는 홀수 칩과 짝수 칩을 I-위상, Q-위상으로 나누어 변조하는 QPSK(Quadrature Phase Shift Keying) 방식 중 Q-위상을 한 칩 주기만큼 지연시켜 대역폭을 줄이는 OQPSK(Offset QPSK)변조를 실시(OQPSK 변조부)한 후 사인파의 반주기에 해당하는 파형으로 변형(HSF(Half-Sine Filter)부)하여 출력한다. 이렇게 OQPSK 변조와 HSF를 이용하는 방식을 MSK (Minimum Shift Keying) 변조라고 한다.

IEEE 802.15.4 LR-WPAN 시스템에서는 하나의 심볼을 32칩 길이를 가지는 PN(Pseudo Noise) 부호를 이용하여 8배 확산(하나의 심볼은 4비트이므로 하나의 심볼을 32칩 길이로 확산)한다.

도 3은 데이터 심볼을 DSSS 방식으로 확산시키는 16개의 칩 시퀀스를 보인 것이다. 도시된 바와 같이 4비트로 이루어진 심볼들(16종류)은 도시된 칩 시퀀스 중 하나로 확산되며, 송신기 및 수신기에는 변조 및 복조를 위해 이러한 칩 시퀀스에 대한 블록이 이미 구성되어 있다.

도 4는 IEEE 802.15.4 LR-WPAN 시스템의 프리앰블 구성을 보인 것으로, 도시된 바와 같이 250Kbps 전송률에 맞추어 총 4비트로 구성된 프리앰블은 8개의 심볼로 구성되며, 각각의 심볼은 도 3에 나타낸 데이터 심볼 {0}이 확산된 칩 시퀀스로 구성된다. 편의상 이러한 프리앰블#1 내지 프리앰블#8 각각을 단위 프리앰블로 칭한다.

이를 도 5를 참조하여 그 구체적 구성 및 시간 동기 획득 방식을 살펴보도록 한다.

도 5는 250Kbps 전송률을 지원하는 프리앰블의 상관 특성을 보인것으로, 도시된 바와 같이 8개의 단위 프리앰블들은 각각 심볼 '0'이 확산된 칩 시퀀스들이 8번 나열된 것이다.

수신부가 정확한 시간 동기를 획득하기 위해서는 플리앰블 심볼과 상관 윈도우 사이의 상관연산 결과를 이용하게 되는데, 상관 윈도우는 심볼 '0'의 단위 프리앰블을 검출하기 위한 심볼 '0'이며, 이러한 상관 윈도우가 이동하면서 도시된 경우와 같이 단위 프리앰블과 일치하는 위치하게 되었을 때 상관연산의 최대값(correlation peak)(a)이 검출된다.

결국, 왜곡 없는 수신 신호의 경우 총 8번의 상관연산 최대값이 검출되게 된다.

이러한 IEEE 802.15.4 LR-WPAN 시스템이 가변 전송률을 지원할 수 있도록, 즉 250Kbps보다 낮은 속도, 예컨데 125Kbps, 62.5Kbps, 31.25Kbps 등을 지원하도록 하여 그 신호 도달 거리를 증가시키고자 할 경우 전송률을 낮추더라도 시스템 클럭과 칩의 속도는 유지되기 때문에 전송할 데이터량은 증가하게 된다.

즉, 250Kbps의 전송률에서 프리앰블을 구성하는 8개 단위 프리앰블은 각각 1개의 심볼에 대응하였으나, 125Kbps에서는 각각 2개의 심볼에 대응하게 되고, 62.5Kbps에서는 4개의 심볼에 대응하게 되며, 31.25Kbps에서는 8개의 심볼에 대응하게 된다.

이를 지원하기 위해서 개별 전송률에 맞추어 길이가 더 긴 PN코드를 새로 정의하게 되면 추가적인 블록이 필요하게 되므로 하드웨어 복잡도 증가 문제를 야기하게 되며, 기존에 사용하던 심볼을 반복적으로 사용하게 될 경우 다음의 도 6과 같은 시간동기 오류가 발생하게 된다.

도 6은 동일한 심볼을 반복할 경우의 프리앰블 상관 특성을 보인 것으로, 125Kbps에서 심볼을 2번 반복 사용한 경우의 예이다.

심볼 '0'을 단위 프리앰블에 반복 적용하고, 상관 윈도우 역시 심볼 '0'을 반복 적용할 경우 상관 윈도우가 첫 번째 단위 프리앰블에 위치할 때 상관연산의 최대값(a)이 정상적으로 발생한다. 하지만, 상관 윈도우가 도시된 경우와 같이 첫 번째 단위 프리앰블과 두 번째 단위 프리앰블의 중간 지점에 위치하게 되었을 경우에도 상관연산의 최대값(b)이 발생하게 된다. 즉, 심볼의 중간에 해당하는 부분에서 상관연산의 최대값(b)이 검출되므로 패킷의 시작점으로 간주되어 정확한 시간 동기를 획득할 수 없게 된다.

즉, 프리앰블에 사용되는 심볼을 단순이 중복 사용하는 것으로는 가변 전송률에 대응할 수 없다.

따라서, 본 발명의 실시예에서는 도 7과 같은 새로운 프리앰블 전송 구조를 제공한다. 도시된 도 7은 단위 프리앰블에 사용되는 심볼의 길이를 증가시키되 단순 반복되지 않도록 하여 시간 동기 획득 성능을 향상시킬 수 있다.

기존 250Kbps에서의 단위 프리앰블에 적용되는 심볼 '0'은 그대로 사용하여 호환성을 유지하며, 125Kbps에서는 심볼 '0' 외에 새로운 심볼 'p'를 이용하고, 62.5Kbps에서는 심볼 'q', 'r'을 더 이용하며, 31.25Kbps 에서는 62.5Kbps 에서 사용했던 심볼을 대칭으로 이용한다. 이를 통해서 사용 심볼 수를 최소화할 수 있다. 여기서, 심볼 'p', 'q', 'r'은 도 3에 나타낸 16가지 데이터 심볼들 중 '0'을 제외한 서로 다른 임의의 심볼이 설정될 수 있다.

즉, 도 7에 나타낸 규칙을 보면, 지원하는 전송 속도에 따라 사용되는 심볼들의 수가 2의 제곱으로 증가하게 되므로 기본 속도 외에 3가지 종류의 전송 속도를 지원할 경우 사용되는 심볼은 총 8개가 된다. 만일 2가지 종류의 추가 전송 속도를 지원할 경우 사용되는 심볼은 총 4개가 될 수 있다.

이렇게 사용되는 총 심볼수 만큼 다른 종류의 심볼들을 사용하는 것은 비효율적이므로 본 발명의 실시예에서는 사용되는 총 심볼들의 처음 절반은 중복되지 않도록 사용하고, 나머지 심볼들은 대칭이 되도록 구성한다. 이 경우 대칭 위치에 존재하는 심볼(도시된 예에서 'r')은 2개가 연속되지만 총 심볼들의 수가 증가하기 때문에 상관값 또한 커지므로 문제가 발생하지는 않는다.

결국, 제안된 다중 전송률 지원 프리앰블 구성을 정리해 보면, n개의 서로 다른 심볼로 구성된 배열이 대칭으로 구성된 2n개의 심볼들로 단위 프리앰블을 구성하며, 기존 규격을 유지하기 위해서 최초 심볼을 '0'으로 시작하는 것이라 할 수 있다.

IEEE 802.15.4 LR-WPAN 시스템은 최대 ±80 ppm의 주파수 오차에 대응하도록 규정되어 있는데, 이러한 오차는 수신신호의 위상변화를 유발하므로 시간동기부는 이러한 주파수 오프셋에 강인해야 한다. 하지만 IEEE 802.15.4 LR-WPAN 시스템은 저전력, 저복잡도 구현이 필수적이므로 신호의 위상을 찾아 이를 보상해주는 추가적인 복잡도가 요구되는 동기화 방식을 적용하기는 어렵기 때문에 신호의 위상 정보에 독립적으로 수신신호를 동기화하는 비동기 방식을 이용한다. 본 발명의 실시예에 따른 LR-WPAN 시스템의 동기화에 사용되는 방식은 심볼 단위 이중 상관방식(SBDC)으로서, 수신신호와 심볼 주기만큼 지연된 수신신호의 위상 차이를 이용하여 동기화하는데, 수신 신호의 켤레복소수 신호를 심볼 주기만큼 지연된 수신 신호와 곱하고 이를 미리 복조된 지연된 심볼(복조된 이전주기 심볼)의 켤레복소수 신호에 곱한 후 얻어진 신호와 앞서 정의된 프리엠블 구조에 따른 프리엠블 심볼과의 상관 특성을 확인하여 동기화하는 방식이다.

앞서 제안된 프리앰블 구조를 이용하여 가변 전송률을 지원할 경우의 시간 동기 획득 성능을 확인하기 위하여 입력되는 신호에 대한 상관 특성을 구하는 이중 상관 방식을 수학적으로 모델링하고, 이를 통해 저속 전송률에서 시간 동기획득 성능이 증가함을 확인해 보도록 한다.

앞서 도 1를 통해 살펴본 IEEE 802.15.4 LR-WPAN의 규격에 따른 송신 신호를 수신할 경우 송신기와 수신기 사이의 주파수 오차가 반영된 수신부의 수신 신호는 다음의 수학식 1과 같이 모델링할 수 있다. 수신부에서는 AWGN(Addicitive White Gaussian Noise)이 신호에 더해지므로 이를 감안한 것이다.

여기서, r_x(n)은 n번째 샘플의 수신 신호, S_x(n)은 변조된 수신 데이터의 심볼을 나타내고, 인덱스 x는 미리 정의된 심볼 중 하나(즉 도 3의 데이터 심볼 0~15)이다. ω₀는 송신기와 수신기의 주파수 오차이고, θ는 초기 위상오차를 의미한다. W(n)은 n번째 샘플에 대한 AWGN이다.

이러한 수신 신호에 대한 이중 상관 방식의 상관도 연산 모델을 정리하면 다음의 수학식 2와 같다. 수식 전개의 편의를 위해서 AWGN 성분인 W(n)은 고려하지 않았다.

여기서, l과 m은 앞서 도 7에서 정의한 각각의 전송률에 해당하는 프리앰블 심볼 중 하나로써, 250Kbps는 0, 125Kbps는 1, 62.5Kbps는 2, 31.25Kbps는 3을 나타낸다.

한편, 수신부는 복조부의 성능을 고려하여 송신 신호 확산에 사용되는 칩주기보다 수배 빠른 클럭을 사용하는데, 이를 통해서 수신기가 송신 신호 확산 칩주기에 따른 신호를 오버샘플링하도록 한다. 본 발명의 실시예에서는 칩주기보다 4배 정도 빠른 클럭을 사용하여 실제 송신 신호 확산에 사용되는 칩 주기를 4배 오버샘플링 하도록 한다.

수학식 2의 Ns는 하나의 단위 프리앰블에 대한 샘플 수로서, 칩주기를 4배 오버샘플링할 경우 하나의 단위 프리앰블에 대한 샘플 수는 250Kbps(1개 심볼, 32칩)에서 128개이며, 31.25Kbps(8개 심볼, 256칩)에서 1024개가 된다.

위 식에서, 주파수 오차의 영향을 최소화 하기 위해서 수신신호 r_l(n)을 Nc개 샘플만큼 지연시킨 r_l(n-Nc)와 켤레곱 연산을 한다. 여기에 지연 샘플 수(Nc)를 심볼과 무관한 칩 주기당 샘플 수(오버 샘플링 배수, 예를 들어 4배 오버샘플링한 경우 4)로 한다. 이렇게 수신신호의 켤레복소수와 심볼의 길이에 독립적인 칩 주기만큼 지연된 수신신호의 곱을 이용하여 주파수 오프셋의 영향을 상쇄시킴으로써 실질적으로 남게 되는 주파수 오프셋의 영향은

이 된다. 결국 심볼의 길이에 무관하게 언제나 칩 주기당 샘플 수(Nc)가 오버샘플링한 배수(4배 오버샘플링의 경우 4)로 고정되므로 다양한 전송률을 지원할 경우 문제가 되었던 잔류 주파수 오프셋의 영향이 전송률에 무관하게 고정된다.

이렇게 켤레곱 연산을 한 후 여기에 미리 알고 있는 프리앰블 심볼 S_m(n)과 이를 Nc개 샘플만큼 지연시킨 S_m(n-Nc)의 켤레곱한 신호를 곱하여 상관특성을 얻을 수 있다.

수신신호 r_l(n)는 수학식 1과 같이 송신신호 S_l(n)에 위상 변화가 지수함수로 반영된 식이므로 주파수 오프셋의 영향을 확인하기 위하여 S_l ^*(n)S_l(n-Nc)를 Z_l(n), S_m(n)S_m ^*(n-Nc)를 Z_ref(n)으로 치환하면 결과 식을 얻을 수 있다. 결국, 앞서 설명했던 바와 같이 수신 신호의 켤레 곱 연산을 통해, 초기 위상 오차 θ는 소거되고, 그 영향은 상수항인

이 되므로 위상변화가 최소화 됨을 확인할 수 있다. 또한, 수신 신호의 심볼 인덱스 l과 참조신호 심볼 인덱스 m이 동일할 때, 상관연산 결과 최대값을 얻을 수 있으므로 정확한 패킷을 검출할 수 있다.

이러한 상관 모델을 이용하여 4가지 종류의 가변 전송률에 대한 시간 동기 획득 성능을 검출하면, 도 8과 같다. 시간 동기 성능은 복조부가 정확한 데이터를 복원할 수 있도록 패킷의 시작 지점을 얼마나 정확하게 획득할 수 있는 지에 달려 있으므로 프리앰블 구간 내에서 동일한 지점에 대해 연속된 두 번의 최대값(peak)을 확인할 경우를 시간 동기 성공으로 판단하였으며, 잘못된 패킷의 시작 지점을 찾는 경우와 패킷을 검출하지 못하는 경우를 시간 동기 획득 실패로 간주하였다. 시간 동기 알고리즘의 성능 평가는 AWGN 채널, 최대 주파수 오프셋 ±80 ppm을 갖는 환경에서 50,000패킷에 대하여 수행한 결과이다.

도시된 바와 같이 가변 전송률 지원에 따라 제안된 프리앰블을 이용할 경우 시간 동기 획득 성능은 250Kbps를 기준으로 SNR -1dB에서 1%를 나타내고 있고, 가변 전송률 지원에 따른 프리앰블 길이의 증가로 낮아지는 전송률 별로 각각 2dB의 성능 이득을 얻을 수 있었다. 결국 낮은 SNR 환경에서 우수한 시간 동기 획득 성능을 나타내므로 낮은 전송률을 이용할 경우 통달 거리 증가를 기대할 수 있게 된다.

도 9는 본 발명의 일 실시예에 따른 가변 전송률 지원 시간 동기 장치(100)의 구성을 보인 것이다.

도시된 바와 같이 수신 신호(수신 신호의 실수부 Re[r_l]와 허수부 Im[r_l])의 켤레복소수 신호와 수신 신호를 칩 단위 샘플 수로 지연한 지연 신호를 곱셈하여 이를 앞서 도 7을 통해 설명했던 프리앰블 구조에 따른 상관기에 적용하고 있다.

여기서, 지연부(120)는 복조되었던 이전 주기의 신호를 이용하지 않도록 하여 이전 주기 복조 신호에 대한 독립성을 가질 수 있도록 칩주기 샘플 수 만큼 지연시키는 지연부(120)를 이용한다.

즉, 도시된 구성은 이중 상관연산을 위해서, 수신 신호에 대한 켤레복소수 신호를 생성하는 켤레복소신호 생성부(110)와, 수신신호를 칩주기 샘플 수만큼 지연시키는 지연부(120)와, 켤레복소신호 생성부(110)의 출력과 상기 지연부(120)의 출력을 곱하는 복소 곱셈부(130)와, 이러한 복소 곱셈부(130)의 실수부 곱셈 결과 Re[Z_l]와 허수부 곱셈 결과 Im[Z_l]가 제공되어 가변 전송률에 따른 상관 결과가 출력되는 상관부(140)를 포함한다.

도시된 상관부(140)는 앞서 도 7을 통해 예시한 4종류의 가변 전송률, 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps를 지원하는 경우를 보인 것으로, 상관 블록(141~148)은 8개가 구성되며, 가변 전송률 선택신호에 따라 이들 중 1개, 2개, 4개 또는 8개의 결과합을 선택하는 멀티플렉서(149)를 포함한다.

즉, 상관부(140)는 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 상관블록들과 이들의 출력합을 선택하는 멀티플렉서로 구성되며, 도시된 4종류의 가변 전송률을 지원하는 구성에서는 4개의 상관블록(141, 142, 143, 144)이 대칭으로 구성된 8개의 상관블록(141~148) 중 전송률에 따라 다른 조합으로 선택된 상관블록의 출력합을 멀티플렉서(149)가 출력한다.

도시된 상관블록(141~148)은 순차적으로 심볼 '0', 심볼 'p', 심볼 'q', 심볼 'r', 심볼 'r', 심볼 'q', 심볼 'p', 심볼 '0'에 대한 상관블록이며, 여기서 심볼 'p', 심볼 'q', 심볼 'r'은 데이터 심볼 1 내지 15에서 중복되지 않게 선택된다.

한편, 전송속도가 기준 속도인 250Kbps에서 절반으로 줄어들 때마다 사용되는 심볼은 2배로 증가되므로, 전송속도로 250kbps를 선택하는 경우 첫 번째 심볼'0'에 대한 상관블록(141)의 결과가 상관 결과로 제공되고, 전송속도로 125Kbps를 선택하는 경우 첫 번째 심볼 '0'과 두 번째 심볼 'p'에 대한 상관 블록들(141, 142)의 결과 합이 상관 결과로 제공되며, 전송속도로 62.5Kbps를 선택하는 경우 처음 4개의 상관블록들(141~144)의 결과 합이 상관 결과로 제공된다. 그리고, 전송속도로 31.25Kbps를 선택하는 경우 8개 상관블록들(141~148)의 결과합이 상관 결과로 제공된다.

시간 동기 획득을 위해 사용되는 이중 상관연산 결과는 실수부와 허수부로 이루어진 복소수 값이며 크기 비교를 위해서 제곱 연산이 필요하다. 또한, 가변 전송률 지원에 따라 상관기 윈도우 크기가 증가하게 되므로 많은 수의 곱셈기와 덧셈기가 요구되어 하드웨어 복잡도 증가는 불가피하다.

하지만, 앞서 살펴본 바와 같이 본 발명의 실시예에 따른 이중 상관연산은 수신신호의 켤레복소수와 심볼의 길이에 독립적인 칩 주기만큼 지연된 수신신호의 곱을 이용하여 주파수 오프셋의 영향을 상쇄시킴으로써 비교적 노이즈에 강하기 때문에, 실수부와 허수부로 이루어지는 상관연산 결과 중에서 허수부를 생략하고 실수부인 Re[C_DC(n)] 만을 이용하더라도 비교적 만족할 만한 수준의 결과를 제공한다.

따라서, 도시된 가변 전송률 지원 시간 동기 장치(100)의 상관부(140)는 실수와 허수를 입력으로 하지만 그 상관연산 결과 중 실수부 Re[C_DC(n)] 만을 출력으로 제공할 수 있다.

도 10은 본 발명의 일 실시예에 따른 상관기의 구성을 보인 구성도로서, 이중 상관연산 방식 시간 동기부의 실수부 만을 이용할 때의 상관기(200)를 나타낸 것이다. 복소수 곱셈부가 제공하는 입력 신호의 지연 켤레곱 중 실수부 Re[Z_l]와 허수부 Im[Z_l]가 각각 순차적으로 입력되는 레지스터(210, 220)와 이러한 입력값과 그에 대응되는 참조값을 곱하여 합산하는 곱셈부와 누산부를 포함하되, 누산부의 출력은 실수부에 대한 값만을 출력한다.

여기서, 이중 상관연산의 참조신호 Z_ref(n)는 미리 알고 있는 프리앰블 신호에 대한 연산 결과로, 2배 오버샘플링의 경우 {1, -1, i, -i}의 4가지 중 하나의 값을 가지게 되고, 이는 단순한 부호 반전 및 실수항과 허수항 간의 교환 연산에 해당하므로 곱셈기 없는 구현이 가능하다. 이 경우 곱셈기 대신 부호 반전기, 실수항과 허수항 간을 교환하는 교환기로 대체 구성할 수 있다.

한편, 본 발명의 실시예에서는 시간 동기 오차 발생에 따른 복조부 성능에 미치는 영향을 고려하여 4배 오버샘플링을 적용하며, 이 경우 참조신호 값은 도 11과 같은 5가지 종류를 가진다.

케이스 1 과 2는 별도의 연산이 필요 없고, 케이스 3은 부호 반전으로 상관값을 얻을 수 있다. 케이스 4와 5는 상수값이므로 이러한 연산은 부호 반전기, 쉬프터 및 덧셈기로 대체 구성이 가능하다.

도 12는 본 발명의 일 실시예에 따른 상관기의 곱셈기 대체 구성을 보인 구성도로서, 앞서 설명했던 케이스 4에 대한 블록(251)과 케이스 5에 대한 블록(252) 구성을 보인 예이다.

도시된 바와 같이 쉬프터와 덧셈기 만으로 상관연산 결과를 얻을 수 있게 된다.

결국, 앞서 설명했던 도 9의 구성 중 상관부(140)가 복소수인 상관연산 결과 중 실수부만 이용하도록 하거나, 도 11 및 도 12의 상관연산 특성을 반영한 곱셈기 대체 구성을 이용하도록 하여 하드웨어 부담을 획기적으로 줄일 수 있게 된다.

도 13은 본 발명의 일 실시예에 따른 가변 전송률 지원 시간 동기 장치의 성능을 보인 그래프로서, 도 9의 구성을 이용하며, 상관연산을 위한 곱셈기를 부호 반전기, 쉬프터 및 덧셈기로 대체 구성한 경우의 가변 전송률 지원 시 시간 동기 성능을 보인 것이다.

도시된 성능 평가는 AWGN 채널, 최대 주파수 오프셋 ±80 ppm을 갖는 환경에서 50,000패킷에 대하여 수행한 결과이다. 이중 상관연산 결과의 실수값 만을 이용하였을 경우 복소수 전체를 이용한 경우에 비해 0.3dB의 성능 열화를 보이며 상관기 구성 시 곱셈기 대신 부호 반전기, 쉬프터 및 덧셈기로 대체 구성한 경우 0.35dB의 성능 열화를 보이지만 하드웨어 복잡도를 상당히 경감시킬 수 있다. 시간 동기부를 Verilog-HDL을 이용하여 설계한 후 Xilinx기반 Virtex6-130 FPGA에서 구현하여 검증해 본 결과 이상적인 복소수 전체를 이용한 경우에 비해 실수부만을 이용하면서 곱셈기를 사용하지 않은 제안된 시간 동기부는 79.1% 감소된 FPGA 로직 슬라이스와 99.4% 감소된 DSP48s(전용 곱셈기)로 구현 가능함을 확인하였다.

결국, 본 발명의 실시예에 따른 가변 전송률 지원 프리앰블 구조를 이용할 경우 전송률이 기준 전송률의 절반으로 감소할 때마다 2dB의 성능 개선이 이루어짐을 알 수 있고, 하드웨어 복잡도를 줄이기 위해 상관 결과 중 실수부만 사용하고 상관기 구성에서 곱셈기를 다른 연산수단으로 대체한 경우에도 저속 전송률에서는 만족할만한 성능(개선된 성능 중 일부 열화가 있으나 높은 성능 개선)을 제공하면서 FPGA 로직 슬라이스는 약 80% 감소, DSP48s는 99% 이상 감소 시킬 수 있어 소형화 및 저가격화가 가능하게 된다.

이상에서는 본 발명에 따른 바람직한 실시예들에 대하여 도시하고 또한 설명하였다. 그러나 본 발명은 상술한 실시예에 한정되지 아니하며, 특허 청구의 범위에서 첨부하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능할 것이다.

100: 가변 전송률 지원 시간 동기 장치
110: 켤레 복소신호 생성부 120: 지연부
130: 복소수 곱셈부 140: 상관부
141~148: 상관블록 149: 멀티플렉서

Claims (28)

1. 수신 신호에 대한 켤레복소수 신호를 생성하고, 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 단계와;
   상기 수신 신호의 켤레복소수와 상기 칩주기 샘플 수만큼 지연된 수신신호를 곱하는 단계와;
   상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 상관블록들에 제공하고, 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 출력합으로 상관 결과를 제공하는 단계를 포함하고,
   상기 상관 결과를 제공하는 단계는 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps의 4가지 전송속도 중 하나를 선택하는 선택 신호에 따라 4개의 상관블록이 대칭으로 구성된 8개의 상관블록 중 선택된 상관블록의 출력합을 상관 결과로 제공하는 단계를 포함하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
2. 삭제
3. 청구항 1에 있어서, 상관블록은 순차적으로 심볼 '0', 심볼 'p', 심볼 'q', 심볼 'r', 심볼 'r', 심볼 'q', 심볼 'p', 심볼 '0'에 대한 상관블록이며, 여기서 심볼 'p', 심볼 'q', 심볼 'r'은 데이터 심볼 1 내지 15에서 선택되는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
4. 청구항 3에 있어서, 전송속도로 250kbps를 선택하는 경우 첫 번째 심볼'0'에 대한 상관블록의 결과를 상관 결과로 제공하는 단계를 포함하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
5. 청구항 3에 있어서, 전송속도로 125Kbps를 선택하는 경우 첫 번째 심볼 '0'과 두 번째 심볼 'p'에 대한 상관 블록들의 결과 합을 상관 결과로 제공하는 단계를 포함하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
6. 청구항 3에 있어서, 전송속도로 62.5Kbps를 선택하는 경우 처음 4개의 상관블록들의 결과 합을 상관 결과로 제공하는 단계를 포함하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
7. 청구항 3에 있어서, 전송속도로 31.25Kbps를 선택하는 경우 8개 상관블록들의 결과 합을 상관 결과로 제공하는 단계를 포함하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
8. 청구항 1에 있어서, 상기 상관 결과를 제공하는 단계는 이중 상관연산을 실시한 후 실수부에 대한 결과만을 상관 결과로 제공하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
9. 청구항 8에 있어서, 상기 실수부에 대한 상관연산을 곱셈기를 통해 실시하는 대신, 4배 오버샘플 환경에서 5가지 종류의 결과를 제공하는 곱셈기의 종류별 연산 결과에 따라 부호 반전기, 쉬프터 및 덧셈기의 조합을 통해 실시하는 단계를 포함하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
   
10. 수신기의 처리 속도를 송신 신호 확산에 사용되는 칩주기 보다 수배 오버샘플링하여 칩주기 샘플 수를 결정하는 단계와;
    수신 신호에 대한 켤레복소수 신호를 생성하고, 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 단계와;
    상기 수신 신호의 켤레복소수와 상기 칩주기 샘플 수만큼 지연된 수신신호를 곱하는 단계와;
    상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 이중 상관연산을 수행하는 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 상관연산 결과 중 실수부에 대한 출력합으로 상관 결과를 제공하는 단계를 포함하고,
    상기 상관 결과를 제공하는 단계는 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps의 4가지 전송속도 중 하나를 선택하는 선택 신호에 따라 4개의 상관블록이 대칭으로 구성된 8개의 상관블록 중 선택된 상관블록의 출력합을 상관 결과로 제공하는 단계를 포함하며,
    상기 오버샘플링은 4배이고, 상기 상관블록은 이중 상관연산 중 실수부 연산만을 수행하도록 구성되며, 실수부 연산에 필요한 곱셈 연산을 부호 반전기, 쉬프터 및 덧셈기의 조합으로 처리하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
    
11. 삭제
12. 수신기의 처리 속도를 송신 신호 확산에 사용되는 칩주기 보다 수배 오버샘플링하여 칩주기 샘플 수를 결정하는 단계와;
    수신 신호에 대한 켤레복소수 신호와 상기 수신신호를 칩주기 샘플 수만큼 지연시킨 신호를 곱하는 단계와;
    상기 곱해진 신호를 n개의 서로 다른 심볼에 대하여 구성된 상관블록이 대칭으로 구성된 2n개의 이중 상관연산을 수행하는 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 상관연산 결과에서 실수부에 대한 출력합으로 상관 결과를 제공하는 단계를 포함하며,
    상기 상관 결과를 제공하는 단계는 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps의 4가지 전송속도 중 하나를 선택하는 선택 신호에 따라 4개의 상관블록이 대칭으로 구성된 8개의 상관블록 중 선택된 상관블록의 출력합을 상관 결과로 제공하는 단계를 포함하고,
    상기 상관 결과를 제공하는 단계가 수행되는 상관 블록은 수신 신호의 프리앰블을 통한 동기화를 위해 다음 수식으로 상관도를 구하되,
    

    

    
    l과 m은 전송률에 해당하는 프리앰블 심볼 중 하나이고 샘플수(Ns)는 오버샘플링된 수, r_x(n)은 n번째 샘플의 수신 신호, S_x(n)은 변조된 수신 데이터의 심볼, 인덱스 x는 미리 정의된 심볼 중 하나, ω₀는 송신기와 수신기의 주파수 오차, θ는 초기 위상오차, N_C는 지연샘플 수를 의미하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
    
13. 청구항 12에 있어서, 이중 상관연산 결과의 실수부인 Re[C_DC(n)]만을 이용하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 방법.
    
14. 수신 신호에 대한 켤레복소수 신호를 생성하는 켤레복소신호 생성부와;
    상기 수신신호를 칩주기 샘플 수만큼 지연시키는 지연부와;
    상기 켤레복소 신호 생성부의 출력과 상기 지연부의 출력을 곱하는 복소 곱셈부와;
    상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 출력합으로 상관 결과를 제공하는 상관부를 포함하고,
    상기 상관부는 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps의 4가지 전송속도를 지원하기 위해 8개의 상관블록을 포함하고, 전송속도 중 하나를 선택하는 선택 신호에 따라 4개의 상관블록이 대칭으로 구성된 8개의 상관블록 중 선택된 상관블록의 출력합을 상관 결과로 제공는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
15. 청구항 14에 있어서, 전송률에 따라 상기 상관블록들의 출력합을 선택하는 멀티플렉서를 더 포함하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
16. 삭제
17. 청구항 14에 있어서, 상관블록은 순차적으로 심볼 '0', 심볼 'p', 심볼 'q', 심볼 'r', 심볼 'r', 심볼 'q', 심볼 'p', 심볼 '0'에 대한 상관블록이며, 여기서 심볼 'p', 심볼 'q', 심볼 'r'은 데이터 심볼 1 내지 15에서 선택되는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
18. 청구항 14에 있어서, 전송속도가 250kbps인 경우 첫 번째 심볼'0'에 대한 상관블록의 결과를 상관 결과로 제공하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
19. 청구항 14에 있어서, 전송속도가 125Kbps 인 경우 첫 번째 심볼 '0'과 두 번째 심볼 'p'에 대한 상관 블록들의 결과 합을 상관 결과로 제공하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
20. 청구항 14에 있어서, 전송 속도가 62.5Kbps 인 경우 처음 4개의 상관블록들의 결과 합을 상관 결과로 제공하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
21. 청구항 14에 있어서, 전송 속도가 31.25Kbps인 경우 8개 상관블록들의 결과 합을 상관 결과로 제공하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
22. 청구항 14에 있어서, 상기 상관블록들은 이중 상관연산을 실시하되, 실수부에 대한 결과만을 제공하도록 구성된 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
23. 청구항 22에 있어서, 상기 실수부에 대한 상관연산에 필요한 곱셈기 대신, 송신 신호 확산에 사용되는 칩주기 보다 2배 오버샘플링한 환경에서 4가지 종류의 결과를 제공하는 곱셈기의 종류별 연산 결과에 대응하도록 부호 반전기, 실수항과 허수항 간을 교환하는 교환기로 대체 구성한 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
24. 청구항 22에 있어서, 상기 실수부에 대한 상관연산에 필요한 곱셈기 대신, 송신 신호 확산에 사용되는 칩주기 보다 4배 오버샘플링한 환경에서 5가지 종류의 결과를 제공하는 곱셈기의 종류별 연산 결과에 대응하도록 부호 반전기, 쉬프터 및 덧셈기로 대체 구성한 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
25. 삭제
26. 삭제
27. 수신기의 처리 속도를 송신 신호 확산에 사용되는 칩주기 보다 수배 오버샘플링하여 칩주기 샘플 수를 결정하는 클럭 제공부와;
    수신 신호에 대한 켤레복소수 신호를 생성하는 켤레복소 신호 생성부와; 상기 수신신호를 칩주기 샘플 수만큼 지연시키는 지연부와;
    상기 켤레복소 신호 생성부의 출력과 상기 지연부의 출력을 곱하는 복소 곱셈부와;
    상기 곱해진 신호를 n개의 서로 다른 심볼에 대한 상관블록이 대칭으로 구성된 2n개의 이중 상관연산을 수행하는 상관블록들에 인가하여 해당 상관블록들 중 전송률에 따라 선택된 상관블록의 상관연산 결과에서 실수부에 대한 출력합으로 상관 결과를 제공하는 상관부를 포함하며,
    상기 상관부는 250Kbps, 125Kbps, 62.5Kbps, 31.25Kbps의 4가지 전송속도를 지원하기 위해 8개의 상관블록을 포함하고, 전송속도 중 하나를 선택하는 선택 신호에 따라 4개의 상관블록이 대칭으로 구성된 8개의 상관블록 중 선택된 상관블록의 출력합을 상관 결과로 제공하고,
    상기 상관부의 각 상관 블록은 수신 신호의 프리앰블을 통한 동기화를 위해 다음 수식으로 상관도를 구하되,
    

    

    
    l과 m은 전송률에 해당하는 프리앰블 심볼 중 하나이고 샘플수(Ns)는 오버샘플링된 수, r_x(n)은 n번째 샘플의 수신 신호, S_x(n)은 변조된 수신 데이터의 심볼, 인덱스 x는 미리 정의된 심볼 중 하나, ω₀는 송신기와 수신기의 주파수 오차, θ는 초기 위상오차, N_C는 지연샘플 수를 의미하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.
    
28. 청구항 27에 있어서, 이중 상관연산 결과의 실수부인 Re[C_DC(n)]만을 상관 결과로 출력하는 것을 특징으로 하는 저속 근거리 개인무선통신을 위한 시간 동기 장치.

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