KR101614008B1 - Power-on reset circuit for preventing mal-operation due to leakage current - Google Patents

Power-on reset circuit for preventing mal-operation due to leakage current Download PDF

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KR101614008B1
KR101614008B1 KR1020140164322A KR20140164322A KR101614008B1 KR 101614008 B1 KR101614008 B1 KR 101614008B1 KR 1020140164322 A KR1020140164322 A KR 1020140164322A KR 20140164322 A KR20140164322 A KR 20140164322A KR 101614008 B1 KR101614008 B1 KR 101614008B1
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reset signal
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voltage
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KR1020140164322A
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Inventor
김천석
김지훈
박혜진
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레이디오펄스 주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied

Abstract

A power-on reset circuit for preventing a malfunction caused by leakage current is disclosed. The power-on reset circuit according to the present invention comprises: a power-on reset signal generation unit which is formed between a power node to which power voltage is applied and a ground node to which ground voltage is applied, and generates a power-on reset signal to an output node, wherein the power-on reset signal is activated as the power voltage rises equal to or higher than a predetermined level; and a pull-up maintenance unit which is operated to supply the power voltage to the output node in response to the activated power-on reset signal. According to the power-on reset circuit, a malfunction caused by leakage current is prevented, and reliability of the power-on reset signal is improved.

Description

누설 전류에 의한 오동작을 방지하는 파워-온 리셋 회로{POWER-ON RESET CIRCUIT FOR PREVENTING MAL-OPERATION DUE TO LEAKAGE CURRENT} POWER-ON RESET CIRCUIT FOR PREVENTING MAL-OPERATION DUE TO LEAKAGE CURRENT BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-

본 발명은 파워-온 리셋 회로에 관한 것으로, 특히 누설 전류에 의한 오동작을 방지하는 파워-온 리셋 회로에 관한 것이다.
The present invention relates to a power-on reset circuit, and more particularly to a power-on reset circuit that prevents malfunction due to leakage current.

일반적으로, 파워-온 리셋 회로는 반도체 장치의 내부에 공급되는 전원전압이 안정화된 후에 반도체 장치 내에 있는 래치 회로, 플립플롭 등의 회로들을 활성화시키는 기능을 갖는다. 파워-온 리셋 회로는 파워-온 된 후 반도체 장치의 내부에 공급되는 전원전압이 미리 설정된 값에 도달하면, 활성화 상태의 레벨로 천이하는 파워-온 리셋 신호를 발생시킨다. Generally, the power-on reset circuit has a function of activating circuits such as a latch circuit, a flip-flop, etc. in the semiconductor device after the power supply voltage supplied to the inside of the semiconductor device is stabilized. The power-on reset circuit generates a power-on reset signal that transitions to an active state level when the power supply voltage supplied to the interior of the semiconductor device after power-on reaches a preset value.

이러한 파워-온 리셋 회로를 통하여, 손상 또는 예상치 못한 동작 오류를 유발하는 현저한 초기 전위 변화로부터 전원이 공급되지 않는 시스템 또는 서브 시스템을 보호할 수 있다.Through this power-on reset circuit, it is possible to protect a system or subsystem that is not powered from a significant initial potential change that causes damage or unexpected operating errors.

파워-온 리셋 회로는 다양한 형태로 설계될 수 있는데, 각 신호의 안정성을 위하여 캐패시터가 포함되어 설계될 수 있다. 이때, 회로의 집적화를 위하여 소스 단자와 드레인 단자가 공통적으로 일단자를 형성하고, 게이트 단자가 다른 일단자를 형성하는 모스 캐패시터가 사용되기도 한다.The power-on reset circuit can be designed in various forms, and capacitors can be designed for stability of each signal. At this time, a MOS capacitor in which a source terminal and a drain terminal commonly form one terminal and a gate terminal forms one terminal is also used for circuit integration.

한편, 파워-온 리셋 신호는 일단 활성화된 후에 안정적으로 활성화 상태의 레벨을 유지하는 것이 매우 중요하다.
On the other hand, it is very important that the power-on reset signal is stably maintained at the level of the activated state once it is activated.

본 발명의 목적은 누설 전류에 의한 오동작을 방지하여, 파워-온 리셋 신호의 신뢰성이 강화되는 파워-온 리셋 회로를 제공하는 데 있다.
An object of the present invention is to provide a power-on reset circuit in which a malfunction caused by a leakage current is prevented, and reliability of a power-on reset signal is enhanced.

상기의 목적을 달성하기 위한 본 발명의 일면은 파워-온 리셋 회로에 관한 것이다. 본 발명의 파워-온 리셋 회로는 전원 전압이 인가되는 전원 노드와 접지 전압이 인가되는 접지 노드 사이에 형성되며, 출력 노드를 파워-온 리셋 신호를 발생하는 파워-온 리셋 신호 발생부로서, 상기 파워-온 리셋 신호는 상기 전원 전압이 일정 레벨 이상으로 상승함에 따라 활성화되는 상기 파워-온 리셋 신호 발생부; 및 활성화되는 상기 파워-온 리셋 신호에 응답하여, 상기 출력 노드에 상기 전원 전압을 공급하도록 구동되는 풀업 유지부를 구비한다.
According to an aspect of the present invention, there is provided a power-on reset circuit. The power-on reset circuit includes a power-on reset signal generator for generating a power-on reset signal between a power supply node to which a power supply voltage is applied and a ground node to which a ground voltage is applied, The power-on reset signal is activated when the power supply voltage rises above a predetermined level. And a pull-up holding section which is driven to supply the power supply voltage to the output node in response to the power-on reset signal being activated.

상기와 같은 구성의 파워-온 리셋 회로에 의하면, 누설 전류에 의한 오동작이 방지되어, 파워-온 리셋 신호의 신뢰성이 강화된다.
According to the power-on reset circuit configured as described above, malfunction caused by the leakage current is prevented, and reliability of the power-on reset signal is enhanced.

본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 파워-온 리셋 회로를 개략적으로 나타내는 블락도이다.
도 2는 도 1의 파워-온 리셋 회로를 자세히 나타내는 도면이다.
도 3은 도 2의 파워-온 리셋 회로에서의 주요 신호의 동작을 나타내는 도면이다.
도 4는 도 2의 파워-온 리셋 회로에서의 발생될 수 있는 누설 전류를 설명하기 위한 도면이다.A brief description of each drawing used in the present invention is provided.
1 is a block diagram that schematically illustrates a power-on reset circuit in accordance with one embodiment of the present invention.
2 is a detailed view of the power-on reset circuit of FIG.
3 is a diagram showing the operation of the main signal in the power-on reset circuit of FIG.
Fig. 4 is a view for explaining the leakage current that can be generated in the power-on reset circuit of Fig. 2; Fig.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. For a better understanding of the present invention and its operational advantages, and the objects attained by the practice of the present invention, reference should be made to the accompanying drawings, which illustrate preferred embodiments of the invention, and the accompanying drawings. In understanding each of the figures, it should be noted that like parts are designated by the same reference numerals whenever possible.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 그러나 본 발명은 여기서 설명되어 지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어 지는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

도 1은 본 발명의 일실시예에 따른 파워-온 리셋 회로를 개략적으로 나타내는 블락도이며, 도 2는 도 1의 파워-온 리셋 회로를 자세히 나타내는 도면이다.FIG. 1 is a block diagram schematically illustrating a power-on reset circuit according to an embodiment of the present invention, and FIG. 2 is a detailed view of the power-on reset circuit of FIG.

도 1 및 도 2를 참조하면, 본 발명의 파워-온 리셋 회로는 파워-온 리셋 신호(100) 및 풀업 유지부(200)를 구비한다.Referring to FIGS. 1 and 2, the power-on reset circuit of the present invention includes a power-on reset signal 100 and a pull-up holding unit 200.

상기 파워-온 리셋 신호 발생부(100)는 전원 전압(DVDD)이 인가되는 전원 노드(NDD)와 접지 전압(VSS)이 인가되는 접지 노드(NSS) 사이에 형성되며, 출력 노드(NOUT)를 통하여 파워-온 리셋 신호(POR)를 발생한다. 이때, 상기 전원 전압(DVDD)은 파워-온 시에 전압 레벨이 점차적으로 상승한다.The power-on reset signal generator 100 is formed between a power supply node NDD to which a power supply voltage DVDD is applied and a ground node NSS to which a ground voltage VSS is applied, To generate a power-on reset signal (POR). At this time, the power supply voltage DVDD gradually increases in voltage level at power-on.

그리고, 상기 파워-온 리셋 신호(POR)는 상기 전원 전압(DVDD)이 일정 레벨 이상으로 상승함에 따라 상기 접지 전압(VSS)에서 활성화 상태의 레벨, 즉, 상기 전원 전압(DVDD)의 레벨로 제어된다.The power-on reset signal POR is controlled from the ground voltage VSS to the active level, that is, the level of the power source voltage DVDD, as the power source voltage DVDD rises above a certain level do.

상기 파워-온 리셋 신호 발생부(100)는 구체적으로 커플링 축전 수단(110), 전압 피드백 수단(120), 풀업 드라이빙 수단(130) 및 출력 축전 수단(140)을 구비한다.The power-on reset signal generator 100 includes a coupling storage unit 110, a voltage feedback unit 120, a pullup driving unit 130, and an output storage unit 140.

상기 커플링 축전 수단(110)은 검출 노드(NDET)와 상기 전원 노드(NDD) 사이에 형성된다. 그리고, 상기 커플링 축전 수단(110)은 상기 검출 노드(NDET)를 통하여 발생되는 검출 신호(VDET)의 전하를 축전한다.The coupling storage means 110 is formed between the detection node NDET and the power supply node NDD. The coupling storage means 110 stores the charge of the detection signal VDET generated through the detection node NDET.

상기 커플링 축전 수단(110)은 더욱 구체적으로 커플링 모스 트랜지스터(111)를 구비하며, 바람직하기로는, 커플링 메탈 캐패시터(113)을 더 구비한다.The coupling storage means 110 more specifically comprises a coupling MOS transistor 111, and preferably further comprises a coupling metal capacitor 113.

상기 커플링 모스 트랜지스터(111)는 소스 및 드레인 단자가 상기 전원 노드(NDD)와 상기 검출 노드(NDET) 중의 어느하나에 공통으로 접속되고, 게이트 단자가 상기 전원 노드(NDD)와 상기 검출 노드(NDET) 중의 다른 어느하나에 접속된다. 바람직하기로는, 상기 커플링 모스 트랜지스터(111)는 소스 및 드레인 단자가 상기 전원 노드(NDD)에 공통으로 접속되고, 게이트 단자가 상기 검출 노드(NDET)에 접속되는 피모스 트랜지스터로서, 모스 캐패시터를 형성된다.The coupling MOS transistor 111 has a source terminal and a drain terminal connected in common to either the power supply node NDD or the detection node NDET and a gate terminal connected to the power supply node NDD and the detection node NDET). Preferably, the coupling MOS transistor 111 is a PMOS transistor in which source and drain terminals are commonly connected to the power supply node NDD and a gate terminal is connected to the detection node NDET, and a MOS capacitor .

그리고, 상기 커플링 메탈 캐패시터(113)는 상기 전원 노드(NDD)와 상기 검출 노드(NDET) 사이에 형성된다.The coupling metal capacitor 113 is formed between the power supply node NDD and the detection node NDET.

상기 전압 피드백 수단(120)은 상기 검출 노드(NDET)와 상기 접지 노드(NSS) 사이에 형성된다. 그리고, 상기 전압 피드백 수단(120)은 상기 파워-온 리셋 신호(POR)의 전압이 상기 검출 신호(VDET)의 레벨에 피드백되도록 구동된다.The voltage feedback means 120 is formed between the detection node NDET and the ground node NSS. The voltage feedback means 120 is driven so that the voltage of the power-on reset signal POR is fed back to the level of the detection signal VDET.

상기 전압 피드백 수단(120)은 더욱 구체적으로 검출 트랜지스터(121)를 구비하며, 바람직하기로는, 보조 트랜지스터(123)를 구비한다.More specifically, the voltage feedback means 120 includes a detection transistor 121, and preferably includes an auxiliary transistor 123.

상기 검출 트랜지스터(121)는 상기 전원 노드(NDD)와 상기 검출 노드(NDET) 사이에 형성되는 피모스 타입의 트랜지스터이다. 그리고, 상기 검출 트랜지스터(121)는 상기 파워-온 리셋 신호(POR)에 게이팅된다.The detection transistor 121 is a PMOS transistor formed between the power supply node NDD and the detection node NDET. Then, the detection transistor 121 is gated to the power-on reset signal POR.

그리고, 상기 보조 트랜지스터(123)는 상기 전원 노드(NDD)와 상기 검출 노드(NDET) 사이에 형성되며, 상기 전원 전압(VDD)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. The auxiliary transistor 123 is a PMOS transistor formed between the power supply node NDD and the detection node NDET and gated by the power supply voltage VDD.

상기 풀업 드라이빙 수단(130)은 상기 검출 신호(VDET)의 전압 레벨에 의하여 상기 파워-온 리셋 신호(POR)의 전압 레벨을 상기 전원 전압(DVDD)쪽으로 상승시키도록 구동된다.The pull-up driving means 130 is driven to raise the voltage level of the power-on reset signal POR toward the power source voltage DVDD by the voltage level of the detection signal VDET.

상기 풀업 드라이빙 수단(130)은 더욱 구체적으로 드라이빙 트랜지스터(131)를 구비한다. 상기 드라이빙 트랜지스터(131)는 상기 전원 노드(NDD)와 상기 출력 노드(NOUT) 사이에 형성되며, 상기 검출 신호(VDET)에 게이팅된다.The pull-up driving means 130 further includes a driving transistor 131. The driving transistor 131 is formed between the power supply node NDD and the output node NOUT and is gated to the detection signal VDET.

상기 출력 축전 수단(140)은 상기 출력 노드(NOUT)와 상기 접지 노드(NSS) 사이에 형성된다. 그리고, 상기 출력 축전 수단(140)은 상기 파워-온 리셋(POR)의 전하를 축전한다.The output storage means 140 is formed between the output node NOUT and the ground node NSS. Then, the output storage means 140 stores the charge of the power-on reset (POR).

상기 출력 축전 수단(140)은 더욱 구체적으로 축전 모스 트랜지스터(141)를 구비하며, 바람직하기로는, 축전 메탈 캐패시터(143)을 더 구비한다.More specifically, the output storage means 140 includes a storage MOS transistor 141, and preferably further includes a storage metal capacitor 143.

상기 축전 모스 트랜지스터(141)는 소스 및 드레인 단자가 상기 접지 노드(NSS)와 상기 출력 노드(NOUT) 중의 어느 하나에 공통으로 접속되고, 게이트 단자가 상기 접지 노드(NSS)와 상기 출력 노드(NOUT) 중의 다른 어느하나에 접속된다. 바람직하기로는, 상기 축전 모스 트랜지스터(141)는 소스 및 드레인 단자가 상기 접지 노드(NSS)에 공통으로 접속되고, 게이트 단자가 상기 출력 노드(NOUT)에 접속되는 앤모스 트랜지스터로서, 모스 캐패시터를 형성된다.The power MOS transistor 141 has a source terminal and a drain terminal connected in common to either the ground node NSS or the output node NOUT and a gate terminal connected to the ground node NSS and the output node NOUT, ) Connected to any one of the first and second terminals. Preferably, the power MOS transistor 141 is an NMOS transistor in which a source terminal and a drain terminal are commonly connected to the ground node NSS and a gate terminal is connected to the output node NOUT, and a MOS capacitor is formed do.

그리고, 상기 축전 메탈 캐패시터(143)는 상기 접지 노드(NSS)와 상기 출력 노드(NOUT) 사이에 형성된다.The storage metal capacitor 143 is formed between the ground node NSS and the output node NOUT.

도 3은 도 2의 파워-온 리셋 회로에서의 주요 신호의 동작을 나타내는 도면이다. 3 is a diagram showing the operation of the main signal in the power-on reset circuit of FIG.

도 3을 참조하면, 파워 온 초기(0에서 t1 시점까지)의 상기 전원 전압(DVDD)의 인가에 따라, 상기 커플링 축전 수단(110)에 의하여, 상기 검출 신호(VDET)의 전압 레벨은 상승한다.3, the voltage level of the detection signal VDET is raised by the coupling storage means 110 in accordance with the application of the power source voltage DVDD at the initial stage of power-on (from 0 to t1) do.

그리고, 시점 t1과 시점 t2 사이에, 상기 검출 트랜지스터(121)가 턴온됨으로 인하여, 상기 전원 전압(DVDD)과 상기 검출 신호(VDET)의 전압차가 발생하게 된다.Between the time point t1 and the time point t2, the voltage difference between the power source voltage DVDD and the detection signal VDET is generated because the detection transistor 121 is turned on.

그리고, 시점 t2 이후에, 상기 드라이빙 트랜지스터(131)에 의하여 상기 파워-온 리셋 신호(POR)의 전압 레벨도 상승하게 된다.After the time t2, the voltage level of the power-on reset signal POR is also increased by the driving transistor 131. [

상기와 같은 구성의 파워-온 리셋 신호 발생부(100)에 의하여, 상기 전원 전압(DVDD)의 레벨이 충분히 상승한 후 즉, 안정화 상태에서, 상기 파워-온 리셋 신호(POR)의 전압 레벨은 상기 전원 전압(DVDD)의 레벨로 된다.In the stabilized state after the level of the power supply voltage DVDD sufficiently rises by the power-on reset signal generator 100 having the above-described configuration, the voltage level of the power- And becomes the level of the power supply voltage DVDD.

한편, 본 발명의 상기 예비 신호 발생부(100)에서, 도 4에서와 같이, 예비 전하 축전 수단(140)의 예비 모스 트랜지스터(141)의 소스/드레인 단자와 게이트 단자 사이에 누설 전류가 발생될 수 있다.4, a leakage current is generated between the source / drain terminal and the gate terminal of the preliminary MOS transistor 141 of the preliminary charge storage means 140 in the preliminary signal generator 100 of the present invention .

이 경우, 상기 예비 신호(VPRE)의 전압 레벨이 하강하게 되고, 그 결과, 상기 파워-온 리셋 신호(POR)가 접지 전압(VSS)으로 비활성화되는 경우도 발생될 수 있다. 그 결과, 본 발명의 파워-온 리셋 회로를 내장하는 반도체 장치의 내부 회로들도 디스에이블되는 오동작이 발생될 수 있다.In this case, the voltage level of the preliminary signal VPRE may be lowered, and as a result, the power-on reset signal POR may be inactivated to the ground voltage VSS. As a result, the internal circuits of the semiconductor device incorporating the power-on reset circuit of the present invention may also be disabled to cause a malfunction.

이를 방지하기 위하여, 본 발명의 파워-온 리셋 회로는 풀업 유지부(200)를 구비한다.To prevent this, the power-on reset circuit of the present invention includes a pull-up holding portion 200.

계속 도 1 및 도 2를 참조하면, 상기 유지부(200)는 활성화되는 상기 파워-온 리셋 신호(POR)에 응답하여, 상기 출력 노드(NOUT)에 상기 전원 전압(DVDD)을 공급하도록 구동된다. 1 and 2, the holding unit 200 is driven to supply the power source voltage DVDD to the output node NOUT in response to the power-on reset signal POR to be activated .

상기 풀업 유지부(200)는, 바람직하기로는, 인버터(210) 및 풀업 트랜지스터(220)를 구비한다.The pull-up holding unit 200 preferably includes an inverter 210 and a pull-up transistor 220.

상기 인버터(210)는 활성화된 상기 파워-온 리셋 신호(POR)를 인버팅하여 접지 전압(VSS) 레벨의 출력을 제공한다. 상기 풀업 트랜지스터(220)는 상기 전원 노드(NDD)와 상기 출력 노드(NOUT) 사이에 형성되며, 상기 인버터(210)의 출력 즉, 파워-온 리셋 신호(POR)에 응답하여 게이팅된다.The inverter 210 inverts the activated power-on reset signal POR to provide an output of a ground voltage (VSS) level. The pull-up transistor 220 is formed between the power supply node NDD and the output node NOUT and is gated in response to an output of the inverter 210, that is, a power-on reset signal POR.

이에 따라, 도 4에서와 같이, 출력 축전 수단(140)의 축전 모스 트랜지스터(141)의 소스/드레인 단자와 게이트 단자 사이에 누설 전류(Ik)가 발생되는 경우에도, 상기 풀업 트랜지스터(220)가 턴온됨으로써, 상기 파워-온 리셋 신호(POR)는 전원 전압(DVDD)의 활성화 상태를 유지하여, 레벨 안정성이 강화된다.4, even when the leakage current Ik is generated between the source / drain terminal and the gate terminal of the power MOSFET 121 of the output storage means 140, the pull-up transistor 220 By turning on, the power-on reset signal POR maintains the activated state of the power supply voltage DVDD, and the level stability is enhanced.

그 결과, 본 발명의 파워-온 리셋 회로에 의하면, 누설 전류에 의한 오동작이 방지되어, 파워-온 리셋 신호의 신뢰성이 강화된다.
As a result, according to the power-on reset circuit of the present invention, malfunction caused by the leakage current is prevented, and reliability of the power-on reset signal is enhanced.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (6)

삭제delete 삭제delete 파워-온 리셋 회로에 있어서,
전원 전압이 인가되는 전원 노드와 접지 전압이 인가되는 접지 노드 사이에 형성되며, 출력 노드를 파워-온 리셋 신호를 발생하는 파워-온 리셋 신호 발생부로서, 상기 파워-온 리셋 신호는 상기 전원 전압이 일정 레벨 이상으로 상승함에 따라 활성화되는 상기 파워-온 리셋 신호 발생부; 및
활성화되는 상기 파워-온 리셋 신호에 응답하여, 상기 출력 노드에 상기 전원 전압을 공급하도록 구동되는 풀업 유지부를 구비하며,
상기 파워-온 리셋 신호 발생부는
검출 노드와 상기 전원 노드 사이에 형성되어, 상기 검출 노드를 통하여 발생되는 검출 신호의 전하를 축전하는 커플링 축전 수단;
상기 검출 노드와 상기 접지 노드 사이에 형성되는 전압 피드백 수단으로서, 상기 파워-온 리셋 신호의 전압 레벨이 상기 검출 신호의 레벨에 피드백되도록 구동되는 상기 전압 피드백 수단;
상기 검출 신호의 전압 레벨에 의하여 상기 파워-온 리셋 신호의 전압 레벨을 구동하는 풀업 드라이빙 수단; 및
상기 출력 노드와 상기 접지 노드 사이에 형성되어, 상기 파워-온 리셋 신호의 전하를 축전하는 출력 축전 수단을 구비하고,
상기 커플링 축전 수단은
소스 및 드레인 단자가 상기 전원 노드와 상기 검출 노드 중의 어느하나에 공통으로 접속되고, 게이트 단자가 상기 전원 노드와 상기 검출 노드 중의 다른 어느하나에 접속되는 커플링 모스 트랜지스터를 구비하는 것을 특징으로 하는 파워-온 리셋 회로.
In a power-on reset circuit,
On reset signal generator for generating a power-on reset signal between the power supply node to which the power supply voltage is applied and the ground node to which the ground voltage is applied, the output node comprising: a power- The power-on reset signal generator being activated when the power-on reset signal rises above a predetermined level; And
And a pull-up holding section that is driven to supply the power supply voltage to the output node in response to the power-on reset signal being activated,
The power-on reset signal generator
A coupling storage means formed between the detection node and the power supply node, for storing charge of the detection signal generated through the detection node;
Voltage feedback means formed between the detection node and the ground node, the voltage feedback means being driven such that a voltage level of the power-on reset signal is fed back to a level of the detection signal;
A pull-up driving means for driving a voltage level of the power-on reset signal by a voltage level of the detection signal; And
And an output storage means formed between the output node and the ground node for storing charges of the power-on reset signal,
The coupling storage means
And a coupling MOS transistor whose source and drain terminals are commonly connected to either the power supply node or the detection node and whose gate terminal is connected to either the power supply node or the detection node. On-reset circuit.
파워-온 리셋 회로에 있어서,
전원 전압이 인가되는 전원 노드와 접지 전압이 인가되는 접지 노드 사이에 형성되며, 출력 노드를 파워-온 리셋 신호를 발생하는 파워-온 리셋 신호 발생부로서, 상기 파워-온 리셋 신호는 상기 전원 전압이 일정 레벨 이상으로 상승함에 따라 활성화되는 상기 파워-온 리셋 신호 발생부; 및
활성화되는 상기 파워-온 리셋 신호에 응답하여, 상기 출력 노드에 상기 전원 전압을 공급하도록 구동되는 풀업 유지부를 구비하며,
상기 파워-온 리셋 신호 발생부는
검출 노드와 상기 전원 노드 사이에 형성되어, 상기 검출 노드를 통하여 발생되는 검출 신호의 전하를 축전하는 커플링 축전 수단;
상기 검출 노드와 상기 접지 노드 사이에 형성되는 전압 피드백 수단으로서, 상기 파워-온 리셋 신호의 전압 레벨이 상기 검출 신호의 레벨에 피드백되도록 구동되는 상기 전압 피드백 수단;
상기 검출 신호의 전압 레벨에 의하여 상기 파워-온 리셋 신호의 전압 레벨을 구동하는 풀업 드라이빙 수단; 및
상기 출력 노드와 상기 접지 노드 사이에 형성되어, 상기 파워-온 리셋 신호의 전하를 축전하는 출력 축전 수단을 구비하고,
상기 전압 피드백 수단은
상기 전원 노드와 상기 검출 노드 사이에 형성되며, 상기 파워-온 리셋 신호에 의하여 게이팅되는 검출 트랜지스터를 구비하는 것을 특징으로 하는 파워-온 리셋 회로.
In a power-on reset circuit,
On reset signal generator for generating a power-on reset signal between the power supply node to which the power supply voltage is applied and the ground node to which the ground voltage is applied, the output node comprising: a power- The power-on reset signal generator being activated when the power-on reset signal rises above a predetermined level; And
And a pull-up holding section that is driven to supply the power supply voltage to the output node in response to the power-on reset signal being activated,
The power-on reset signal generator
A coupling storage means formed between the detection node and the power supply node, for storing charge of the detection signal generated through the detection node;
Voltage feedback means formed between the detection node and the ground node, the voltage feedback means being driven such that a voltage level of the power-on reset signal is fed back to a level of the detection signal;
A pull-up driving means for driving a voltage level of the power-on reset signal by a voltage level of the detection signal; And
And an output storage means formed between the output node and the ground node for storing charges of the power-on reset signal,
The voltage feedback means
And a detection transistor formed between the power supply node and the detection node and gated by the power-on reset signal.
파워-온 리셋 회로에 있어서,
전원 전압이 인가되는 전원 노드와 접지 전압이 인가되는 접지 노드 사이에 형성되며, 출력 노드를 파워-온 리셋 신호를 발생하는 파워-온 리셋 신호 발생부로서, 상기 파워-온 리셋 신호는 상기 전원 전압이 일정 레벨 이상으로 상승함에 따라 활성화되는 상기 파워-온 리셋 신호 발생부; 및
활성화되는 상기 파워-온 리셋 신호에 응답하여, 상기 출력 노드에 상기 전원 전압을 공급하도록 구동되는 풀업 유지부를 구비하며,
상기 파워-온 리셋 신호 발생부는
검출 노드와 상기 전원 노드 사이에 형성되어, 상기 검출 노드를 통하여 발생되는 검출 신호의 전하를 축전하는 커플링 축전 수단;
상기 검출 노드와 상기 접지 노드 사이에 형성되는 전압 피드백 수단으로서, 상기 파워-온 리셋 신호의 전압 레벨이 상기 검출 신호의 레벨에 피드백되도록 구동되는 상기 전압 피드백 수단;
상기 검출 신호의 전압 레벨에 의하여 상기 파워-온 리셋 신호의 전압 레벨을 구동하는 풀업 드라이빙 수단; 및
상기 출력 노드와 상기 접지 노드 사이에 형성되어, 상기 파워-온 리셋 신호의 전하를 축전하는 출력 축전 수단을 구비하고,
상기 풀업 드라이빙 수단은
상기 전원 노드와 상기 출력 노드 사이에 형성되는 피모스 타입의 드라이빙 트랜지스터로서, 상기 검출 신호에 게이팅되는 상기 드라이빙 트랜지스터를 구비하는 것을 특징으로 하는 파워-온 리셋 회로.
In a power-on reset circuit,
On reset signal generator for generating a power-on reset signal between the power supply node to which the power supply voltage is applied and the ground node to which the ground voltage is applied, the output node comprising: a power- The power-on reset signal generator being activated when the power-on reset signal rises above a predetermined level; And
And a pull-up holding section that is driven to supply the power supply voltage to the output node in response to the power-on reset signal being activated,
The power-on reset signal generator
A coupling storage means formed between the detection node and the power supply node, for storing charge of the detection signal generated through the detection node;
Voltage feedback means formed between the detection node and the ground node, the voltage feedback means being driven such that a voltage level of the power-on reset signal is fed back to a level of the detection signal;
A pull-up driving means for driving a voltage level of the power-on reset signal by a voltage level of the detection signal; And
And an output storage means formed between the output node and the ground node for storing charges of the power-on reset signal,
The pull-up driving means
And a driving transistor of a PMOS type formed between the power supply node and the output node, the driving transistor being provided with the driving transistor gated to the detection signal.
파워-온 리셋 회로에 있어서,
전원 전압이 인가되는 전원 노드와 접지 전압이 인가되는 접지 노드 사이에 형성되며, 출력 노드를 파워-온 리셋 신호를 발생하는 파워-온 리셋 신호 발생부로서, 상기 파워-온 리셋 신호는 상기 전원 전압이 일정 레벨 이상으로 상승함에 따라 활성화되는 상기 파워-온 리셋 신호 발생부; 및
활성화되는 상기 파워-온 리셋 신호에 응답하여, 상기 출력 노드에 상기 전원 전압을 공급하도록 구동되는 풀업 유지부를 구비하며,
상기 파워-온 리셋 신호 발생부는
검출 노드와 상기 전원 노드 사이에 형성되어, 상기 검출 노드를 통하여 발생되는 검출 신호의 전하를 축전하는 커플링 축전 수단;
상기 검출 노드와 상기 접지 노드 사이에 형성되는 전압 피드백 수단으로서, 상기 파워-온 리셋 신호의 전압 레벨이 상기 검출 신호의 레벨에 피드백되도록 구동되는 상기 전압 피드백 수단;
상기 검출 신호의 전압 레벨에 의하여 상기 파워-온 리셋 신호의 전압 레벨을 구동하는 풀업 드라이빙 수단; 및
상기 출력 노드와 상기 접지 노드 사이에 형성되어, 상기 파워-온 리셋 신호의 전하를 축전하는 출력 축전 수단을 구비하고,
상기 출력 축전 수단은
소스 및 드레인 단자가 상기 접지 노드와 상기 출력 노드 중의 어느하나에 공통으로 접속되고, 게이트 단자가 상기 접지 노드와 상기 출력 노드 중의 다른 어느하나에 접속되는 축전 모스 트랜지스터를 구비하는 것을 특징으로 하는 파워-온 리셋 회로. In a power-on reset circuit,
On reset signal generator for generating a power-on reset signal between the power supply node to which the power supply voltage is applied and the ground node to which the ground voltage is applied, the output node comprising: a power- The power-on reset signal generator being activated when the power-on reset signal rises above a predetermined level; And
And a pull-up holding section that is driven to supply the power supply voltage to the output node in response to the power-on reset signal being activated,
The power-on reset signal generator
A coupling storage means formed between the detection node and the power supply node, for storing charge of the detection signal generated through the detection node;
Voltage feedback means formed between the detection node and the ground node, the voltage feedback means being driven such that a voltage level of the power-on reset signal is fed back to a level of the detection signal;
A pull-up driving means for driving a voltage level of the power-on reset signal by a voltage level of the detection signal; And
And an output storage means formed between the output node and the ground node for storing charges of the power-on reset signal,
The output storage means
And a power MOS transistor whose source and drain terminals are commonly connected to either the ground node or the output node and whose gate terminal is connected to the other of the ground node and the output node. On reset circuit.
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