KR101609320B1 - 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템 - Google Patents

디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템 Download PDF

Info

Publication number
KR101609320B1
KR101609320B1 KR1020140123330A KR20140123330A KR101609320B1 KR 101609320 B1 KR101609320 B1 KR 101609320B1 KR 1020140123330 A KR1020140123330 A KR 1020140123330A KR 20140123330 A KR20140123330 A KR 20140123330A KR 101609320 B1 KR101609320 B1 KR 101609320B1
Authority
KR
South Korea
Prior art keywords
integrated chip
signal
display panel
receiver
chip
Prior art date
Application number
KR1020140123330A
Other languages
English (en)
Other versions
KR20160032812A (ko
Inventor
민준규
Original Assignee
주식회사 넥시아 디바이스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 넥시아 디바이스 filed Critical 주식회사 넥시아 디바이스
Priority to KR1020140123330A priority Critical patent/KR101609320B1/ko
Publication of KR20160032812A publication Critical patent/KR20160032812A/ko
Application granted granted Critical
Publication of KR101609320B1 publication Critical patent/KR101609320B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0291—Details of output amplifiers or buffers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 시리얼 인터페이스 트랜스미터를 생략할 수 있고, 한 종류의 칩만으로 디스플레이 패널의 구동을 위한 시스템을 구성할 수 있으며, 특히 타이밍 컨트롤러와 종단부측 드라이버 칩 간의 거리 증가에 따른 신호 감쇄 문제를 해결할 수 있는 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템에 관한 것이다.
본 발명에 따른 디스플레이 패널 구동용 통합칩은, 디스플레이 패널의 영상 표시를 위한 신호를 수신하고, 이퀄라이져, 클럭/데이터 리커버리 및 병렬기를 포함하는 시리얼 인터페이스 리시버와; 상기 시리얼 인터페이스 리시버를 통해 신호를 제공받아 처리하고, 타이밍 제어 신호를 생성하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러로부터 출력되는 신호를 상기 디스플레이 패널로 제공하는 채널 드라이버; 및 상기 시리얼 인터페이스 리시버로부터 신호를 제공받아 출력하는 드라이버 버퍼;를 포함하고,
상기 시리얼 인터페이스 리시버에서 상기 드라이버 버퍼로 제공되는 신호는 상기 이퀄라이져에 의한 등화 후, 상기 클럭/데이터 리커버리에 의한 복구 전 상태의 신호인 것을 특징으로 한다.

Description

디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템{ONE CHIP FOR DISPLAY PANEL DRIVE AND DISPLAY PANEL DRIVE SYSTEM WITH THE SAME}
본 발명은 디스플레이 패널 구동 시스템에 관한 것으로서, 보다 상세하게는 타이밍 컨트롤러와 드라이버 아이씨(Driver IC)를 일체화하고, 한 종류의 시리얼 인터페이스만을 사용하여, 입력 영상 신호를 처리하고 이를 디스플레이부에 표시할 수 있도록 하는 디스플레이 패널 구동 시스템 및 이를 구비하는 디스플레이 장치에 관한 것이다.
평판 디스플레이(Flat panel display)는 음극 선관을 사용한 컴퓨터 모니터나 텔레비전보다 얇고 가벼운 디스플레이 장치를 지칭하는데, 현재는 텔레비전을 비롯하여 휴대폰, 노트북, 디지털 카메라 등과 같은 대부분의 전기 전자 장치에 널리 적용되고 있다.
이러한 평판 디스플레이의 구동을 위해서는 고속 인터페이스 타이밍 컨트롤러(Timing Controller, T-Con)와 구동칩(Driver IC)이 반드시 필요하다.
도 5는 종래 디스플레이 패널 구동 시스템의 일 례를 나타낸 시스템 회로도이고, 도 6은 도 5의 시스템에 사용되는 디스플레이 구동칩의 블록 회로도이고, 도 7은 도 5에 사용되는 시리얼 인터페이스 트랜스미터의 블록 회로도이다.
도 5 내지 도 7을 참조하면, 종래 디스플레이 패널 구동 시스템은 하나의 타이밍 컨트롤러(T-Con)만을 별개의 보드 형태로 구비하고, 이러한 하나의 타이밍 컨트롤러에서 출력되는 신호가 트랜스미터(Transmitter, Tx)를 통해 복수 개의 구동칩에 각각 전달되도록 구성된다.
중/대형 이상의 디스플레이 패널의 경우 대부분 독립된 IC를 사용하고 있는데, 특히 최근 디스플레이 패널의 대형화에 따라 타이밍 컨트롤러 (T-Con)과 구동칩(Driver IC) 간의 거리가 가장자리의 경우 매우 멀어져 신호 전달이 잘 안되는 문제가 발생하였다.
그리고, 이러한 종래 디스플레이 패널 구동 시스템에 따르면, 도 5와 같이 입력과 출력 측에 서로 상이한 종류의 시리얼 인터페이스(즉, "시리얼 I/F 1 RX" 및 "시리얼 I/F 2 TX")를 사용해야만 했다. 참고로, 도 5의 "시리얼 I/F 1 RX"의 대표적인 예로 RSDS 또는 eDP를 들 수 있고, 도 5 및 도 6의 "시리얼 I/F 2 TX"의 대표적인 예로 LSDS 또는 Mini LVDS를 들 수 있다.
즉, 종래 디스플레이 패널 구동 시스템은 이처럼 서로 상이한 2개 종류의 시리얼 인터페이스가 반드시 필요하였고, 이에 따라 칩 크가 커지는 문제점이 존재하였다.
도 8은 종래 디스플레이 패널 구동 시스템의 또 다른 예를 나타낸 시스템 회로도이고, 도 9는 도 8의 종래 시스템에 사용되는 일체형 칩의 블록 회로도이다.
도 5의 종래 디스플레이 패널 구동 시스템의 문제점을 해결하기 위하여, 도 8 및 도 9와 같이 타이밍 컨트롤러(T-Con)와 디스플레이 구동칩(Display Driver IC)을 일체화한 일체형 칩 형태를 적용한 디스플레이 구동 시스템이 제안되었다.
그러나, 도 8의 종래 실시예과 같은 일체형 칩을 적용하더라도 도 9에서 알 수 있듯이 여전히 서로 상이한 2종류의 시리얼 인터페이스(즉, "시리얼 I/F 1 RX" 및 "시리얼 I/F 2 TX")가 필요하게 되고, 디스플레이의 대형화에 따른 T-Con 측과 각 DDI 사이의 거리 증가에 따른 문제는 도 8과 같은 종래 구동 시스템에 의하더라도 이를 해결하지 못하는 한계가 있었다.
참고로, 도 10은 PCB 길이와 주파수에 따른 신호 감쇄 현상을 나타낸 실험예이다. 도 10에서 알 수 있듯이, 종래 디스플레이 패널 구동 시스템에 의할 경우, 디스플레이 패널의 크기 즉, PCB 길이가 클수록 타이밍 컨트롤러와 종단부측 드라이버 칩 간의 거리 증가에 따른 신호 감쇄 현상이 급격하게 발생하고 있음을 알 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 시리얼 인터페이스 트랜스미터를 생략할 수 있고, 한 종류의 칩만으로 디스플레이 패널의 구동을 위한 전체 시스템을 구성할 수 있으며, 특히 종래 타이밍 컨트롤러와 구동칩 간의 거리 증가에 따른 신호 감쇄 문제를 해결할 수 있는 디스플레이 패널 구동 시스템 및 이를 구비하는 디스플레이 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 디스플레이 패널 구동용 통합칩은, 디스플레이 패널의 영상 표시를 위한 신호를 수신하고, 이퀄라이져, 클럭/데이터 리커버리 및 병렬기를 포함하는 시리얼 인터페이스 리시버와; 상기 시리얼 인터페이스 리시버를 통해 신호를 제공받아 처리하고, 타이밍 제어 신호를 생성하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러로부터 출력되는 신호를 상기 디스플레이 패널로 제공하는 채널 드라이버; 및 상기 시리얼 인터페이스 리시버로부터 신호를 제공받아 출력하는 드라이버 버퍼;를 포함하고,
상기 시리얼 인터페이스 리시버에서 상기 드라이버 버퍼로 제공되는 신호는, 상기 이퀄라이져에 의한 등화 후, 상기 클럭/데이터 리커버리에 의한 복구 전 상태의 신호인 것을 특징으로 한다.
그리고, 본 발명에 따른 디스플레이 패널 구동 시스템은, 디스플레이 패널의 영상 표시를 위한 신호를 수신하는 리시버와; 상기 리시버를 통해 신호를 제공받아 처리하고, 타이밍 제어 신호를 생성하는 타이밍 컨트롤러와; 상기 타이밍 컨트롤러로부터 출력되는 신호를 상기 디스플레이 패널로 제공하는 채널 드라이버; 및 상기 리시버에 수신되는 신호를 증폭하여 출력하는 드라이버 버퍼로 구성된 적어도 2개의 통합칩(이하, '제1 통합칩, 제2 통합칩'라 함);를 포함하여 구성되고,
상기 제1 통합칩의 리시버를 통해 수신되는 신호는 상기 제1 통합칩의 드라이버 버퍼의 출력을 통해 상기 제2 통합칩의 리시버로 전달되도록 구성되는 것을 특징으로 한다.
본 발명에 따른 디스플레이 패널 구동 시스템 및 이를 구비하는 디스플레이 장치에 의하면, 두 종류의 칩이 필요하였던 종래 구동 시스템과 달리, 한 종류의 칩만으로 디스플레이 패널의 구동을 위한 시스템을 구성할 수 있게 되고, 특히 고속 시리얼 인터페이스 트랜스미터(High Speed Serial Interface Transmitter)를 생략할 수 있어 칩 크기를 감소시킬 수 있으며, 디스플레이 패널의 크기에 관계없이 보드 상의 신호의 전달 거리를 일정하고 짧게 구현할 수 있게 된다.
이에 따라, 디스플레이 장치의 성능 향상은 물론, 디스플레이 패널 구동칩의 크기와, 구동 시스템의 제조 비용을 절감할 수 있는 효과가 있다.
도 1은 본 발명에 따른 디스플레이 패널 구동용 통합칩의 블록 회로도.
도 2는 본 발명에 따른 통합칩을 이용하여 구성되는 디스플레이 패널 구동 시스템의 블록 구성도.
도 3은 본 발명의 제1 실시예에 따른 디스플레이 패널 구동 시스템을 나타낸 시스템 회로도.
도 4는 본 발명의 제2 실시예에 따른 디스플레이 패널 구동 시스템을 나타낸 시스템 회로도.
도 5는 종래 디스플레이 패널 구동 시스템의 일 례를 나타낸 시스템 회로도.
도 6은 도 5의 시스템에 사용되는 디스플레이 구동칩의 블록 회로도.
도 7은 도 5에 사용되는 시리얼 인터페이스 트랜스미터의 블록 회로도.
도 8은 종래 디스플레이 패널 구동 시스템의 또 다른 예를 나타낸 시스템 회로도.
도 9는 도 8의 종래 시스템에 사용되는 일체형 칩의 블록 회로도.
도 10은 PCB 길이와 주파수에 따른 신호 감쇄 현상을 나타낸 실험예.
본 발명에서 사용하는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 명세서에서, "~ 상에 또는 ~ 상부에" 라 함은 대상 부분의 위, 아래 또는 종단부에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다. 또한, 영역, 판 등의 부분이 다른 부분 "상에 또는 상부에" 있다고 할 때, 이는 다른 부분 "바로 상에 또는 상부에" 접촉하여 있거나 간격을 두고 있는 경우 뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
또한, 본 명세서에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예, 장점 및 특징에 대하여 상세히 설명하도록 한다.
도 1은 본 발명에 따른 디스플레이 패널 구동용 통합칩의 블록 회로도이다. 도 1을 참조하면, 본 발명의 통합칩(10)은 디스플레이 패널 구동 시스템을 구성하기 위한 하나의 칩 형태로서, 세부적으로 리시버(11), 타이밍 컨트롤러(13), 채널 드라이버(15), 및 시리얼 인터페이스 드라이버(17)를 포함하여 구성된다.
본 발명의 리시버(11)(Receiver,RX)는 디스플레이 패널의 영상 표시를 위한 신호를 수신하는 구성부이다. 참고로, 본 발명의 디스플레이 패널 구동 시스템은 상호 직렬 구조로 연결되는 적어도 2개의 통합칩(10,20)을 갖도록 구성되는데, 이 중 첫번째 통합칩(10)의 리시버(11)는 데이터 라인을 통해 튜터 및 그래픽카드로부터 신호를 받도록 구성되고, 나머지 통합칩(20,30,..,N)의 리시버(21,31)는 이웃하는 통합칩으로부터 신호를 전달받도록 구성된다.
바람직한 실시예에 따르면, 리시버(RX)(11)는 고속 시리얼 인터페이스 리시버(High Speed Serial Interface receiver)로 구성될 수 있다.
그리고, 세부적으로 리시버(RX)(11)는 신호의 간섭 및 왜곡을 보상하기 위한 이퀄라이져(Equalizer), 수신된 신호로부터 클럭(Clock)과 데이터(Data)를 추출 및 복구하는 클럭/데이터 리커버리(Clock/Data Recovery,CDR), 및 직렬로 들어온 신호들을 병렬로 변환하는 병렬기(Deserializer)를 포함할 수 있다.
상기 경우, 리시버(11)의 클럭/데이터 리커버리를 통해 복구된 클럭(Clock) 및 데이터(Data) 신호는 병렬기에 의해 병렬 형태로 변환된 후, 타이밍 컨트롤러(13)로 전달된다.
본 발명의 타이밍 컨트롤러(13)(Timing Controller:T-Con)는 리시버(11)를 통해 영상 신호를 제공받아 처리하고, 디스플레이 구동을 위한 타이밍 제어 신호를 생성하는 구성이다.
종래 디스플레이 패널 구동 시스템은 도 5 및 도 8과 같이 하나의 타이밍 컨트롤러(T-Con)만을 별개의 칩 형태로 구비하고, 이러한 하나의 타이밍 컨트롤러에서 출력되는 신호가 트랜스미터(Transmitter, Tx)를 통해 복수 개의 통합칩에 각각 전달되도록 구성된다.
반면, 본 발명의 타이밍 컨트롤러(13)는 각 통합칩(10,20,..,N) 마다 하나씩 탑재되어, 타이밍 컨트롤러(T-Con)/구동칩(Driver IC) 통합형 IC 구조(T-Con Embedded Driver IC)로 형성되는 것을 특징으로 한다.
본 발명의 채널 드라이버(15)(Channel Driver,C/D)는 타이밍 컨트롤러(13)로부터 출력되는 신호를 각 채널을 통해 디스플레이 패널에 제공함으로써, 목적하는 영상이 디스플레이 패널에 표시될 수 있도록 하는 구성이다.
본 발명의 시리얼 인터페이스 드라이버(Serial I/F Driver)(17)는 리시버(11)를 통해 수신되는 영상 신호를 또 다른 통합칩의 리시버(21)로 전달하는 기능을 하는 구성이다.
바람직한 실시예에 따르면, 시리얼 인터페이스 드라이버(17)는 드라이버 버퍼(Driver Buffer)로 구성되어 통합칩(10)의 출력측에 탑재되고, 이러한 드라이버 버퍼(17)는 리시버(11)에 수신되는 영상 신호를 증폭하여 출력하도록 구성된다.
드라이버 버퍼(17)로 제공되는 신호는 구체적으로 다음과 같다. 즉, 리시버(11)에 수신되는 신호는 이퀄라이져(Equalizer)에 의한 등화를 거쳐 클럭/데이터 리커버리 (Clock/Data Recovery,CDR)에 의해 클럭 신호와 데이터 신호로 복구되는데, 여기서, 드라이버 버퍼(17)로 제공되는 신호는 이퀄라이져(Equalizer)에 의한 등화 후, 클럭/데이터 리커버리(Clock/Data Recovery,CDR)에 의한 복구 전 상태의 신호가 그에 해당한다.
참고로, 도 8과 종래 디스플레이 구동용 칩의 경우, 타이밍 컨트롤러(T-Con)와 구동칩(Driver IC)을 일체화하여 구성하고 있으나, 도 8의 경우 리시버(11)에 수신되는 신호는 등화, 복원 및 병렬 변환 과정을 모두 거친 후 타이밍 컨트롤러로 전달된 후에, 시리얼 인터페이스 트랜스미터(즉, 도 8의 "시리얼 I/F 2 TX)로 전달되어 출력되도록 구성되는 것이 차이점이다.
본 발명에 따른 디스플레이 패널 구동 시스템은 상기와 같은 구성 및 특징을 갖는 통합칩을 다수 개(10,20,..,N)로 연결함으로써, 두 종류의 칩이 필요하였던 종래 구동 시스템과 달리, 한 종류의 칩만으로 디스플레이 패널의 구동을 위한 시스템을 구성할 수 있게 되고, 특히 고속 시리얼 인터페이스 트랜스미터(High Speed Serial Interface Transmitter)를 생략할 수 있으며, 신호전달 거리를 일정하고 짧게 유지할 수 있게 된다.
참고로, 이러한 통합칩(10)은 다수 개가 연결됨으로써 본 발명의 디스플레이 패널 구동 시스템을 구성하는 바, 이하에서 사용하는 "제1 통합칩, 제2 통합칩,.., 제N 통합칩" 등의 용어는 본 발명의 특징을 설명함에 있어서 다수 개의 통합칩들을 상호 물리적으로 구분하여 지칭하기 위한 것이며, 제1 통합칩과 제2 통합칩이 반드시 다른 구성으로 이루어짐을 의미하는 것이 아님을 밝혀둔다. 즉, 제1 통합칩, 제2 통합칩,.., 제N 통합칩은 모두 동일한 구성을 포함하는 각 통합칩을 복수 개로 나열하여 구분한 것에 해당할 수 있다.
이하에서는, 전술한 통합칩(10)을 복수 개로 연결하여 구성되는 본 발명의 디스플레이 패널 구동 시스템에 대해 설명하도록 한다.
도 2는 본 발명에 따른 통합칩을 이용하여 구성되는 디스플레이 패널 구동 시스템의 블록 구성도이고, 도 3은 본 발명의 제1 실시예에 따른 디스플레이 패널 구동 시스템을 나타낸 시스템 회로도이다. 도 2 및 3을 참조하면, 본 발명의 제1 실시예에 따른 디스플레이 패널 구동 시스템은 싱글 포트 모드(Single Port Mode)로서, 비디오 라인 데이터 (Video Line Data)는 하나의 채널만을 통해 통합칩(10)으로 전송되도록 구성된다.
제1 실시예에 따른 디스플레이 패널 구동 시스템은 도 1에서 설명 및 도시한 통합칩(10)이 적어도 3개 이상의 N개로 구비되어 직렬 구조로 연결되게 구성된다.
이하에서는, N개의 통합칩을 지칭함에 있어서, 가장 앞단에 구비되는 통합칩을 제1 통합칩(10)이라 칭하고, 이후에 연이어 구비되는 각 통합칩을 차례대로 제2 통합칩(20), 제3 통합칩(30),..., 제N 통합칩(N)라 칭하기로 한다.
그리고, 제2 통합칩(20), 제3 통합칩(30), 제N 통합칩(N)을 각각 구성하는 각 리시버(21,31), 타이밍 컨트롤러(23,33), 채널 드라이버(25,35), 드라이버 버퍼(27,37)는 도 1에서 설명 및 도시한 통합칩(10)의 리시버(11), 타이밍 컨트롤러(13), 채널 드라이버(15), 드라이버 버퍼(17)와 동일하다.
먼저, 제1 통합칩(10)은 LVDS(Low voltage differential signaling) 또는 eDP(Embedded Display Port)와 같은 시리얼 인터페이스를 통해 영상 신호 즉, 비디오 라인 데이터를 입력받게 된다.
그리고, 제1 통합칩(10)에 이웃하게 배치되는 제2 통합칩(20)은 제1 통합칩(10)과 연결되어 해당 영상 신호를 제공받도록 구성된다. 즉, 제1 통합칩(10)의 리시버(11)를 통해 수신되는 영상 신호는 제1 통합칩(10)의 드라이버 버퍼(17)의 출력을 통해 제2 통합칩(20)의 리시버(21)로 전달되도록 구성된다.
이때, 제1 통합칩(10)의 리시버(11)에서 제1 통합칩(10)의 드라이버 버퍼(17)로 제공되는 영상 신호는 이퀄라이져(Equalizer)에 의한 등화 후, 클럭/데이터 리커버리 (Clock/Data Recovery,CDR)에 의한 복구 전 상태의 신호일 수 있으며, 이와 같은 신호가 제1 통합칩(10)의 드라이버 버퍼(17)를 매개로 하여 제2 통합칩(20)으로 전달되는 것이다.
그리고, 제2 통합칩(20)에 이웃하게 배치되는 제3 통합칩(30)은 제2 통합칩(20)과 연결되어 해당 영상 신호를 제공받도록 구성된다. 즉, 제2 통합칩(20)의 리시버(21)를 통해 제1 통합칩(10)으로부터 수신되는 영상 신호는 제2 통합칩(20)의 드라이버 버퍼(27)의 출력을 통해 제3 통합칩(30)의 리시버(31)로 전달되도록 구성된다.
이때, 제2 통합칩(20)은 제1 통합칩(10)과 마찬가지로 이퀄라이져 (Equalizer)에 의한 등화 후, 클럭/데이터 리커버리 (Clock/Data Recovery,CDR)에 의한 복구 전 상태의 신호가 제2 통합칩(20)의 드라이버 버퍼(27)로 제공되어 제3 통합칩(30)으로 전달되도록 구성된다.
그리고, 제3 통합칩(30) 이후에 연속적으로 연결 배치되는 제4 통합칩, 제5 통합칩,...,제N 통합칩은 전술한 제2 및 제3 통합칩(10,20,30) 간의 신호 송수신 방법과 동일한 방법으로 해당 영상 신호를 전달 및 제공받게 된다.
그리고, 각 통합칩에 전달되는 영상 신호는 해당 통합칩에 각각 탑재되어 있는 타이밍 컨트롤러(13)(T-Con)와 채널 드라어버(C/D)를 거쳐 디스플레이 패널(예컨대, LCD 패널)에 입력됨으로써 해당 디스플레이 패널에 목적하는 글자나 이미지를 표현하게 된다.
상기와 같은 구성에 의해, 한 종류의 시리얼 인터페이스(Serial Interface)만을 사용하여 디스플레이 패널 구동 시스템을 구성할 수 있게 되고, 디스플레이 패널의 크기에 관계없이 보드 상의 신호의 전달 거리를 도 3의 기호'①,②,③..ⓝ'과 같이 일정하고 짧게 구현할 수 있어, 종래 신호 전달 거리 증가에 따른 신호 감쇄 문제를 해결할 수 있게 되었다.
도 4는 본 발명의 제2 실시예에 따른 디스플레이 패널 구동 시스템을 나타낸 시스템 회로도이다. 도 4를 참조하면, 본 발명의 제2 실시예에 따른 디스플레이 패널 구동 시스템은 멀티 포트 모드(Multi Port Mode)로서, 비디오 라인 데이터 (Video Line Data)는 복수 개의 채널을 통해 이에 연결된 해당 통합칩으로 전송되도록 구성된다.
제2 실시예에 따른 디스플레이 패널 구동 시스템은 도 1에서 설명 및 도시한 통합칩(10)이 적어도 6개 이상의 N개로 구비되고, 비디오 라인 데이터를 통합칩으로 전송하기 위한 채널은 M개로 구성된다. 여기서, 'M'은 'N' 보다 작은 수로 이루어진다.
참고로, 제1 실시예의 디스플레이 패널 구동 시스템은 한 개의 채널만을 사용하여, 해당 채널이 가장 앞단에 구비되는 통합칩과 연결되게 구성되나, 제2 실시예의 디스플레이 패널 구동 시스템은 채널이 다수 개로 구비되어, 각 채널은 단위 간격 마다 해당 통합칩에 각각 연결되게 구성된다.
여기서, '단위 간격'이란 직렬 구조로 배치되는 다수 개의 통합칩에 있어서, 연이어 배치되는 적어도 3개의 통합칩을 지칭한다.
따라서, 제n 번째 채널이 연결되어 있는 통합칩과 제n+1 번째 채널이 연결되어 있는 통합칩 사이에는 채널이 연결되지 않은 적어도 2개의 통합칩이 배치되게 된다.
도 4 실시예의 경우, 가장 앞단에 구비되는 통합칩(이하, 제1' 통합칩)(10')에 제1 번째 채널이 연결되고, 상기 제1 번째 채널이 연결된 통합칩으로부터 단위 간격에 위치하는 또 다른 하나의 통합칩(이하, 제1'' 통합칩)(20')에 제2 번째 채널이 연결되며, 마지막 채널 즉, 제M 번째 채널은 최종단에 위치하는 통합칩의 적어도 2번째 이전에 위치하는 통합칩에 연결되게 구성하였다.
상기 경우, 가장 앞단에 구비되는 제1' 통합칩(10')는 제1 번째 채널을 통해 영상 신호 즉, 비디오 라인 데이터를 전송받게 된다.
그리고, 제1' 통합칩(10')에 이웃하게 배치되는 제2' 통합칩(20')는 제1' 통합칩(10')와 연결되어 해당 영상 신호를 제공받도록 구성된다. 즉, 제1' 통합칩(10')의 리시버를 통해 수신되는 영상 신호는 제1' 통합칩(10')의 드라이버 버퍼의 출력을 통해 제2' 통합칩(20')의 리시버로 전달되도록 구성된다.
이때, 제1' 통합칩(10')의 리시버에서 제1' 통합칩(10')의 드라이버 버퍼로 제공되는 영상 신호는 이퀄라이져(Equalizer)에 의한 등화 후, 클럭/데이터 리커버리 (Clock/Data Recovery,CDR)에 의한 복구 전 상태의 신호일 수 있으며, 이와 같은 신호가 제1' 통합칩(10')의 드라이버 버퍼를 매개로 하여 제2' 통합칩(20')으로 전달되는 것이다.
그리고, 제2' 통합칩(20')에 이웃하게 배치되는 제3' 통합칩은 제2' 통합칩 (20')과 연결되어 해당 영상 신호를 제공받도록 구성된다. 즉, 제2' 통합칩(20')의 리시버를 통해 제1' 통합칩(10')으로부터 수신되는 영상 신호는 제2' 통합칩(20')의 드라이버 버퍼의 출력을 통해 제3' 통합칩의 리시버로 전달되도록 구성된다.
이때, 제2' 통합칩(20')은 제1' 통합칩(10')과 마찬가지로 이퀄라이져 (Equalizer)에 의한 등화 후, 클럭/데이터 리커버리 (Clock/Data Recovery,CDR)에 의한 복구 전 상태의 신호가 제2' 통합칩(20')의 드라이버 버퍼로 제공되어 제3' 통합칩으로 전달되도록 구성된다.
이와 같이, 제1 실시예의 경우, 하나의 채널을 통해 제1 통합칩(10), 제2 통합칩(20),...,제N 통합칩(N) 모두가 순차적으로 영상 신호를 전달받도록 구성되는 반면, 본 발명의 제2 실시예의 경우, 제1 번째 채널을 통해 제1' 통합칩(10'), 제2' 통합칩(20'), 및 제3' 통합칩이 순차적으로 영상 신호를 전달받고, 이와 별개로 제1'' 통합칩(10''), 상기 제1'' 통합칩(10'')에 이웃하며 연결되는 제2'' 통합칩, 및 상기 제2'' 통합칩에 이웃하며 연결되는 제3'' 통합칩은 제2 번째 채널을 통해 순차적으로 영상 신호를 전달받도록 구성된다.
그리고, 전술한 방식에 따라 각 통합칩에 전달되는 영상 신호는 해당 통합칩에 각각 탑재되어 있는 타이밍 컨트롤러(T-Con)와 채널 드라어버(C/D)를 거쳐 디스플레이 패널(예컨대, LCD 패널)에 입력됨으로써 해당 디스플레이 패널에 목적하는 글자나 이미지의 표시를 구현하게 된다.
상기에서 본 발명의 바람직한 실시예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확히 설명하기 위한 것일 뿐이며, 본 발명의 실시예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다.
이와 같이 변형된 실시예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.
10: 통합칩(제1 통합칩) 11,21,31: 리시버
13,23,33: 타이밍 컨트롤러 15,25,35: 채널 드라이버
17,27,37: 드라이버 버퍼 20: 제2 통합칩
30: 제3 통합칩 10': 제1' 통합칩
20': 제2' 통합칩

Claims (6)

  1. 디스플레이 패널의 구동을 위한 통합칩으로서,
    상기 디스플레이 패널의 영상 표시를 위한 신호를 수신하고, 이퀄라이져, 클럭/데이터 리커버리 및 병렬기를 포함하는 시리얼 인터페이스 리시버; 상기 시리얼 인터페이스 리시버를 통해 신호를 제공받아 처리하고, 타이밍 제어 신호를 생성하는 타이밍 컨트롤러; 상기 타이밍 컨트롤러로부터 출력되는 신호를 상기 디스플레이 패널로 제공하는 채널 드라이버; 및 상기 시리얼 인터페이스 리시버로부터 신호를 제공받아 출력하는 드라이버 버퍼;를 포함하고,
    상기 시리얼 인터페이스 리시버에서 상기 드라이버 버퍼로 제공되는 신호는, 상기 이퀄라이져에 의한 등화 후, 상기 클럭/데이터 리커버리에 의한 복구 전 상태의 신호인 것을 특징으로 하는 디스플레이 패널 구동용 통합칩.
  2. 제1 항에 있어서,
    상기 타이밍 컨트롤러가 상기 시리얼 인터페이스 리시버를 통해 제공받는 신호는, 상기 클럭/데이터 리커버리를 통해 클럭 및 데이터 신호로 복구된 후 상기 병렬기에 의해 병렬 형태로 변환된 신호인 것을 특징으로 하는 디스플레이 패널 구동용 통합칩.
  3. 삭제
  4. 삭제
  5. 디스플레이 패널 구동 시스템으로서,
    상기 디스플레이 패널의 영상 표시를 위한 신호를 수신하는 리시버; 상기 리시버를 통해 신호를 제공받아 처리하고, 타이밍 제어 신호를 생성하는 타이밍 컨트롤러; 상기 타이밍 컨트롤러로부터 출력되는 신호를 상기 디스플레이 패널로 제공하는 채널 드라이버; 및 상기 리시버에서 수신되는 신호를 증폭하여 출력하는 드라이버 버퍼로 이루어진 통합칩을 포함하고,
    상기 통합칩은 적어도 6이상의 자연수 N개로 구성되는 복수 개 통합칩으로 구비되며,
    상기 복수 개 통합칩은 M개 채널로부터 직접 데이터를 전송받는 채널 통합칩과, 상기 채널로부터 직접 데이터를 전송받지 않는 비채널 통합칩으로 구성되며,
    상기 M은 N보다 작고 2보다 큰 자연수이며,
    상기 채널 통합칩과 이웃하는 상기 채널 통합칩 사이에는 적어도 두 개의 비채널 통합칩이 위치하는 것을 특징으로 하며,
    상기 채널 통합칩의 리시버를 통해 수신되는 신호는 상기 채널 통합칩의 드라이버 버퍼의 출력을 통해 상기 채널 통합칩과 이웃하는 제1비채널 통합칩의 리시버로 전달되고, 상기 제1비채널 통합칩의 리시버를 통해 수신되는 신호는 상기 제1비채널 통합칩의 드라이버 버퍼의 출력을 통해 상기 제1비채널 통합칩과 이웃하는 제2비채널 통합칩의 리시버로 전달되는 것을 특징으로 하는 디스플레이 패널 구동 시스템.

  6. 삭제
KR1020140123330A 2014-09-17 2014-09-17 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템 KR101609320B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140123330A KR101609320B1 (ko) 2014-09-17 2014-09-17 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140123330A KR101609320B1 (ko) 2014-09-17 2014-09-17 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템

Publications (2)

Publication Number Publication Date
KR20160032812A KR20160032812A (ko) 2016-03-25
KR101609320B1 true KR101609320B1 (ko) 2016-04-20

Family

ID=55645471

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140123330A KR101609320B1 (ko) 2014-09-17 2014-09-17 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템

Country Status (1)

Country Link
KR (1) KR101609320B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108632417A (zh) * 2018-06-04 2018-10-09 Oppo广东移动通信有限公司 驱动芯片、图像传感器、摄像头，以及电子设备
CN116682340A (zh) * 2023-03-21 2023-09-01 海信视像科技股份有限公司 数据通讯方法、显示装置及电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008151940A (ja) 2006-12-15 2008-07-03 Hitachi Displays Ltd 表示装置
JP2010190932A (ja) 2009-02-16 2010-09-02 Mitsubishi Electric Corp 表示装置および駆動装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008151940A (ja) 2006-12-15 2008-07-03 Hitachi Displays Ltd 表示装置
JP2010190932A (ja) 2009-02-16 2010-09-02 Mitsubishi Electric Corp 表示装置および駆動装置

Also Published As

Publication number Publication date
KR20160032812A (ko) 2016-03-25

Similar Documents

Publication Publication Date Title
US7483006B2 (en) Liquid crystal display, driver chip and driving method thereof
US7705841B2 (en) Display system and method for embeddedly transmitting data signals, control signals, clock signals and setting signals
CN102708842B (zh) 拼接屏图像处理器
US10447964B2 (en) Interface conversion circuit, display panel driving method and display apparatus
US7283132B2 (en) Display panel driver
US8421779B2 (en) Display and method thereof for signal transmission
KR102176504B1 (ko) 표시장치와 그 구동방법
US7609254B2 (en) Signal driving system for a display
US9564077B2 (en) Display apparatus, driving chip set, and operating method thereof
CN1512474A (zh) 连接器及利用该连接器驱动液晶显示器的装置
EP2251855A2 (en) Display apparatus
US20050168429A1 (en) [flat panel display and source driver thereof]
US9787995B2 (en) Source driver, driving circuit and display apparatus
KR101609320B1 (ko) 디스플레이 패널 구동용 통합칩 및 이를 구비하는 디스플레이 패널 구동 시스템
US20070262944A1 (en) Apparatus and method for driving a display panel
KR102288529B1 (ko) 표시장치
KR20100078605A (ko) 데이터 송신 및 수신 장치들
US20060291573A1 (en) Signal interface
US8253715B2 (en) Source driver and liquid crystal display device having the same
EP2902997B1 (en) A system for relayed data transmission in a high-speed serial link in a display
US20150054723A1 (en) Data Transmission Device, Data Transmission Method and Display Device
JP4972581B2 (ja) 映像データ伝送システムおよび映像データ伝送方法
CN107123406A (zh) 一种显示驱动器及显示装置
US10528313B2 (en) Display device
US8390605B2 (en) Interface circuit and method for transmitting data through the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20190329

Year of fee payment: 4