KR101600504B1 - Flat typed capacitor - Google Patents

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Abstract

상하로 적층되는 다수의 유전체 세라믹; 상기 유전체 세라믹중 최상부 유전체 세라믹의 상면과 최하부 유전체 세라믹의 하면에 각각 형성된 연장 전극패턴; 및 상기 최상부 유전체 세라믹과 상기 최하부 유전체 세라믹 사이에서 상기 유전체 세라믹의 경계마다 형성된 전극패턴을 포함하며, 상기 전극패턴은 전기적으로 2그룹으로 분류되어, 하나의 그룹은 상기 연장 전극패턴 중 하나에 전기적으로 연결되고, 다른 그룹은 상기 연장 전극패턴 중 다른 하나에 전기적으로 연결되어 다수의 단위 커패시터를 구성하는 것을 특징으로 하는 평판형 커패시터가 개시된다.A plurality of dielectric ceramics stacked vertically; An extended electrode pattern formed on the upper surface of the uppermost dielectric ceramic and the lower surface of the lowermost dielectric ceramic, respectively, of the dielectric ceramics; And an electrode pattern formed between the uppermost dielectric ceramic and the lowermost dielectric ceramic at each border of the dielectric ceramic, wherein the electrode patterns are classified into two groups electrically, one group electrically connected to one of the extended electrode patterns And another group is electrically connected to the other of the extended electrode patterns to constitute a plurality of unit capacitors.

Description

평판형 커패시터{Flat typed capacitor}[0001] The present invention relates to a flat type capacitor,

본 발명은 평판형 커패시터에 관한 것으로, 특히 낮은 비유전율을 갖는 유전체 세라믹을 이용하여 정전용량을 증가시키면서 기계적 강도를 확보할 수 있는 기술에 관련한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a planar capacitor, and more particularly, to a technique capable of securing a mechanical strength while increasing a capacitance by using a dielectric ceramic having a low relative dielectric constant.

반도체 소자의 집적화에 따라, 고주파수에서의 임피던스 매칭이나 스위칭 노이즈를 제거하기 위한 목적으로 MOS(Metal Oxide Semiconductor) 커패시터가 널리 사용되고 있다.BACKGROUND ART [0002] Metal oxide semiconductor (MOS) capacitors have been widely used for the purpose of eliminating impedance matching or switching noise at high frequencies in accordance with the integration of semiconductor devices.

MOS 커패시터는 금속 전극과 유전체 산화물, 그리고 반도체 소자로 구성되며, 유전체 산화물은 박막 형태로 구성된다.The MOS capacitor is composed of a metal electrode, a dielectric oxide, and a semiconductor device, and the dielectric oxide is formed in a thin film form.

이러한 MOS 커패시터는 작은 사이즈에서도 유전체 산화물이 박막 두께를 갖기 때문에 수 십 ㎊ 이상의 높은 정전용량을 가지고 있으며, 유전체 산화물로서 SiO2와 같이 저유전율을 갖는 물질을 사용하기 때문에 고주파수 영역에서 높은 Q값이 요구되는 응용 분야에 최적화 되어 있다.Such a MOS capacitor has a high capacitance of several tens of nanometers or more because a dielectric oxide has a thin film thickness even in a small size, and a material having a low dielectric constant such as SiO 2 is used as a dielectric oxide, so that a high Q value is required in a high frequency region Applications.

이러한 MOS 커패시터는 반도체 제조공정을 적용하여 제조되기 때문에 제조 비용이 상대적으로 높아 이를 필요로 하는 회로설계 분야에서는 부담이 되고 있다. 또한, 유전체 산화물로서 SiO2가 박막으로 구성되어 있기 때문에, 정전기 방전에 대해서 매우 취약하다는 단점을 가지고 있다.Since such a MOS capacitor is manufactured by applying a semiconductor manufacturing process, the manufacturing cost is relatively high, which is a burden in the field of circuit design which requires the MOS capacitor. In addition, since SiO 2 is formed as a thin film as the dielectric oxide, it has a disadvantage that it is very weak against electrostatic discharge.

이러한 MOS 커패시터의 대체 부품으로서, 유전체 세라믹을 이용한 단층 커패시터(Single Layer Capacitor)가 있다.As a substitute for such a MOS capacitor, there is a single layer capacitor using a dielectric ceramic.

MOS 커패시터에서 사용하는 SiO2와 같은 유전체와는 달리, 유전체 세라믹은 비유전율이 4∼18,000까지 넓은 범위를 가지기 때문에, 이를 이용한 단층 커패시터는 다양한 정전용량을 구현할 수 있다는 장점이 있다. 하지만, 비유전율이 높아지면 품질계수 Q가 낮아지며 온도 변화에 따른 정전용량의 변화율 또한 급격하게 변화되는 특징이 있기 때문에 설계적인 제한 요소를 갖는다.Unlike dielectrics such as SiO 2 used in MOS capacitors, dielectric ceramics have a wide dielectric constant ranging from 4 to 18,000, and single-layer capacitors using the dielectric ceramics have advantages in that they can realize various capacitances. However, as the relative dielectric constant increases, the quality factor Q is lowered, and the rate of change of the capacitance due to the temperature change also rapidly changes.

단층 커패시터는 한 쌍의 전극과 그 사이에 개재된 유전체 세라믹으로 구성되며, 유전체 세라믹의 비유전율, 세라믹 두께, 그리고 전극 면적을 조정하여 다양한 정전 용량으로 설계할 수 있다.The single-layer capacitor is composed of a pair of electrodes and a dielectric ceramic interposed therebetween, and can be designed with various capacitances by adjusting dielectric constant, ceramic thickness, and electrode area of the dielectric ceramic.

예를 들어, 단층 커패시터의 형태로서 높은 정전용량을 필요로 하는 경우, 유전율이 높은 유전체 세라믹 재료의 선택, 전극 면적 확대, 유전체 세라믹 두께를 얇게 감소하는 설계를 반영할 수 있다.For example, when a high capacitance is required in the form of a single-layer capacitor, selection of a dielectric ceramic material with a high dielectric constant, enlargement of electrode area, and reduction of the dielectric ceramic thickness can be reflected.

정전용량을 증가하는 방법으로서, 높은 비유전율의 재료를 선택하는 경우, 상술한 바와 같이 품질계수 Q의 감소와 정전용량의 온도에 따른 변화율의 증가를 감안해야 한다. 특히, 단층 커패스터를 고주파수 응용 분야에 사용해야 하는 경우, 이러한 낮은 품질계수는 열 발생 및 효율 저하와 직접 연관되므로 중요한 검토 사항이 된다.As a method of increasing the capacitance, in the case of selecting a material having a high relative dielectric constant, it is necessary to take into consideration a decrease in the quality factor Q and an increase in the rate of change of the capacitance depending on the temperature as described above. In particular, when a single layer coater is to be used in high frequency applications, this low quality factor is an important consideration because it is directly related to heat generation and efficiency degradation.

전극 면적의 확대와 유전체 세라믹 두께 감소는 구조적 설계 변경에 의한 정전용량 증가의 방법이 될 수 있다. 하지만, 단층 커패시터를 반도체 소자 내에 집적하여 장착하는 경우, 소자 사이즈는 일정 크기 이내로 제작되어야 하므로, 이로 인한 정전용량은 설계적인 한계점이 있다. The enlargement of the electrode area and the reduction of the dielectric ceramic thickness can be a method of increasing the capacitance by the structural design change. However, when the single-layer capacitor is integrated and mounted in a semiconductor device, the device size must be fabricated within a certain size, and the resulting capacitance has a design limit.

특히, 유전체 세라믹 두께의 감소는 단층 커패시터의 기계적 강도가 유지되는 수준 이내에서 설계되어야 하며, 현재까지 업계에서 제조 가능한 두께는 가로 3.0㎜×세로 1.2㎜를 기준으로 0.12㎜ 정도인 것으로 알려져 있다. 예를 들어, 비유전율 10, 품질계수 10,000인 유전체 세라믹을 이용하여 상술한 사이즈의 단층 커패시터를 제조하는 경우, 구현 가능한 정전용량은 약 2.7㎊로 계산되며, 동일 크기의 MOS 커패시터의 정전용량 16㎊ ∼ 18㎊에 크게 미치지 못한다. Particularly, the reduction of the thickness of the dielectric ceramic should be designed within a level at which the mechanical strength of the single-layer capacitor is maintained, and the thickness that can be manufactured in the industry up to now is known to be about 0.12 mm on the basis of 3.0 mm width x 1.2 mm length. For example, when a single-layer capacitor having the above-described size is fabricated using a dielectric ceramic having a relative dielectric constant of 10 and a quality factor of 10,000, the electrostatic capacity that can be implemented is calculated to be about 2.7 kV and the electrostatic capacity of the same- ~ 18..

또한, 고주파수 응용 분야에 사용되는 수 십 ㎊ 이하의 단층 커패시터는 MOS 커패시터에서 문제시 되었던 정전기 방전에 대해서도 취약하다는 단점이 있다.In addition, single-layer capacitors of several tens of 사용 or less, which are used in high frequency applications, are also vulnerable to electrostatic discharges which have been a problem in MOS capacitors.

높은 정전용량을 가지는 커패시터는 정전기 방전에 대하여 내성을 지닌다. 이러한 내성은 커패시터가 직류 성분을 차단하고 교류 성분을 통과시키는 고유한 필터 기능을 보유하고 있기 때문인 것으로 해석되고 있으며, ESD는 일종의 교류 성분이기 때문에 이론적으로 커패시터는 ESD 필터링 기능이 있다고 볼 수 있다.A capacitor with a high capacitance is resistant to electrostatic discharge. This resistance is interpreted to be due to the fact that the capacitor has a unique filter function that blocks the direct current component and passes the alternating current component. The ESD is theoretically an ESD filtering function because ESD is a kind of AC component.

구체적으로, ESD는 1ns 이하의 매우 빠른 펄스 파형으로 유입되는바, 다시 말해 1ns 이내에 피크 에너지가 유입되기 때문에 1㎓의 교류 파형으로 볼 수 있다. 따라서, 커패시터의 공진 주파수가 1㎓보다 낮은 경우 ESD를 흡수하여 접지로 배출한다고 볼 수 있다. Specifically, the ESD flows into a very fast pulse waveform of less than 1 ns, that is, the peak waveform of 1 GHz can be seen because the peak energy flows in less than 1 ns. Therefore, when the resonance frequency of the capacitor is lower than 1 GHz, ESD is absorbed and discharged to the ground.

커패시터의 공진주파수는 정전용량과 유전체 물질, 그리고 구성 요소에 따라 좌우되며 다음의 식으로 표시된다.The resonant frequency of the capacitor depends on the capacitance and the dielectric material, and the component, and is expressed by the following equation.

Figure 112014065700490-pat00001
Figure 112014065700490-pat00001

커패시터의 공진주파수는 대부분 정전용량 C에 의해 크게 좌우되며, 예를 들어, 1㎓ 미만의 공진 주파수를 가지는 커패시터의 정전용량은 50㎊∼150㎊ 이상인 경우이다.Most of the resonant frequency of the capacitor is largely influenced by the capacitance C. For example, the capacitance of the capacitor having a resonant frequency of less than 1 GHz is 50 ㎊ to 150 ㎊ or more.

그러나, 이러한 정전용량 범위의 커패시터는 ESD에 대한 반복적인 내성이 수 회 미만이며, ESD 피크가 높아지게 되면 그 횟수는 급격하게 감소하게 된다. 즉, 커패시터의 ESD 내성에서 문제점이 노출되며, 실제 회로에 장착하는 경우, 커패시터는 ESD에 의해 절연이 파괴되어 전기적인 쇼트 불량으로 나타나게 된다. However, capacitors in this capacitance range have fewer repetitive immunity to ESD, and the number of ESD peaks increases drastically as the peak increases. That is, the problem is exposed to the ESD resistance of the capacitor, and when the capacitor is mounted on an actual circuit, the ESD breaks the insulation, resulting in an electrical short failure.

특히, 고주파수 응용범위에서는 커패시터의 정전용량은 수 십 ㎊ 미만으로 제한되는데 이러한 경우 ESD의 취약성이 크게 대두될 수 있다.In particular, in high frequency applications, the capacitance of capacitors is limited to less than a few tens of nanometers, which can lead to significant vulnerability to ESD.

MOS 커패시터나 단층 커패시터를 반도체 집적소자 내에 포함하여 구성하는 경우, ESD에 의한 커패시터의 절연 파괴는 반도체 소자와 신뢰성과 직접 연관되므로 이에 대한 대책 또한 필요하다.When MOS capacitors or single-layer capacitors are included in a semiconductor integrated device, dielectric breakdown of capacitors by ESD is directly related to reliability with semiconductor devices, and countermeasures are also needed.

따라서, 본 발명의 목적은 높은 정전용량과 높은 품질계수를 가지는 평판형 커패시터를 제공하는 것이다.It is therefore an object of the present invention to provide a flat plate capacitor having a high capacitance and a high quality factor.

본 발명의 다른 목적은 구조적으로 간단하고 작은 사이즈를 구비하면서도 충분한 방전 경로를 형성하여 유입되는 ESD를 신뢰성 있게 제거할 수 있는 평판형 커패시터를 제공하는 것이다.It is another object of the present invention to provide a planar capacitor which is structurally simple, has a small size, and forms a sufficient discharge path to reliably remove the introduced ESD.

상기의 목적은, 상하로 적층되는 다수의 유전체 세라믹; 상기 유전체 세라믹중 최상부 유전체 세라믹의 상면과 최하부 유전체 세라믹의 하면에 각각 형성된 연장 전극패턴; 및 상기 최상부 유전체 세라믹과 상기 최하부 유전체 세라믹 사이에서 상기 유전체 세라믹의 경계마다 형성된 전극패턴을 포함하며, 상기 전극패턴은 전기적으로 2그룹으로 분류되어, 하나의 그룹은 상기 연장 전극패턴 중 하나에 전기적으로 연결되고, 다른 그룹은 상기 연장 전극패턴 중 다른 하나에 전기적으로 연결되어 다수의 단위 커패시터를 구성하고, 상기 유전체 세라믹을 개재하여 인접하고 서로 다른 그룹에 속하는 전극패턴 쌍은 서로 중첩하는 것을 특징으로 하는 평판형 커패시터에 의해 달성된다.The above object is achieved by a dielectric ceramic material comprising: a plurality of dielectric ceramics laminated vertically; An extended electrode pattern formed on the upper surface of the uppermost dielectric ceramic and the lower surface of the lowermost dielectric ceramic, respectively, of the dielectric ceramics; And an electrode pattern formed between the uppermost dielectric ceramic and the lowermost dielectric ceramic at each border of the dielectric ceramic, wherein the electrode patterns are classified into two groups electrically, one group electrically connected to one of the extended electrode patterns And the other group is electrically connected to the other of the extended electrode patterns to constitute a plurality of unit capacitors, and electrode pattern pairs which are adjacent to each other via the dielectric ceramics and belong to different groups overlap each other This is achieved by a planar capacitor.

바람직하게, 상기 전극패턴 쌍 중 어느 하나 사이에 개재된 유전체 세라믹을 관통하는 이격 공간이 형성되어 해당 전극패턴 쌍이 서로 대향할 수 있다.Preferably, a spacing space is formed through the dielectric ceramic interposed between any one of the electrode pattern pairs so that the electrode pattern pairs can face each other.

더욱 바람직하게, 상기 이격 공간은 Si, Zn, Cu, Ni, 및 C 중 어느 하나를 포함하는 물질로 채워질 수 있다.More preferably, the spacing space may be filled with a material comprising any of Si, Zn, Cu, Ni, and C.

바람직하게, 상기 유전체 세라믹은 동일한 재료이거나, 적어도 하나 이상이 다른 재료일 수 있다.Preferably, the dielectric ceramic may be the same material, or at least one may be another material.

바람직하게, 상기 유전체 세라믹의 비유전율은 1 ∼ 30,000 범위일 수 있다.Preferably, the relative dielectric constant of the dielectric ceramic may range from 1 to 30,000.

바람직하게, 상기 연장 전극패턴의 최외부면은 Ag, Au, Al, Pd, 및 Cu 중 어느 하나로 구성될 수 있다.Preferably, the outermost surface of the extended electrode pattern may be composed of any one of Ag, Au, Al, Pd, and Cu.

바람직하게, 상기 전극패턴은 Cu, Ni, Ag, Au, Pd, 및 Pt 중 어느 하나로 구성될 수 있다.Preferably, the electrode pattern may be formed of any one of Cu, Ni, Ag, Au, Pd, and Pt.

바람직하게, 상기 연장 전극패턴의 일부분을 제거하여 정전용량을 미세하게 조정할 수 있으며, 상기 연장 전극패턴은 레이저 가공이나 화학적 에칭에 의해 제거될 수 있다.Preferably, a portion of the extended electrode pattern may be removed to finely adjust the capacitance, and the extended electrode pattern may be removed by laser processing or chemical etching.

바람직하게, 상기 전극패턴과 연장 전극패턴은 스크린 인쇄법이나 스퍼터링에 의해 형성될 수 있다.Preferably, the electrode pattern and the extended electrode pattern may be formed by screen printing or sputtering.

바람직하게, 상기 커패시터의 정전용량은 상기 전극패턴 사이에 개재된 유전체 세라믹의 재료를 선택하거나 두께를 조절하여 또는 상기 전극패턴이 서로 중첩하는 면적을 조절하여 설계하며, 상기 커패시터의 기계적 강도는 상기 연장 전극패턴과 상기 전극패턴사이에 개재된 유전체 세라믹의 두께를 조절하여 설계할 수 있다.Preferably, the capacitance of the capacitor is designed by selecting a material of the dielectric ceramic interposed between the electrode patterns, adjusting the thickness, or adjusting the area where the electrode patterns overlap with each other, and the mechanical strength of the capacitor The thickness of the dielectric ceramic interposed between the electrode pattern and the electrode pattern can be adjusted and designed.

상기한 구조에 의하면, 낮은 비유전율의 높은 품질계수를 가지는 유전체 세라믹 재료를 사용하여 다양한 정전용량 설계가 가능한 평판형 커패시터를 구현할 수 있다.According to the above-described structure, it is possible to realize a planar capacitor capable of designing various capacitances by using a dielectric ceramic material having a high coefficient of quality with a low relative dielectric constant.

또한, ESD에 대한 반복적인 내성을 가지기 때문에 반복적인 사용에도 ESD에 의한 유전체 세라믹의 절연 파괴를 방지할 수 있다.In addition, since it has repeated resistance to ESD, dielectric breakdown of dielectric ceramics by ESD can be prevented even in repeated use.

또한, 구조적으로 간단하면서 반도체 소자 내에 집적할 수 있는 적합한 사이즈를 구비하면서도 충분한 방전 경로를 형성하여 유입되는 ESD를 신뢰성 있게 제거할 수 있다.In addition, the ESD can be reliably removed by forming a sufficient discharge path while having an appropriate size that is structurally simple and can be integrated in a semiconductor device.

또한, 정전용량의 조정이 내부 회로에 의해 결정되기 때문에, 평판형 소자의 두께를 신뢰성 있는 기계적 강도를 가지게 구성하므로써, 공정 중 크랙 발생을 방지 할 수 있다.Further, since the adjustment of the capacitance is determined by the internal circuit, cracks can be prevented from occurring in the process by making the thickness of the flat plate-like element to have a reliable mechanical strength.

도 1은 본 발명의 일 실시 예에 따른 평판형 커패시터의 외관도이다.
도 2는 분해 사시도이다.
도 3은 도 1의 A-A를 따라 절단한 단면도이다.
도 4는 실제 사용되는 일 예를 보여준다.
도 5는 본 발명의 다른 실시 예에 따른 평판형 커패시터를 보여주는 단면도이다.
도 6은 본 발명의 다른 실시 예에 따른 평판형 커패시터를 보여주는 단면도이다.1 is an external view of a planar capacitor according to an embodiment of the present invention.
2 is an exploded perspective view.
3 is a cross-sectional view taken along line AA of FIG.
Fig. 4 shows an example in which it is actually used.
5 is a cross-sectional view illustrating a planar capacitor according to another embodiment of the present invention.
6 is a cross-sectional view illustrating a planar capacitor according to another embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 따른 평판형 커패시터를 상세하게 설명한다.Hereinafter, a planar capacitor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 평판형 커패시터의 외관도이고, 도 2는 분해 사시도이며, 도 3은 도 1의 A-A를 따라 절단한 단면도이다.FIG. 1 is an external view of a planar capacitor according to an embodiment of the present invention, FIG. 2 is an exploded perspective view, and FIG. 3 is a cross-sectional view taken along line A-A of FIG.

평판형 커패시터(100)는, 시트 형상의 유전체 세라믹(150), 유전체 세라믹 (150)의 상면과 하면에 각각 형성된 전극패턴(110, 120), 유전체 세라믹(160), 유전체 세라믹(160)의 상면에 형성되고 전극패턴(110)과 비어 홀(162)을 개재하여 전기적으로 연결되는 연장 전극패턴(130), 그리고 유전체 세라믹(170), 및 유전체 세라믹(170)의 하면에 형성되고 전극패턴(120)과 비어홀(172)을 개재하여 전기적으로 연결되는 연장 전극패턴(140)으로 이루어진다.The planar capacitor 100 includes a sheet-like dielectric ceramic 150, electrode patterns 110 and 120 formed on the upper and lower surfaces of the dielectric ceramic 150, a dielectric ceramic 160, An extended electrode pattern 130 formed on the dielectric layer 110 and electrically connected to the electrode pattern 110 through the via hole 162, a dielectric ceramic 170, and a dielectric ceramic 170, And an extended electrode pattern 140 electrically connected via a via hole 172.

이러한 구조에 의하면, 전극패턴(110)과 전극패턴(120)은 그 사이에 유전체 세라믹(150)이 개재되며 연장 전극패턴(130, 140)을 통해 한 쌍의 외부단자를 구성함으로써 하나의 독립적인 커패시터(100)를 구성한다.According to this structure, the electrode pattern 110 and the electrode pattern 120 have a dielectric ceramic 150 interposed therebetween and constitute a pair of external terminals through the extended electrode patterns 130 and 140, Thereby constituting the capacitor 100.

여기서, 유전체 세라믹(160, 170)은 각각 유전체 세라믹(150)의 상면과 하면에 접합하여 유전체 세라믹(150)의 상면과 하면에 형성된 전극패턴(110, 120)을 덮는다.The dielectric ceramics 160 and 170 are bonded to the upper and lower surfaces of the dielectric ceramic 150 to cover the electrode patterns 110 and 120 formed on the upper and lower surfaces of the dielectric ceramic 150, respectively.

전극패턴(110, 120)은 크기와 형상(이 예에서는 사각형)이 다양하게 구성되고, 유전체 세라믹(150)의 두께에 의해 이격되고 일정 면적으로 중첩된다.The electrode patterns 110 and 120 are variously formed in size and shape (square in this example), are spaced apart by the thickness of the dielectric ceramic 150, and are overlapped with a certain area.

또한, 연장 전극패턴(130, 140)은 각각 유전체 세라믹(160, 170)의 외부 노출면에 배치되며, 도 1을 보면 커패시터(100)의 평면 면적보다 약간 작게 형성되었지만 동일한 크기를 갖도록 확대될 수 있다. The extended electrode patterns 130 and 140 are disposed on the outer exposed surfaces of the dielectric ceramics 160 and 170 and are formed to be slightly smaller than the planar area of the capacitor 100 in FIG. have.

전극패턴(110, 120)과 연장 전극패턴(130, 140)은 유전체 세라믹(150, 160, 170) 표면에 스크린 인쇄법으로 형성하거나, TiN이나 TiW을 스퍼터링하고 금(Au)을 도금하여 이중 구조로 형성되도록 할 수 있다.The electrode patterns 110 and 120 and the extended electrode patterns 130 and 140 may be formed by a screen printing method on the surfaces of the dielectric ceramics 150 and 160 and 170 or by sputtering TiN or TiW and plating Au, As shown in FIG.

전극패턴(110, 120)은 Cu, Ni, Ag, Au, Pd, 및 Pt 중 어느 하나일 수 있으며, 특히, 연장 전극패턴(130, 140)은 최외부면은 Ag, Au, Al, Pd, 및 Cu 중 어느 하나로 형성될 수 있다.The electrode patterns 110 and 120 may be any one of Cu, Ni, Ag, Au, Pd and Pt. In particular, the outermost electrode patterns 130 and 140 may be formed of Ag, Au, And Cu.

또한, 전기 통로인 비어 홀(162, 172)은, 유전체 세라믹(160, 170) 각각을 레이저 드릴링 또는 기계적 펀칭으로 적어도 하나 이상의 구멍을 뚫고 전기전도성 금속을 포함한 페이스트를 충진하거나 도금 방식으로 형성할 수 있다. 비어 홀(162, 172)에 사용되는 전기전도성 금속 성분은 전극패턴(130, 140)과 동일한 것으로 구성할 수 있다.The via holes 162 and 172 serving as electric paths can be formed by inserting at least one or more holes into each of the dielectric ceramics 160 and 170 by laser drilling or mechanical punching and filling the paste containing the electroconductive metal or by plating have. The electrically conductive metal components used for the via holes 162 and 172 may be the same as those of the electrode patterns 130 and 140.

전극패턴(110, 120)과 연장 전극패턴(130, 140)의 두께는 특별히 한정되지 않으나, 가령 0.01㎛ 내지 100㎛의 범위 내에서 형성될 수 있다.The thicknesses of the electrode patterns 110 and 120 and the extended electrode patterns 130 and 140 are not particularly limited, but may be formed within a range of, for example, 0.01 μm to 100 μm.

유전체 세라믹(150, 160, 170)의 두께는 정전용량 및 기계적 강도를 고려하여 적절하게 구성할 수 있다. The thicknesses of the dielectric ceramics 150, 160, and 170 can be appropriately configured in consideration of electrostatic capacity and mechanical strength.

유전체 세라믹(150, 160, 170)은 동일한 성분으로 구성될 수 있으나, 제조 공정 상 수축율 등의 문제점이 없다면 서로 다른 성분으로 구성되어도 무방하다.The dielectric ceramics 150, 160, and 170 may be composed of the same components, but may be composed of different components as long as there is no problem such as shrinkage in the manufacturing process.

또한, 유전체 세라믹(150, 160, 170)의 비유전율은 1 내지 30,000이고 두께는 1㎛ 내지 200㎛일 수 있으나, 이에 한정되지 않는다. The relative dielectric constant of the dielectric ceramics 150, 160, and 170 may be 1 to 30,000 and the thickness may be 1 to 200 占 퐉, but is not limited thereto.

이 실시 예에 의하면, 유전체 세라믹(150)이 낮은 비유전율을 갖더라도 두께를 얇게 하여 정전용량을 증가시키면서 유전체 세라믹(150)의 상면과 하면에 각각 적층된 유전체 세라믹(160, 170)의 두께를 조정하여 기계적 강도를 향상시킬 수 있다.According to this embodiment, even if the dielectric ceramic 150 has a low relative dielectric constant, the thickness of the dielectric ceramics 160 and 170 laminated on the upper and lower surfaces of the dielectric ceramic 150, respectively, The mechanical strength can be improved.

마찬가지로, 낮은 비유전율과 높은 품질계수를 가지는 유전체 세라믹 재료를 사용하는 경우에도 정전용량 C과 품질계수 Q를 동시에 증가시킬 수 있다.Similarly, when dielectric ceramic materials having a low relative dielectric constant and a high quality factor are used, the capacitance C and the quality factor Q can be increased at the same time.

또한, 유전체 세라믹(150)의 재료 선택과 두께 조절, 전극패턴(110, 120)이 중첩하는 면적의 조절을 통하여 다양한 정전용량의 설계가 가능하다. In addition, it is possible to design various capacitances by controlling the material selection and thickness of the dielectric ceramic 150 and adjusting the overlapping area of the electrode patterns 110 and 120.

특히, 연장 전극패턴(130, 140)의 일부를 제거하여 정전용량을 미세하게 조정할 수 있다. 여기서, 연장 전극패턴(130, 140)의 일부분은 레이저 가공이나 화학적 에칭에 의해 제거될 수 있다.Particularly, it is possible to finely adjust the electrostatic capacity by removing a part of the extended electrode patterns 130 and 140. Here, a part of the extended electrode patterns 130 and 140 can be removed by laser processing or chemical etching.

더욱이, 유전율이 낮은 유전체 세라믹(150)을 적용하더라도, 정전용량이 크기 때문에 종래 MOS 커패시터에서 문제시 되었던 정전기 방전에 대해서 내성을 갖는다.Moreover, even if a dielectric ceramic 150 having a low dielectric constant is applied, it has resistance against electrostatic discharge which has been a problem in conventional MOS capacitors because of its large capacitance.

도 4는 실제 사용되는 일 예를 보여준다.Fig. 4 shows an example in which it is actually used.

평판형 커패시터(100)는 상면과 하면에 각각 연장 전극패턴(130, 140)에 의한 외부단자가 형성되기 때문에, 연장 전극패턴(140)이 회로기판(10) 위의 도전패턴(미도시)에 솔더(20)에 의해 솔더링되어 실장되고, 연장 전극패턴(130)에 본당되는 와이어(30)에 의해 외부와 전기적으로 연결된다.The extended electrode patterns 140 are formed on the conductive patterns (not shown) on the circuit board 10 because the external terminals formed by the extended electrode patterns 130 and 140 are formed on the upper surface and the lower surface of the flat plate capacitor 100, Soldered and mounted by solder 20, and electrically connected to the outside by wire 30, which is nested in extended electrode pattern 130. [

도 5는 본 발명의 다른 실시 예에 따른 평판형 커패시터를 보여주는 단면도이다.5 is a cross-sectional view illustrating a planar capacitor according to another embodiment of the present invention.

이 실시 예에 의하면, 유전체 세라믹(150)의 상면에 형성된 전극패턴(110)과 하면에 형성된 전극패턴(120) 사이의 중첩되는 부분 중 일부에서 유전체 세라믹(150)에 관통구멍을 뚫어 이격 공간(152)을 형성하고 있다.According to this embodiment, a through hole is formed in the dielectric ceramic 150 in a part of the overlapping portion between the electrode pattern 110 formed on the upper surface of the dielectric ceramic 150 and the electrode pattern 120 formed on the lower surface, 152 are formed.

그 결과, ESD 방전 경로가 커패시터(100)의 내부에 구현됨으로써, 전극패턴(110)에 연장된 전극패턴(130)이 신호라인에 연결되고 연장 전극패턴(140)이 접지에 연결되어 있다고 가정하면, 연장 전극패턴(130)을 통하여 유입되는 ESD는 비어 홀(162) - 전극패턴(110) - 이격 공간(152) - 전극패턴(120)- 비어 홀 (172) - 연장 전극패턴(140)의 방전경로를 통하여 접지로 방출된다.As a result, assuming that the ESD discharge path is implemented in the capacitor 100, the electrode pattern 130 extending to the electrode pattern 110 is connected to the signal line and the extended electrode pattern 140 is connected to the ground The ESD introduced through the extended electrode pattern 130 is electrically connected to the via hole 162 through the electrode pattern 110 through the spacing 152 and the electrode pattern 120 through the via hole 172 and the extended electrode pattern 140 And is discharged to the ground through the discharge path.

이격 공간(152)은 빈 공간으로 유지되거나, 방전이 용이한 물질, 가령 Si, Zn, Cu, Ni, 및 C 중 어느 하나를 포함하는 물질(예를 들어, SiC 또는 ZnO)로 채워질 수 있다. The spacing space 152 may be filled with a material (e. G., SiC or ZnO) that is either kept empty or is comprised of a readily dischargeable material, such as Si, Zn, Cu, Ni,

이 실시 예에 의하면, 유전율이 낮은 유전체 세라믹(150)을 적용하더라도 정전용량이 크기 때문에 MOS 커패시터에서 문제시 되었던 정전기 방전에 대해서 내성을 갖는 것에 더하여, 이격 공간(152)에 의해 ESD에 대한 반복적인 내성을 가지기 때문에 반복적인 사용에도 ESD에 의한 유전체 세라믹(150)의 절연 파괴를 방지할 수 있다.According to this embodiment, in addition to being resistant to the electrostatic discharge which is a problem in the MOS capacitor due to the large capacitance even when the dielectric ceramic 150 having a low dielectric constant is applied, It is possible to prevent dielectric breakdown of the dielectric ceramic 150 due to ESD even in repeated use.

또한, 구조적으로 간단하면서 반도체 소자 내에 집적할 수 있는 적합한 사이즈를 구비하면서도 충분한 방전 경로를 형성하여 유입되는 ESD를 신뢰성 있게 제거할 수 있다.In addition, the ESD can be reliably removed by forming a sufficient discharge path while having an appropriate size that is structurally simple and can be integrated in a semiconductor device.

도 6은 본 발명의 다른 실시 예에 따른 평판형 커패시터를 보여주는 단면도이다.6 is a cross-sectional view illustrating a planar capacitor according to another embodiment of the present invention.

이 실시 예의 커패시터(200)에 의하면, 적층되는 레이어를 적절하게 설계하여 정전용량을 다양하게 조절할 수 있다.According to the capacitor 200 of this embodiment, it is possible to appropriately design the layer to be laminated to adjust various capacitances.

유전체 세라믹(250)의 상면과 하면에 각각 전극패턴(210, 220)이 일정 부분 중첩하도록 형성된다.Electrode patterns 210 and 220 are formed on the upper and lower surfaces of the dielectric ceramic 250 so as to overlap with each other.

또한, 유전체 세라믹(250)의 상면에는 유전체 세라믹(260)이 접합되어 전극패턴(210)을 덮고, 유전체 세라믹(250)에는 유전체 세라믹(270)이 접합되어 전극패턴(220)을 덮는다.A dielectric ceramic 260 is bonded to the upper surface of the dielectric ceramic 250 to cover the electrode pattern 210 and a dielectric ceramic 270 is bonded to the dielectric ceramic 250 to cover the electrode pattern 220.

이 상태에서, 유전체 세라믹(260)의 상면과 유전체 세라믹(270)의 하면에는 각각 연장 전극패턴(230, 240)이 형성되고, 연장 전극패턴(230, 240)은 각각 비어 홀(262, 272)를 통하여 전극패턴(210, 220)에 전기적으로 연결된다.In this state, extended electrode patterns 230 and 240 are formed on the upper surface of the dielectric ceramic 260 and lower surfaces of the dielectric ceramic 270, respectively. The extended electrode patterns 230 and 240 are respectively formed in the via holes 262 and 272, And are electrically connected to the electrode patterns 210 and 220 through the through holes.

여기서, 비어 홀(262)은 유전체 세라믹(250, 260)을 관통하여 형성된 관통구멍에 전기전도성 금속을 포함한 페이스트를 충진하여 형성하고, 비어 홀(272)은 유전체 세라믹(250, 270)을 관통하여 형성된 관통구멍에 전기전도성 금속을 포함한 페이스트를 충진하여 형성한다.The via hole 262 is formed by filling a through hole formed through the dielectric ceramics 250 and 260 with a paste containing an electrically conductive metal and the via hole 272 penetrates through the dielectric ceramics 250 and 270 And a paste containing an electrically conductive metal is filled in the formed through hole.

선택적으로, 전극패턴(210)과 전극패턴(220)이 중첩하는 부분의 일부에서 유전체 세라믹(250) 내부에 이격 공간(252)이 형성된다.Alternatively, a space 252 may be formed in the dielectric ceramic 250 at a portion of the electrode pattern 210 where the electrode pattern 220 overlaps.

이 실시 예에 의하면, 연장 전극패턴(230)과 전극패턴(210) 사이, 전극패턴(210)과 전극패턴(220) 사이 및 전극패턴(210)과 연장 전극패턴(240) 사이에 단위 커패시터가 형성되어 이들이 병렬로 연결되어 정전용량이 증가하는 효과를 얻을 수 있다.According to this embodiment, a unit capacitor is provided between the extended electrode pattern 230 and the electrode pattern 210, between the electrode pattern 210 and the electrode pattern 220, and between the electrode pattern 210 and the extended electrode pattern 240 So that they are connected in parallel to increase the capacitance.

따라서, 단위 커패시터가 형성되는 층(layer)의 수, 유전체 세라믹의 두께 및 단위 커패시터에서 전극패턴이 중첩하는 면적을 조정함으로써 정전용량을 다양하게 설계할 수 있다.Therefore, various capacitances can be designed by adjusting the number of layers in which the unit capacitors are formed, the thickness of the dielectric ceramic, and the area in which the electrode patterns overlap in the unit capacitors.

이러한 구조는 더 많은 층을 갖는 구조로 변경하는 것이 가능함은 물론이다.It goes without saying that such a structure can be changed to a structure having more layers.

이 경우, 최상부 유전체 세라믹과 최하부 유전체 세라믹 사이에서 유전체 세라믹의 경계마다 형성된 전극패턴을 전기적으로 2그룹으로 분류하고, 하나의 그룹은 연장 전극패턴 중 하나에 전기적으로 연결하고, 다른 그룹은 연장 전극패턴 중 다른 하나에 전기적으로 연결하여 다수의 단위 커패시터를 구성하여 구현할 수 있다.In this case, the electrode patterns formed at the boundaries of the dielectric ceramic between the uppermost dielectric ceramic and the lowermost dielectric ceramic are classified electrically into two groups, one group is electrically connected to one of the extended electrode patterns, And a plurality of unit capacitors may be formed by electrically connecting the unit capacitors to one another.

한편, 선택적으로 이격 공간(252)을 형성하는 경우, ESD 방전 경로가 커패시터(200)의 내부에 구현됨으로써, 연장 전극패턴(230)이 신호라인에 연결되고 연장 전극패턴(240)이 접지에 연결되어 있다고 가정하면, 연장 전극패턴(230)을 통하여 유입되는 ESD는 비어 홀(262) - 전극패턴(220) - 이격 공간(252) - 전극패턴(210)- 비어 홀(272) - 연장 전극패턴(240)의 방전경로를 통하여 접지로 방출된다.The ESD discharge path is formed inside the capacitor 200 so that the extended electrode pattern 230 is connected to the signal line and the extended electrode pattern 240 is connected to the ground The ESD introduced through the extended electrode pattern 230 is electrically connected to the via hole 262 through the electrode pattern 220 through the spacing 252 through the via hole 272, And is discharged to the ground through the discharge path of the discharge lamp 240.

상기한 것처럼, 이격 공간(252)은 빈 공간으로 유지되거나 방전이 용이한 물질로 채워질 수 있다.As described above, the spacing space 252 may be filled with a material that is kept empty or is easily discharged.

이상에서 설명한 실시 예는 기본적인 구성에 대해서만 설명한 것으로서, 부가적인 기능을 구현하기 위해 추가로 구성될 수 있다. 예를 들어, 평판형 커패시터의 전극패턴에 사용되는 도전체와 비어 홀은 신뢰성 향상을 위해 다양한 패턴과 개수, 재질과 두께로 형성될 수 있다.The embodiments described above are only described for the basic configuration, and may be further configured to implement additional functions. For example, the conductors and via holes used in the electrode pattern of the flat plate capacitor may be formed in various patterns, numbers, materials, and thicknesses to improve reliability.

또한, 유전율이나 온도 변화에 따른 정전용량의 변화율 다양성을 위해 다양한 유전율을 가지는 유전체 세라믹이 선택될 수 있으며, 내부에 형성되는 전극패턴의 중첩 개수도 다양하게 설계될 수 있다.In addition, dielectric ceramics having various dielectric constants can be selected to diversify the rate of change of the capacitance depending on the dielectric constant or the temperature change, and the number of overlapping electrode patterns formed therein can be variously designed.

100, 200: 커패시터
110, 120, 210, 220: 전극패턴
130, 230, 240: 연장 전극패턴
150, 160, 170, 250, 260, 270; 유전체 세라믹
152, 252 ; 이격 공간100, 200: Capacitors
110, 120, 210, 220: electrode pattern
130, 230, 240: Extension electrode pattern
150, 160, 170, 250, 260, 270; Dielectric ceramic
152, 252; Spacing space

Claims (14)

제1유전체 세라믹;
상기 제1유전체 세라믹의 상면과 하면에 각각 형성된 전극패턴;
상기 제1유전체 세라믹의 상면과 하면에서 각각 상기 전극패턴을 덮도록 적층되는 한 쌍의 제2유전체 세라믹; 및
상기 제2유전체 세라믹의 노출면에 각각 형성된 연장 전극패턴을 포함하며,
상기 전극패턴과 상기 연장 전극패턴은 상기 제2유전체 세라믹에 형성된 비아 홀을 통하여 전기적으로 연결되어 상기 제1유전체 세라믹과 함께 단위 커패시터를 구성하고,
상기 커패시터의 정전용량은 상기 제1유전체 세라믹의 재료를 선택하거나 두께를 조절하여 또는 상기 전극패턴이 서로 중첩하는 면적을 조절하여 설계하고, 상기 커패시터의 기계적 강도는 상기 제2유전체 세라믹의 두께를 조절하여 설계하며,
상기 연장 전극패턴은 회로기판의 도전패턴에 솔더링 되거나, 도전 와이어가 본딩되는 것을 특징으로 하는 평판형 커패시터.A first dielectric ceramic;
An electrode pattern formed on the upper and lower surfaces of the first dielectric ceramic;
A pair of second dielectric ceramics laminated to cover the electrode patterns on the upper and lower surfaces of the first dielectric ceramic; And
An extended electrode pattern formed on the exposed surface of the second dielectric ceramic,
Wherein the electrode pattern and the extended electrode pattern are electrically connected through a via hole formed in the second dielectric ceramic to form a unit capacitor together with the first dielectric ceramic,
Wherein the capacitance of the capacitor is designed by selecting a material of the first dielectric ceramic, adjusting the thickness thereof, or adjusting the area where the electrode patterns overlap with each other, and the mechanical strength of the capacitor is adjusted by controlling the thickness of the second dielectric ceramic However,
Wherein the extended electrode pattern is soldered to the conductive pattern of the circuit board or the conductive wire is bonded. 청구항 1에 있어서,
상기 전극패턴은 상기 제1유전체 세라믹을 관통하여 형성된 이격 공간을 통하여 서로 대향하는 것을 특징으로 하는 평판형 커패시터.The method according to claim 1,
Wherein the electrode patterns are opposed to each other through spaced spaces formed through the first dielectric ceramics. 청구항 2에 있어서,
상기 이격 공간은 Si, Zn, Cu, Ni, 및 C 중 어느 하나를 포함하는 물질로 채워지는 것을 특징으로 하는 평판형 커패시터.The method of claim 2,
Wherein the spacing space is filled with a material comprising any one of Si, Zn, Cu, Ni, and C. 13. The flat- 청구항 1에 있어서,
상기 제1 및 제2유전체 세라믹은 동일한 재료이거나, 적어도 하나 이상이 다른 재료인 것을 특징으로 하는 평판형 커패시터.The method according to claim 1,
Wherein the first and second dielectric ceramics are made of the same material, or at least one of them is another material. 청구항 1에 있어서,
상기 제1 및 제2유전체 세라믹의 비유전율은 1 ∼ 30,000 범위인 것을 특징으로 하는 평판형 커패시터.The method according to claim 1,
Wherein the relative dielectric constant of the first and second dielectric ceramics ranges from 1 to 30,000. 청구항 1에 있어서,
상기 전극패턴은 Cu, Ni, Ag, Au, Pd, 및 Pt 중 어느 하나로 구성되고, 상기 연장 전극패턴의 최외부면은 Ag, Au, Al, Pd, 및 Cu 중 어느 하나로 구성된 것을 특징으로 하는 평판형 커패시터.The method according to claim 1,
Wherein the electrode pattern is made of any one of Cu, Ni, Ag, Au, Pd and Pt, and the outermost surface of the extended electrode pattern is composed of any one of Ag, Au, Al, Pd and Cu. Type capacitor. 삭제delete 청구항 1에 있어서,
상기 연장 전극패턴의 일부분을 제거하여 상기 정전용량을 미세하게 조정하는 것을 특징으로 하는 평판형 커패시터.The method according to claim 1,
And a portion of the extended electrode pattern is removed to finely adjust the capacitance. 청구항 8에 있어서,
상기 연장 전극패턴은 레이저 가공이나 화학적 에칭에 의해 제거되는 것을 특징으로 하는 평판형 커패시터.The method of claim 8,
Wherein the extended electrode pattern is removed by laser processing or chemical etching. 청구항 1에 있어서,
상기 전극패턴과 연장 전극패턴은 스크린 인쇄법이나 스퍼터링에 의해 형성되는 것을 특징으로 하는 평판형 커패시터.The method according to claim 1,
Wherein the electrode pattern and the extended electrode pattern are formed by screen printing or sputtering. 삭제delete 삭제delete 삭제delete 삭제delete
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