KR101591944B1 - Semiconductor device and forming method of the same - Google Patents
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Abstract
본 발명은 반도체 소자 및 반도체 소자의 형성 방법을 제공한다. 이 소자는 반도체 기판, 반도체 기판에 배치된 제1 웰 영역, 제1 웰 영역 상에 배치된 제1 게이트 전극, 및 제1 웰 영역과 제1 게이트 전극 사이에 개재된 제1 N형 케핑 패턴, 제1 P형 케핑 패턴, 및 제1 게이트 절연 패턴을 포함한다.The present invention provides semiconductor devices and methods of forming semiconductor devices. The device includes a semiconductor substrate, a first well region disposed in the semiconductor substrate, a first gate electrode disposed on the first well region, and a first N-type capping pattern interposed between the first well region and the first gate electrode, A first P-type capping pattern, and a first gate insulating pattern.
듀얼 게이트 절연막, 금속 게이트, 게이트 케핑 Dual gate insulating film, metal gate, gate capping
Description
본 발명은 반도체 소자에 관한 것이다. 더 구체적으로 MOS 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device. More specifically, the present invention relates to a MOS semiconductor device.
최소 선폭 45nm급 이하의 MOS 트랜지스터의 게이트 구조가 활발히 연구가 진행되고 있다. 상기 게이트 구조는 고유전체막/금속 게이트 전극의 적층 구조 또는 고유전체막/폴리 실리콘 게이트 전극의 적층 구조일 수 있다. 상기 고유전체막/금속 게이트 전극의 적층 구조는 고유전체막/폴리실리콘 게이트 전극의 적층 구조보다 문턱 전압(Vth, threshold voltage)를 낮출 수 있다. 그러나, 고성능의 트렌지스터 동작을 위하여, 상기 고유전체막 및 금속 게이트 전극의 적층 구조의 문턱 전압은 더 낮아져야 한다. The gate structure of a MOS transistor having a minimum line width of 45 nm or less has been actively studied. The gate structure may be a laminated structure of a high dielectric film / metal gate electrode or a laminated structure of a high dielectric film / polysilicon gate electrode. The stacked structure of the high dielectric film / metal gate electrode can lower the threshold voltage (Vth) than the stacked structure of the high dielectric film / polysilicon gate electrode. However, for high-performance transistor operation, the threshold voltage of the stacked structure of the high dielectric film and the metal gate electrode must be lowered.
본 발명이 해결하고자 하는 일 기술적 과제는 복수의 케핑 패턴을 사용하여 문턱 전압의 조절이 가능한 반도체 소자를 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device capable of adjusting a threshold voltage by using a plurality of capping patterns.
본 발명이 해결하고자 하는 일 기술적 과제는 복수의 케핑 패턴을 사용하여 문턱 전압의 조절이 가능한 반도체 소자의 형성 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a method of forming a semiconductor device capable of adjusting a threshold voltage using a plurality of capping patterns.
본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판에 배치된 제1 웰 영역, 상기 제1 웰 영역 상에 배치된 제1 게이트 전극, 및 상기 제1 웰 영역과 상기 제1 게이트 전극 사이에 개재된 제1 N형 케핑 패턴, 제1 P형 케핑 패턴, 및 제1 게이트 절연 패턴을 포함한다.A semiconductor device according to an embodiment of the present invention includes a semiconductor substrate, a first well region disposed on the semiconductor substrate, a first gate electrode disposed on the first well region, A first N-type capping pattern interposed between the electrodes, a first P-type capping pattern, and a first gate insulating pattern.
본 발명의 일 실시예에 있어서, 상기 제1 N형 케핑 패턴은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the first N-type capping pattern may include at least one of LaO, GdO, DyO, SrO, BaO, and ErO.
본 발명의 일 실시예에 있어서, 상기 제1 P형 케핑 패턴은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the first P-type capping pattern may include at least one of an aluminum oxide film and an aluminum metal oxide film.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 절연 패턴은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the first gate insulating pattern may include at least one of a silicon oxide film, a silicon oxynitride film, a hafnium oxide film, a hafnium silicon oxide film, a zirconium oxide film, a zirconium silicon oxide film, a hafnium oxide nitride film, a hafnium silicon oxynitride film, Zirconium silicon oxynitride film, and titanium oxide film.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 전극은 TaC,TaN, TaCN, 및 TiN 중에서 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the first gate electrode may include at least one of TaC, TaN, TaCN, and TiN.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 절연 패턴은 제1 상부 게이트 절연 패턴 및 제1 하부 게이트 절연 패턴을 포함할 수 있다.In one embodiment of the present invention, the first gate insulator pattern may include a first top gate insulator pattern and a first bottom gate insulator pattern.
본 발명의 일 실시예에 있어서, 상기 반도체 기판 상에 배치된 제2 웰 영역,상기 제2 웰 영역 상에 배치된 제2 게이트 전극, 및 상기 제2 웰 영역과 상기 제2 게이트 전극 사이에 개재된 제2 P형 케핑 패턴, 및 제2 게이트 절연 패턴을 더 포함하되, 상기 제1 게이트 절연 패턴과 상기 제2 게이트 절연 패턴은 같은 물질이고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 같은 물질일 수 있다.In one embodiment of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; a second well region disposed on the semiconductor substrate; a second gate electrode disposed on the second well region; Wherein the first gate insulator pattern and the second gate insulator pattern are the same material and the first gate electrode and the second gate electrode are the same material, Lt; / RTI >
본 발명의 일 실시예에 있어서, 상기 제1 웰 영역은 P형 불순물 영역이고, 상기 제2 웰 영역은 N형 불순물 영역일 수 있다.In one embodiment of the present invention, the first well region may be a P-type impurity region, and the second well region may be an N-type impurity region.
본 발명의 일 실시예에 있어서, 상기 반도체 기판에 돌출된 반도체 핀을 더 포함하되, 상기 제1 웰 영역은 반도체 핀에 배치되고, 상기 제1 게이트 절연 패턴은 상기 제1 웰 영역을 가로지를 수 있다.In one embodiment of the present invention, the semiconductor device further includes a semiconductor fin protruding from the semiconductor substrate, wherein the first well region is disposed in the semiconductor fin, and the first gate insulating pattern is formed to cross the first well region have.
본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판에 트렌치를 형성하여 소자분리막을 형성하는 단계, 상기 반도체 기판 상에 제1 웰 영역을 형성하는 단계, 상기 소자 분리막이 형성된 상기 반도체 기판 상에 제1 N형 케핑막을 형성하는 단계, 상기 제1 N형 케핑막 상에 제1 게이트 절연막을 형성하는 단계,상기 제1 게이트 절연막 상에 제1 P형 케핑막을 형성하는 단계, 상기 제1 P형 케핑 패턴 상에 제1 게이트 도전막을 형성하는 단계, 및 제1 게이트 전극, 제1 P형 케핑 패턴, 제1 게이트 절연 패턴, 제1 N형 케핑 패턴을 형성하는 단계를 포함하되, 상기 제1 N형 케핑 패턴은 플랫 밴드 전압을 감소시키고, 상기 제1 P형 케핑 패턴은 플랫 밴드 전압을 증가시킬 수 있다.A method of forming a semiconductor device according to an embodiment of the present invention includes the steps of forming a trench in a semiconductor substrate to form a device isolation film, forming a first well region on the semiconductor substrate, Type capping film, forming a first P-type capping film on the first gate insulating film, forming a second P-type capping film on the first N-type capping film, Forming a first gate conductive film on the P-type capping pattern, and forming a first gate electrode, a first P-type capping pattern, a first gate insulating pattern, and a first N-type capping pattern, 1 N-type capping pattern may reduce the flat band voltage, and the first P-type capping pattern may increase the flat band voltage.
본 발명의 일 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판에 트렌 치를 형성하여 소자분리막을 형성하는 단계, 상기 반도체 기판에 제1 웰 영역 및 제2 웰 영역을 형성하는 단계, 및 상기 제1 웰 영역 상에 제1 게이트 구조체, 상기 제2 웰 영역 상에 제2 게이트 구조체를 형성하는 단계를 포함하되, 상기 제1 게이트 구조체는 제1 N형 케핑 패턴, 제1 게이트 절연 패턴, 제1 P형 케핑 패턴, 및 제1 게이트 전극을 포함하고, 상기 제2 게이트 구조체는 제2 게이트 절연 패턴, 제2 P형 케핑 패턴, 및 제2 게이트 전극을 포함하되, 상기 제1 P형 케핑 패턴과 상기 제2 P형 케핑 패턴은 같은 물질이고, 상기 제1 게이트 전극과 상기 제2 게이트 전극은 같은 물질로 형성될 수 있다.A method of forming a semiconductor device according to an embodiment of the present invention includes the steps of forming a device isolation film by forming a trench in a semiconductor substrate, forming a first well region and a second well region in the semiconductor substrate, Forming a first gate structure on the well region and a second gate structure on the second well region, wherein the first gate structure comprises a first N-type capping pattern, a first gate isolation pattern, a first P Type capping pattern, and a first gate electrode, wherein the second gate structure includes a second gate insulator pattern, a second P type capping pattern, and a second gate electrode, The second P-type capping pattern is the same material, and the first gate electrode and the second gate electrode may be formed of the same material.
본 발명의 일 실시예에 있어서, 상기 제1 웰 영역 상에 제1 게이트 구조체, 상기 제2 웰 영역 상에 제2 게이트 구조체를 형성하는 단계는 상기 제1 웰 영역 상에 N형 케핑막을 형성하는 단계, 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 전면 상에 P형 케핑막을 형성하는 단계, 상기 P형 케핑막 상에 게이트 도전막을 형성하는 단계, 및 상기 제1 웰 영역 및 상기 제2 웰 영역에 적층된 물질을 패터닝하여 제1 게이트 구조체 및 제2 게이트 구조체를 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming a first gate structure on the first well region and a second gate structure on the second well region comprises forming an N-type capping layer on the first well region Forming a gate insulating film on the first well region and the second well region, forming a P-type capping film on the entire surface of the gate insulating film, forming a gate conductive film on the P-type capping film, And patterning the material deposited in the first well region and the second well region to form the first gate structure and the second gate structure.
본 발명의 일 실시예에 있어서, 상기 제1 웰 영역 상에 제1 게이트 구조체, 상기 제2 웰 영역 상에 제2 게이트 구조체를 형성하는 단계는 상기 제1 웰 영역 및 상기 제 2 웰 영역 상에 하부 게이트 절연막을 형성하는 단계, 상기 제1 웰 영역의 상기 하부 게이트 상에 N형 케핑막을 형성하는 단계, 상기 제1 웰 영역 및 상기 제2 웰 영역 상에 상부 게이트 절연막을 형성하는 단계, 상기 상부 게이트 절연막 전면 상에 P형 케핑막을 형성하는 단계, 상기 P형 케핑막 상에 게이트 도전막을 형성하는 단계, 및 상기 제1 웰 영역 및 상기 제2 웰 영역에 적층된 물질을 패터닝하여 제1 게이트 구조체 및 제2 게이트 구조체를 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming a first gate structure on the first well region and a second gate structure on the second well region may include forming a second gate structure on the first well region and the second well region Forming an N-type capping film on the lower gate of the first well region, forming an upper gate insulating film on the first well region and the second well region, Forming a P-type capping film on the front surface of the gate insulating film; forming a gate conductive film on the P-type capping film; and patterning the material deposited on the first well region and the second well region, And forming a second gate structure.
본 발명의 일 실시예에 있어서, 상기 제1 웰 영역 상에 제1 게이트 구조체, 상기 제2 웰 영역 상에 제2 게이트 구조체를 형성하는 단계는 상기 제1 웰 영역 상에 N형 케핑막을 형성하는 단계, 상기 제2 웰 영역 상에 하부 게이트 절연막을 형성하는 단계, 상기 N형 케핑막 및 상기 하부 게이트 절연막을 질화시키는 단계, 상기 N형 케핑막 및 상기 하부 게이트 절연막 전면 상에 상부 게이트 절연막을 형성하는 단계, 상기 상부 게이트 절연막 전면 상에 P형 케핑막을 형성하는 단계, 상기 P형 케핑막 상에 게이트 도전막을 형성하는 단계, 및 상기 제1 웰 영역 및 상기 제2 웰 영역에 적층된 물질을 패터닝하여 제1 게이트 구조체 및 제2 게이트 구조체를 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming a first gate structure on the first well region and a second gate structure on the second well region comprises forming an N-type capping layer on the first well region Forming a lower gate insulating film on the second well region, nitriding the N-type capping film and the lower gate insulating film, forming an upper gate insulating film on the N-type capping film and the entire surface of the lower gate insulating film, Forming a P-type capping film on the front surface of the upper gate insulating film; forming a gate conductive film on the P-type capping film; and patterning the material deposited in the first well region and the second well region, To form a first gate structure and a second gate structure.
본 발명의 일 실시예에 있어서, 상기 제1 웰 영역 상에 제1 게이트 구조체, 상기 제2 웰 영역 상에 제2 게이트 구조체를 형성하는 단계는 상기 제1 웰 영역 상에 N형 케핑막을 형성하는 단계, 상기 N형 케핑막 및 상기 제2 웰 영역 상에 게이트 절연막을 형성하는 단계, 상기 N형 케핑막 및 상기 게이트 절연막 전면 상에 P형 케핑막을 형성하는 단계, 상기 P형 케핑막 상에 게이트 도전막을 형성하는 단계, 및 상기 제1 웰 영역 및 상기 제2 웰 영역에 적층된 물질을 패터닝하여 제1 게이트 구조체 및 제2 게이트 구조체를 형성하는 단계를 포함할 수 있다.In one embodiment of the present invention, the step of forming a first gate structure on the first well region and a second gate structure on the second well region comprises forming an N-type capping layer on the first well region Forming a gate insulating film on the N-type capping film and the second well region, forming a P-type capping film on the N-type capping film and the entire surface of the gate insulating film, Forming a conductive film, and patterning the material deposited in the first well region and the second well region to form the first gate structure and the second gate structure.
본 발명의 일 실시예에 있어서, 상기 제1 N형 케핑 패턴은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the first N-type capping pattern may include at least one of LaO, GdO, DyO, SrO, BaO, and ErO.
본 발명의 일 실시예에 있어서, 상기 제1 P형 케핑 패턴은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the first P-type capping pattern may include at least one of an aluminum oxide film and an aluminum metal oxide film.
본 발명의 일 실시예에 있어서, 상기 제1 게이트 절연 패턴 및 상기 제2 게이트 절연 패턴은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the first gate insulator pattern and the second gate insulator pattern are formed of a silicon oxide film, a silicon oxynitride film, a hafnium oxide film, a hafnium silicon oxide film, a zirconium oxide film, a zirconium silicon oxide film, a hafnium oxide nitride film, An oxide nitride film, a zirconium oxide nitride film, a zirconium silicon oxide nitride film, and a titanium oxide film.
본 발명의 일 실시예에 따른 반도체 소자는 제1 N형 케핑 패턴 및 제1 P형 케핑 패턴을 적층하여 문턱 전압을 조절할 할 수 있다. 또한, 상기 반도체 소자의 형성 공정이 간단하다.The semiconductor device according to an embodiment of the present invention can control the threshold voltage by stacking the first N-type and first P-type capping patterns. Further, the step of forming the semiconductor element is simple.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are being provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. In the drawings, the thicknesses of the layers (or films) and regions are exaggerated for clarity. Also, when a layer (or film) is said to be on another layer (or film) or substrate, it may be formed directly on another layer (or film) or substrate, or a third layer (Or membrane) may be interposed. Like numbers refer to like elements throughout the specification.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구조(NMOS 축전기(capacitor))에 따른 플랫밴드 전압(flat band voltage)을 설명하는 도면이다.FIG. 1 is a diagram for explaining a flat band voltage according to the structure (NMOS capacitor) of a semiconductor device according to an embodiment of the present invention.
도 1 을 참조하면, 상기 NMOS 축전기는 반도체 기판 상에 게이트 구조체가 배치될 수 있다. 상기 게이트 구조체는 게이트 절연막 및 게이트 전극을 포함할 수 있다. 상기 게이트 전극이 TaC이고, 상기 게이트 절연막은 HfSiON, HfSiON/LaO, HfSiON/AlO, 또는 HfSiON/LaO/AlO 적층 구조를 가질 수 있다. 상기 게이트 절연막의 구조에 따라, 상기 축전기의 플랫 밴드 전압 및 유효 산화막 두께(effective oxide thickness:EOT)를 측정하였다. HfSiON 구조(control 구조)의 플랫 밴드 전압은 -0.64 V이었고, HfSiON/LaO 구조(LaO capped)의 플랫 밴드 전압이 -1.184V이었고, HfSiON/AlO 구조(AlO capped)의 플랫 밴드 전압은 -0.35 V이었고, HfSiON/LaO/AlO 구조(LaO/AlO capped)의 플랫 밴드 전압은 -0.91 V이었다. 이 경우, 상기 HfSiON의 두께는 모두 동일하였고, LaO 및 AlO의 물리적 두께는 1 nm이었다. 그러나, HfSiON/LaO/AlO 구조의 EOT는 HfSiON/AlO의 구조의 EOT에 비하여 거의 증가하지 않았다. 따라서, LaO 계열 물질 및 AlO 계열 물질을 적절히 조합하면, 원하는 문턱 전압을 얻을 수 있다. 상기 LaO 계열 물질은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 LaO 계열 물질은 N형 케핑 물질일 수 있다. 또한, 상기 AlO 계열물질은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 AlO 계열 물질은 P형 케핑 물질일 수 있다. Referring to FIG. 1, the NMOS capacitor may have a gate structure disposed on a semiconductor substrate. The gate structure may include a gate insulating film and a gate electrode. The gate electrode is TaC, and the gate insulating film may have a stacked structure of HfSiON, HfSiON / LaO, HfSiON / AlO, or HfSiON / LaO / AlO. The flat band voltage and the effective oxide thickness (EOT) of the capacitor were measured according to the structure of the gate insulating film. The flat band voltage of the HfSiON / AlO structure (control structure) was -0.64 V, the flat band voltage of the HfSiON / LaO structure (LaO capped) was -1.184 V and the flat band voltage of the HfSiON / AlO structure (AlO capped) was -0.35 V , And the flat band voltage of the HfSiON / LaO / AlO structure (LaO / AlO capped) was -0.91V. In this case, the thickness of the HfSiON was all the same, and the physical thickness of LaO and AlO was 1 nm. However, the EOT of the HfSiON / LaO / AlO structure was hardly increased compared to that of the HfSiON / AlO structure. Therefore, when a LaO-based material and an AlO-based material are appropriately combined, a desired threshold voltage can be obtained. The LaO-based material may include at least one of LaO, GdO, DyO, SrO, BaO, and ErO. The LaO-based material may be an N-type capping material. In addition, the AlO-based material may include at least one of an aluminum oxide film and an aluminum metal oxide film. The AlO-based material may be a P-type capping material.
반도체 소자의 문턱 전압은 게이트 절연막의 두께 및 반도체 기판의 이온 주입 농도에 의존할 수 있다. 본 발명의 실시예에 따르면, 게이트 절연막, N형 케핑막, 및 P 형 케핑막의 조합에 의하여 반도체 소자의 문턱 전압은 EOT에 변화를 거의 주지 않고 변경될 수 있다. 상기 N형 케핑막은 플랫 밴드 전압을 감소시키는 물질일 수 있고, 상기 P형 케핑막은 플랫 밴드 전압을 증가시키는 물질일 수 있다. 상기 N형 케핑막은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 P형 케핑막은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다.The threshold voltage of the semiconductor device may depend on the thickness of the gate insulating film and the ion implantation concentration of the semiconductor substrate. According to the embodiment of the present invention, the threshold voltage of the semiconductor device can be changed with little change in EOT by the combination of the gate insulating film, the N-type capping film, and the P-type capping film. The N-type capping film may be a material that reduces the flat band voltage, and the P-type capping film may be a material that increases the flat band voltage. The N-type capping film may include at least one of LaO, GdO, DyO, SrO, BaO, and ErO. The P-type capping layer may include at least one of an aluminum oxide layer and an aluminum metal oxide layer.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 소자를 설명하는 단면도들이다.2A and 2B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention.
도 2a를 참조하면, 상기 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100)에 배치된 제1 웰 영역(106), 상기 제1 웰 영역(106) 상에 배치된 제1 게이트 전극(140), 및 상기 제1 웰 영역(106)과 상기 제1 게이트 전극(140) 사이에 개재된 제1 N형 케핑 패턴(110), 제1 P형 케핑 패턴(130), 및 제1 게이트 절연 패턴(120)을 포함한다. 상기 제1 N형 케핑 패턴(110)은 플랫 밴드 전압을 감소시킬 수 있고, 상기 제1 P형 케핑 패턴(130)은 플랫 밴드 전압을 증가시킬 수 있다. 상기 반도체 소자는 축전기 또는 트랜지스터로 동작할 수 있다. 상기 제1 N형 케핑 패턴(110), 제1 게이트 절연 패턴(120), 및 제1 P형 케핑 패턴(130)은 차례로 적층 될 수 있다.2A, the semiconductor device includes a
상기 반도체 기판(100)은 실리콘 기판 또는 SOI기판 일 수 있다. 상기 제1 웰 영역(106)은 P 웰 또는 N 웰일 수 있다. 상기 제1 게이트 전극(140)은 TaC,TaN, TaCN, 및 TiN 중에서 적어도 하나를 포함할 수 있다. 상기 제1 게이트 전극(140)은 복층 구조를 가질 수 있다. 상기 제1 게이트 전극(140)은 금속막, 금속 실리사이드, 금속 산화막, 금속 질화막, 도핑된 폴리실리콘 중에서 적어도 하나를 포함할 수 있다.The
상기 제1 N형 케핑 패턴(110)은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 제1 N형 케핑 패턴(110)은 상기 반도체 소자의 플랫 밴드 전압을 감소시킬 수 있다. 상기 제1 N형 케핑 패턴(110)의 두께는 0.1 nm 내지 10 nm일 수 있다.The first N-
상기 제1 P형 케핑 패턴(130)은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 P형 케핑 패턴(130)은 상기 반도체 소자의 플랫 밴드 전압을 증가시킬 수 있다. 상기 제1 P형 케핑 패턴(130)의 두께는 0.1 nm 내지 10 nm일 수 있다. 상기 제1 N형 케핑 패턴(110) 및 상기 제1 P형 케핑 패턴(130)의 두께는 상기 게이트 절연 패턴(120)의 두께보다 작을 수 있다.The first P-
상기 제1 게이트 절연 패턴(120)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리 콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 게이트 절연 패턴(120)은 실리콘 산화막보다 유전율이 큰 고유전체물질일 수 있다.The first
본 발명의 변형된 실시예에 따르면, 상기 제1 P형 케핑 패턴(110) 및 상기 제1 N형 케핑 패턴(130)은 교번되면서 적층될 수 있다.According to a modified embodiment of the present invention, the first P-
본 발명의 변형된 실시예에 따르면, 제1 게이트 절연 패턴(120), 상기 제1 N형 케핑 패턴(110), 및 제1 P형 케핑 패턴(130)은 차례로 적층될 수 있다. According to a modified embodiment of the present invention, the first
본 발명의 변형된 실시예에 따르면, 상기 제1 게이트 절연 패턴(120), 상기 제1 N형 케핑 패턴(110), 및 제1 P형 케핑 패턴(130)이 적층되는 순서는 서로 변경될 수 있다.According to a modified embodiment of the present invention, the stacking order of the first
본 발명의 변형된 실시예에 따르면, 상기 제1 게이트 절연 패턴(120)은 제1 하부 게이트 절연 패턴 및 제1 상부 게이트 절연 패턴을 포함할 수 있다. 상기 제1 하부 게이트 절연 패턴 및 상기 상부 게이트 절연 패턴은 서로 다른 물질일 수 있다. 또한, 상기 제1 하부 게이트 절연 패턴 및 상기 상부 게이트 절연 패턴은 서로 연속적으로 적층되지 않을 수 있다.According to a modified embodiment of the present invention, the first
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 사시도이다.3 is a perspective view showing a semiconductor device according to another embodiment of the present invention.
도 3을 참조하면, 상기 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100)에 배치된 제1 웰 영역(106), 상기 제1 웰 영역(106) 상에 배치된 제1 게이트 전극(140), 및 상기 제1 웰 영역(106)과 상기 제1 게이트 전극(140) 사이에 개재된 제1 N형 케핑 패턴(110), 제1 P형 케핑 패턴(130), 및 제1 게이트 절연 패 턴(120)을 포함한다. 상기 제1 N형 케핑 패턴(110)은 플랫 밴드 전압을 감소시킬 수 있고, 상기 제1 P형 케핑 패턴(130)은 플랫 밴드 전압을 증가시킬 수 있다. 상기 반도체 소자는 트랜지스터로 동작할 수 있다. 상기 제1 게이트 절연 패턴(120), 상기 제1 N형 케핑 패턴(110), 및 상기 제1 P형 케핑 패턴(130)은 차례로 적층될 수 있다.3, the semiconductor device includes a
상기 반도체 기판에 트렌치(103)를 형성하여 활성 영역(102)을 정의할 수 있다. 상기 트렌치(103)는 소자 분리막(104)에 의하여 채워질 수 있다. 상기 소자 분리막(104)은 얕은 트렌치 소자 분리 공정(shallow trench isolation process)에 의하여 형성될 수 있다. 상기 활성 영역(102)의 상부면과 상기 소자 분리막(104)의 상부면은 실질적으로 같은 높이일 수 있다.The
상기 소자 분리막(104)이 형성된 반도체 기판(100)에 이온 주입 공정이 수행될 수 있다. 상기 이온 주입 공정은 제1 웰 영역(106)을 형성할 수 있다. 상기 제1 웰 영역(106)의 하부면은 상기 소자 분리막(104)의 하부면보다 낮을 수 있다. 상기 제1 웰 영역(106)은 P 웰 또는 N 웰일 수 있다. 상기 제1 웰 영역(106) 상에 게이트 구조체(200)가 배치될 수 있다. 상기 게이트 구조체(200)는 차례로 적층된 제1 게이트 절연 패턴(120), 제1 N형 케핑 패턴(110), 제1 P형 케핑 패턴(130), 및 제1 게이트 전극(140)을 포함할 수 있다. 상기 게이트 구조체(200)의 측벽에는 스페이서 절연막(190)이 배치될 수 있다. 상기 게이트 구조체(200)의 양측의 상기 활성 영역(102)에 소오스/드레인(107)이 배치될 수 있다.An ion implantation process may be performed on the
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하는 사시 도들이다.4 to 6 are perspective views illustrating semiconductor devices according to embodiments of the present invention.
도 4를 참조하면, 상기 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100)에 배치된 제1 웰 영역(106n), 상기 제1 웰 영역(106n) 상에 배치된 제1 게이트 구조체(200n), 상기 반도체 기판(100)에 배치된 제2 웰 영역(106p), 상기 제2 웰 영역(106p) 상에 배치된 제2 게이트 구조체(200p)를 포함할 수 있다. 상기 제1 게이트 구조체(200n)는 제1 게이트 전극(140n), 상기 제1 웰 영역(106n)과 상기 제1 게이트 전극(140n) 사이에 개재된 제1 N형 케핑 패턴(110n), 제1 P형 케핑 패턴(130n), 및 제1 게이트 절연 패턴(120n)을 포함할 수 있다. 상기 제1 게이트 절연 패턴(120n)은 제1 하부 게이트 절연 패턴(122n) 및 제1 상부 게이트 절연 패턴(124n)을 포함할 수 있다. 상기 제1 N형 케핑 패턴(110n)은 플랫 밴드 전압을 감소시킬 수 있고, 상기 제1 P형 케핑 패턴(130n)은 플랫 밴드 전압을 증가시킬 수 있다. 4, the semiconductor device includes a
상기 제2 게이트 구조체(200p)는 상기 제2 웰 영역(106p) 상에 배치된 제2 게이트 전극(140p), 상기 제2 웰 영역(106p)과 상기 제2 게이트 전극(140p) 사이에 개재된 제2 P형 케핑 패턴(130p), 및 제2 게이트 절연 패턴(120p)을 포함할 수 있다. 상기 제1 게이트 전극(140n)과 상기 제2 게이트 전극(140p)은 같은 물질일 수 있다. 상기 제2 게이트 절연패턴(120p)는 제2 하부 게이트 절연 패턴(122p) 및 제2 상부 게이트 절연패턴(124p)을 포함할 수 있다. The
상기 반도체 기판(100)에 소자분리막(104)이 배치된다. 상기 소자 분리막(104)은 얕은 트랜치 소자 분리 공정에 의하여 형성될 수 있다. 상기 소자분리 막(104)에 의하여 활성 영역이 정의된다. 상기 소자 분리막은 활성 영역을 서로 전기적으로 서로 분리할 수 있다. 상기 반도체 기판 상에 제1 게이트 구조체(200n) 및 제2 게이트 구조체(200p)가 배치될 수 있다. 상기 제1 웰 영역(106n)은 P형 불순물로 도핑될 수 있다. 상기 제2 웰 영역(106p)은 N형 불순물로 도핑될 수 있다. 상기 제1 웰 영역(106n)에 NMOS가 배치될 수 있고, 상기 제2 웰 영역(106p)에 PMOS가 배치될 수 있다.An
NMOS는 상기 제1 웰 영역(106n) 및 상기 제1 게이트 구조체(200n)를 포함할 수 있다. PMOS는 상기 제2 웰 영역(106p) 및 상기 제2 게이트 구조체(200p)를 포함할 수 있다.The NMOS may include the
상기 제1 N형 케핑 패턴(110n)은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 제1 P형 케핑 패턴(130n) 및 상기 제2 P형 케핑 패턴(130p)은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 P형 케핑 패턴(130n) 과 상기 제2 P형 케핑 패턴(130p)은 같은 물질일 수 있다.The first N-
상기 제1 하부 게이트 절연 패턴(122n), 상기 제1 상부 게이트 절연 패턴(124n), 상기 제2 하부 게이트 절연패턴(122p), 및 상기 제2 상부 게이트 절연 패턴(124p)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 제1 하부 게이트 절연 패 턴(122n)과 상기 제2 하부 게이트 절연 패턴(122p)은 같은 물질일 수 있다. 상기 제1 상부 게이트 절연 패턴(124n)과 상기 제2 상부 게이트 절연 패턴(124p)은 같은 물질일 수 있다.The first lower gate insulating pattern 122n, the first upper gate insulating pattern 124n, the second lower
상기 제1 게이트 전극(140n) 및 상기 제2 게이트 전극(140p)는 TaC,TaN, TaCN, 및 TiN 중에서 적어도 하나를 포함할 수 있다. 상기 제1,2 게이트 전극(140n,140p)은 복층 구조를 가질 수 있다. 상기 제1,2 게이트 전극(140n,140p)은 금속막, 금속 실리사이드, 금속 산화막, 금속 질화막, 도핑된 폴리실리콘 중에서 적어도 하나를 포함할 수 있다. 상기 제1 게이트 전극(140n)과 상기 제2 게이트 전극(140p)은 같은 물질일 수 있다.The
본 발명의 변형된 실시예에 따르면, 상기 제1 하부 게이트 절연패턴(122n) 및 상기 제2 하부 게이트 절연 패턴(122p)은 제거될 수 있다.According to a modified embodiment of the present invention, the first lower gate insulating pattern 122n and the second lower
45nm급 이하의 MOS 트렌지스터의 게이트 구조체는 고유전체막/금속 게이트 전극이 가능하다. 고유전체막/금속 게이트 전극의 게이트 구조체는 고유전체/폴리 실리콘 구조에 비하여 문턱 전압을 낮출 수 있다 그러나, 실용화되기 위하여는 고유전체막/금속 게이트 전극의 게이트 구조체의 문턱 전압은 더 낮아져야 한다. Gate structures of MOS transistors below 45 nm are possible for high dielectric film / metal gate electrodes. The gate structure of the high dielectric / metal gate electrode can lower the threshold voltage as compared to the high dielectric / polysilicon structure. However, in order to be practically used, the threshold voltage of the gate structure of the high dielectric film / metal gate electrode must be lowered.
듀얼 금속 게이트(dual metal gate)를 이용하는 CMOS의 경우, NMOS 및 PMOS에 최적의 금속 게이트 물질의 확보가 어렵다. 또한, 듀얼 금속 게이트 공정은 고유전체막에 손상을 유발할 수 있다. 하나의 금속 게이트(singale metal gate)을 사용하고 하나의 케핑막을 사용하는 CMOS의 경우, PMOS에만 케핑막을 적용할 수 있다. 따라서, 최적의 NMOS 금속 게이트 물질을 확보해야 하며, PMOS 형성 공정시 고 유전체막이 손상될 수 있다. In the case of a CMOS using a dual metal gate, it is difficult to obtain an optimal metal gate material for NMOS and PMOS. In addition, the dual metal gate process can cause damage to the high dielectric film. In the case of a CMOS using a single metal gate and a single capping film, the capping film can be applied only to the PMOS. Therefore, an optimal NMOS metal gate material must be ensured and the high dielectric film may be damaged during the PMOS formation process.
하나의 금속 게이트를 사용하고 두개의 케핑막을 사용하는 CMOS의 경우, NMOS 및 PMOS에 각각 다른 케핑막을 증착 및 제거해야 하는 공정의 복잡성을 가질 수 있다. 또한, NMOS 및 PMOS 공정시 고유전체막이 손상될 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 소자는 상술한 문제점을 극복하고, 문턱 전압 감소 효과가 P 형 케핑막에 비하여 우수한 N형 케핑막을 이용하는 방법을 제시한다.In the case of a CMOS using one metal gate and two capping films, the complexity of the process of depositing and removing different capping films in NMOS and PMOS can be achieved. In addition, the intrinsic total film may be damaged during NMOS and PMOS processes. Therefore, a semiconductor device according to an embodiment of the present invention overcomes the above-described problems and suggests a method of using an N-type capping film superior in threshold voltage reduction effect to a P-type kerfing film.
도 5를 참조하면, 상기 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100)에 배치된 제1 웰 영역(106n), 상기 제1 웰 영역(106n) 상에 배치된 제1 게이트 구조체(200n), 상기 반도체 기판(100)에 배치된 제2 웰 영역(106p), 상기 제2 웰 영역(106p) 상에 배치된 제2 게이트 구조체(200p)를 포함할 수 있다. 5, the semiconductor device includes a
상기 제1 게이트 구조체(200n)는 상기 제1 웰 영역(106n) 상에 차례로 적층된 제1 N형 케핑 패턴(110n), 제1 게이트 절연 패턴(120n), 제1 P형 케핑 패턴(130n), 및 제1 게이트 전극(140n)을 포함할 수 있다. The
상기 제2 게이트 구조체(200p)는 상기 제2 웰 영역(106p) 상에 차례로 적층된 제2 하부 게이트 절연 패턴(122p), 제2 상부 게이트 절연 패턴(124p), 제2 P형 케핑 패턴(130p), 및 제2 게이트 전극(140p)을 포함할 수 있다. 제2 게이트 절연 패턴(120p)은 상기 제2 하부 게이트 절연 패턴(122p) 및 상기 제2 상부 게이트 절연 패턴(124p)을 포함할 수 있다.The
상기 제1 게이트 전극(140n)과 상기 제2 게이트 전극(140p)은 같은 물질일 수 있다. 상기 제1 게이트 절연 패턴(120n)과 상기 제2 상부 게이트 절연 패턴(124p) 은 같은 물질일 수 있다. 상기 제1 P형 케핑 패턴(130n)과 상기 제2 P형 케핑 패턴(130p)은 같은 물질 일 수 있다.The
상기 제1 N형 케핑 패턴(110n)은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 제1 P형 케핑 패턴(130n) 및 상기 제2 P형 케핑 패턴(130p)은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다. The first N-
상기 제1 게이트 절연 패턴(120n), 상기 제2 하부 게이트 절연패턴(122p), 및 상기 제2 상부 게이트 절연 패턴(124p)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다.The first
도 6을 참조하면, 상기 반도체 소자는 반도체 기판(100), 상기 반도체 기판(100)에 배치된 제1 웰 영역(106n), 상기 제1 웰 영역(106n) 상에 배치된 제1 게이트 구조체(200n), 상기 반도체 기판(100)에 배치된 제2 웰 영역(106p), 상기 제2 웰 영역(106p) 상에 배치된 제2 게이트 구조체(200p)를 포함할 수 있다.6, the semiconductor device includes a
상기 제1 게이트 구조체(200n)는 상기 제1 웰 영역(106n) 상에 차례로 적층된 제1 N형 케핑 패턴(110n), 제1 게이트 절연 패턴(120n), 제1 P형 케핑 패턴(130n), 및 제1 게이트 전극(140n)을 포함할 수 있다.The
상기 제2 게이트 구조체(200p)는 상기 제2 웰 영역(106p) 상에 차례로 적층된 제2 게이트 절연 패턴(120p), 제2 P형 케핑 패턴(130p), 및 제2 게이트 전극(140p) 을 포함할 수 있다. 상기 제1 게이트 전극(140n)과 상기 제2 게이트 전극(140p)은 같은 물질일 수 있다. 상기 제1 게이트 절연 패턴(120n)과 상기 제2 게이트 절연 패턴(120p)은 같은 물질일 수 있다. 상기 제1 게이트 절연 패턴(120n)의 두께와 상기 제2 게이트 절연 패턴(120p)의 두께는 서로 다를 수 있다. 상기 제1 P형 케핑 패턴(130n)과 상기 제2 P형 케핑 패턴(130p)은 같은 물질 일 수 있다.The
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하는 사시도들이다.7A to 7E are perspective views illustrating a method of forming a semiconductor device according to an embodiment of the present invention.
도 7a를 참조하면, 반도체 기판(100)에 트렌치(103)를 형성하여 활성 영역(102)을 정의한다. 소자 분리막(104)은 상기 트렌치(103)를 채울 수 있다. 상기 소자분리막(104)의 상부면은 상기 활성영역(102)의 상부면과 실질적으로 같은 높이일 수 있다. 상기 소자분리막(104)은 얕은 트렌치 소자 분리 공정에 의하여 수행될 수 있다. 상기 소자 분리막(104)의 형성 후, 상기 반도체 기판(100)에 제1 웰 영역(106n) 및 제2 웰 영역(106p)을 형성할 수 있다. 상기 제1 웰 영역(106n) 및 상기 제2 웰 영역(106p)은 이온 주입 공정에 의하여 수행될 수 있다. 상기 제1 웰 영역(106n)은 P 웰일 수 있고, 상기 제2 웰 영역(106p)은 N 웰일 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 제1 웰 영역(106n) 및 상기 제2 웰 영역(106p)의 형성은 상기 소자 분리막(104)이 형성되기 전에 수행될 수 있다.Referring to FIG. 7A, a
도 7b를 참조하면, 상기 반도체 기판(100)의 전면에 하부 게이트 절연막(122)을 형성할 수 있다. 상기 하부 게이트 절연막(122)은 실리콘 산화막, 실리콘 산화질화막, 고유전체막 중에서 적어도 하나일 수 있다. 상기 하부 게이트 절연막(122) 은 화학 기상 증착법, 열 산화법, 또는 원자층 증착법으로 형성할 수 있다. 열 산화막인 경우, 상기 소자 분리막(104) 상에는 하부 게이트 절연막(122)이 성장하지 않을 수 있다.Referring to FIG. 7B, a bottom
상기 하부 게이트 절연막(122) 상에 N형 케핑막(112)을 형성할 수 있다. 이어서, 상기 제2 웰 영역(106p) 상의 상기 N형 케핑막(112)은 선택적으로 식각될 수 있다. 상기 선택적 식각은 습식 식각 또는 건식 식각일 수 있다. 상기 N형 케핑막(112)은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 N 형 케핑막(112)은 반도체 소자의 플랫 밴드 전압을 감소시킬 수 있다.The N-
본 발명의 변형된 실시예에 따르면, 상기 하부 게이트 절연막(122)을 형성하지 않고, 상기 제1 웰 영역(106n)에만 상기 N형 케핑막(112)이 형성될 수 있다.According to a modified embodiment of the present invention, the N-
도 7c를 참조하면, 상기 반도체 기판(100)의 전면에 상부 게이트 절연막(124)을 형성할 수 있다. 상기 상부 게이트 절연막(124)은 화학 기상 증착법, 또는 원자층 증착법으로 형성할 수 있다. 상기 상부 게이트 절연막(124)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다.Referring to FIG. 7C, a top
도 7d를 참조하면, 반도체 기판(100) 전면 상에 P형 케핑막(132)을 형성할 수 있다. 상기 P형 케핑막(132)은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 P형 케핑막(132)은 화학 기상 증착법, 또는 원자층 증착법으로 형성할 수 있다. 상기 P형 케핑막(132)은 반도체 소자의 플랫 밴드 전압을 증가시킬 수 있다.Referring to FIG. 7D, a P-
도 7e를 참조하면, 상기 반도체 기판(100) 전면 상에 게이트 도전막(142)을 형성할 수 있다. 상기 게이트 도전막(142)은 물리적 기상 증착법, 화학 기상 증착법, 또는 원자층 증착법에 의하여 형성될 수 있다. 상기 게이트 도전막(142)은 TaC,TaN, TaCN, 및 TiN 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 도전막(142)은 복층 구조를 가질 수 있다. 상기 게이트 도전막(142)은 금속막, 금속 산화막, 금속 질화막, 도핑된 폴리실리콘 중에서 적어도 하나를 포함할 수 있다.Referring to FIG. 7E, a gate
다시 도 4를 참조하면, 상기 게이트 도전막(142) 및 그 하부에 적층된 물질을 패터닝하여 제1 게이트 구조체(200n) 및 제2 게이트 구조체(200p)를 형성할 수 있다. Referring again to FIG. 4, the
상기 제1 게이트 구조체(200n)는 상기 제1 웰 영역(106n) 상에 차례로 적층된 제1 하부 게이트 절연 패턴(122n), 제1 N형 케핑 패턴(110n), 제1 상부 게이트 절연 패턴(124n), 제1 P형 케핑 패턴(130n), 및 제1 게이트 전극(140n)을 포함할 수 있다. The
상기 제2 게이트 구조체(200p)는 상기 제2 웰 영역(106p) 상에 차례로 적층된 제2 하부 게이트 절연 패턴(122p), 제2 상부 게이트 절연 패턴(124p), 제2 P형 케핑 패턴(130p), 및 제2 게이트 전극(140p)을 포함할 수 있다. The
상기 제1 게이트 구조체(200n) 및 상기 제2 게이트 구조체(200p)의 측면에 스페이서 절연막이 배치될 수 있다. 상기 제1 게이트 구조체(200n)의 양측의 활성영 역에 소오스/드레인(미도시)이 형성될 수 있다. 상기 제2 게이트 구조체(200p)의 양측의 활성영역에 소오스/드레인이 형성될 수 있다. 상기 소오스/드레인의 도전형은 상기 제1 웰 영역 또는 상기 제2 웰 영역의 도전형과 반대일 수 있다.A spacer insulating film may be disposed on the side surfaces of the
도 8a 내지 도 8f는 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법을 설명하는 사시도들이다.8A to 8F are perspective views illustrating a method of forming a semiconductor device according to another embodiment of the present invention.
도 8a를 참조하면, 반도체 기판(100)에 트렌치(103)를 형성하여 활성 영역을 정의한다. 소자 분리막(104)은 상기 트렌치(103)를 채울 수 있다. 상기 소자분리막(103)의 상부면은 상기 활성영역의 상부면과 실질적으로 같은 높이일 수 있다. 상기 소자분리막(103)은 얕은 트렌치 소자 분리 공정에 의하여 수행될 수 있다. 상기 소자 분리막(104)의 형성 후, 상기 반도체 기판(100)에 제1 웰 영역(106n) 및 제2 웰 영역(106p)을 형성할 수 있다. 상기 제1 웰 영역(106n) 및 상기 제2 웰 영역(106p)은 이온 주입 공정에 의하여 수행될 수 있다. 상기 제1 웰 영역(106n)은 P 웰일 수 있고, 상기 제2 웰 영역(106p)은 N 웰일 수 있다. 본 발명의 변형된 실시예에 따르면, 상기 제1 웰 영역(106n) 및 상기 제2 웰 영역(106)은 상기 소자 분리막(104)이 형성되기 전에 형성될 수 있다. 상기 반도체 기판(100)의 전면에 N형 케핑막(112)을 형성할 수 있다. 상기 N형 케핑막(112)을 패터닝하여 상기 제2 웰 영역(106p) 상의 상기 N형 케핑막(112)을 식각할 수 있다. 상기 식각은 습식 식각 또는 건식 식각일 수 있다.Referring to FIG. 8A, a
도 8b를 참조하면, 상기 제2 웰 영역(106p) 상에 선택적으로 상기 하부 게이트 절연막(123)을 형성할 수 있다. 상기 하부 게이트 절연막(123)은 실리콘 산화막 또는 실리콘산화질화막일 수 있다. 상기 하부 게이트 절연막(123)은 열산화 공정, 물리적 기상 증착법, 화학 기상 증착법, 또는 원자층 증착법에 의하여 형성될 수 있다.Referring to FIG. 8B, the lower
도 8c를 참조하면, 상기 N형 케핑막(112) 및 상기 하부 게이트 절연막(123)이 형성된 반도체 기판 전면에 질화 공정을 수행할 수 있다. 상기 질화공정은 질소를 포함하는 플라즈마를 이용하여 될 수 있다. 상기 질화 공정은 상기 반도체 기판(100)과 상기 N형 케핑막(112) 사이의 계면(interface) 특성 및 상기 반도체 기판(100)과 상기 하부 게이트 절연막(123) 사이의 계면 특성을 향상시킬 수 있다. 상기 질화 공정은 유효 산화막 두께(EOT)의 증가를 억제할 수 있다.Referring to FIG. 8C, a nitriding process may be performed on the entire surface of the semiconductor substrate where the N-
도 8d를 참조하면, 상기 N형 케핑막(112) 및 상기 하부 게이트 절연막(123) 상에 상부 게이트 절연막(125)을 형성할 수 있다. 상기 상부 게이트 절연막(125)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 상부 게이트 절연막(125)는 물리적 기상 증착법, 화학 기상 증착법, 또는 원자층 증착법에 의하여 형성될 수 있다.Referring to FIG. 8D, an upper
도 8e를 참조하면, 상기 반도체 기판(100) 전면 상에 P형 케핑막(132)을 형성할 수 있다. 상기 P형 케핑막(132)은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다.Referring to FIG. 8E, a P-
도 8f를 참조하면, 상기 반도체 기판(100) 전면 상에 게이트 도전막(142)을 형성할 수 있다. 상기 게이트 도전막(142)은 TaC,TaN, TaCN, 및 TiN 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 도전막(142)은 복층 구조를 가질 수 있다. 상기 게이트 도전막(142)은 금속막, 금속 산화막, 금속 질화막, 도핑된 폴리실리콘 중에서 적어도 하나를 포함할 수 있다.Referring to FIG. 8F, a gate
다시 도 5를 참조하면, 상기 게이트 도전막(142) 및 그 하부에 적층된 물질을 패터닝하여 제1 게이트 구조체(200n) 및 제2 게이트 구조체(200p)를 형성할 수 있다. Referring again to FIG. 5, the
상기 제1 게이트 구조체(200n)는 상기 제1 웰 영역(106n) 상에 차례로 적층된 제1 N형 케핑 패턴(110n), 제1 게이트 절연 패턴(120n), 제1 P형 케핑 패턴(130n), 및 제1 게이트 전극(140n)을 포함할 수 있다. The
상기 제2 게이트 구조체(200p)는 상기 제2 웰 영역(106p) 상에 차례로 적층된 제2 하부 게이트 절연 패턴(122p), 제2 상부 게이트 절연 패턴(124p), 제2 P형 케핑 패턴(130p), 및 제2 게이트 전극(140p)을 포함할 수 있다. The
도 9a 내지 도 9d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하는 사시도들이다.9A to 9D are perspective views illustrating a method of forming a semiconductor device according to another embodiment of the present invention.
도 9a를 참조하면, 반도체 기판(100)에 트렌치(103)를 형성하여 활성 영역을 정의한다. 소자 분리막(104)은 상기 트렌치(103)를 채울 수 있다. 상기 소자분리막(104)의 상부면은 상기 활성영역의 상부면과 실질적으로 같은 높이일 수 있다. 상기 소자분리막(104)은 얕은 트렌치 소자 분리 공정에 의하여 수행될 수 있다. 상기 소자 분리막(104)의 형성 후, 상기 반도체 기판(100)에 제1 웰 영역(106n) 및 제2 웰 영역(106p)을 형성할 수 있다. 상기 제1 웰 영역(106n) 및 상기 제2 웰 영역(106p)은 이온 주입 공정에 의하여 수행될 수 있다. 상기 제1 웰 영역(106n)은 P 웰일 수 있고, 상기 제2 웰 영역(106p)은 N 웰일 수 있다. Referring to FIG. 9A, a
상기 반도체 기판(100)의 전면에 N형 케핑막(112)을 형성할 수 있다. 상기 N형 케핑막(112)은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 N 형 케핑막(112)은 반도체 소자의 플랫 밴드 전압을 감소시킬 수 있다. 상기 N형 케핑막(112)을 패터닝하여 상기 제2 웰 영역(106p) 상의 상기 N형 케핑막(112)을 식각할 수 있다. 상기 식각은 습식 식각 또는 건식 식각일 수 있다. The N-
도 9b를 참조하면, 상기 반도체 기판(100) 전면에 게이트 절연막(126)을 형성할 수 있다. 상기 게이트 절연막(126)은 상기 N형 케핑막 패턴(112) 및 상기 제2 웰 영역(106p) 상에 형성될 수 있다. 상기 게이트 절연막(126)은 화학 기상 증착법 또는 원자층 증착법에 의하여 형성될 수 있다. 상기 게이트 절연막(126)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 N형 케핑막 패턴(112) 상의 상기 게이트 절연막(126)의 두께는 상기 제2 웰 영역(106p) 상의 상기 게이트 절연막(126)의 두께보다 작을 수 있다.Referring to FIG. 9B, a
도 9c를 참조하면, 상기 게이트 절연막(126) 상에 P형 케핑막(132)을 형성할 수 있다. 상기 P형 케핑막(132)은 알루미늄산화막, 및 알루미늄 금속 산화막 중에 서 적어도 하나를 포함할 수 있다.Referring to FIG. 9C, a P-
도 9d를 참조하면, 상기 P형 케핑막(132) 상에 게이트 도전막(142)을 형성할 수 있다. 상기 게이트 도전막(142)은 TaC,TaN, TaCN, 및 TiN 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 도전막(142)은 복층 구조를 가질 수 있다. 상기 게이트 도전막(142)은 금속막, 금속 산화막, 금속 질화막, 도핑된 폴리실리콘 중에서 적어도 하나를 포함할 수 있다.Referring to FIG. 9D, a gate
다시, 도 6을 참조하면, 상기 게이트 도전막(142) 및 그 하부에 적층된 물질을 패터닝하여 제1 게이트 구조체(200n) 및 제2 게이트 구조체(200p)를 형성할 수 있다. Referring again to FIG. 6, the
상기 제1 게이트 구조체(200n)는 상기 제1 웰 영역(106n) 상에 차례로 적층된 제1 N형 케핑 패턴(110n), 제1 게이트 절연 패턴(120n), 제1 P형 케핑 패턴(130n), 및 제1 게이트 전극(140n)을 포함할 수 있다. The
상기 제2 게이트 구조체(200p)는 상기 제2 웰 영역(106p) 상에 차례로 적층된 제2 게이트 절연 패턴(120p), 제2 P형 케핑 패턴(130p), 및 제2 게이트 전극(140p)을 포함할 수 있다. The
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 설명하는 사시도이다.10 is a perspective view illustrating a semiconductor device according to an embodiment of the present invention.
도 10을 참조하면, 반도체 기판(300)에 상기 반도체 기판(300)으로부터 수직으로 연장된 반도체 핀(350)이 배치된다. 상기 반도체 핀(fin, 350)의 상부를 가로지르는 게이트 전극(340)이 배치된다. 상기 게이트 전극(340)은 상기 반도체 핀(350)의 양쪽 측벽들 및 상면의 상부를 지날 수 있다. 상기 게이트 전극(340)과 상기 반도체 핀(350) 사이에 게이트 절연 패턴(320), N형 케핑 패턴(310), P형 케핑 패턴(330)이 배치될 수 있다. 상기 반도체 핀(350)의 상부 영역은 제1 웰 영역(306)일 수 있다. 상기 제1 웰 영역(306)은 N형 또는 P형 불순물로 도핑될 수 있다. 상기 게이트 전극(340)의 양측의 상기 반도체 핀(350)은 소오스/드레인일 수 있다.Referring to FIG. 10, a
상기 게이트 절연 패턴(320)은 실리콘 산화막, 실리콘 산화질화막, 하프늄 산화막, 하프늄 실리콘 산화막, 지르코늄 산화막, 지르코늄 실리콘 산화막, 하프늄 산화질화막, 하프늄 실리콘 산화질화막, 지르코늄 산화질화막, 지르코늄 실리콘 산화질화막, 및 타이타늄 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 N형 케핑 패턴(310)은 LaO,GdO,DyO,SrO,BaO, 및 ErO 중에서 적어도 하나를 포함할 수 있다. 상기 P형 케핑 패턴(330)은 알루미늄산화막, 및 알루미늄 금속 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 전극(340)은 TaC,TaN, TaCN, 및 TiN 중에서 적어도 하나를 포함할 수 있다.The
도 11은 본 발명의 실시예들에 따른 반도체 소자를 갖는 전자 시스템을 나타내는 블럭도이다.11 is a block diagram illustrating an electronic system having semiconductor devices according to embodiments of the present invention.
도 11를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 서로 결합 되어 있다. 상기 반도체 소자는 상기 기억 장치(1330)에 포함될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로에 해당한다. 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 상술한 실시예들에 개시된 반도체 소자들 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 전자 시스템(3100)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.11, the
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.The
다음으로, 본 발명의 실시예들에 따른 메모리 카드를 도면을 참조하여 구체적으로 설명한다.Next, a memory card according to embodiments of the present invention will be described in detail with reference to the drawings.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타내는 블럭도이다.12 is a block diagram showing a memory card having semiconductor elements according to embodiments of the present invention.
도 12을 참조하면, 메모리 카드(1400)는 비휘발성 기억 장치(1410) 및 메모리 제어기(1420)를 포함한다. 상기 반도체 소자는 상기 비휘발성 기억 장치 또는 메모리 제어기(1420)에 포함될 수 있다. 상기 비휘발성 기억 장치(1410)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 실시예들에 개시된 비휘발성 기억 소자들 중에서 적어도 하나를 포함한다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 장치(1410)를 제어한다.12, the
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구조(NMOS 축전기(capacitor))에 따른 플랫밴드 전압(flat band voltage)을 설명하는 도면이다.FIG. 1 is a diagram for explaining a flat band voltage according to the structure (NMOS capacitor) of a semiconductor device according to an embodiment of the present invention.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 반도체 소자를 설명하는 단면도들이다.2A and 2B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 사시도이다.3 is a perspective view showing a semiconductor device according to another embodiment of the present invention.
도 4 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하는 사시도들이다.4 to 6 are perspective views illustrating semiconductor devices according to embodiments of the present invention.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하는 사시도들이다.7A to 7E are perspective views illustrating a method of forming a semiconductor device according to an embodiment of the present invention.
도 8a 내지 도 8f는 본 발명의 다른 실시예에 따른 반도체 소자를 형성하는 방법을 설명하는 사시도들이다.8A to 8F are perspective views illustrating a method of forming a semiconductor device according to another embodiment of the present invention.
도 9a 내지 도 9d는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성방법을 설명하는 사시도들이다.9A to 9D are perspective views illustrating a method of forming a semiconductor device according to another embodiment of the present invention.
도 10은 본 발명의 일 실시예에 따른 반도체 소자를 설명하는 사시도이다.10 is a perspective view illustrating a semiconductor device according to an embodiment of the present invention.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 갖는 전자 시스템을 나타내는 블럭도이다.11 is a block diagram illustrating an electronic system having semiconductor devices according to embodiments of the present invention.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 갖는 메모리 카드를 나타내는 블럭도이다.12 is a block diagram showing a memory card having semiconductor elements according to embodiments of the present invention.
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