KR101591211B1 - 통신 네트워크를 위한 액세스 노드 - Google Patents

통신 네트워크를 위한 액세스 노드 Download PDF

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통신 네트워크에 사용하기 위한 OLT 또는 DSLAM과 같은 액세스 노드가 개시된다. 액세스 노드는 각각이 하나 이상의 서브 모듈들로 나누어지는 수많은 기능 모듈들을 사용하여 복수의 기능을 수행한다. 서브 모듈들의 상태는 부하 통계치 및 다른 입력들을 검토하고 기능 모듈의 구성이 변경되어야 할지를 결정하는 컨트롤러에 의한 제어에 의해 제어된다. 만약 그렇다면, 개별적 서브 모듈들은 전력이 낮춰지고, 클록 게이팅되거나, 또는 동작 상태로 되돌아간다. 각각의 기능 모듈 전에 위치된 트래픽 디스패처는 처리를 위해 이용 가능한 서브 모듈들에 데이터 트래픽을 분배하고, 그 후에 이것은 트래픽 애그리게이터에 의해 모아지고, 다음 단에 넘겨진다. 수많은 회로 보드들이 이용될 수 있는데, 각각은 하나 또는 두 개의 기능 모듈들만을 포함한다. 보드들은 짧은, 고속 직렬 라인들로 연결되는데, 이는 그 상태가 또한 제어될 수 있는 다중 링크들을 가질 수 있다.

Description

통신 네트워크를 위한 액세스 노드{ACCESS NODE FOR A COMMUNICATION NETWORK}
본 발명은 일반적으로 통신 네트워크 분야에 관한 것이고, 보다 상세하게는 네트워크의 코어와 가입자 부분들 간에 위치된 액세스 노드 및 액세스 노드를 통해 통과하는 데이터 트래픽을 다루는(handling) 효율적인 방법에 관한 것이다.
하기의 약어들이 여기에 정의되는데, 이들 중 적어도 몇몇은 최신 기술 및 본 발명에 대한 이하의 기술 내에서 참조된다.
DBA(dynamic bandwidth allocation)
DSL(digital subscriber line)
DSLAM(DSL access multiplexer)
FEC(forward error correction)
GE(gigabit Ethernet)
GEM(GPON encapsulation method)
GPON(gigabit PON)
LT(line termination)
MAC(media access control)
NR-DBA(non-status-reporting DBA)
NT(network termination)
OLT(optical line terminal)
PCS(physical coding sublayer)
PMA(physical medium attachment)
PMD(physical medium-dependent)
PON(passive optical network)
PP(packet processing)
ROSA(receive optical sub-assembly)
SFP(small form-factor pluggable)
SR-DBA(status-reporting DBA)
TOSA(transmit optical subassembly)
액세스 노드는 통신 네트워크의 두 부분 사이에 위치되는데, 전형적으로 액세스 네트워크와 코어 네트워크 사이에 위치된다. 액세스 노드는 예를 들어 DSLAM 또는 OLT이다. 액세스 노드를 갖는 예시적 통신 네트워크가 도 1에 도시된다. 도 1은 본 발명에 따른 액세스 노드가 배치될 수 있는 선택된 요소들 PON(passive optical network)(100)을 도해하는 단순화된 구성도이다. 이 경우에서의 액세스 노드는 코어 네트워크(도시 생략)와 개별 가입자들 사이의 통신을 다루는 OLT(101)이다. 간선들(trunk lines)(105, 110)은 OLT(101)와 네트워크 코어 사이의 통신을 위한 큰 용량의 라인들이다. 가입자 라인들(116 내지 119)은 개별 가입자들에게의 및 그들로부터의 통신을 나른다. 예로서, 액세스 네트워크 라인(118)은 OLT(101)와 스플리터(120) 사이에서 연장한다.
이 예에서, 스플리터(125)는 가입자 가정(subscriber premises)까지의 전송을 위한 다운스트림 광학적 신호의 성분 파장들을 분리한다. 가입자 라인(118)은 가정 라인들(premises lines)(121 내지 126)을 통해 통신하고 이 라인들은 스플리터(125)와 ONT들(130 내지 135)의 사이에서 연장하는 것으로 보여진다. 가입자들로부터의 임의의 업스트림 트래픽이 이런 방식으로 분할되지 않고, 그 대신에 각각의 가입자가 특정 시간 슬롯들을 할당 받는 미리 정해진 스케줄을 따라 일어난다는 것을 유의하라. PON(100)이 예시적인 것이고 네트워크 구성들이 변할 수 있다는 것을 주목하시오. BPON, GPON과 XGPON을 포함하는 수많은 PON 설계 진전들이 있다.
도 2는 기존 기술에 따른 OLT(150)의 선택된 요소들을 도해하는 단순화된 블록도이다. 도 2의 OLT(150)는 스위치 구조(switch fabric)(180)에 의해 상호 연결된 NT(네트워크 종단)측 및 LT(라인 종단)측을 포함한다. 해당 스위치 구조(180)가 단지 일반적으로 표현된 것을 주목하시오. NT측상에서, 보드들(155, 165)은 스위치 구조(180)와 제각기의 간선들(150 및 160) 사이에서의 업스트림 및 다운스트림 트래픽을 처리한다. 보드들(155, 165)은 전형적으로 OLT(150)에 설치될 수 있고 그로부터 제거될 수 있는 단일 유닛으로서 제조된다. 각각의 NT 카드(155, 160)는 데이터 트래픽이 업스트림 또는 다운스트림 방향 중 어느 하나에서 보드를 통과함에 따라 겪는 작용들을 나타내는 수많은 기능들을 포함한다. 도 2에서 약어들에 의해 표현된 이러한 기능들은 본 분야에 알려져 있고, 여기서 상세히 설명되지 않을 것이라는 것을 주목하시오. 또한 도 2에 표현된 NT 보드들보다 많은 또는 적은 보드들이 있을 수 있다는 것을 유의하시오.
유사하게, LT 보드들(175a 내지 175n)이 도 2에 도시된다. LT 보드들(175a 내지 175n)은 가입자 라인들(170a 내지 170n)을 제각기 스위치 구조(180)로 링크한다. 단지 네 개의 LT 보드가 도 2에 도시되었지만, 현재의 LT 보드들의 개수는 보통은 현저하게 더 많다. 몇몇의 경우에, 각각의 보드는 이것이 도면에 도시되지 않았지만 가입자 라인들을 수용하기 위한 다중 포트를 포함할 수 있다. NT 보드들이 그런 것처럼, 각각의 LT 보드들(175a 내지 175n)은 데이터 트래픽이 업스트림 또는 다운스트림 방향으로 LT 보드를 통과함에 따라 이 데이터 트래픽을 다루기 위해 NT 보드들상의 것들과 유사한 다수의 트래픽 취급 기능들을 포함한다.
유감스럽게도, 이런 방식으로 설계되고 작동되는 액세스 노드들은 몇몇 단점들을 갖는데, 특히 전력의 비효율적 사용이라는 단점을 갖는다. 다양한 기능들을 갖는 보드들은, 몇몇 전송의 성질이 꾸준하지 않고 폭발적임에도 불구하고, 종종 많은 상이한 전압들을 요구하고 또한 완전하게 전력을 공급받는 상태로 유지된다. 대부분의 보드들은 트래픽에 상관없이 높은 클록 스피드로 실행된다.
그에 따라, 통신 네트워크들에서 액세스 노드들과 관련된 상기 단점 및 기타 단점을 해결하기 위한 필요가 있었고 여전히 지금도 존재한다. 이러한 필요들 및 기타 필요들은 본 발명에 의해 충족된다.
본 발명은 통신 네트워크용의 액세스 노드의 구성 및 작동을 지향한다. 한 양태에서, 본 발명은 통신 네트워크의 두 부분 사이에서 데이터 트래픽을 다루는 것에 관계된 복수의 기능을 수행하기 위한 액세스 노드인데, 이 액세스 노드는 네트워크의 제1 부분으로부터 트래픽을 수신하도록 구성된 제1 인터페이스, 복수의 기능 모듈- 각각의 기능 모듈은 복수의 기능 중 한 기능을 실행하도록 구성되고, 적어도 하나의 기능 모듈은 각각이 적어도 하나의 기능 모듈의 기능을 수행할 수 있는 복수의 서브 모듈로 나누어짐 - , 적어도 하나의 트래픽 디스패처(dispatcher) - 적어도 하나의 트래픽 디스패처는 제1 인터페이스와 적어도 하나의 기능 모듈 사이에 위치되고, 트래픽 디스패처는 처리를 위해 복수의 서브 모듈 중 하나 이상의 서브 모듈들에게 트래픽을 디스패치하도록 구성됨-, 복수의 서브 모듈에서의 서브 모듈들의 상태를 제어하도록 구성되는 컨트롤러, 및 네트워크의 제2 부분에게 트래픽을 포워딩하도록 구성되는 제2 인터페이스를 포함한다. 액세스 노드는 업스트림 또는 다운스트림 방향들 중 어느 하나에서 또는 양 방향 모두에서 이런 방식으로 트래픽을 다룰 수 있다.
몇몇 실시예들에서, 컨트롤러는, 예를 들어, 버퍼 또는 복수의 버퍼에 의해 수집된 대로의, 액세스 노드에 의해 다뤄지는 트래픽 양을 나타내는 부하 통계치(load statistics)를 수신한다. 부하 통계치는 기능 모듈에서 복수의 서브 모듈 중 개개의 것들을 제어하는 방법을 결정하는데 사용될 수 있지만, 미리 정해진 스케줄 또는 액세스 노드 없이 수신된 명령어에 의한 수동 제어의 사용을 포함하는 다른 인자들도 사용될 수 있다. 개별 서브 모듈의 상태 제어는 이것에게 전력을 높여서 또는 낮추어 공급하거나, 클록 게이팅을 적용하거나 이것을 완전 작동으로 되돌리는 것을 포함할 수 있다.
액세스 노드는 또한 복수의 서브 모듈에 의한 처리 후에 트래픽을 모으도록(aggregating) 구성된 트래픽 애그리게이터(traffic aggregator)를 포함할 수 있다. 트래픽 애그리게이터는 이후 또 다른 기능 모듈을 향하는 전송 채널에게 또는 액세스 노드 외부의 통신 네트워크 부분에게 데이터 트래픽을 넘겨줄 수 있다. 전송 채널은 복수의 링크로 만들어질 수 있다. 각각의 링크들의 상태는 제어 가능할 수 있다.
복수의 기능 모듈 중 상이한 것들은 액세스 노드 내의 별개의 회로 보드들상에 형성될 수 있다. 별개의 컨트롤러는 각각의 별개의 회로 보드들상에 형성될 수 있거나 또는 액세스 노드에서의 단일 컨트롤러가 보드들의 일부 또는 전부상에 형성된 기능 모듈들을 제어할 수 있다. 보드들 사이의 링크들은 양호하게는 짧고 또한 고속의 직렬 링크들이다.
다른 양태에 있어서, 본 발명은 복수의 서브 모듈로 나누어지는 적어도 하나의 기능 모듈을 갖는 통신 네트워크 액세스 노드를 동작시키는 방법인데, 이 방법은 액세스 노드에서 데이터 트래픽을 수신하는 단계, 처리를 위해 복수의 서브 모듈 중 하나 이상의 서브 모듈들 내로 데이터 트래픽을 분배하는 단계, 및 복수의 서브 모듈에 의한 처리 후에 데이터 트래픽을 모으는 단계를 포함한다.
방법은 복수의 서브 모듈 중 하나 이상의 서브 모듈들의 상태를 변경할지를, 예를 들어 클록 게이팅을 적용하고, 서브 모듈의 전력을 낮추거나, 또는 서브 모듈을 완전 작동으로 되돌릴지를 결정하는 것을 더 포함할 수 있다. 액세스 노드에 의해 다뤄지는 트래픽 양을 나타내는 부하 통계치가 생성될 수 있고, 만일 그렇다면 서브 모듈들의 상태들을 변경할지를 결정하기 위한 근거 또는 근거의 일부로서 이용될 수 있다.
방법은 집중화된 업스트림 스케줄링을 이용하는 것을 추가로 포함할 수 있는데, 여기서 간선이 혼잡할 것으로 것으로 예상되면 어떤 승인도 발행되지 않는다. 데이터 패킷들은 메모리에 너무 오랫동안 저장되어 있다가 이후에 이들이 전송될 수 없을 때 드롭되어 버리는 결과를 낳기보다는 조기에(earlier) 드롭될 수 있다.
본 발명의 부가적 양태들이 일부는 상세한 설명, 도면 및 따라오는 임의의 청구항에 기재되어 있으며, 일부는 상세한 설명으로부터 도출되거나 본 발명의 실시에 의해 알게 될 수 있다. 이상의 개괄적인 설명 및 이하의 상세한 설명 둘 모두가 예시적이고 설명적인 것에 불과하며 또한 개시된 발명을 제한하는 것이 아니라는 것을 잘 알 것이다.
첨부 도면들과 연계하여 취해지는 하기 상세한 설명을 참조하여 본 발명에 대한 더 철저한 이해가 획득될 것이다.
도 1은 본 발명에 따른 액세스 노드가 배치될 수 있는 선택된 요소들 PON(passive optical network)을 도해하는 단순화된 구성도이다.
도 2는 종래 기술에 따른 OLT의 선택된 요소들을 도해하는 단순화된 블록도이다.
도 3은 본 발명의 실시예에 따른 액세스 노드의 선택된 요소들을 도해하는 단순화된 구성도이다.
도 4는 본 발명의 실시예에 따른 트래픽 디스패처를 포함하여, 액세스 노드의 선택된 요소들을 도해하는 단순화된 구성도이다.
도 5는 본 발명의 실시예에 따른 트래픽 애그리게이터를 포함하여, 액세스 노드의 선택된 요소들을 도해하는 단순화된 구성도이다.
도 6은 본 발명의 실시예에 따른 액세스 노드의 선택된 요소들을 도해하는 단순화된 구성도이다.
도 7은 본 발명의 실시예에 따른 OLT의 선택된 요소들을 도해하는 단순화된 구성도이다.
도 8a 내지 도 8e는 본 발명의 실시예에 따른 도 7의 OLT의 선택된 요소들을 더 자세하게 도해하는 단순화된 구성도이다.
도 9는 본 발명의 실시예에 따른 방법을 도해하는 흐름도이다.
도 10은 본 발명의 또 다른 실시예에 따른 방법을 도해하는 흐름도이다.
본 발명은 통신 네트워크용의 액세스 노드의 구성 및 작동을 지향한다. "액세스 노드"는, 여기서 이용되는 바로는, 일반적으로 통신 네트워크의 코어와 가입자 액세스 네트워크 간에 자리잡고 있는 노드를 지칭한다. 몇몇의 경우에, 이것은 어느 하나의 네트워크 또는 다른 네트워크의 부분으로 간주된다. 액세스 노드들의 예들은 광학적 네트워크에서의 ONT들 및 전화 네트워크에서 DSL 서비스를 가능하게 하는 DSLAM들을 포함한다. 본 발명의 액세스 노드는 특히 변화하는 트래픽 레벨들을 직면하게 되는 경우에 더 효율적 사용을 용이하게 하기 위한 그러한 방식으로 구축되고 작동된다. 본 발명의 액세스 노드 개관이 도 3에 제공된다.
도 3은 본 발명의 실시예에 따른 액세스 노드(200)의 선택된 요소들을 도해하는 단순화된 구성도이다. 본 실시예에서, 가입자 라인들(201 내지 204)은 도면의 좌측에서 OLT(200)로부터 연장하고 간선들(206 및 207)은 우측에서 연장한다. 여기서 가입자 라인들이 업스트림 또는 다운스트림 중 어느 하나로서 그리고 간선들(206, 207)이 양방향으로서 도시되었으나, 이는 모든 실시예들의 경우에 반드시 그런 것은 아니라는 것을 주의해야 한다.
본 실시예에서, 액세스 노드(200)는 도면에서 그렇게 지칭되는 기능 모듈들 F1 내지 F6을 포함한다. 각각의 기능 모듈들 F1 내지 F6은 하나 이상의 서브 모듈들로 나누어지고, 회로 보드상에 형성된다. 기능 모듈은, 그 용어가 여기서 이용되는 바로는, 하드웨어 또는 하드웨어 디바이스상에서 실행되는 소프트웨어로 구현되는 것을 주목하시오. 기능 모듈은 액세스 노드에 의해 다뤄지는 데이터 트래픽에 대한 이산적 작업 또는 작업들을 수행한다. 예를 들어, 한 기능 모듈은 도 2에 도시된 LT 보드(175a)의 기능들 중 하나를 수행할 수 있다. 그러나, 어떤 정확한 기능 정의도, 특별한 실시예에 있어서 특정되는 경우가 아니라면, 요구되지 않는다. 한 기능 모듈에 있는 각각의 서브 모듈들은 동일 기능을 수행하지만, 그들 자신의 데이터 트래픽 스트림을 다룰 수 있다. 이와 관련하여, 각각의 서브 모듈들이 동일 기능을 수행하지만, 이들이 제조 또는 동작시에 동일할 것을 요구하지는 않고, 다만 대부분의 경우에 그러할 것이라는 점이 예상된다.
본 실시예의 별개의 회로 보드들은 도 3에서 파선들에 의해 표시된다. 별개의 보드들을 이용하는 것은 보드상에 형성된 요소들에 공급되어야 하는 상이한 전압들의 개수를 감소시킬 수 있어서, 설계 효율성을 촉진하고 전력을 절감한다. 도 3에 도시된 바와 같이, 서브 모듈들 F11 내지 F1n1을 포함하는 기능 모듈 F1은 보드(210) 상에 형성되고, 가입자 라인들(201, 202)과의 인터페이스를 나타낸다. 기능 모듈 F1에서의 서브 모듈들의 정확한 개수가 특정되지 않았고 도 3에 나타나는 것보다 종종 더 많은 가입자 라인들이 있을 것이라는 점을 유의해야 한다. 데이터 트래픽 애그리게이터(211)가 또한 보드(210)상에 형성된 것으로 도시된다. 트래픽 애그리게이터(211)의 목적은 서브 모듈들 F11 내지 F1n1로부터 데이터 트래픽을 수신하고 본 실시예에서 기능 모듈 F3 인 다음 기능 모듈로 보내기 위해 이것을 배열하는 것이다. 알 수 있는 것처럼, 기능 모듈 F3은 별개의 보드(215)상에 형성된다. 기능 모듈 F1으로부터 기능 모듈 F3까지의 트래픽 흐름이 도 3에서 단일 라인에 의해 표현되었지만, 실제로 통신용의 수많은 병렬 채널이 있을 수 있다는 점을 주의하라.
본 실시예에서, 애그리게이터(211)로부터 보드(215)까지의 트래픽은 먼저 데이터 트래픽 디스패처(216)에서 수신된다. 이하 더욱 상세히 기술되는 것처럼, 디스패처(216)는 데이터 트래픽을 기능 모듈 F3의 서브 모듈들에게 분배한다. 기능 모듈 F3의 서브 모듈들은 F31 내지 F3n3으로서 지칭된다. 기능 모듈 F1에서 그런 것처럼, 기능 모듈 F3에 다수의 서브 모듈이 있을 수 있다. 그러나, 서브 모듈들의 개수는 종종 기능 모듈마다 다를 수 있다는 것을 주의하라. 다시 말하면, n1은 n3과 동일할 수 있으나, 반드시 그렇지는 않다.
본 실시예에서, 기능 모듈 F3에 의한 처리 후에, 데이터 트래픽은 하기와 같이, 또한 보드(215) 상에 형성된 기능 모듈 F4로 진행한다. 기능 모듈 F3의 서브 모듈들로부터의 트래픽은 트래픽 애그리게이터(217)를 통과해 나아가는데, 여기서 트래픽은 트래픽 디스패처(218)로의 전송을 위해 배열된다. 수신 시에, 디스패처(218)는 처리를 위해 서브 모듈들 F41 내지 F4n4 중에서 트래픽을 분배한다.
대안 실시예(도시 생략)에서, 기능 모듈들 F3 및 F4가 단일 기능 모듈이 되도록 조합될 수 있다는 것을 주목하시오. 그러한 경우에 어쨌든 그 둘을 분리하는 어떠한 애그리게이터(217) 및 디스패처(218)도 없을 것이다. 이하 설명된 것처럼, 그러나, 본 발명의 장점들 중 하나는 예를 들어 기능 모듈 F3 및 기능 모듈 F4가 트래픽 분배를 위해 상이한 개수의 서브 모듈들을 사용하는 것을 허용하는 것이다. 또 다른 장점은 트래픽 상황들 또는 다른 인자들에 따라 주어진 시간에 동작하는 서브 모듈들의 개수를 변경하는 능력에 의해 획득된다. 어떤 이유로, 기능 모듈에 보통 하나보다 많은 서브 모듈이 있을 것이고, 보통은 몇 개가 있을 것이다. 마찬가지로, 액세스 노드 내의 하나 이상의 기능 모듈들은 단일 서브 모듈만을 가질 수 있지만, 이것은 대부분의 경우에 선호되지 않는다.
도 3의 실시예에서, 기능 모듈 F4로부터의 데이터 트래픽은 먼저 데이터 트래픽 애그리게이터(219) 및 디스패처(221)를 통과해 나간 후에 보드(220)상의 기능 모듈 F5로 진행한다. 모든 보드 대 보드 연결들에서 그런 것처럼, 트래픽 애그리게이터(219)와 디스패처(221)는 양호하게는 많은 수의 대용량 직렬 라인들로 연결된다. 기능 모듈 F5는 서브 모듈들 F51 내지 F5n5를 포함한다. 기능 모듈 F5에 의한 처리 후에, 트래픽은 애그리게이터(222)에 의해 모아지고(aggregated), 보드(225)상의 기능 모듈 F6에게 포워딩되어, 디스패처(226)에 의해 서브 모듈들 F61 내지 F6n6 중 하나 이상에게 분배된다.
본 실시예에서, 기능 모듈 F6은 간선들(207, 207)과 인터페이싱한다. 다시, 도 3에 도시된 것보다 더 많은 간선들 및 기능 모듈 F6의 서브 모듈들의 임의의 개수가 있을 수 있다. 간선들(206, 207)의 각각이 양방향인 것으로 표시되고, 다운스트림 경로가 또한 액세스 노드(200)를 통과하는 것으로 도시된 것을 주목하시오. 편의상, 다운스트림 경로상에서 애그리게이터들 및 디스패처들로 상기 지칭된 관련 요소들이 각각 다른 기능(이는 명시적으로 도 3에 도시되지 않음)을 나타낼 것이다. 예를 들어, 기능 모듈 F6으로부터의 다운스트림 트래픽은 보드(220)로의 전송을 위해 모아지는데, 여기서 이것은 기능 모듈 F5에게 분배되고, 등등과 같이 된다. 그러나, 이것은 양쪽 방향들에서의 기능이 정확하게 동일 하드웨어에 의해 실행되는 것을 함의하지는 않는다.
그러나, 도 3의 실시예에서, 다운스트림 트래픽이 기능 모듈 F3을 떠날 때, 이것은 보드(230)로의 전송을 위해 모아지는데, 여기서 디스패처(231)가 가입자 라인들(203 및 204)상에서의 처리 및 전송을 위해 하나 이상의 서브 모듈들 F21 내지 F2n2에게 이것을 분배한다. 다시금, 라인들(203 및 204)보다 더 많은 (또는 더 적은) 가입자 라인들 및 서브 모듈들 F11 내지 F2n2의 임의 개수가 있을 수 있다.
도 4는 본 발명의 실시예에 따른 트래픽 디스패처(240)를 포함하여, 액세스 노드의 선택된 요소들을 도해하는 단순화된 구성도이다. 상기 언급한 것처럼, 본 발명에 따라서, 디스패처(240)는 데이터 트래픽을 수신하고, 이것을 기능 모듈의 하나 이상의 서브 모듈들에게 분배한다. 여기서, 서브 모듈(250)은 임의의 개수를 포함할 수 있는, 기능 모듈(250)의 모든 서브 모듈들을 나타내는 서브 모듈들(250a 내지 250n)을 포함한다. 여기서 기능 모듈에서의 서브 모듈들의 개수가 다양한 방식으로 결정될 수 있지만, 양호한 실시예에서는 서브 모듈들의 개수는 개별 서브 모듈이 처리할 수 있는 트래픽의 최대 레이트에 기초하여 액세스 디바이스에 대한 전체 설계 용량 C를 다룰 수 있게끔 계산된다는 것을 유의해야 한다. 다른 인자들은 다른 기능 모듈들에 부여되는 QoS(Quality of Service) 고려들 또는 제한들에 대한 조정을 어쨌든 포함할 수 있다.
도 4의 실시예에서, 디스패처는 각각 제한된 용량을 가지지만 필요에 따라 전체 트래픽의 지분을 나르는 수많은 병렬 라인들을 종종 포함하여, 직렬 전송 채널상에서 데이터 트래픽을 수신한다. 여기서, 데이터 트래픽은 디스패처(240) 내로 이끄는 모든 라인들을 나타내는 직렬 인터페이스(235a 내지 235m)에서 수신된다. 들어오는 데이터 트래픽은 이후 각각이 직렬 인터페이스와 대응하는 버퍼들의 시리즈(245a 내지 245m)에서 버퍼링된다. 버퍼들(245a 내지 245m)에서, 들어오는 트래픽 부하가 결정되고 부하 통계치는 컨트롤러에게 보내진다(도 4에 도시되지 않음). 디스패처는 이후 버퍼들로부터 서브 모듈들(250a 내지 250n) 중 하나 이상으로 이들의 상태 및 현재 대기중인 트래픽 양에 따라 트래픽을 분배한다. 버퍼들의 개수 m이 기능 모듈에서의 서브 모듈들의 개수 n과 반드시 동일한 것은 아니라는 것을 주목하시오.
최종적으로, 본 실시예에서 기능 모듈 제어 입력이 도시된다. 이 제어 입력은 서브 모듈들(250a 내지 250m)의 각각의 상태를 제어하는데, 이하 더욱 상세히 설명될 것이다.
도 5는 본 발명의 실시예에 따른 트래픽 애그리게이터(265)를 포함하여, 액세스 노드의 선택된 요소들을 도해하는 단순화된 구성도이다. 트래픽 애그리게이터(265)는 기능 모듈(255)의 서브 모듈들(255a 내지 255n)로부터 트래픽을 수신하고, 다음 단으로의 전송에 적합한 대로 이것을 모은다. 본 실시예의 트래픽 애그리게이터(265)는 이것이 모든 실시예에서 요구되지는 않지만 스케줄 입력을 포함한다는 점을 주목하시오. 스케줄 입력은 주어진 스케줄에 따라 다음 단을 위해 트래픽 부하를 그룹 짓는 것을 허용한다.
본 실시예에서, 애그리게이터(265)로부터 보내질 트래픽은 버퍼들(260a 내지 260m)에 위치되는데, 각각의 버퍼는 이용 가능한 전송 채널의 직렬 인터페이스(270a 내지 270m)에 대응한다. 트래픽 부하 통계치는 버퍼들(270a 내지 270m)로부터 수집되고, 컨트롤러에게 보내진다(도 5에 도시되지 않음). 또한, 여기서, 다음 단으로의 트래픽 전송을 제어하기 위해 개별 직렬 인터페이스들에게의 제어 입력이 있을 수 있다.
도 6은 본 발명의 실시예에 따라 액세스 노드의 선택된 요소들을 도해하는 단순화된 구성도이다. 도 6에서, 기능 모듈(320)은 서브 모듈들(320a 내지 320n)을 포함한다. 각각의 서브 모듈들이 클록 및 전력 게이팅 컨트롤러(340)로부터 제어 신호들을 수신하도록 배열된다는 것을 주목하시오. 본 발명의 본 실시예에 따라서, 컨트롤러(340)는 각각의 서브 모듈을 작동 상태에 배치하고, 더 적은 전력을 사용하도록 클록 게이팅을 적용하거나, 또는 서브 모듈에게의 전력을 완전히 낮춤으로써 각각의 서브 모듈의 상태를 개별적으로 바꿀 수 있다. 클록 게이팅의 사용은 서브 모듈이 완전 작동으로 더 빠르게 귀환하는 것을 용이하게 하는 한편으로 소비 전력의 상당한 감축을 허용한다.
양호하게는, 각각의 서브 모듈들은 C/n의 용량을 가지도록 설계되며, 여기서 C는 액세스 노드의 전체 설계 용량이고 n은 서브 모듈들의 개수이다. 그러나 이런 처리량이 가벼운 트래픽 부하 때문에 요구되지 않는 경우가 있다. 그래서 컨트롤러가 개별적으로 각각의 서브 모듈의 상태를 조정하는 것을 가능하게 함으로써, 본 발명의 시스템은 현재 상태를 위한 최적 소비 전력을 찾는다.
도 6의 실시예에서, 데이터 트래픽은 수많은 직렬 링크들상에서 기능 모듈에게 보내지고 직병렬 변환기들(de-serializers)(305a 내지 305m)에서 직병렬 변환되고(de-serialized) FIFO 버퍼(310a 내지 310m)에 저장된다. 본 발명에 따라서, 여러 시점들에서 모든 직렬 링크들이 활동적이지 않을 수 있다는 것을 주목하시오. 그러나, 데이터 트래픽을 수신하는 각각의 버퍼는 컨트롤러에게 부하 통계치를 보고한다. 데이터 트래픽 디스패처(315)는 버퍼들(310a 내지 310m)로부터 트래픽을 수신하고, 작동에 이용 가능한 그러한 서브 모듈들에게 트래픽을 분배한다. 디스패처(315)는 각각의 서브 모듈의 상태를 검출하거나 또는 컨트롤러(340)에 의해 통지받을 수 있다. 데이터 트래픽이 기능 모듈(320)에 의해 처리되었을 때, 데이터 트래픽은 애그리게이터(325)에게 넘겨지고, 여기서 데이터 트래픽은 이용 가능한 개수의 FIFO 버퍼(330a 내지 330m)를 수용하기 위해 모아진다. 버퍼들(330a 내지 330m)은 트래픽 부하를 평가하고 컨트롤러(340)에게 부하 통계치를 넘겨준다. 데이터 트래픽은 직렬 변환기들(serializers)(335a 내지 335m)에 의해 다음 단에서의 전송을 위해 이후 직렬 변환된다.
본 실시예에서, 상태 제어가 또한 직병렬 변환기들(305a 내지 305m)과 직렬 변환기들(335a 내지 335m)에 적용될 수 있다는 것을 주목하시오. 컨트롤러가 트래픽 부하 통계치를 저장하고 컨트롤러에 의한 실행을 위한 명령어들을 동작시키기 위한 물리적 비일시적 메모리 디바이스(도시 생략)와 결합된다는 것을 또한 주목하시오. 메모리 디바이스 및 컨트롤러는 본 실시예에서 제어된 기능 모듈들과 함께, 각각의 회로 보드상에 상주한다. 그러나, 대안 실시예들에서, 이러한 요소들은 액세스 노드에서의 어딘가 다른 곳에 상주할 수 있다.
본 발명의 실시예에 따른 예시적 액세스 노드가 도 7 및 도 8a 내지 도8c에 도해된다. 도 7은 본 발명의 실시예에 따른 OLT(400)의 선택된 요소들을 도해하는 단순화된 구성도이다. 본 발명에 따라서, 각각의 수많은 액세스 노드 기능들은 수많은 개별적으로 제어 가능한 서브 모듈들로 나누어진 기능 모듈에 의해 실행된다(도 7에 도시되지 않음). 각각의 이러한 하나 이상의 기능 모듈들은 회로 보드상에 형성되고, 본 실시예에서 5개의 개별 보드가 이용된다. 액세스 노드는 xGPON과 xGE(gigabit Ethernet) 네트워크 사이에서의 업스트림 및 다운스트림 방향 모두에서 트래픽을 다룬다.
본 실시예의 5개 보드는 XP, FG, CW, TM 및 XE로서 언급된다. 업스트림 및 다운스트림 방향들 모두에서의 트래픽 흐름들은 도 7의 트래픽 흐름 화살표들에 의해 보여진다. 트래픽은 수많은 직렬 링크들을 이용하여 이러한 보드들 중 하나에서 다음 보드로 날라지는데, 보드들은 기존의 트래픽 부하가 액세스 노드의 총 용량보다 작으면 전력을 절감하기 위해 개별적으로 전력이 낮추어질 수 있다. 액세스 노드(400)가 도 7에 도시되지 않은 다른 요소들을 포함할 수 있고, 별개의 보드들의 개수가 구현마다 변화할 수 있다는 것을 주목하시오. 각각의 이러한 보드들은 지금 더욱 상세히 기술될 것이다.
도 8a 내지 도8e는 본 발명의 실시예에 따라 더 상세하게 도 7의 OLT(400)의 선택된 요소들을 도해하는 단순화된 구성도이다. 요소들의 기능들 및 조직들의 많은 것이 앞서 논의되었다. 도 8a는 본 실시예에 따라 도 7에서 언급된 XP 보드의 선택된 요소들을 보여준다. 일반적으로 말해서, 보드 XP는 PMD 및 PMA 기능들을 수행한다. xGPON으로부터의 업스트림 입력은 서브 모듈들(401a 내지 401m)으로 나누어진 PON 인터페이스(401)에서 수신된다. 본 실시예에서, 서브 모듈(401a)은 ROSA(402a), 직병렬 변환기(403a), 디프레이머(deframer)(404a) 및 디스크램블러(405a)를 포함한다. 나머지 서브 모듈들도 마찬가지로 구성되고, 이들의 상태는 컨트롤러(415)에 의해 개별적으로 제어 가능하다.
본 실시예에서, 업스트림 트래픽은 이후 데이터 트래픽 애그리게이터(406)에 의해 모아지고 FIFO 버퍼(407a 내지 407m)에서 버퍼링되고, 버퍼들은 직렬 변환기 서브 모듈들(408a 내지 408m)에 의해 직렬 변환되기(serializing) 전에, 컨트롤러(415)에게 부하 통계치를 보고한다. 업스트림 데이터 트래픽은 이후 FG 보드에게 전송된다(도 8b를 보시오). 업스트림 스케줄러(410)가 애그리게이터(406)와 전력 및 게이팅 컨트롤러(415) 모두에게 스케줄 입력을 제공한다는 것을 주목하시오. 업스트림 스케줄러(410)가 DBA 프로세서들로부터 입력을 수신하고, 스케줄링 정보를 컨트롤러(415)에게 제공한다는 것을 주목하시오.
도 8a의 실시예에서, FG 보드로부터 수신된 다운스트림 데이터 트래픽이 마찬가지로 다뤄진다. 수신된 트래픽은 컨트롤러(415)에 의해 개별적으로 제어가능한 직병렬 변환기 서브 모듈들(420a 내지 420m)에 의해 직병렬 변환된다. 직병렬 변환된 트래픽은 트래픽 디스패처(422)에서 수신되기 전에 버퍼들(421a 내지 421m)에 위치된다. 트래픽 디스패처(422)는 통신 네트워크의 xGPON에 대한 전송을 위해 데이터 트래픽을 PON 인터페이스 서브 모듈들(423a 내지 423m)에 분배한다. 본 실시예에서, 서브 모듈(423a)은 스크램블러(424a), 프레이머(framer)(425a), 직렬 변환기(426a) 및 TOSA(427a)를 포함한다. 나머지 서브 모듈들도 마찬가지로 구성되고, 이들의 상태는 컨트롤러(415)에 의해 제어 가능하다.
도 8b는 본 발명의 본 실시예에 따른 도 7에서 언급된 FG 보드의 선택된 요소들을 보여준다. 일반적으로 말해서, 본 실시예에서 FG 보드는 FEM 및 GEM 기능들을 다룬다. 업스트림 데이터 트래픽은 직병렬 변환기 서브 모듈들(430a 내지 430m)에서 수신되고, 디스패처(432)에서 수신되기 전에 버퍼들(431a 내지 431m)에 저장된다. 디스패처(432)는 이용 가능한 FEC 디코더 서브 모듈들(433a 내지 433n)에 데이터 트래픽을 분배하고, 그 후에 데이터 트래픽은 디스패처(435)에 수신되기 전에 버퍼들(434a 내지 434n)에 위치된다. 다음 차례로, 디스패처(435)는 이용 가능한 GEM 파서 서브 모듈들(436a 내지 436n)에게 수신된 데이터 트래픽을 분배한다. 애그리게이터(437)는 이후 데이터 트래픽을 모으고, 이것을 FIFO 버퍼(438a 내지 438m)에게 넘겨준다. 버퍼들로부터, 이용 가능한 직렬 변환기 서브 모듈들(439a 내지 439m)은 CW 보드에게의 전송을 위해 트래픽을 직렬 변환한다.
본 실시예에서, 컨트롤러(416)는 보드 FG상에서 별개의 디바이스로서 형성될 수 있거나, 또는 부하 통계치를 수집하고 다중 보드상의 서브 모듈들에 대한 제어를 제공하는 중앙 컨트롤러의 일부일 수 있다. 동일한 것이 도 8b에서 별개 요소로 도시된 업스트림 스케줄러(411)에 대해서도 적용된다.
도 8b의 실시예에서, TM 보드로부터 수신되는 다운스트림 데이터 트래픽이 마찬가지로 다뤄진다. 수신된 트래픽은 그 상태가 컨트롤러(416)에 의해 개별적으로 제어 가능한 직병렬 변환기 서브 모듈들(440a 내지 440m)에 의해 직병렬 변환된다. 직병렬 변환된 트래픽은 트래픽 디스패처(442)에 수신되기 전에 버퍼들(441a 내지 441m)에 위치된다. 트래픽 디스패처(442)는 데이터 트래픽을 FEC 인코더 서브 모듈들(443a 내지 443n)에게 분배한다. 그곳으로부터, 다운스트림 트래픽은 트래픽 디스패처(445)에 수신되기 전에 버퍼들(444a 내지 444n)에 위치된다. 트래픽 디스패처(445)는 이용 가능한 GEM 프레이머 서브 모듈들(446a 내지 446n)에게 데이터 트래픽을 분배한다. GEM 프레이머 기능 모듈에 의한 처리 후에, 데이터 트래픽은 애그리게이터(447)에 모아지고, XP 보드로의 전송을 위해 직렬 변환기들(449a 내지 449m)에 의해 직렬 변환되기 전에 버퍼들(448a 내지 448m)에 위치된다.
도 8b에 도시된 바와 같이, 컨트롤러(416)는 보드 FG상의 버퍼에 의해 수집된 부하 통계치를 수신하고, (직렬 변환기들 및 직병렬 변환기들뿐만 아니라) 개별 기능 모듈들의 상태를 제어한다.
도 8c는 본 실시예에 따른 도 7에서 언급된 CW 보드의 선택된 요소들을 보여준다. 분류기(classifier) 및 패킷 라이터(packet writer) 기능 모듈들은 보드 CW상에 상주한다. 업스트림 데이터 트래픽은 직병렬 변환기 서브 모듈들(451a 내지 451m)에서 수신되고, 디스패처(453)에서 수신되기 전에 버퍼들(452a 내지 452m)에 저장된다. 디스패처(453)는 이용 가능한 분류기/룩업 서브 모듈들(454a 내지 454n)에 데이터 트래픽을 분배하고, 그 후에 데이터 트래픽은 디스패처(456)에 수신되기 전에 버퍼들(455a 내지 455n)에 위치된다. 메타 테이블(450)은 분류기/룩업 처리에 사용하기 위해 서브 모듈들(454a 내지 454n)에 이용 가능하다.
본 실시예에서, 디스패처(456)는 이용 가능한 패킷 라이터 서브 모듈들(457a 내지 457n)에 데이터 트래픽을 분배한다. 디스패처(456)는 OAM 프로세서(461)에게 OAM 패킷들을 또한 제공하고, 패킷들은 처리 후에, FIFO 버퍼(462)에 위치되고 이후 SR-DBA 프로세서에 의해 처리되는데, 이 프로세서는 이후 스케줄링 입력을 제공하기 위한 사용을 위해 업스트림 스케줄링 모듈 또는 모듈들에게 정보를 보낸다. 업스트림 스케줄링 정보를 수집하는 다른 방법들이 또한 이용될 수 있다. 이런 집중화된 업스트림 스케줄링(또한 도 8a 및 도 8b를 보시오)은 데이터 패킷들이 메모리에 오랫동안 저장되어 있다가 이후에 이들이 간선 혼잡 때문에 전송될 수 없을 때에야 드롭되는 것이 아니라 조기에 드롭되는 것을 허용한다.
도 8c의 실시예에서, 패킷 라이터(packet writer) 서브 모듈들(457a 내지 457n)에 의한 데이터 트래픽 처리 후에, 트래픽은 애그리게이터(458)에서 모아지고, 직렬 변환기들(460a 내지 460m)에게 넘겨져서 보드 TM에게 전송되기 전에 버퍼들(459a 내지 459m)에 위치된다.
도 8c의 실시예에서, XE 보드로부터 수신되는 다운스트림 데이터 트래픽이 마찬가지로 다뤄진다. 수신된 트래픽은 컨트롤러(417)에 의해 개별적으로 제어 가능한 직병렬 변환기 서브 모듈들(464a 내지 464m)에 의해 직병렬 변환된다. 직병렬 변환된 트래픽은 트래픽 디스패처(466)에 수신되기 전에 버퍼들(465a 내지 465m)에 위치된다. 디스패처(466)는 이용 가능한 분류기/룩업 서브 모듈들(467a 내지 467n)에 데이터 트래픽을 분배하고, 그 후에 데이터 트래픽은 디스패처(469)에 수신되기 전에 버퍼들(468a 내지 468n)에 위치된다. 메타 테이블(450)은 분류기/룩업 처리에 사용하기 위해 서브 모듈들(467a 내지 467n)에 이용 가능하다.
본 실시예에서, 디스패처(469)는 이용 가능한 패킷 라이터 서브 모듈들(470a 내지 470n)에 데이터 트래픽을 분배한다. 패킷 라이터 서브 모듈들(470a 내지 470n)에 의한 데이터 트래픽 처리 후에, 트래픽은 애그리게이터(471)에서 모아지고, 직렬 변환기들(473a 내지 473m)에게 넘겨져서 보드 TM에게 전송되기 전에 버퍼들(472a 내지 472m)에 위치된다.
도 8c에 도시된 바와 같이, 컨트롤러(417)는 보드 CW상의 버퍼들에 의해 수집되는 부하 통계치를 수신하고, (직렬 변환기들 및 직병렬 변환기들 뿐만 아니라) 개별 기능 모듈들의 상태를 제어한다.
도 8d는 본 실시예에 따른 도 7에서 언급된 TM 보드의 선택된 요소들을 보여준다. 트래픽 관리자 기능 모듈은 보드 TM상에 상주한다. 업스트림 데이터 트래픽은 직병렬 변환기 서브 모듈들(476a 내지 476m)에서 수신되고, 디스패처(478)에서 수신되기 전에 버퍼들(477a 내지 477m)에 저장된다. 디스패처(478)는 이용 가능한 트래픽 관리자 서브 모듈들(479a 내지 479n)에 데이터 트래픽을 분배하고, 그 후에 데이터 트래픽은 트래픽 애그리게이터(481)에 의해 모아지고, 직렬 변환기들(483a 내지 483m)에게 넘겨져서 보드 XE에게 전송되기 전에 버퍼들(482a 내지 452m)에 위치된다.
본 실시예에서, NSR-DBA 모듈은 트래픽 관리자 기능 모듈(479)로부터 정보를 수집하고, 업데이트들을 OLT(400)의 스케줄링 모듈들에게 제공한다. 트래픽 관리자 기능 모듈들(479, 488)에 의한 사용을 위한 패킷 메모리 디바이스가 또한 도 8d에 개별적으로 보여진다.
도 8d의 실시예에서, CW 보드로부터 수신되는 다운스트림 데이터 트래픽이 마찬가지로 다뤄진다. 수신된 트래픽은 컨트롤러(418)에 의해 개별적으로 제어 가능한 직병렬 변환기 서브 모듈들(485a 내지 485m)에 의해 직병렬 변환된다. 직병렬 변환된 트래픽은 트래픽 디스패처(487)에 수신되기 전에 버퍼들(486a 내지 486m)에 위치된다. 디스패처(487)는 이용 가능한 트래픽 관리자 서브 모듈들(488a 내지 488n)에 데이터 트래픽을 분배하고, 그 후에 데이터 트래픽은 트래픽 애그리게이터(489)에 의해 모아지고, 직렬 변환기들(491a 내지 491m)에게 넘겨져서 보드 FG에게 전송되기 전에 버퍼들(490a 내지 490m)에 위치된다.
도 8d에 도시된 바와 같이, 컨트롤러(418)는 보드 TM상의 버퍼들에 의해 수집된 부하 통계치를 수신하고, (직렬 변환기들 및 직병렬 변환기들뿐만 아니라) 개별적 기능 모듈들의 상태를 제어한다.
도 8e는 본 실시예에 따른 도 7에서 언급된 XE 보드의 선택된 요소들을 보여준다. 일반적으로 말해서, 보드 XE는 통신 네트워크의 코어측과 인터페이싱하는 xGE 보드이다. 보드 TM으로부터의 업스트림 데이터 트래픽은 직병렬 변환기 서브 모듈들(492a 내지 492m)에서 수신되고, 디스패처(494)에서 수신되기 전에 버퍼들(493a 내지 493m)에 저장된다. 디스패처(494)는 이용 가능한 GE 인터페이스 서브 모듈들(495a 내지 495m)에 데이터 트래픽을 분배한다. 서브 모듈(495a)은 FIFO 버퍼(496a), GE 프레이머(497), GE PCS(498), 직렬 변환기(499a) 및 GE SFP(500a)를 포함한다. 나머지 GE 인터페이스(495) 서브 모듈들도 비슷한 식으로 구성된다.
도 8e의 실시예에서, GE 네트워크로부터 수신되는 다운스트림 데이터 트래픽이 마찬가지로 다뤄진다. 수신된 트래픽은 GE 인터페이스 서브 모듈들(505a 내지 505m)에 의해 처리된다. 서브 모듈(505a)은 GE SFP(501a), 직병렬 변환기(502a), GE PCS(503a), 및 GE 디프레이머(504a)를 포함한다. 나머지 GE 인터페이스(505) 서브 모듈들도 비슷한 식으로 구성된다. GE 인터페이스 서브 모듈들(505a 내지 505m)에 의한 처리 후에, 데이터 트래픽은 트래픽 애그리게이터(506)에 의해 모아지고, 직렬 변환기들(508a 내지 508)에게 넘겨지기 전에 버퍼들(507a 내지 507m)에 위치되고, 그 후에 데이터 트래픽은 보드 CW에게 전송된다.
도 8e에 도시된 바와 같이, 컨트롤러(419)는 보드 TM상의 버퍼들에 의해 수집된 부하 통계치를 수신하고, (직렬 변환기들 및 직병렬 변환기들뿐만 아니라) 개별적 기능 모듈들의 상태를 제어한다.
도 7 및 도 8a 내지 도 8c는 본 발명의 일 실시예를 제시한다. 다른 실시예들에서, 요소들은 추가될 수 있거나, 또는 몇몇 경우에 본 발명의 사상으로부터 벗어나지 않고서 제거된다. 예를 들어, 기능 모듈들은 상이한 회로 보드 구성상에서 그룹 지어질 수 있다. 상이한 액세스 노드가 다른 기능 모듈들을 요구할 경우, 이들이 위에서 기술된 것들에 추가되거나 이것들을 대체할 수 있다는 것이 이해된다.
도 9는 본 발명의 실시예에 따라 방법 600을 도해하는 흐름도이다. 시작에서, 방법 600을 수행하는 데에 필요한 요소들이 이용 가능하고 본 실시예에 따라 구성된다고 가정된다. 처리는 이후 액세스 노드에서의 기능 모듈에서 데이터 트래픽을 수신하는 것으로 시작한다(605 단계). 트래픽 부하는 이후 평가되고(610 단계), 결정이 서브 모듈들의 상태가 변경되어야 하는지에 대해 이뤄진다(615 단계). 미리 정해진 상태 스케줄 또는 다른 정보가 615 단계의 결정을 하기 위해 고려될 수 있다는 것을 주목하시오. 그렇지 않다면, 트래픽은 기능 모듈에서의 이용 가능한 서브 모듈들에게 분배된다(635 단계). 반면에, 변경이 요구된다는 결정이 단계 615에서 이뤄지면, 이후 새로운 모듈 구성이 결정되고(620 단계) 상태 변경들이 시행된다(effected)(625 단계).
앞서 언급한 대로, 본 발명에 따라서, 상태 변경들은 기능 모듈의 하나 이상의 서브 모듈들이 작동하도록 만들고, 클록 게이팅을 적용하거나, 또는 전력을 낮추는 것을 포함할 수 있다. 도 9의 실시예에서, 기능 모듈과 관련된 디스패처가 이후 새로운 상태 구성을 통지받아서(630 단계), 트래픽이 이용 가능한 서브 모듈들에게 적절히 디스패치되도록 할 수 있다(635 단계).
도 10은 본 발명의 또 다른 실시예에 따른 방법 650을 도해하는 흐름도이다. 시작에서, 방법 650을 수행하는 데에 필요한 요소들이 이용 가능하고, 본 실시예에 따라 구성되는 것이 가정된다. 처리는 이후 트래픽 애그리게이터에서 기능 모듈의 서브 모듈들로부터 데이터 트래픽을 수신하는 것으로 시작한다(655 단계). 애그리게이터가 데이터 트래픽을 수신할 때, 트래픽 부하 및 QoS가 평가된다(660 단계).
도 10의 실시예에서, 결정이 적용 가능한 QoS가 충족되는지에 대하여 이뤄진다(665 단계). 만약 그렇다면, DBA 승인이 결정된다(680 단계). 획득된 정보를 기반으로, 데이터 트래픽은 다음 단계 또는 요소에 대한 다른 채널 또는 가용 직렬 링크들과 결합된 버퍼들에서 인큐잉(enqueue)된다(685 단계).
본 실시예에서, QoS가 충족되지 않는다는 것이 665 단계에서 결정되면, 새로운 스케줄이 결정된다(670 단계). 새로운 스케줄에 기초하여, 직렬 인터페이스 상태에서의 필요한 변경들이 시행된다(675 단계). 일단 임의의 필요한 변경들이 이뤄지면, DBA 승인이 결정될 수 있고(680 단계) 데이터 트래픽은 이용 가능한 직렬 링크 인터페이스들과 결합된 버퍼들에 위치된다(685 단계).
도 9 및 도 10에 도해된 동작의 시퀀스가 예시적 실시예들을 나타낸다는 것을 주목하시오. 몇몇 변동이 본 발명의 사상 내에서 가능하다. 예를 들어, 추가적 동작들이 도 9 및 도 10에 도시된 것들에 추가될 수 있고, 몇몇 구현들에서 설명된 동작들 중 하나 이상이 생략될 수 있다. 게다가 방법들의 동작들은 분명한 시퀀스가 특정 실시예에서 기재되지 않았다면 임의의 논리적으로 일관된 순서로 실행될 수 있다.
이 방식으로 본 발명은 xGPON 또는 DSL 네트워크들과 같은 통신 네트워크에 배치될 수 있는 효율적 액세스 노드 및 작동 방법을 제공한다.
본 발명의 복수의 실시예가 첨부 도면에 예시되었고 이상의 상세한 설명에 기술되었지만, 본 발명이 개시된 실시예들로만 제한되지 않으며, 이하의 특허청구범위에 기재되고 한정되어 있는 본 발명을 벗어나지 않고 많은 재배치, 수정 및 치환이 가능하다는 것을 잘 알 것이다.

Claims (10)

  1. PON 통신 네트워크용 액세스 노드로서 - 상기 액세스 노드는, 상기 PON 통신 네트워크의 두 부분 사이에서 PON 트래픽을 다루는(handling) 것에 관계된 복수의 기능을 수행하기 위한 것임 -,
    연속적으로(in series) 배치된 복수의 PON 트래픽 취급(traffic-handling) 기능 모듈- 각각의 기능 모듈은 복수의 기능 중 한 기능을 실행하도록 구성되고, 적어도 하나의 기능 모듈은, 각각이 상기 적어도 하나의 기능 모듈의 기능을 수행할 수 있는 복수의 서브 모듈로 나누어짐 -,
    적어도 하나의 트래픽 디스패처 - 상기 적어도 하나의 트래픽 디스패처는 상기 통신 네트워크의 두 부분 중 하나의 부분으로부터 트래픽을 수신하도록 구성된 인터페이스와 상기 적어도 하나의 기능 모듈 사이에 위치되고, 상기 트래픽 디스패처는 처리를 위해 상기 복수의 서브 모듈 중 하나 이상의 서브 모듈들에게 상기 트래픽을 디스패치하도록 구성됨-, 및
    상기 복수의 서브 모듈에서의 서브 모듈들의 상태를 제어하도록 구성되는 컨트롤러
    를 포함하는 액세스 노드.
  2. 제1항에 있어서,
    상기 컨트롤러는 또한, 개별 서브 모듈의 전력을 낮추고 올리도록 구성되는 액세스 노드.
  3. 제1항에 있어서,
    상기 컨트롤러는 또한, 개별 서브 모듈에게 클록 게이팅을 적용하도록 구성되는 액세스 노드.
  4. 제1항에 있어서, 상기 복수의 서브 모듈 중 하나 이상의 서브 모듈에 의한 처리 후에 상기 트래픽을 모으도록(aggregating) 구성되는 트래픽 애그리게이터(traffic aggregator)를 더 포함하는 액세스 노드.
  5. 제4항에 있어서,
    상기 트래픽 애그리게이터는 또한, 상기 모아진 트래픽을 복수의 전송 링크에게 분배하도록 구성되는 액세스 노드.
  6. 연속적으로 배치된 복수의 기능 모듈을 갖는 PON 액세스 노드를 작동시키는 방법으로서 - 상기 복수의 기능 모듈 중 적어도 하나의 기능 모듈은 복수의 서브 모듈로 나누어짐 -,
    상기 액세스 노드에서 PON 트래픽을 수신하는 단계, 및
    상기 연속적으로 배치된 복수의 기능 모듈을 통해 상기 PON 트래픽을 처리하는 단계
    를 포함하고, 상기 PON 트래픽을 처리하는 단계는,
    상기 적어도 하나의 기능 모듈에 의한 처리를 위해 상기 적어도 하나의 기능 모듈의 상기 복수의 서브 모듈 중 하나 이상의 서브 모듈 내로 상기 PON 트래픽을 분배하는 단계, 및
    상기 적어도 하나의 기능 모듈에 의한 처리 후에 상기 PON 트래픽을 모으는 단계
    를 포함하는, 방법.
  7. 제6항에 있어서, 상기 복수의 서브 모듈 중 하나 이상의 서브 모듈들의 상태를 변경할지를 결정하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서, 상기 하나 이상의 서브 모듈들의 상태를 변경하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서, 상기 하나 이상의 서브 모듈들의 상태를 변경하는 단계는 서브 모듈의 전력을 낮추는 단계를 포함하는 방법.
  10. 제8항에 있어서, 상기 하나 이상의 서브 모듈들의 상태를 변경하는 단계는 서브 모듈에 클록 게이팅을 적용하는 단계를 포함하는 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8644335B2 (en) 2011-09-29 2014-02-04 Alcatel Lucent Access node for a communications network
US9413483B2 (en) * 2012-03-02 2016-08-09 Futurewei Technologies, Inc. Passive optical network digital subscriber line convergence architecture
KR101659414B1 (ko) 2014-03-11 2016-09-23 주식회사 삼원진공 스퍼터
US9658676B1 (en) * 2015-02-19 2017-05-23 Amazon Technologies, Inc. Sending messages in a network-on-chip and providing a low power state for processing cores
US9658675B1 (en) * 2015-02-19 2017-05-23 Amazon Technologies, Inc. Achieving power saving by a circuit including pluralities of processing cores based on status of the buffers used by the processing cores
US11997171B2 (en) * 2019-08-02 2024-05-28 Nippon Telegraph And Telephone Corporation Communication apparatus and communication method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090259862A1 (en) 2008-04-10 2009-10-15 Nvidia Corporation Clock-gated series-coupled data processing modules
US20090265569A1 (en) 2008-04-22 2009-10-22 Yonezawa Noriaki Power control method for computer system

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7023840B2 (en) * 2001-02-17 2006-04-04 Alcatel Multiserver scheduling system and method for a fast switching element
US20030002505A1 (en) * 2001-06-30 2003-01-02 Hoch Thomas A. Apparatus and method for packet-based switching
US7174379B2 (en) * 2001-08-03 2007-02-06 International Business Machines Corporation Managing server resources for hosted applications
US7586909B1 (en) * 2002-03-06 2009-09-08 Agere Systems Inc. Striping algorithm for switching fabric
US6765867B2 (en) * 2002-04-30 2004-07-20 Transwitch Corporation Method and apparatus for avoiding head of line blocking in an ATM (asynchronous transfer mode) device
US7916638B2 (en) * 2003-12-24 2011-03-29 Alcatel Lucent Time-independent deficit round robin method and system
US20060140191A1 (en) * 2004-12-29 2006-06-29 Naik Uday R Multi-level scheduling using single bit vector
WO2008058088A1 (en) * 2006-11-03 2008-05-15 Bay Microsystems, Inc. Highly-scalable hardware-based traffic management within a network processor integrated circuit
US7742417B2 (en) * 2007-02-16 2010-06-22 International Business Machines Corporation Burst traffic smoothing for SIP processing elements
BRPI0800465B1 (pt) * 2007-03-20 2020-04-22 Kk Toshiba Toshiba Corporation sistema de difusão de protocolo de internet, multiplexador e aparelho de recepção usados em um lado de recepção do mesmo e método para converter uma pluralidade de fluxos de transporte em pacotes de protocolo de transporte em tempo real para uma transmissão de rede de protocolo de internet e transmitir os pacotes de rtp convertidos para uma rede de difusão na rede de ip
US8401387B2 (en) 2007-08-30 2013-03-19 Calix, Inc. Optical network interface devices and methods
EP2301171A1 (en) 2008-06-30 2011-03-30 Telefonaktiebolaget L M Ericsson (PUBL) Apparatus and modules for an optical network
US8498534B2 (en) 2008-11-05 2013-07-30 Broadcom Corporation Epon with power-saving features
JP5471535B2 (ja) * 2009-04-07 2014-04-16 富士通株式会社 伝送装置、通信制御方法、集線装置及び伝送システム
JP2011034190A (ja) * 2009-07-30 2011-02-17 Renesas Electronics Corp データ処理装置
CN102193580A (zh) * 2010-02-12 2011-09-21 布鲁旺德通讯有限公司 用于时钟门控控制的方法和装置
US8644335B2 (en) 2011-09-29 2014-02-04 Alcatel Lucent Access node for a communications network

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090259862A1 (en) 2008-04-10 2009-10-15 Nvidia Corporation Clock-gated series-coupled data processing modules
US20090265569A1 (en) 2008-04-22 2009-10-22 Yonezawa Noriaki Power control method for computer system

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US8644335B2 (en) 2014-02-04
WO2013048688A1 (en) 2013-04-04
US20130083673A1 (en) 2013-04-04
CN103843359A (zh) 2014-06-04
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