KR101590943B1 - Super junction MOSFET which is ruggedness enhanced - Google Patents
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Abstract
Description
본 발명은 러기드니스가 강화된 수퍼정션 모스펫에 관한 것으로서, 보다 상세하게는 액티브영역의 스트레스가 줄어들도록 최외곽셀에 액티브셀타입다이오드가 구비됨으로써, 오프전류가 상기 액티셀타입다이오드를 통해 배출되어 기생바이폴라트랜지스터에 의한 파괴모드가 방지되는 러기드니스가 강화된 수퍼정션 모스펫에 관한 것이다.The present invention relates to a super junction MOSFET with enhanced ruggedness, and more particularly, to an active cell type diode in an outermost cell so as to reduce the stress of the active region, so that an off current is discharged through the active cell type diode And a ruggedness enhanced rupture mode by a parasitic bipolar transistor is prevented.
일반적으로, 파워모스펫(POWER MOSFET)은 셋톱박스, 충전기, 발라스트 등 전원이 사용되는 거의 모든 전자제품에 적용되며, 그 기술 발전은 원가 경쟁력을 기반으로 동일한 특성을 가지면서 칩 크기를 감소시키는 방향으로 발전되고 있다.Generally, power MOSFETs are applied to almost all electronic products such as set-top boxes, chargers, and ballasts, and their technological advancement is based on cost competitiveness, Is being developed.
그리고, 상기 파워모스펫은 초기의 플라나 모스펫(planar MOSFET, 도 1)에서 저내압의 트렌치 모스펫으로, 상기 트렌치 모스펫에서 고내압의 수퍼정션 모스펫으로 발전하고 있으며, 최근 약 20년간 80%이상 칩크기가 축소되고 있는 실정이다.The power MOSFET is developed as a low-voltage trench MOSFET in an initial planar MOSFET (FIG. 1), from the trench MOSFET to a high-junction super junction MOSFET. In recent 20 years, It is a fact that it is being reduced.
여기서, 상기 파워모스펫은 플라나 모스펫(planar MOSFET)에서 전압정격(voltage rating)에 따라 저전압용 모스펫(Low Voltage MOSFET)과, 고전압용 모스펫(High Voltage MOSFET)으로 크게 구분된다.Here, the power MOSFET is classified into a low voltage MOSFET and a high voltage MOSFET according to a voltage rating in a planar MOSFET.
그리고, 상기 저전압용 모스펫(Low Voltage MOSFET)은 트렌치형(Trench type)이 개발되며 알디에스온(Rds(on))이 줄어들도록 발전되었고, 상기 고전압용 모스펫(High voltage MOSFET)은 수퍼정션형(Super Junction Type)모스펫으로 발전되었다.The low voltage MOSFET has been developed so that a trench type is developed and the Rds (on) is reduced, and the high voltage MOSFET is a super junction type Super Junction Type) developed as a MOSFET.
일반적인 플라나 모스펫(planar MOSFET)은 항복 전압이 높아지면 알디에스온(Rds(on))이 상승하게 된다. 수퍼정션형(Super Junction Type)모스펫 역시 항복전압이 높아지면 알디에스온(Rds(on))이 상승하게 되지만 수퍼정션형 모스펫의 구조적 장점(필라)으로 인해 플라나 모스펫(planar MOSFET) 대비 높은 항복 전압을 얻을 수 있다. 항복 전압과 알디에스온(Rds(on))은 비례 관계에 있기 때문에, 수퍼정션형(Super Junction Type)모스펫의 높은 항복 전압은 플라나 모스펫(planar MOSFET)의 동일 항복전압으로 환산시 알디에스온(Rds(on))을 감소 시킬 수 있어 고전압 모스펫은 수퍼정션 구조로 발전 되어 왔다.In general planar MOSFETs, the higher the breakdown voltage, the higher the Rds (on). The Super Junction Type MOSFET also increases the Rds (on) as the breakdown voltage increases, but due to the structural advantages (pillar) of the super junction type MOSFET, a higher breakdown voltage Can be obtained. Since the breakdown voltage and the Rds (on) are proportional, the high breakdown voltage of the Super Junction Type MOSFET is converted to the equivalent breakdown voltage of the planar MOSFET, Rds (on)) can be reduced, and the high voltage MOSFET has been developed into a super junction structure.
여기서, 상기 알디에스온(Rds(on))은 상기 파워모스펫이 턴온된 경우 모스펫 자체에서 발생된 전압강하를 저항으로 표시한 값이며, 초기 수퍼정션모스펫은 에피적층형에서 현재에는 트렌치형 수퍼정션 모스펫으로 발전을 거듭하고 있다.The initial superjunction MOSFET is a value obtained by subtracting the voltage drop generated in the MOSFET from the resistance of the trench type super junction MOSFET As well.
이러한, 상기 파워모스펫의 특징은 종래의 바이폴라 트랜지스터 대비 스위칭 속도가 빠르고, 게이트 전압에 의해 전류제어가 가능한 이점이 있으며, 시스템의 경박 소형화, 입력단회로의 간편화가 이루어짐으로써, 게이트 모스구조의 단순함으로 대전력용 IGBT등이 개발되고 있다.The power MOSFET is characterized in that the switching speed is faster than that of the conventional bipolar transistor and the current can be controlled by the gate voltage. In addition, since the system is made smaller and thinner and the input stage circuit is simplified, And power IGBTs are being developed.
여기서, 상기 트렌치 모스펫은 저내압에 사용되는 제품군으로, 상기 알디에스 온(Rds(on))의 70~80%에 해당하는 저항이 채널영역에서 발생되게 되는데, 상기 알디에스 온(Rds(on))을 낮추기 위해 도 2에 도시된 바와 같이 게이트폴리를 2개로 분리한 구조로 상품화되고 있다.Here, the trench MOSFET is a product group used for low withstand voltage, and a resistance corresponding to 70 to 80% of the Alds on (Rds (on)) is generated in the channel region. The Aldsize on (Rds As shown in FIG. 2, the gate poly is separated into two parts.
그리고, 상기 수퍼정션 모스펫은 고내압용으로 도 3에 도시된 바와 같이 제2도전형의 필라가 초기에는 에피적층형으로 시작하여 최근에는 트렌치형으로 개발되고 있다.As shown in FIG. 3, the superconducting MOSFET has a high resistance to breakdown, and the pillar of the second conductivity type initially starts with an epilayer type and is recently developed as a trench type.
여기서, 상기 에피적층형은 인가된 전압에 따라 수번의 포토작업과 에피적층공정을 거쳐야 하며, 디플레이션의 왜곡에 의한 누설전류가 발생하고 항복전압이 불안정해지는 문제점이 있었다.Here, the epitaxial layer type has to undergo a number of photolithography and epitaxial deposition processes several times in accordance with the applied voltage, causing a leakage current due to distortion of deflation and a breakdown voltage to become unstable.
이를 개선토록 상기 수퍼정션 모스펫은 상기 제2도전형의 필라의 표면이 매끄럽게 형성된 트렌치형으로 개발되었다.To improve this, the super junction MOSFET has been developed as a trench type in which the surface of the pillar of the second conductivity type is smoothly formed.
이와 관련된 종래 기술로 한국 등록 특허 제10-1216811호(2012. 12. 21.)에는 '전력 반도체 소자의 제조 방법'가 개시되었다.Korean Patent No. 10-1216811 (Dec. 21, 2012) discloses a method of manufacturing a power semiconductor device.
상기 종래 기술은 제1도전형 드리프트층을 제공하는 단계와; 상기 제1도전형 드리프트층의 제공 후, 상기 제1도전형 드리프트층에 적어도 하나의 트렌치를 형성하는 단계와; 상기 트렌치의 표면에 게이트 옥사이드를 형성하는 단계와; 상기 트렌치에 도핑된 폴리실리콘을 형성하는 단계와; 상기 폴리실리콘의 표면에 층간 절연막을 형성하는 단계와; 상기 층간 절연막의 형성 후, 상기 트렌치의 외주연인 상기 제1도전형 드리프트층의 표면에 제2도전형 바디를 형성하는 단계; 및 상기 제 2 도전형 바디 표면에 제 1 도전형 에미터를 형성하는 단계를 포함하여 이루어진다.The prior art includes providing a first conductive drift layer; Forming at least one trench in the first conductive drift layer after providing the first conductive drift layer; Forming a gate oxide on a surface of the trench; Forming doped polysilicon in the trench; Forming an interlayer insulating film on the surface of the polysilicon; Forming a second conductive type body on a surface of the first conductive type drift layer which is an outer circumference of the trench after the formation of the interlayer insulating film; And forming a first conductive type emitter on the surface of the second conductive type body.
상기한 종래 기술은 상기 제 1 도전형 에미터와 에미터전극간의 컨택 미스 얼라인(Contact Miss Align)을 줄이고, 신뢰성을 향상시킬 수 있는 것을 특징으로 한다.The above-mentioned prior art is characterized in that contact miss alignment between the first conductivity type emitter and the emitter electrode is reduced and reliability is improved.
다만, 이러한 전력반도체 또는 수퍼정션 모스펫은 과도한 칩크기의 감소와 구조적 영향으로 러기드니스가 상기 플라나 모스펫 대비 상대적으로 좋지 않은 문제점이 있었다.However, such a power semiconductor or super junction MOSFET has a problem that the rudderness is relatively poor compared to the planar MOSFET due to a reduction in the chip size and a structural effect.
여기서, 상기 러기드니스를 대변하는 특성 중 애벌런치에너지(Avalanche Energy, EAS)는 상기 수퍼정션 모스펫이 오프된 경우 부하를 코일로 이용하여 기생다이오드를 턴온시켜 잔존하는 오프전류를 효과적으로 배출하는 능력을 수치로 나타낸 것이다. 상기 애벌런치에너지가 산포 특성을 갖거나, 낮은 값을 가진 파워모스펫의 경우 영구 불량이 야기될 수 있으며, 정상적인 경우 상기 파워모스펫은 부하가 로드된 상태에서 디바이스 오프시 기생다이오드의 리버스 항복전압의 발생으로 잔존하는 오프전류를 본딩 와이어를 통해 배출되게 되며, 상기 오프전류는 액티브셀의 메탈전극을 통해 빠져나가게 된다.Here, the avalanche energy (EAS) among the characteristics representing the ruggedness is the ability to effectively discharge the remaining off current by turning on the parasitic diode using the load as a coil when the superjunction MOSFET is turned off It is expressed in numerical value. If the avalanche energy has a scattering characteristic or a power MOSFET having a low value may cause a permanent failure, the power MOSFET may normally generate a reverse breakdown voltage of the parasitic diode when the device is off Off current is discharged through the bonding wire, and the off current passes through the metal electrode of the active cell.
그리고, 상기 액티브셀이 없는 게이트패드영역과 링영역에서 발생된 오프전류는 액티브셀이 존재하는 소스전극으로 이동하여 배출되며, 상기 링영역단에 인접한 상기 소스전극의 액티브셀은 상기 링영역단에서 발생된 오프전류와 자신이 소모해야 하는 오프전류를 같이 소모하게 되어 과도한 스트레스가 유기되며 이로 인하여 파괴 모드 동작이 발생되는 문제점이 있었다.An active cell of the source electrode adjacent to the end of the ring region is connected to the gate electrode pad of the active region in the ring region stage The off-state current and the off-state current to be consumed by the user are consumed in the same manner, so that the excessive stress is induced and the failure mode operation is generated.
또한, 동일한 이유로 상기 게이트패드와 게이트버스에 인접한 액티브셀 또한 과도한 스트레스로 인하여 파괴 모드 동작이 발생되는 문제점이 있었다.Also, for the same reason, there is a problem that the active mode adjacent to the gate pad and the gate bus also causes a failure mode operation due to excessive stress.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 창작된 것으로 본 발명의 목적은 파워모스펫의 러기드니스를 강화하기 위하여 오프시 발생되는 오프전류가 효과적으로 배출되도록 액티브영역의 외곽을 감싸도록 액티브셀타입의 다이오드가 구비됨으로써, 상기 액티브영역에 인접한 링영역의 오프전류의 배출이 용이하고, 과도한 전류에 의한 파괴모드를 방지하는 러기드니스가 강화된 수퍼정션 모스펫을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to solve the problems of the prior art as described above, and it is an object of the present invention to provide a power MOSFET that is capable of increasing the ruggedness of the power MOSFET, The present invention provides a super junction MOSFET having enhanced ruggedness that facilitates the discharge of an off current in a ring region adjacent to the active region by providing a cell type diode and prevents a failure mode due to an excessive current.
상기한 목적을 달성하기 위한 본 발명에 의한 러기드니스가 강화된 수퍼정션 모스펫은 액티브셀이 구비된 활성영역과 상기 활성영역을 감싸는 링영역 및 상기 활성영역의 일측에 구비된 게이트패드영역으로 이루어진 수퍼정션 모스펫으로서, 상기 활성영역은 제1도전형 드리프트층과; 상기 제1도전형 드리프트층의 상면에 구비된 다수개의 게이트옥사이드와; 상기 게이트옥사이드의 상면에 구비된 폴리실리콘과; 상기 제1도전형 드리프트층의 상부 일측에 구비된 제2도전형 에미터와, 상기 제2도전형 에미터의 하부에서 상기 제1도전형 드리프트층의 내부로 연장된 에미터바디와, 상기 제2도전형 에미터의 상면에 형성된 한 쌍의 제1도전형 에미터가 구비된 정션에미터와; 상기 폴리실리콘의 간극에 형성된 상기 정션에미터의 상면에 접촉되도록 구비된 에미터전극과; 상기 제1도전형 드리프트층의 하면에 구비된 콜렉터전극; 및 상기 폴리실리콘의 상면에 구비된 층간절연막으로 이루어지되,In order to achieve the above-mentioned object, the ruggedness-enhanced super junction MOSFET according to the present invention comprises an active region provided with an active cell, a ring region surrounding the active region, and a gate pad region provided on one side of the
상기 활성영역의 최외곽액티브셀에 구비된 상기 정션에미터는 오프전류의 배출이 용이토록 상면에 상기 제1도전형 에미터가 형성되지 않은 액티브셀타입다이오드로 이루어진 것을 특징으로 한다.And the junction emitter provided in the outermost active cell of the active region is formed of an active cell type diode in which the first conductivity type emitter is not formed on the upper surface for discharging an off current.
상기 게이트패드영역의 외주연을 감싸는 최외곽셀은 상기 오프전류를 배출하는 상기 액티브셀타입다이오드가 구비된 것을 특징으로 한다.And an outermost cell surrounding the outer periphery of the gate pad region is provided with the active cell type diode for discharging the off current.
상기 액티브셀타입다이오드의 상면 일측에 상기 제1도전형 에미터가 구비된 것을 특징으로 한다.And the first conductivity type emitter is provided on one side of the upper surface of the active cell type diode.
상기 에미터바디는 에피적층형 또는 트렌치형 중 어느 하나로 이루어진 것을 특징으로 한다.The emitter body may be formed of any one of an epitaxial layer type and a trench type.
상기 에미터바디는 상기 제1도전형 드리프트층의 상면에 접촉된 것을 특징으로 한다.And the emitter body is in contact with the upper surface of the first conductive drift layer.
이와 같이 본 발명에 따른 러기드니스가 강화된 수퍼정션 모스펫은 다음과 같은 효과가 있다.The ruggedness enhanced superjunction MOSFET according to the present invention has the following effects.
첫째, 활성영역의 최외곽액티브셀에 제1도전형 에미터가 형성되지 않은 액티브셀타입다이오드가 구비됨으로써, 수퍼정션 모스펫의 전원 오프시 오프전류의 배출이 용이하며,First, since the active cell type diode in which the first conductivity type emitter is not formed in the outermost active cell of the active region is provided, it is easy to discharge the off current when the power source of the super junction MOSFET is turned off,
둘째, 액티브셀이 형성되지 않는 게이트패드영역의 외주연에 상기 액티브셀타입다이오드가 구비됨으로써, 상기 오프전류로 인한 활성영역의 최외곽 에미터바디의 스트레스가 경감되어 수퍼정션 모스펫의 러기드니스가 강화되고,Second, since the active cell type diode is provided at the outer periphery of the gate pad region where the active cell is not formed, the stress of the outermost emitter body of the active region due to the off current is reduced to improve the ruggedness of the super junction MOSFET. Reinforced,
셋째, 상기 액티브셀타입다이오드의 상면 일측에 하나의 제1도전형 에미터가 구비됨으로써, 활성영역의 소스전극의 활용도를 최대화하며 상기 오프전류를 배출할 수 있으며, Third, since the first conductivity type emitter is provided on one side of the upper surface of the active cell type diode, the utilization of the source electrode of the active region can be maximized and the off current can be discharged.
넷째, 상기 에미터바디가 에피적층형 또는 트렌치형 중 어느 하나로 이루어지고, 상기 에미터바디는 상기 제1도전형 드리프트층의 상면에 접촉되도록 구비됨으로써, 고내압에 견딜 수 있고 알디에스온을 효과적으로 저감 시킬 수 있는 효과가 있다.Fourthly, the emitter body is formed of any one of an epitaxial layer type or a trench type, and the emitter body is provided to be in contact with the upper surface of the first conductive type drift layer, thereby being able to withstand high breakdown voltage, There is an effect that can be made.
도 1은 종래 기술에 따른 플라나 모스펫의 구성을 나타낸 도면이며,
도 2는 종래 기술에 따른 쉴드구조가 구비된 트렌치형 모스펫의 구성을 나타낸 도면이고,
도 3은 종래 기술에 따른 에피적층형과 트렌치형을 설명하는 수퍼정션모스펫실시예를 나타낸 도면이며,
도 4는 종래 기술에 따른 모스펫에서 오프전류의 이동경로를 보여주는 도면이고,
도 5는 종래 기술에 따른 모스펫의 알디에스온을 설명하는 도면이며,
도 6은 종래 기술에 따른 활성영역에서 기생 바이폴라 트랜지스터의 작용을 설명하는 도면이며,
도 7은 본 발명에 따른 액티브셀타입의 다이오드의 일 실시예를 나타낸 도면이고,
도 8은 본 발명에 따른 액티브셀타입의 다이오드의 다른 실시예를 나타낸 도면이다.1 is a view showing a configuration of a planar MOSFET according to the prior art,
2 is a view showing a configuration of a trench type MOSFET with a shield structure according to the related art,
FIG. 3 is a view showing an embodiment of a super junction MOSFET describing an epitaxial layer type and a trench type according to the prior art,
FIG. 4 is a view showing a movement path of an off current in a MOSFET according to the prior art,
FIG. 5 is a view for explaining the aliasing of the MOSFET according to the prior art,
6 is a diagram illustrating the operation of a parasitic bipolar transistor in an active region according to the prior art,
7 is a view illustrating an active cell type diode according to an embodiment of the present invention,
8 is a view showing another embodiment of an active cell type diode according to the present invention.
이하, 첨부된 도면을 참조하여 본 발명에 따른 러기드니스가 강화된 수퍼정션 모스펫의 실시예를 상세히 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a ruggedness enhanced superjunction MOSFET according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 러기드니스가 강화된 수퍼정션 모스펫은 도 7 내지 도 8에 도시된 바와 같이 액티브셀이 구비된 활성영역(A)과 상기 활성영역(A)을 감싸는 링영역(E) 및 상기 활성영역(A)의 일측에 구비된 게이트패드영역(G)으로 이루어진 수퍼정션 모스펫으로서, 상기 활성영역(A)은 제1도전형 드리프트층(10)과; 상기 제1도전형 드리프트층(10)의 상면에 구비된 다수개의 게이트옥사이드(15)와; 상기 게이트옥사이드(15)의 상면에 구비된 폴리실리콘(20)과; 상기 제1도전형 드리프트층(10)의 상부 일측에 구비된 제2도전형 에미터(31)와, 상기 제2도전형 에미터(31)의 하부에서 상기 제1도전형 드리프트층(10)의 내부로 연장된 에미터바디(32)와, 상기 제2도전형 에미터(31)의 상면에 형성된 한 쌍의 제1도전형 에미터(33)가 구비된 정션에미터(30)와; 상기 폴리실리콘(20)의 간극에 형성된 상기 정션에미터(30)의 상면에 접촉되도록 구비된 에미터전극(40)과; 상기 제1도전형 드리프트층(10)의 하면에 구비된 콜렉터전극(45); 및 상기 폴리실리콘(20)의 상면에 구비된 층간절연막(50)으로 이루어지되,As shown in FIGS. 7 to 8, the ruggedness enhanced ruggedness MOSFET includes an active region A having an active cell, a ring region E surrounding the active region A, A superjunction MOSFET comprising a gate pad region (G) provided on one side of an active region (A), wherein the active region (A) comprises a first conductivity type drift layer (10); A plurality of gate oxides (15) provided on an upper surface of the first conductive drift layer (10); Polysilicon 20 provided on the
상기 활성영역(A)의 최외곽액티브셀에 구비된 상기 정션에미터(30)는 오프전류(O)의 배출이 용이토록 상면에 상기 제1도전형 에미터(33)가 형성되지 않은 액티브셀타입다이오드(35)로 이루어진다.The
여기서, 상기 액티브셀타입다이오드(35)는 도 4에 도시된 바와같이 링영역(E)에서 발생되는 번트를 막기 위한 것으로 애벌런쉬 전류가 흐르는 통로를 제공하게 된다. 즉, 도 6에 도시된 바와 같이 역방향 오프전류(O)가 효과적으로 배출되게 된다.As shown in FIG. 4, the active
그리고, 상기 게이트패드영역(G)의 외주연을 감싸는 최외곽셀은 상기 오프전류(O)를 배출하는 상기 액티브셀타입다이오드(35)이 구비되어, 수퍼정션 모스펫의 러기드니스가 강화되게 된다.The outermost cell surrounding the outer periphery of the gate pad region G is provided with the active
또한, 상기 액티브셀타입다이오드(35)의 상면 일측에 상기 제1도전형 에미터(33)가 구비된다. 여기서, 상기 제1도전형 에미터(33)가 일측에만 구비된 상기 액티브셀타입다이오드(35)는 전류용량이 크지 않은 모스펫(MOSFET)에서 활용되며, 일측은 액티브셀로 타측은 다이오드로 활용하여 효율을 높일 수 있게 된다.In addition, the first
고전압용 모스펫의 경우 상기 제1도전형 드리프트층(10)과 에미터바디(32)사이에 형성되는 다이오드의 리버스 전압을 항복전압이라 하며, 상기 제1도전형 드리프트층(10)의 두께나 폭을 넓게 하면 원하는 상기 항복전압을 얻을 수 있으나, 앞서 언급한 상기 알디에스온(Rds(on))이 증대되어 효율이 떨어지게 됨으로써, 적절한 크로스 포인트를 선택하여 생산하게 된다. The reverse voltage of the diode formed between the first conductive
그리고, 수퍼정션 모스펫은 코일 부하 상태에서 전원이 오프되었을 때 상기 활성영역(A)의 정션에미터(30) 중 경계영역에 구비된 구성들은 오프전류(O)의 영향으로 스트레스를 받게 되는 데 이를 해소하기 위해 상기 액티브셀타입다이오드(35)가 구비되게 된다.When the power is turned off in the coil load state, the structures provided in the boundary region of the
상기 링영역(E)에서 인입되는 오프전류(O)를 효과적으로 상기 액티브셀타입다이오드(35)로 배출함으로써, 액티브셀의 최외곽에서 발생되는 스트레스를 줄일 수 있다.By discharging the off current (O) drawn in the ring region (E) effectively to the active cell type diode (35), the stress generated at the outermost cell of the active cell can be reduced.
이때, 상기 액티브셀타입다이오드(35)은 상대적으로 종래 기술보다 알디에스온(Rds(on)) 높아질 수 있으나, 최외곽액티브셀들만 액티브셀타입다이오드(35)로 형성되어, 전체 알디에스온(Rds(on))에는 크게 영향을 주지 않게 된다.At this time, the active
구체적으로, 상기 알디에스온(Rds(on))은 도 5에 도시된 바와 같이, Rsub + Repi + Rjfet + Racc + Rch + Rcont로 이루어진다.Specifically, the aldeseon (Rds (on)) is composed of Rsub + Repi + Rjfet + Racc + Rch + Rcont as shown in FIG.
여기서, Rsub : 서브스트레이트의 저항, Here, Rsub: the resistance of the substrate,
Repi : 항복전압을 결정하는 Epitacxial저항, Repi: Epitaxial resistance to determine breakdown voltage,
Rjfet : 드레인 바이어스에 따라 변하는 디플레이션 레이어의 가변저항, Rjfet: Variable resistance of the deflation layer that varies with drain bias,
Racc : 게이트 전압의 크기에 따라 변하는 가변저항(accumulation 저항),Racc: a variable resistor that varies with the magnitude of the gate voltage,
Rch : 게이트전압에 따라 발생되는 채널저항 및Rch: Channel resistance caused by gate voltage and
Rcont : 와이어등과 같이 칩이 아닌 외부에서 발생하는 저항(Contact 저항)으로 이루어지며, Rcont: It is composed of a resistor (contact resistance) generated outside the chip, such as a wire,
상기 알디에스온(Rds(on))의 약 80%는 가 Rjfet와, 상기 제1도전형 드리프트층(10)에서 발생된다.About 80% of the Alds on (Rds (on)) is generated in the first conductive drift layer (10) with Rjfet.
이때, 상기 제1도전형 드리프트층(10)은 고전압으로 갈수록 두꺼워지게 되며, 이는 상기 액티브셀타입다이오드(35)이 최외곽셀에만 구비됨으로 상기 알디에스온(Rds(on))에 크게 영향을 미치지 않게 된다.At this time, the first
상기 표 1에서, 본원발명의 알디에스온(Rds(on))이 더 작은 이유는 상기 항복전압이 낮아져서 나타나는 현상으로 동일한 항복전압에서 보면 큰 차이가 없게 된다.In Table 1, the reason why the Rds (on) of the present invention is smaller is that the breakdown voltage is lowered, so that there is no large difference when viewed at the same breakdown voltage.
따라서, 상기 액티브셀타입다이오드(35)는 알디에스온(Rds(on))에 미치는 영향이 미미한 수준임으로, 칩내에 오프전류에 취약한 부분이 보강되도록 칩내에 선택적으로 구비되어 수퍼정션 모스펫의 러기드니스를 강화할 수 있게 된다.Therefore, the active
그리고, 상기 에미터바디(32)는 에피적층형 또는 트렌치형 중 어느 하나로 이루어진다.The
또한, 상기 에미터바디(32)는 도 7(b)에 도시된 바와 같이 상기 제1도전형 드리프트층(10)의 끝단, 즉 N+ 상면에 접촉되도록 구비된다.
As shown in FIG. 7 (b), the
상기와 같은 구성으로 이루어진 본 발명에 따른 러기드니스가 강화된 수퍼정션 모스펫의 작용은 다음과 같다.The operation of the ruggedness enhanced superjunction MOSFET according to the present invention having the above structure is as follows.
본 발명의 러기드니스가 강화된 수퍼정션 모스펫은 도 7 내지 도 8에 도시된 바와 같이 활성영역(A)과 링영역(E) 및 게이트패드영역(G)으로 이루어지며, 상기 활성영역(A)의 최외곽셀과, 상기 게이트패드영역(G)을 감싸는 외곽셀은 액티브셀타입다이오드(35)로 구비되어 수퍼정션 모스펫의 러기드니스가 강화되게 된다.The ruggedness reinforced superjunction MOSFET of the present invention comprises an active region A, a ring region E and a gate pad region G as shown in FIGS. 7 to 8, and the active region A And an outer cell surrounding the gate pad region G are provided as an active
즉, 상기 수퍼정션 모스펫은 턴온 상태에서 오프상태로 변화시 부하코일에 충전된 에너지의 역기전력에 의해 오프전류(O)가 에미터전극(40)으로 빠져나가게 된다.That is, when the super junction MOSFET is changed from the on state to the off state, the off current (O) is discharged to the
이때, 활성영역(A)의 최외곽액티브셀에 구비된 정션에미터(30)는 칩중앙에 있는 정션에미터(30)보다 높은 오프전류(O)가 흐르게 되어 스트레스를 받게 된다.At this time, the
이를 방지토록 상기 최외곽액티브셀에 구비된 정션에미터(30)는 상면에 제1도전형 에미터(33)가 형성되지 않은 액티브셀타입다이오드(35)로 구비되어 상기 오프전류(O)가 원할하게 흐를 수 있는 통로를 제공하게 된다.In order to prevent this, the
일반적으로, 상기 게이트패드영역(G)은 오프전류(O)를 배출할 수단, 즉 액티브셀이 구비되지 않아 액티브셀로 작용되는 상기 정션에미터(30)가 구비된 영역으로 상기 오프전류(O)를 배출하게 된다.In general, the gate pad region G has a function of discharging an off current O, that is, a region where the
따라서, 상기 게이트패드영역(G)에 인접한 상기 정션에미터(30)가 상기 오프전류(O)에 의해 스트레스를 많이 받게 되는데, 상기 게이트패드영역(G)의 외주연을 감싸는 최외곽셀은 상기 액티브셀타입다이오드(35)로 형성됨으로써, 상기 게이트패드영역(G)에서 발생된 오프전류(O)를 배출하게 된다.Therefore, the
이와 같이 본 발명에 따른 러기드니스가 강화된 수퍼정션 모스펫은 항복전압의 감소와 알디에스온의 증대와 같은 손실이 발생되지 않으며, 칩의 모서리 부분이나 전계집중 지역에 선택적으로 상기 액티브셀타입다이오드(35)을 구비됨으로써, 상기 오프전류(O)에 의한 칩의 손상을 방지하게 된다.
As described above, the ruggedness enhanced ruggedness MOSFET does not suffer loss such as decrease in the breakdown voltage and increase in the aluminum temperature, and the active cell type diode (35), thereby preventing damage of the chip due to the off current (O).
본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims and their equivalents. Of course, such modifications are within the scope of the claims.
<도면을 주요부분에 대한 부호의 설명>
10 : 제1도전형 드리프트층 15 : 게이트옥사이드
20 : 폴리실리콘 30 : 정션에미터
31 : 제2도전형 에미터 32 : 에미터바디
33 : 제1도전형 에미터 35 : 액티브셀타입다이오드
40 : 에미터전극 45 : 콜렉터전극
50 : 층간절연막
A : 활성영역 B : 게이트버스 E : 링영역
O : 오프전류 G : 게이트패드영역Description of the Related Art [0002]
10: first conductivity type drift layer 15: gate oxide
20: Polysilicon 30: junction emitter
31: second conductivity type emitter 32: emitter body
33: first conductivity type emitter 35: active cell type diode
40: Emitter electrode 45: Collector electrode
50: Interlayer insulating film
A: active area B: gate bus E: ring area
O: off current G: gate pad area
Claims (5)
상기 활성영역(A)은
제1도전형 드리프트층(10)과; 상기 제1도전형 드리프트층(10)의 상면에 구비된 다수개의 게이트옥사이드(15)와; 상기 게이트옥사이드(15)의 상면에 구비된 폴리실리콘(20)과; 상기 제1도전형 드리프트층(10)의 상부 일측에 구비된 제2도전형 에미터(31)와, 상기 제2도전형 에미터(31)의 하부에서 상기 제1도전형 드리프트층(10)의 내부로 연장된 에미터바디(32)와, 상기 제2도전형 에미터(31)의 상면에 형성된 한 쌍의 제1도전형 에미터(33)가 구비된 정션에미터(30)와; 상기 폴리실리콘(20)의 간극에 형성된 상기 정션에미터(30)의 상면에 접촉되도록 구비된 에미터전극(40)과; 상기 제1도전형 드리프트층(10)의 하면에 구비된 콜렉터전극(45); 및 상기 폴리실리콘(20)의 상면에 구비된 층간절연막(50)으로 이루어지되,
상기 활성영역(A)의 최외곽액티브셀에 구비된 상기 정션에미터(30)는 오프전류(O)의 배출이 용이토록 상면에 상기 제1도전형 에미터(33)가 형성되지 않은 액티브셀타입다이오드(35)로 이루어지고,
상기 게이트패드영역(G)의 외주연을 감싸는 최외곽셀은 상기 오프전류(O)를 배출하는 상기 액티브셀타입다이오드(35)가 구비되며,
상기 액티브셀타입다이오드(35)의 상면 일측에 상기 제1도전형 에미터(33)가 구비되고,
상기 에미터바디(32)는 상기 제1도전형 드리프트층(10)의 끝단에 접촉된 것을 특징으로 하는 러기드니스가 강화된 수퍼정션 모스펫.A super junction MOSFET comprising an active region (A) having an active cell, a ring region (E) surrounding the active region (A), and a gate pad region (G) provided on one side of the active region (A)
The active region (A)
A first conductive drift layer (10); A plurality of gate oxides (15) provided on an upper surface of the first conductive drift layer (10); Polysilicon 20 provided on the gate oxide 15; A second conductivity type emitter 31 provided on one side of the first conductivity type drift layer 10 and a second conductivity type drift layer 10 formed under the second conductivity type emitter 31, A junction emitter 30 having a pair of first conductivity type emitters 33 formed on the top surface of the second conductivity type emitter 31; An emitter electrode 40 provided to contact the top surface of the junction emitter 30 formed in the gap of the polysilicon 20; A collector electrode 45 provided on the lower surface of the first conductive drift layer 10; And an interlayer insulating film (50) provided on the top surface of the polysilicon (20)
The junction emitter 30 provided in the outermost active cell of the active region A is formed on the upper surface of the active cell in which the first conductivity type emitter 33 is not formed, Type diode 35,
The outermost cell surrounding the outer periphery of the gate pad region G is provided with the active cell type diode 35 for discharging the off current O,
The first conductivity type emitter 33 is provided on the upper surface of the active cell type diode 35,
Wherein the emitter body (32) is in contact with an end of the first conductive drift layer (10).
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| IT201900006709A1 (en) | 2019-05-10 | 2020-11-10 | St Microelectronics Srl | SUPER JUNCTION POWER MOSFET DEVICE WITH IMPROVED RELIABILITY, AND MANUFACTURING METHOD |
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- 2015-10-12 KR KR1020150142044A patent/KR101590943B1/en active IP Right Grant
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