KR101585959B1 - MOM Capacitors for ADC of Wireless LAN AP - Google Patents

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KR101585959B1
KR101585959B1 KR1020150020057A KR20150020057A KR101585959B1 KR 101585959 B1 KR101585959 B1 KR 101585959B1 KR 1020150020057 A KR1020150020057 A KR 1020150020057A KR 20150020057 A KR20150020057 A KR 20150020057A KR 101585959 B1 KR101585959 B1 KR 101585959B1
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강현욱
박상훈
김기진
안광호
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전자부품연구원
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Abstract

Provided is an MOM capacitor which can be applied to ADC of a wireless LAN AP. According to an embodiment of the present invention, the capacitor includes: a capacitor group in which multiple unit capacitors are formed; routing patterns routing the unit capacitors; and a shielding layer placed between the routing patterns and the capacitors. Therefore, the shielding layer is formed between the capacitors and the routing patterns to isolate the routing patterns from the capacitors to block the influence caused by parasitic capacitance, thereby improving capacitance matching (for example, C:C:2C:4C:8C).

Description

무선랜 AP의 ADC에 적용 가능한 MOM 커패시터{MOM Capacitors for ADC of Wireless LAN AP}MOM Capacitors Applicable to ADCs in a Wireless LAN AP {MOM Capacitors for ADC of Wireless LAN}

본 발명은 커패시터에 관한 것으로, 더욱 상세하게는 무선랜 AP(Access Point)의 ADC(Analog-to-Digital Converter) 등과 같은 소자에 적용가능한 MOM(Metal-Oxide-Metal) 커패시터에 관한 것이다.
The present invention relates to a capacitor, and more particularly, to a metal-oxide-metal (MOM) capacitor applicable to an element such as an analog-to-digital converter (ADC) of a wireless LAN AP.

커패시터는 집적 회로에 널리 사용되는 중요한 수동 소자이다. 커패시터는 사용예에 따라 커패시턴스 밀집도와 매칭(matching), 기생 커패시턴스(parasitic capacitance), Q factor 등 중요시되는 요소들이 다르다.Capacitors are an important passive element widely used in integrated circuits. Capacitors differ in important factors, such as capacitance density, matching, parasitic capacitance, and Q factor, depending on the application.

커패시터에 연결될 기준 전압 조작을 통해 아날로그 입력을 디지털 출력으로 변환하는 SAR ADC(Successive Approximation Register Analog-to-Digital Converter)는 적은 공간에 많은 커패시턴스를 나타내는 밀집도 높은 커패시터 설계와 더불어 높은 커패시턴스 매칭을 설계를 중점으로 고려하고 있다.The Successive Approximation Register Analog-to-Digital Converter (SAR ADC) converts the analog input to digital output through the reference voltage operation to be connected to the capacitor. It has a high density capacitor design that represents a lot of capacitance in a small space, .

이러한 점들을 고려하여 MOM(Metal-Oxide-Metal) 커패시터가 최근 널리 사용되고 있다. 하지만, MOM 커패시터는 기생 커패시턴스로 인해 커패시턴스 매칭이 부정확하다는 문제가 있다.Considering these points, metal-oxide-metal (MOM) capacitors have been widely used recently. However, the MOM capacitor has a problem that the capacitance matching is inaccurate due to the parasitic capacitance.

이에, MOM 커패시터에서 커패시턴스 매칭을 향상시키기 위한 방안의 모색이 요청된다.
Therefore, a search for a method for improving the capacitance matching in the MOM capacitor is sought.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 커패시터들과 라우팅 패턴 사이에 차폐 층을 형성하여, 라우팅 패턴을 커패시터들로부터 격리시킴으로써 기생 커패시턴스에 의한 영향을 차단하여, 커패시턴스 매칭(예를 들면, C:C:2C:4C:8C)을 향상시킬 수 있는 MOM 커패시터를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a semiconductor device and a method of fabricating the same, in which a shielding layer is formed between capacitors and a routing pattern to isolate a routing pattern from capacitors, , And a capacitance matching (for example, C: C: 2C: 4C: 8C).

또한, 본 발명의 다른 목적은, 커패시터들의 하부에 라우팅 패턴을 형성하여, 칩 사이즈를 획기적으로 줄일 수 있는 MOM 커패시터를 제공함에 있다.
It is another object of the present invention to provide a MOM capacitor capable of drastically reducing the chip size by forming a routing pattern under the capacitors.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 커패시터는, 다수의 단위 커패시터들이 형성되는 커패시터 집합체; 상기 단위 커패시터들을 라우팅하는 라우팅 패턴들; 및 상기 커패시터와 상기 라우팅 패턴들 사이에 위치하는 차폐 층;을 포함한다.According to an aspect of the present invention, there is provided a capacitor comprising: a capacitor assembly including a plurality of unit capacitors; Routing patterns for routing the unit capacitors; And a shielding layer disposed between the capacitor and the routing patterns.

그리고, 상기 차폐 층은, 상기 라우팅 패턴들을 상기 커패시터 집합체로부터 격리시킬 수 있다.The shielding layer may isolate the routing patterns from the capacitor assembly.

또한, 상기 라우팅 패턴들은, 상기 커패시터 집합체의 측면에 위치할 수 있다.In addition, the routing patterns may be located on the sides of the capacitor assembly.

그리고, 상기 라우팅 패턴들은, 상기 커패시터 집합체의 하부에 위치할 수 있다.The routing patterns may be located under the capacitor assembly.

또한, 상기 커패시터 집합체는, 콤 구조의 상부-판과 하부-판이 어긋나게 배치되어 다수의 단위 커패시터들이 형성될 수 있다.In addition, the capacitor assembly may be formed with a plurality of unit capacitors by arranging the comb-shaped upper-plate and the lower-plate in a shifted manner.

그리고, 상기 라우팅 패턴들은, 상기 단위 커패시터들을 좌우 대칭적으로 연결할 수 있다.The routing patterns may connect the unit capacitors horizontally symmetrically.

또한, 상기 라우팅 패턴들은, 상기 단위 커패시터들을 라우팅하여, 2C, 4C 및 8C(여기서, C는 단위 커패시턴스)를 발생시킬 수 있다.Also, the routing patterns may route the unit capacitors to generate 2C, 4C, and 8C, where C is the unit capacitance.

한편, 본 발명의 다른 실시예에 따른, ADC는, 아날로그 신호를 입력 받아 충전하는 커패시터; 및 상기 커패시터의 전압을 기준 전압과 비교하여, 디지털 신호로 변환하는 비교부;를 포함하고, 상기 커패시터는, 다수의 단위 커패시터들이 형성되는 커패시터 집합체; 상기 단위 커패시터들을 라우팅하는 라우팅 패턴들; 및 상기 커패시터와 상기 라우팅 패턴들 사이에 위치하는 차폐 층;을 포함한다.
According to another aspect of the present invention, there is provided an ADC comprising: a capacitor receiving an analog signal; And a comparator for comparing the voltage of the capacitor with a reference voltage and converting the voltage to a digital signal, wherein the capacitor comprises: a capacitor assembly having a plurality of unit capacitors formed therein; Routing patterns for routing the unit capacitors; And a shielding layer disposed between the capacitor and the routing patterns.

이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 커패시터들과 라우팅 패턴 사이에 차폐 층을 형성하여, 라우팅 패턴을 커패시터들로부터 격리시킴으로써 기생 커패시턴스에 의한 영향을 차단하여, 커패시턴스 매칭(예를 들면, C:C:2C:4C:8C)을 향상시킬 수 있게 된다.As described above, according to the embodiments of the present invention, a shielding layer is formed between the capacitors and the routing pattern to isolate the routing pattern from the capacitors, thereby blocking the influence of the parasitic capacitance, , And C: C: 2C: 4C: 8C).

아울러, 커패시터들의 하부에 라우팅 패턴을 형성하여, 칩 사이즈를 획기적으로 줄일 수 있게 된다.
In addition, a routing pattern is formed at the bottom of the capacitors, so that the chip size can be drastically reduced.

도 1은 본 발명에 적용가능한 MOM 커패시터의 평면도,
도 2는, 도 1에 도시된 MOM 커패시터에 대한 라우팅 예를 나타낸 평면도,
도 3은, 도 2에 따라 라우팅된 MOM 커패시터의 등가 회로,
도 4는 MOM 커패시터를 도 2와 다르게 라우팅한 예를 나타낸 측면도,
도 5는 MOM 커패시터를 도 2와 다르게 라우팅한 예를 나타낸 평면도, 그리고,
도 6은 본 발명이 적용가능한 ADC를 도시한 도면이다.1 is a plan view of a MOM capacitor applicable to the present invention,
Fig. 2 is a plan view showing an example of routing for the MOM capacitor shown in Fig. 1,
Figure 3 shows an equivalent circuit of a MOM capacitor routed according to Figure 2,
4 is a side view showing an example in which the MOM capacitor is routed differently from FIG. 2,
FIG. 5 is a plan view showing an example in which the MOM capacitor is routed differently from FIG. 2,
6 is a diagram showing an ADC to which the present invention is applicable.

이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도 1은 본 발명에 적용가능한 MOM 커패시터의 평면도이다. 도 1에 도시된 바와 같이, MOM 커패시터(100)는 상부-판(top-plate)(101)과 하부-판(bottom-plate)(102)을 포함한다.1 is a plan view of a MOM capacitor applicable to the present invention. As shown in FIG. 1, the MOM capacitor 100 includes a top-plate 101 and a bottom-plate 102.

상부-판(101)과 하부-판(102)은 콤(comb) 구조로 형성되고 서로 어긋나게 배치되어, 도 1에 도시된 바와 같이, 평면이 아닌 수직적 커패시턴스를 발생시킨다. 이에, MOM 커패시터(100)는 "finger" 커패시터, "intertwined" 커패시터, "VN(Vertical Natural)" 커패시터 등으로 불려 지기도 한다.The upper plate 101 and the lower plate 102 are formed in a comb structure and are arranged to be shifted from each other to generate a non-plane vertical capacitance, as shown in FIG. Thus, the MOM capacitor 100 may be referred to as a "finger" capacitor, an "intertwined" capacitor, a "VN (Vertical Natural)" capacitor, or the like.

MOM 커패시터(100)는 미세 공정의 정밀도 높은 에칭 기술과 높은 집적도를 활용하여 높은 커패시턴스 밀집도를 갖는다. 이로 인해, MOM 커패시터(100)는 SAR ADC(Successive Approximation Register Analog-to-Digital Converter)에 사용 가능하다.The MOM capacitor 100 has high capacitance density due to the high degree of integration and high precision etching technology of the microprocessing. This allows the MOM capacitor 100 to be used in a SAR ADC (Successive Approximation Register Analog-to-Digital Converter).

도 2는, 도 1에 도시된 MOM 커패시터(100)에 대한 라우팅(routing) 예를 나타낸 평면도이다.2 is a plan view showing an example of routing to the MOM capacitor 100 shown in FIG.

커패시터 라우팅은, 도 2에 도시된 바와 같이, 단위 커패시터(Unit Capacitor)(121)를 다수 개 연결하여, 단위 커패시턴스의 배수 값을 얻는 기법이다.The capacitor routing is a technique of connecting a plurality of unit capacitors 121 to obtain a multiple of a unit capacitance, as shown in FIG.

단위 커패시터 연결은, 하부-판(102)의 측면에서 해당 부분들을 라우팅 비아(124)를 통해 라우팅 패턴(123)으로 연결하는 방식으로 이루어진다.The unit capacitor connection is made by connecting the corresponding parts on the side of the lower plate 102 to the routing pattern 123 via the routing via 124.

단위 커패시턴스를 'C'라고 가정하면, 도 3에 도시된 커패시터 라우팅에 의해, 상부-판(101)과 하부-판(102)에 의해 형성된 커패시터의 집합 구조(122)는, C, C, 2C, 4C 및 8C로 구분된다. 도 2에 따라 라우팅된 MOM 커패시터(100)의 등가 회로는 도 3에 도시된 바와 같다.Assuming that the unit capacitance is 'C', by the capacitor routing shown in FIG. 3, the capacitor assembly structure 122 formed by the top-plate 101 and the bottom- , 4C and 8C. The equivalent circuit of the MOM capacitor 100 routed according to FIG. 2 is as shown in FIG.

한편, 커패시터의 집합 구조(122)와 라우팅 패턴(123) 사이에는 차폐 층(shield layer)(131)이 형성된다. 차폐 층(131)의 외곽에서만 실질적인 라우팅이 이루어지도록 하기 위함이다.A shield layer 131 is formed between the capacitor assembly structure 122 and the routing pattern 123. So that substantial routing can be achieved only at the outer periphery of the shielding layer 131.

또한, 차폐 층(131)은 라우팅 패턴(123)을 단위 커패시터(121)로부터 격리(isolation) 시켜, 단위 커패시터(121)가 바라보는 전자기장(electromagnetic field)을 동일하게 하여, 커패시턴스 매칭(capacitance matching)이 열화되는 것을 방지한다.The shielding layer 131 isolates the routing patterns 123 from the unit capacitors 121 to equalize the electromagnetic field viewed by the unit capacitors 121 and perform capacitance matching, To prevent deterioration.

차폐 층(131)에 의해, 라우팅 패턴(123)에 의한 커패시턴스 매칭이 C:C:2C:4C:8C로 정확하게 유지될 수 있다.The capacitance matching by the routing pattern 123 can be accurately maintained by the shielding layer 131 at C: C: 2C: 4C: 8C.

도 4와 도 5는, MOM 커패시터를 도 2와 다르게 라우팅한 예를 나타낸 측면도와 평면도이다. 4 and 5 are a side view and a plan view illustrating an example in which the MOM capacitor is routed differently than in Fig.

도 2에서의 라우팅은 커패시터의 집합 구조(122)의 측면에서 이루어진 반면, 도 4와 도 5에서의 라우팅은 커패시터의 집합 구조의 하부에서 이루어졌다는 점에서, 양자는 차이가 있다.The routing in FIG. 2 is done in terms of the aggregate structure 122 of the capacitors, while the routing in FIGS. 4 and 5 is done in the lower part of the aggregate structure of the capacitors.

도 4와 도 5에 도시된 MOM 커패시터(200)는, 상부-판(201)과 하부-판(202)이 어긋나게 배치되어 다수의 단위 커패시터(221)가 형성된 커패시터의 집합 구조(222)가 3개 층으로 이루어진 상단 메탈 층(211)을 포함한다.The MOM capacitor 200 shown in FIGS. 4 and 5 has a capacitor structure structure 222 in which the upper-plate 201 and the lower-plate 202 are shifted from each other and a plurality of unit capacitors 221 are formed. And an upper metal layer 211 made of a single layer.

커패시터의 집합 구조(222)를 구성하는 상부-판(201) 및 하부-판(202)은 인접하는 상부-판(201) 및 하부-판(202)과 비아(203)를 통해 연결된다.The upper-plate 201 and the lower-plate 202 constituting the capacitor assembly structure 222 are connected to the adjacent upper-plate 201 and the lower-plate 202 via the vias 203.

상단 메탈 층(211)의 하부에는, 차폐 층(231)과 라우팅 비아(224)를 통해 해당 하부-판(202)과 연결되는 라우팅 패턴(223)이 형성된 하단 메탈 층(212)을 포함한다.The upper metal layer 211 includes a lower metal layer 212 formed with a routing pattern 223 connected to the lower plate 202 through a shielding layer 231 and a routing via 224.

도 5에 도시된 바에 따르면, 커패시터 라우팅에 의해, 상부-판(201)과 하부-판(202)에 의해 형성된 커패시터의 집합 구조(222)는, C, C, 2C, 4C 및 8C로 구분됨을 확인할 수 있다. 도 5에 따라 라우팅된 MOM 커패시터(200)의 등가 회로도 도 3에 도시된 바와 같다.5, the capacitor assembly structure 222 formed by the top-plate 201 and the bottom-plate 202 is divided into C, C, 2C, 4C, and 8C Can be confirmed. The equivalent circuit of the MOM capacitor 200 routed according to FIG. 5 is also shown in FIG.

또한, 도 4에 도시된 바와 같이, 차폐 층(231)은 커패시터 집합 구조(222)인 상단 메탈 층(211)과 라우팅 패턴(223) 사이에 형성된다. 이는, 차폐 층(231)의 하부에서만 실질적인 라우팅이 이루어지도록 하기 위함이다.4, the shielding layer 231 is formed between the upper metal layer 211 and the routing pattern 223, which is the capacitor aggregate structure 222. As shown in FIG. This is for real routing to be performed only in the lower portion of the shielding layer 231. [

또한, 차폐 층(231)은 라우팅 패턴(223)을 단위 커패시터(221)로부터 격리(isolation) 시켜, 단위 커패시터(221)가 바라보는 전자기장(electromagnetic field)을 동일하게 하여, 커패시턴스 매칭(capacitance matching)이 열화되는 것을 방지한다.The shielding layer 231 isolates the routing pattern 223 from the unit capacitor 221 to equalize the electromagnetic field seen by the unit capacitor 221 and perform capacitance matching, To prevent deterioration.

차폐 층(231)에 의해, 라우팅 패턴(223)에 의한 커패시턴스 매칭이 C:C:2C:4C:8C로 정확하게 유지될 수 있다.The capacitance matching by the routing pattern 223 can be accurately maintained by the shielding layer 231 at C: C: 2C: 4C: 8C.

도 4와 도 5에 도시된 커패시터 라우팅 기법은, 도 2에 도시된 라우팅 기법에 비해, MOM 커패시터의 크기를 줄일 수 있어, 컴팩트한 MOM 커패시터 구현에 보다 유리하다.The capacitor routing scheme shown in FIGS. 4 and 5 can reduce the size of the MOM capacitor compared to the routing scheme shown in FIG. 2, which is more advantageous for a compact MOM capacitor implementation.

한편, 도 4와 도 5에 도시된 커패시터 라우팅은 대칭적으로 수행하였다. 즉, 8C를 위한 라우팅은 하부-판의 1,2,3,4 번째 패턴과 하부-판의 13,14,15,16 번째 패턴을 연결하고, 4C를 위한 라우팅은 하부-판의 5,6 번째 패턴과 하부-판의 11,12 번째 패턴을 연결하며, 2C를 위한 라우팅은 하부-판의 7 번째 패턴과 하부-판의 10 번째 패턴을 연결한다.Meanwhile, the capacitor routing shown in FIGS. 4 and 5 is performed symmetrically. That is, the routing for 8C connects the 1 st, 2 nd, 3 rd and 4 th patterns of the lower plate with the 13 th, 14 th, 15 th, 16 th patterns of the lower plate, Pattern of the lower plate and the 11th and 12th patterns of the lower plate, and the routing for 2C connects the 7th pattern of the lower plate with the 10th pattern of the lower plate.

도 6은 본 발명이 적용가능한 ADC를 도시한 도면이다. 도 6에 도시된 바와 같이, 본 발명이 적용가능한 ADC는, MOM 커패시터(100,200) 및 비교부(300)를 포함한다.6 is a diagram showing an ADC to which the present invention is applicable. As shown in FIG. 6, the ADC to which the present invention can be applied includes MOM capacitors 100 and 200 and a comparator 300.

MOM 커패시터(100,200)는 전술한 구조의 MOM 커패시터로 구현하며, 아날로그 신호를 입력 받아 충전한다.The MOM capacitors 100 and 200 are implemented as MOM capacitors having the above-described structure, and receive and charge analog signals.

비교부(300)는 MOM 커패시터(100,200)의 전압을 기준 전압과 비교하여, 디지털 신호로 변환한다.The comparator 300 compares the voltage of the MOM capacitors 100 and 200 with a reference voltage and converts the voltage into a digital signal.

한편, 도 6에 도시된 ADC는 무선랜 AP에 실장되어 사용될 수 있다.Meanwhile, the ADC shown in FIG. 6 can be used in a wireless LAN AP.

또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention.

100, 200 : MOM 커패시터
101, 201 : 상부-판
102, 202 : 하부-판
121, 221 : 단위 커패시터
122, 222 : 커패시터 집합 구조
123, 223 : 라우팅 패턴
124, 224 : 라우팅 비아100, 200: MOM Capacitors
101, 201: upper-plate
102, 202: lower plate
121, 221: unit capacitors
122, 222: Capacitor set structure
123, 223: Routing pattern
124, 224: routing vias

Claims (8)

다수의 단위 커패시터들이 형성되는 커패시터 집합체;
상기 단위 커패시터들을 라우팅하는 라우팅 패턴들; 및
상기 커패시터와 상기 라우팅 패턴들 사이에 위치하는 차폐 층;을 포함하고,
상기 라우팅 패턴들은,
상기 커패시터 집합체의 하부에 위치하며,
상기 단위 커패시터는, 제1 판과 제2 판을 포함하며,
상기 제1 판은 이웃하는 단위 커패시터의 제1 판과 직접 연결되어 있고,
상기 제2 판은 이웃하는 단위 커패시터의 제2 판과 직접 연결되어 있지 않으며, 하부에 위치하는 라우팅 패턴을 통해서만 연결 가능하고,
상기 제1 판은, 상기 제2 판을 사방에서 둘러싸는 형상인 것을 특징으로 하는 커패시터.
A capacitor assembly in which a plurality of unit capacitors are formed;
Routing patterns for routing the unit capacitors; And
And a shield layer disposed between the capacitor and the routing patterns,
The routing patterns,
A capacitor disposed at a lower portion of the capacitor assembly,
Wherein the unit capacitor includes a first plate and a second plate,
The first plate is directly connected to the first plate of the neighboring unit capacitors,
The second plate is not directly connected to the second plate of the neighboring unit capacitors but is connectable only through the routing pattern located at the lower part,
Wherein the first plate is shaped to surround the second plate in all directions.
청구항 1에 있어서,
상기 차폐 층은,
상기 라우팅 패턴들을 상기 커패시터 집합체로부터 격리시키는 것을 특징으로 하는 커패시터.
The method according to claim 1,
The shielding layer
Isolating the routing patterns from the capacitor assembly.
삭제delete 삭제delete 삭제delete 청구항 1에 있어서,
상기 라우팅 패턴들은,
상기 단위 커패시터들을 좌우 대칭적으로 연결하는 것을 특징으로 하는 커패시터.
The method according to claim 1,
The routing patterns,
And the unit capacitors are connected symmetrically.
청구항 6에 있어서,
상기 라우팅 패턴들은,
상기 단위 커패시터들을 라우팅하여, 2C, 4C 및 8C(여기서, C는 단위 커패시턴스)를 발생시키는 것을 특징으로 하는 커패시터.
The method of claim 6,
The routing patterns,
And routing the unit capacitors to generate 2C, 4C and 8C, where C is the unit capacitance.
아날로그 신호를 입력 받아 충전하는 커패시터; 및
상기 커패시터의 전압을 기준 전압과 비교하여, 디지털 신호로 변환하는 비교부;를 포함하고,
상기 커패시터는,
다수의 단위 커패시터들이 형성되는 커패시터 집합체;
상기 단위 커패시터들을 라우팅하는 라우팅 패턴들; 및
상기 커패시터와 상기 라우팅 패턴들 사이에 위치하는 차폐 층;을 포함하며,
상기 라우팅 패턴들은,
상기 커패시터 집합체의 하부에 위치하며,
상기 단위 커패시터는, 제1 판과 제2 판을 포함하며,
상기 제1 판은 이웃하는 단위 커패시터의 제1 판과 직접 연결되어 있고,
상기 제2 판은 이웃하는 단위 커패시터의 제2 판과 직접 연결되어 있지 않으며, 하부에 위치하는 라우팅 패턴을 통해 연결 가능하고,
상기 제1 판은, 상기 제2 판을 사방에서 둘러싸는 형상인 것을 특징으로 하는 ADC.
A capacitor for receiving and charging an analog signal; And
And a comparator for comparing the voltage of the capacitor with a reference voltage and converting the voltage into a digital signal,
The capacitor
A capacitor assembly in which a plurality of unit capacitors are formed;
Routing patterns for routing the unit capacitors; And
And a shield layer disposed between the capacitor and the routing patterns,
The routing patterns,
A capacitor disposed at a lower portion of the capacitor assembly,
Wherein the unit capacitor includes a first plate and a second plate,
The first plate is directly connected to the first plate of the neighboring unit capacitors,
The second plate is not directly connected to the second plate of the neighboring unit capacitors but is connectable through a routing pattern located at a lower portion,
Wherein the first plate is shaped to surround the second plate in all directions.
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