KR101582363B1 - 전기 소자의 ｅｓｄ 펄스 안정성을 증가시키는 방법 - Google Patents

Abstract

본 발명은 전기 소자의 ESD 펄스 안정성을 증가시키는 방법에 관한 것으로, 제공되는 전기 소자는 펄스 생성기에 의해 생성되는 에이징 펄스에 의해 사전-에이징된다. 전기 소자의 동작 시 발생하는 ESD 펄스에 의한 소자의 전기적 특성 곡선의 저감은 사전-에이징에 의해 개선된다.

Description

전기 소자의 ＥＳＤ 펄스 안정성을 증가시키는 방법{METHOD FOR INCREASING THE ESD PULSE STABILITY OF AN ELECTRICAL COMPONENT}

본 발명은 전기 소자의 ESD 펄스 안정성을 증가시키는 방법에 관한 것이다.

본 발명은 전기 소자의 ESD 펄스 안정성이 증가되는 방법을 개시하는 것을 목적으로 한다.

본 발명의 목적은 본원 제 1항에 따른 방법에 의해 달성된다. 상기 방법의 유리한 실시예들이 종속항에 기재된다.

본 발명은 전기 소자의 ESD(electrostatic discharge) 펄스 안정성을 증가시키는 방법에 관한 것이다. 제공된 전기 소자는 펄스 생성기에 의해 생성된 에이징 펄스(aging pulse)에 의해 사전-에이징된다(pre-aged). 전기 소자의 구동 시 발생할 수 있는 추가적인 ESD 펄스에 대한 소자의 전기 특성 곡선의 저감(degradation)이 에이징 펄스에 의해 감소된다.

전기 소자의 구동 시, ESD 펄스와 같은 과도 전압 펄스(transient voltage pulse)는 전기 소자의 전류-전압 특성 곡선에 상당한 저감을 유발할 수 있다. 전류-전압 특성 곡선의 저감으로 인해, 소자는 더 이상 소비자에 의해 요구되는 스펙을 만족하지 못하게 된다.

바람직하게, 전기 소자로 선형 또는 비선형 저항이 사용된다. 과도 펄스로 인한 문제점은 특히 이러한 소자들에 대해 발생하며, 이는 전류-전압 특성 곡선의 상당한 저감을 유발할 수 있다.

전기 소자의 적어도 하나의 전기적 파라미터가 에이징 펄스에 의해 변경된다. 전기 소자의 ESD 저감은 에이징 펄스에 의해 개선된다.

선형 또는 비선형 저항은 예를 들어 배리스터(varistors), 개별 저항(discrete resistors) 및 집적 저항(integrated resistors)을 포함한다.

배리스터의 배리스터 전압은, 예를 들어 ESD 펄스로 인해 변할 수 있다. 배리스터 전압은 배리스터의 일반적인 파라미터이다. 비선형 저항의 일반적인 파라미터는, 예를 들어 저항에 인가되는 전압에 대한 저항을 통해 흐르는 전류의 비율이다.

집적 저항은, 예를 들어 LTCC(low temperature cofired ceramics) 기술에 의해 생성된 다층 컴포넌트에 집적된다.

나아가, 비선형 저항은, 예를 들어 NTC 또는 PTC와 같은 온도에 의존하는 저항을 포함한다. NTC 또는 PTC의 경우, 예를 들어 온도에 대한 저항의 의존성은 ESD 펄스에 의해 변경될 수 있다.

예를 들어, 15 kV ESD 펄스에 의해 유발되는 배리스터에 대한 배리스터 전압의 ESD 저감은, 예를 들어 에이징되지 않은 배리스터에 대해 적어도 35%에서 최대 1%까지 에이징 펄스에 의해 감소된다. 배리스터 전압은 1 mA의 전류에 대해 배리스터를 가로지르는 전압 강하로 정의된다.

개별 저항의 경우, ESD 펄스로 인해 저항값의 변화가 발생하며, 이는 에이징 펄스를 적용시킴으로써 미연에 방지된다.

PTC 또는 NTC의 경우, 온도에 의존하는 저항값의 특성 곡선은 ESD 펄스에 의해 영향받는다. 에이징 펄스에 의한 사전-에이징(pre-aging)에 의해, 상기 변화가 미연에 방지된다. 에이징 펄스의 적용에 의한 전기 소자의 사전-에이징으로, 추가적인 동작 시 소자에 약간의 노화만 발생한다.

바람직하게, 에이징 펄스는 약 500 내지 8000 V의 펄스 진폭을 포함하며, 펄스는 약 10 내지 1000 ns의 지속시간(duration)을 포함한다. 바람직하게, 에이징 펄스는 0.1 내지 10 ns의 상승 시간을 포함한다. 상승 시간은, 두 개의 정의된 중간값들(일반적으로 10% 및 90%) 사이에서 펄스의 신호 레벨이 변하는데 요구되는 시간으로 정의된다. 에이징 펄스에 대해 사전에 주어지는 값들은 설계와 재질, 예컨대 소자를 위해 사용되는 세라믹에 크게 의존한다.

따라서, 전기 소자의 특성 곡선의 펄스 저감은 에이징 펄스에 의해 제공되며, 전기 소자의 목표 스펙 값들은 설계 조정으로 설정된다. 바람직하게, 에이징 펄스의 펄스 형상은 소자가 에이징 펄스의 에너지 입력에 의해 사전-에이징되지만 손상되지는 않도록 선택된다. ESD와 같은 과도 펄스로 인해 전기 소자의 추가적인 사용 시 유발되는 노화는 사전에 도입되는 에이징 펄스에 의해 미연에 방지되며, 그에 의해 소자의 전기적인 스펙이 개선된다.

일 실시예에서, 에이징 펄스가 배리스터를 위해 사용된다.

배리스터의 배리스터 전압은 에이징 펄스에 의해 안정된다. 배리스터는 전압에 의존하는 저항이며, 각각의 배리스터에 대해 일반적인 특정 임계 전압 위에서는 갑자기 낮은 저항값을 나타낸다.

추가적으로, 본 발명은 전술한 방법을 적용한 후 최대 1%의 전기적 특성 곡선의 ESD 저감을 나타내는 전기 소자에 관한 것이기도 하다. 전기 소자는 선형 또는 비선형 저항이다. 선형 또는 비선형 저항은 예를 들어 배리스터, PTC 소자, NTC 소자 및 개별 또는 집적 저항을 포함한다. 접적 저항은 예를 들어 LTCC 기술을 사용하여 생성되는 다층 소자에 사용된다.

사전-에이징이 배리스터에 대해 일어나는 경우, 배리스터의 단자 전압은 예를 들어 전술한 방법에 의해 약 20%만큼 감소될 수 있다.

단자 전압은 배리스터가 1 A보다 큰 전류 임펄스에 대해 경험하는 배리스터의 전압 강하로 정의된다.

전술한 방법 및 기술은 이하 도면 및 예시적인 실시예를 사용하여 보다 상세하게 설명된다.
이하 기술되는 도면은 스케일링되지 않았다. 오히려 보다 명확한 설명을 위해 개별적인 치수가 확대되거나, 축소되거나 또는 왜곡되어 도시될 수 있다. 동일하거나 동일한 기능을 수행하는 구성요소는 동일한 도면번호로 지시된다.
도 1은 에이징 펄스의 개략적인 프로파일을 도시한다.
도 2는 에이징된 소자 및 에이징되지 않은 소자에 대한 배리스터 전압의 다이어그램을 도시한다.

도 1은 에이징 펄스의 개략적인 프로파일을 도시한다. x축에는 시간이 도시되고, y축에는 에이징 펄스의 전압 U_p가 도시된다. 에이징 펄스는 바람직하게 약 500 내지 8000 V의 최대 펄스 진폭(4)을 포함하며, 에이징 펄스는 약 0.1 내지 10 ns의 시간(5) 내에 펄스 진폭의 10%(1)에서 펄스 진폭의 90%(3)까지 상승한다. 펄스의 길이(6)은 바람직하게 10 내지 1000 ns이다. 펄스의 길이(6)는 펄스 진폭의 50%(2)에서 펄스에 의해 포함되는 펄스의 폭이다.

에이징 펄스는 바람직하게 펄스 생성기에 의해 생성된다. 전기 소자는 이러한 에이징 펄스에 의해 사전에 펄스가 입력된다. 그 결과, 전기 소자는 에이징 펄스에 의해 사전-에이징되지만, 소자는 손상되지 않는다. 따라서, 소자의 이어지는 동작에서 발생될 수 있는 에이징은 에이징 펄스에 의해 거의 완전히 미연에 방지된다.

도 2는 전기 소자(이 경우에는 배리스터임)에 ESD 펄스가 영향을 미친 후 배리스터 전압의 변화를 나타내는 그래프를 도시한다. 퍼센트로 나타나는 배리스터 전압의 변화 △U_V가 y축에 도시된다.

배리스터 전압은 1 mA의 전류가 인가되는 경우 배리스터에 의해 포함되는 배리스터의 전압으로 정의된다.

에이징 펄스가 적용된 소자(A) 및 에이징 펄스가 적용되지 않는 소자(B)가 x축에 도시된다. 에이징 펄스에 의해 사전-에이징되지 않은 소자(B)의 경우, 예를 들어 도 2에 도시된 바와 같이, 배리스터 전압은 약 15 kV의 ESD 펄스에 대해 적어도 35%만큼 감소한다.

반면, 소자(A)가 예를 들어 4 kV의 에이징 펄스에 의해 사전-에이징되는 경우, 배리스터 전압은 최대 1%만 감소한다.

비록 본 발명의 잠재적인 추가 발전 중 일부만이 예시적인 실시예에 기술되었으나, 본 발명은 이러한 예로 제한되지 않는다. 이론적으로, 상기 방법은 과도 펄스로 인해 에이징되는 다른 전기 소자에 적용될 수도 있다.

본 발명은 도시된 구성요소의 양으로 제한되지 않는다.

여기에 기술된 발명의 기술은 개별적인 특정 실시예로 제한되지 않으며; 오히려 개별적인 실시예의 특징은 기술적으로 실현가능한 범위까지 임의적으로 서로 결합될 수 있다.

1: 10% 펄스 진폭 2: 50% 펄스 진폭
3: 90% 펄스 진폭 4: 최대 펄스 진폭
5: 상승 시간 6: 펄스 길이
A: 사전-에이징된 소자 B: 사전-에이징되지 않은 소자

Claims (11)

1. 전기 소자의 ESD 펄스 안정성을 증가시키는 방법에 있어서,
   펄스 생성기에 의해 생성되는 에이징 펄스(aging pulse)를 전기 소자에 인가하여 전기 소자를 물리적으로 변경하는 단계를 포함하고,
   상기 에이징 펄스는 약 500V 내지 8000V의 펄스 진폭을 포함하며,
   상기 전기 소자의 동작 시 발생하는 ESD 펄스에 의한 소자의 전류-전압 특성 곡선의 저감이, 에이징 펄스의 인가에 의해, 감소되는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
2. 제 1항에 있어서,
   선형 또는 비선형 저항이 상기 전기 소자로 사용되는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
3. 제 1항에 있어서,
   상기 전기 소자의 적어도 하나의 전기적인 파라미터가 상기 에이징 펄스에 의해 변경되는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
4. 제 1항에 있어서,
   상기 에이징 펄스가 적용된 후, 상기 전기 소자는 동작 시 약간만 노화되는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
5. 삭제
6. 제 1항에 있어서,
   상기 에이징 펄스는 10 내지 1000 ns의 펄스 길이를 포함하는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
7. 제 1항에 있어서,
   상기 에이징 펄스는 0.1 내지 10 ns의 상승 시간을 포함하는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
8. 제 1항 내지 제 4항, 제 6항 및 제 7항 중 어느 한 항에 따르면,
   상기 에이징 펄스는 배리스터에 적용되는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
9. 제 8항에 있어서,
   상기 배리스터는 상기 에이징 펄스에 의해 안정되는 배리스터 전압을 포함하는 것을 특징으로 하는 전기 소자의 ESD 펄스 안정성을 증가시키는 방법.
10. 제 1항 내지 제 4항, 제 6항 및 제 7항 중 어느 한 항에 따른 방법이 적용된 후 최대 1%의 전기적 특성 곡선의 ESD 저감을 포함하는 것을 특징으로 하는 전기 소자.
11. 제 10항에 있어서,
    상기 전기 소자는 배리스터, PTC 소자 또는 NTC 소자인 것을 특징으로 하는 전기 소자.

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