KR101579307B1 - 금속 게이트를 포함하는 나노채널의 제조방법 - Google Patents
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Abstract
본 발명은 화학기상증착 및 평탄화 공정을 이용한 금속 게이트를 포함하는 나노채널의 제조방법에 관한 것이다. 본 발명의 일예와 관련된 금속 게이트를 포함하는 나노채널의 제조방법은 기판(101)의 상부 표면에 제1층(102)을 형성하는 제 1 단계, 상기 제1층(102)의 상부 표면 중 일부에 적어도 하나의 제2층(103)을 형성하는 제 2 단계, 상기 제2층(103)을 식각 마스크로 이용하여, 상기 제2층(103)이 형성되지 않아 드러나 있는 제1층(102)을 제거하는 제 3 단계, 상기 제2층(103)를 제거하는 제 4 단계, 등방성 증착 공정을 이용하여, 상기 기판(101) 및 제1층(102)에 제3층(104)을 형성하는 제 5 단계, 이방성 식각 공정을 이용하여, 상기 기판(101) 및 상기 제1층(102) 상부의 제3층(104)을 제거하고, 상기 제1층(101) 측면의 제3층(104)만을 남기는 제 6 단계, 상기 기판(101), 제1층(102) 및 제3층(104)에 제4층(105)을 형성하는 제 7 단계, 상기 제1층(102) 및 제3층(104)이 드러나도록 평탄화하는 제 8 단계, 상기 제1층(102), 제3층(104) 및 제4층(105)에 제5층(106)을 형성하는 제 9 단계, 상기 제5층(106)의 측면이 상기 제3층(104)의 길이 방향과 수직이 되도록 상기 제5층(106)의 일부를 제거하는 제 10 단계, 등방성 증착 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106)에 제6층(107)을 형성하는 제 11 단계, 이방성 식각 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106) 상부의 제6층(107)을 제거하고, 상기 제5층(106) 측면의 제6층(107)만을 남기는 제 12 단계, 상기 제1층(102), 제3층(104), 제4층(105), 제5층(106) 및 제6층(107)에 제7층(108)을 형성하는 제 13 단계, 상기 제5층(106) 및 제6층(107)이 드러나도록 평탄화하는 제 14 단계, 상기 드러난 제6층(107)을 식각하여 제거하는 제 15 단계, 상기 제5층(106) 및 제7층(108)을 식각 마스크로 이용하여, 상기 기판(101)이 드러나도록 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 제 16 단계와 상기 제1층(102), 제3층(104) 및 제4층(105)이 드러나도록 상기 제5층(106) 및 제7층(108)을 제거하는 제 17 단계를 포함할 수 있다.
Description
본 발명은 화학기상증착 및 평탄화 공정을 이용한 금속 게이트를 포함하는 나노채널의 제조방법에 관한 것이다.
연산장치 및 메모리소자 등으로 활용되는 이온트랜지스터(Ion transistor)부터 암, 항원, 항체 등의 생체물질을 감지하는 바이오센서에 이르기까지 나노채널의 활용 범위는 매우 다양하다.
한편, 이온트랜지스터, 바이오센서 등 나노채널을 기반으로 하는 다양한 소자의 안정적이고 신뢰성 있는 동작을 위해서는 정확한 크기의 나노채널 구현이 필수적이다.
일반적으로 통상의 나노채널 제작방법은 리소그래피(Lithography)로 채널의 폭에 해당하는 부분의 레지스트(Resist)를 제거한 후 채널 깊이로 식각하여 원하는 폭과 깊이의 채널을 형성한다.
최근, 나노채널의 다양한 활용을 위해 금속 게이트를 포함하는 나노채널에 대한 필요가 증대되고 있으므로, 효율적으로 금속 게이트를 포함하는 나노채널을 생산하는 방법이 요구되는 실정이다.
본 발명은 화학기상증착 및 평탄화 공정을 이용한 나노채널 제작방법에 관한 것으로, 금속 게이트를 포함하는 나노채널을 생산하는 효율적인 방법을 사용자에게 제공하기 위한 것이다.
다만, 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 실현하기 위한 본 발명의 일예와 관련된 금속 게이트를 포함하는 나노채널의 제조방법은 기판(101)의 상부 표면에 제1층(102)을 형성하는 제 1 단계, 상기 제1층(102)의 상부 표면 중 일부에 적어도 하나의 제2층(103)을 형성하는 제 2 단계, 상기 제2층(103)을 식각 마스크로 이용하여, 상기 제2층(103)이 형성되지 않아 드러나 있는 제1층(102)을 제거하는 제 3 단계, 상기 제2층(103)를 제거하는 제 4 단계, 등방성 증착 공정을 이용하여, 상기 기판(101) 및 제1층(102)에 제3층(104)을 형성하는 제 5 단계, 이방성 식각 공정을 이용하여, 상기 기판(101) 및 상기 제1층(102) 상부의 제3층(104)을 제거하고, 상기 제1층(101) 측면의 제3층(104)만을 남기는 제 6 단계, 상기 기판(101), 제1층(102) 및 제3층(104)에 제4층(105)을 형성하는 제 7 단계, 상기 제1층(102) 및 제3층(104)이 드러나도록 평탄화하는 제 8 단계, 상기 제1층(102), 제3층(104) 및 제4층(105)에 제5층(106)을 형성하는 제 9 단계, 상기 제5층(106)의 측면이 상기 제3층(104)의 길이 방향과 수직이 되도록 상기 제5층(106)의 일부를 제거하는 제 10 단계, 등방성 증착 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106)에 제6층(107)을 형성하는 제 11 단계, 이방성 식각 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106) 상부의 제6층(107)을 제거하고, 상기 제5층(106) 측면의 제6층(107)만을 남기는 제 12 단계, 상기 제1층(102), 제3층(104), 제4층(105), 제5층(106) 및 제6층(107)에 제7층(108)을 형성하는 제 13 단계, 상기 제5층(106) 및 제6층(107)이 드러나도록 평탄화하는 제 14 단계, 상기 드러난 제6층(107)을 식각하여 제거하는 제 15 단계, 상기 제5층(106) 및 제7층(108)을 식각 마스크로 이용하여, 상기 기판(101)이 드러나도록 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 제 16 단계와 상기 제1층(102), 제3층(104) 및 제4층(105)이 드러나도록 상기 제5층(106) 및 제7층(108)을 제거하는 제 17 단계를 포함할 수 있다.
또한, 상기 제 17 단계를 통해 드러난 제3층(104)은 금속 게이트(metal gate)일 수 있다.
또한, 상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)의 두께를 제어함으로써 상기 금속 게이트의 폭이 결정될 수 있다.
또한, 상기 제 8 단계에서, 평탄화 공정 후 드러나는 제3층(104)의 높이를 제어함으로써 상기 금속 게이트의 높이가 결정될 수 있다.
또한, 상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)은 금속(metal)일 수 있다.
또한, 상기 제 7 단계에서 형성되는 제4층(105)의 두께는 상기 제1층(102)의 높이보다 클 수 있다.
또한, 상기 제 16단계의 비등방 식각 공정을 통해, 상기 제 17단계에서 드러난 상기 제1층(102), 제3층(104) 및 제4층(105)의 일부 영역에는 상기 나노채널이 형성될 수 있다.
또한, 상기 제 11 단계에서, 등방성 증착 공정을 이용하여 형성되는 제6층(107)의 두께를 제어함으로써 상기 나노채널의 폭이 결정될 수 있다.
또한, 상기 제 16 단계에서, 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 깊이를 제어함으로써 상기 나노채널의 높이가 결정될 수 있다.
한편, 상술한 과제를 실현하기 위한 본 발명의 일예와 관련하여, 금속 게이트를 포함하는 나노채널을 제조하는 방법을 수행하기 위하여 디지털 처리 장치에 의해 실행될 수 있는 명령어들의 프로그램이 유형적으로 구현되어 있고, 상기 디지털 처리 장치에 의해 판독될 수 있는 기록매체에 있어서, 상기 금속 게이트를 포함하는 나노채널을 제조하는 방법은, 기판(101)의 상부 표면에 제1층(102)을 형성하는 제 1 단계, 상기 제1층(102)의 상부 표면 중 일부에 적어도 하나의 제2층(103)을 형성하는 제 2 단계, 상기 제2층(103)을 식각 마스크로 이용하여, 상기 제2층(103)이 형성되지 않아 드러나 있는 제1층(102)을 제거하는 제 3 단계, 상기 제2층(103)를 제거하는 제 4 단계, 등방성 증착 공정을 이용하여, 상기 기판(101) 및 제1층(102)에 제3층(104)을 형성하는 제 5 단계, 이방성 식각 공정을 이용하여, 상기 기판(101) 및 상기 제1층(102) 상부의 제3층(104)을 제거하고, 상기 제1층(101) 측면의 제3층(104)만을 남기는 제 6 단계, 상기 기판(101), 제1층(102) 및 제3층(104)에 제4층(105)을 형성하는 제 7 단계, 상기 제1층(102) 및 제3층(104)이 드러나도록 평탄화하는 제 8 단계, 상기 제1층(102), 제3층(104) 및 제4층(105)에 제5층(106)을 형성하는 제 9 단계, 상기 제5층(106)의 측면이 상기 제3층(104)의 길이 방향과 수직이 되도록 상기 제5층(106)의 일부를 제거하는 제 10 단계, 등방성 증착 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106)에 제6층(107)을 형성하는 제 11 단계, 이방성 식각 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106) 상부의 제6층(107)을 제거하고, 상기 제5층(106) 측면의 제6층(107)만을 남기는 제 12 단계, 상기 제1층(102), 제3층(104), 제4층(105), 제5층(106) 및 제6층(107)에 제7층(108)을 형성하는 제 13 단계, 상기 제5층(106) 및 제6층(107)이 드러나도록 평탄화하는 제 14 단계, 상기 드러난 제6층(107)을 식각하여 제거하는 제 15 단계, 상기 제5층(106) 및 제7층(108)을 식각 마스크로 이용하여, 상기 기판(101)이 드러나도록 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 제 16 단계와 상기 제1층(102), 제3층(104) 및 제4층(105)이 드러나도록 상기 제5층(106) 및 제7층(108)을 제거하는 제 17 단계를 포함할 수 있다.
또한, 상기 제 17 단계를 통해 드러난 제3층(104)은 금속 게이트(metal gate)일 수 있다.
또한, 상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)의 두께를 제어함으로써 상기 금속 게이트의 폭이 결정될 수 있다.
또한, 상기 제 8 단계에서, 평탄화 공정 후 드러나는 제3층(104)의 높이를 제어함으로써 상기 금속 게이트의 높이가 결정될 수 있다.
또한, 상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)은 금속(metal)일 수 있다.
또한, 상기 제 7 단계에서 형성되는 제4층(105)의 두께는 상기 제1층(102)의 높이보다 클 수 있다.
또한, 상기 제 16단계의 비등방 식각 공정을 통해, 상기 제 17단계에서 드러난 상기 제1층(102), 제3층(104) 및 제4층(105)의 일부 영역에는 상기 나노채널이 형성될 수 있다.
또한, 상기 제 11 단계에서, 등방성 증착 공정을 이용하여 형성되는 제6층(107)의 두께를 제어함으로써 상기 나노채널의 폭이 결정될 수 있다.
또한, 상기 제 16 단계에서, 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 깊이를 제어함으로써 상기 나노채널의 높이가 결정될 수 있다.
상기와 같이 구성되는 본 발명은 금속 게이트를 포함하는 나노채널을 효율적으로 제조할 수 있다는 효과를 제공한다.
또한, 본 발명은 나노채널에 제어전극을 배치하여 채널을 통과하는 생체고분자의 단위분자들의 이동속도, 배열 형태 및 방향성을 일정하게 유지시키면서, 채널을 통과하는 분자들로부터 유도되는 전하 및 전류의 변화를 한 개 이상의 탐침전극을 이용하여 감지하여 측정소자를 통해 각각의 분자의 정체를 실시간으로 분석함으로서 환경오염의 염려 없이 고속으로 정밀하게 단위분자서열을 해독할 수 있다는 장점을 가진다.
또한, 본 발명은 ss-DNA 염기분자를 해독하고자 하는 경우에 적어도 4 개 이상의 탐침전극들을 독립적으로 형성시키고, 각 탐침전극에는 각기 다른 4종류의 DNA 염기분자를 코팅시켜 채널내로 이동하는 상보적인 염기분자와의 상호작용을 통하여 감지효율 및 신뢰도를 극대화 시킬 수 있다.
본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예로서 DNA 염기분자서열 해독에 적용한 분자서열 분석시스템의 전체적인 구성을 보여주는 시시도이다.
도 2는 도 1의 A-A의 단면도이다.
도 3은 본 발명에 적용 가능한 다양한 나노채널의 형상을 보여주는 사시도이다.
도 4a는 본 발명에 적용 가능한 나노채널과 전극의 배치의 일 예를 보여주는 사시도이다.
도 4b는 본 발명에 적용 가능한 나노채널과 전극의 배치의 일 예를 보여주는 사시도이다.
도 5는 나노채널에 개방면이 없는 경우에서의 전극 배치의 일 예를 보여주는 사시도이다.
도 6a는 본 발명에 적용 가능한 다수개의 탐침전극의 배치의 일 예를 보여주는 사시도이고, 도 6b는 도 6a의 B-B 단면도이며, 도 6c는 도 6a의 C-C 단면도이다.
도 7은 본 발명에 적용 가능한 4개의 각각 다른 염기로 코팅된 탐침전극 배치의 일 예를 보여주는 사시도이다.
도 8a 및 도 8b는 본 발명과 관련하여, 2개의 계층(bi-layer)으로 구성된 최초 웨이퍼(initial wafer)의 일례를 도시한 것이다.
도 9a 및 도9b는 본 발명과 관련하여, 식각(etching) 과정을 위한 마스킹(masking) 과정의 일례를 도시한 것이다.
도 10a 및 도10b는 본 발명과 관련하여, 이방성(Anisotropic)의 식각(Etching) 일례를 도시한 것이다.
도 11a 및 도 11b는 본 발명과 관련하여, 도 9a 및 도9b에서 생성된 마스크를 제거하는 일례를 도시하는 것이다.
도 12a 및 도 12b는 본 발명과 관련하여, 등방성(Isotropic)의 증착(Deposition) 과정이 적용되는 일례를 도시한 것이다.
도 13a 및 도 13b는 본 발명과 관련하여, 도 12a 및 도 12b에서 생성된 객체에 대해 이방성(Anisotropic)의 식각(Etching)이 적용되는 일례를 도시한 것이다.
도 14a 및 도14b는 본 발명과 관련하여, 도 13a 및 도 13b에서 생성된 객체에 대해 등방성(Isotropic)의 증착(Deposition) 과정을 적용하는 일례를 도시한 것이다.
도 15a 및 도15b는 본 발명과 관련하여, 도 14a 및 도14b에서 생성된 객체를 도 15a 및 도15b 에 도시된 점선을 따라 잘라내는 일례를 도시한 것이다.
도 16a 및 도16b 은 본 발명과 관련하여, 도 15a 및 도15b 의 결과 객체의 일례를 도시한 것이다.
도 17은 본 발명과 관련하여, 도 15a 및 도15b 에서 생성된 객체에 증착(Deposition) 과정이 적용되는 일례를 도시한 것이다.
도 18은 본 발명과 관련하여, 도 17에서 생성된 객체에 대해 마스킹(masking) 과정, 식각(Etching) 과정 및 생성된 마스크의 제거 과정이 적용되는 일례를 도시한 것이다.
도 19는 본 발명과 관련하여, 도 18에서 생성된 객체에 대해 등방성(Isotropic)의 증착(Deposition) 과정이 적용된 일례를 도시한 것이다.
도 20은 본 발명과 관련하여, 도 19에서 생성된 객체에 대해 이방성(Anisotropic)의 식각(Etching)을 적용한 일례를 도시한 것이다.
도 21은 본 발명과 관련하여, 도 20에서 생성된 객체에 대해 등방성(Isotropic) 증착(Deposition) 과정이 적용된 일례를 도시한 것이다.
도 22는 본 발명과 관련하여, 도 21에서 생성된 객체에 대해 CMP (Chemical-Mechanical Polish) 과정이 적용된 일례를 도시한 것이다.
도 23은 본 발명과 관련하여, 도 22에서 생성된 객체에서 일부 영역을 소멸시키는 과정의 일례를 도시한 것이다.
도 24는 본 발명과 관련하여, 도 23에서 생성된 객체에 이방성(Anisotropic)의 식각(Etching) 과정이 적용되는 일례를 도시한 것이다.
도 25는 본 발명과 관련하여, 도 24의 과정을 거쳐 생성된 금속 게이트를 포함하여 생성된 나노채널의 일례를 도시한 것이다.
도 2는 도 1의 A-A의 단면도이다.
도 3은 본 발명에 적용 가능한 다양한 나노채널의 형상을 보여주는 사시도이다.
도 4a는 본 발명에 적용 가능한 나노채널과 전극의 배치의 일 예를 보여주는 사시도이다.
도 4b는 본 발명에 적용 가능한 나노채널과 전극의 배치의 일 예를 보여주는 사시도이다.
도 5는 나노채널에 개방면이 없는 경우에서의 전극 배치의 일 예를 보여주는 사시도이다.
도 6a는 본 발명에 적용 가능한 다수개의 탐침전극의 배치의 일 예를 보여주는 사시도이고, 도 6b는 도 6a의 B-B 단면도이며, 도 6c는 도 6a의 C-C 단면도이다.
도 7은 본 발명에 적용 가능한 4개의 각각 다른 염기로 코팅된 탐침전극 배치의 일 예를 보여주는 사시도이다.
도 8a 및 도 8b는 본 발명과 관련하여, 2개의 계층(bi-layer)으로 구성된 최초 웨이퍼(initial wafer)의 일례를 도시한 것이다.
도 9a 및 도9b는 본 발명과 관련하여, 식각(etching) 과정을 위한 마스킹(masking) 과정의 일례를 도시한 것이다.
도 10a 및 도10b는 본 발명과 관련하여, 이방성(Anisotropic)의 식각(Etching) 일례를 도시한 것이다.
도 11a 및 도 11b는 본 발명과 관련하여, 도 9a 및 도9b에서 생성된 마스크를 제거하는 일례를 도시하는 것이다.
도 12a 및 도 12b는 본 발명과 관련하여, 등방성(Isotropic)의 증착(Deposition) 과정이 적용되는 일례를 도시한 것이다.
도 13a 및 도 13b는 본 발명과 관련하여, 도 12a 및 도 12b에서 생성된 객체에 대해 이방성(Anisotropic)의 식각(Etching)이 적용되는 일례를 도시한 것이다.
도 14a 및 도14b는 본 발명과 관련하여, 도 13a 및 도 13b에서 생성된 객체에 대해 등방성(Isotropic)의 증착(Deposition) 과정을 적용하는 일례를 도시한 것이다.
도 15a 및 도15b는 본 발명과 관련하여, 도 14a 및 도14b에서 생성된 객체를 도 15a 및 도15b 에 도시된 점선을 따라 잘라내는 일례를 도시한 것이다.
도 16a 및 도16b 은 본 발명과 관련하여, 도 15a 및 도15b 의 결과 객체의 일례를 도시한 것이다.
도 17은 본 발명과 관련하여, 도 15a 및 도15b 에서 생성된 객체에 증착(Deposition) 과정이 적용되는 일례를 도시한 것이다.
도 18은 본 발명과 관련하여, 도 17에서 생성된 객체에 대해 마스킹(masking) 과정, 식각(Etching) 과정 및 생성된 마스크의 제거 과정이 적용되는 일례를 도시한 것이다.
도 19는 본 발명과 관련하여, 도 18에서 생성된 객체에 대해 등방성(Isotropic)의 증착(Deposition) 과정이 적용된 일례를 도시한 것이다.
도 20은 본 발명과 관련하여, 도 19에서 생성된 객체에 대해 이방성(Anisotropic)의 식각(Etching)을 적용한 일례를 도시한 것이다.
도 21은 본 발명과 관련하여, 도 20에서 생성된 객체에 대해 등방성(Isotropic) 증착(Deposition) 과정이 적용된 일례를 도시한 것이다.
도 22는 본 발명과 관련하여, 도 21에서 생성된 객체에 대해 CMP (Chemical-Mechanical Polish) 과정이 적용된 일례를 도시한 것이다.
도 23은 본 발명과 관련하여, 도 22에서 생성된 객체에서 일부 영역을 소멸시키는 과정의 일례를 도시한 것이다.
도 24는 본 발명과 관련하여, 도 23에서 생성된 객체에 이방성(Anisotropic)의 식각(Etching) 과정이 적용되는 일례를 도시한 것이다.
도 25는 본 발명과 관련하여, 도 24의 과정을 거쳐 생성된 금속 게이트를 포함하여 생성된 나노채널의 일례를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 금속 게이트를 포함하는 나노채널의 제조 방법의 바람직한 실시예를 상세히 설명한다.
본 발명의 실시예를 설명함에 있어서 당업자라면 자명하게 이해할 수 있는 공지의 구성에 대한 설명은 본 발명의 요지를 흐리지 않도록 생략될 것이다.
또한 도면을 참조할 때에는 도면에 도시된 선들의 두께나 구성요소의 크기 등이 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있음을 고려하여야 하며, 상대적인 위치를 지시하는 전후나 상하좌우, 내외 등의 용어는 특별한 언급이 없는 한 도면에 도시된 방향을 기준으로 한다.
먼저, 본 발명 내용의 기초가 되는 나노채널에 대해 설명한다.
나노채널은 리소그래피로 채널의 폭에 해당하는 부분의 레지스트(Resist)를 제거한 후 채널 깊이로 식각하여 원하는 폭과 깊이의 채널을 형성함으로써 구현될 수 있다.
또한, 나노채널은 화학기상증착으로 형성된 막의 두께로 채널의 폭을 결정하고, 평탄화 공정으로 채널의 깊이를 결정하는 방법을 통해서도 구현 가능하다.
이때, 화학기상증착은 옹스트롬 수준의 정밀도로 막의 두께를 제어할 수 있으며, 평탄화 공정 역시 평탄화 정도를 옹스트롬 수준으로 제어할 수도 있다.
이렇게 생성된 나노채널은 다양한 용도로 활용 가능하다.
특히, 나노채널은 단위분자서열의 분석을 위한 용도로 이용될 수 있다.
나노채널이 단위분자서열의 분석을 위해 사용되는 것을 설명하기에 앞서, 단위분자서열의 분석에 대해 좀 더 상세하게 설명한다.
생체고분자(biological polymer)를 구성하고 있는 단위분자서열(예를 들어, 폴리펩타이드, 단백질의 아미노산 분자서열, 혹은 DNA의 염기분자 서열 등)을 해독하는 것은 생체정보 메카니즘을 이해하기 위해 매우 중요하다.
대표적인 예로, DNA는 유전정보의 총체이며 뉴클레오티드 단위체로 구성된다.
디옥시리보핵산에 기록되어 있는 뉴클레오티드의 순서를 바탕으로 단백질이 합성되는데(중심원리), 본래의 염기서열과 다른 변이된 염기서열을 가질 경우 단백질 합성이 불가능하거나 또는 전혀 다른 단백질이 합성되어 심각한 생리적 문제가 발생될 수 있다.
따라서 DNA가 올바른 뉴클레오티드 서열을 이루고 있는지 검사하는 것은 질병 예방과 치료 차원에서 매우 중요하며, 게놈 프로젝트를 통해 인체의 유전자 지도가 밝혀짐에 따라 유전자 수준에서의 병리학적 진단과 치료는 더더욱 활성화되고 있다.
각각의 뉴클레오티드는 동일한 하나의 5탄당(디옥시리보오스) 및 인산기를 갖지만 서로 다른 네 종류의 염기인 아데닌(Adenine; A), 구아닌(Guanine; G), 시토신(Cytosine; C), 티민(Thymine; T)을 가짐에 따라 총 네 종류의 뉴클레오티드가 존재한다. 여기서 A, G는 두 개의 고리형 구조로 된 퓨린(Purine) 계열이며, C와 T는 하나의 고리형 구조로 된 피리미딘(Pyrimidine) 계열이다.
DNA의 염기서열을 분석하는 방법은 Maxam-Gilbert Sequencing, Chain-Termination Methods 등의 초기 분석법에서부터 최근의 Dye-Terminator Sequencing에 이르기까지 여러 방법이 개발되어 있다. 그러나 이러한 방법들은 단위시간당 분석하는 염기의 개수가 적고, 방사성 동위원소로 치환하거나 색소를 입히는 등 사전 준비작업에 많은 시간이 소요되는 단점이 있다.
게다가 비용이 많이 들며, 분석 후 방사성 폐기물 등 환경오염물질이 배출되는 것도 단점으로 지적된다. 또한 분석할 수 있는 DNA의 길이에 제한이 있으며 동시에 다수개의 DNA를 분석할 때도 어려움이 있다.
이와 같은 기존의 단위구성분자서열 분석법들이 직면한 여러 가지 문제점들을 고려할 때, 최근 나노기술의 급격한 발전은 바이오기술과 결합하여 새로운 실시간 분자서열해독을 위한 미래의 잠재적 대안기술을 제공할 가능성이 있다.
이러한 나노-바이오 융합기술은 현재는 연구개발 단계이지만 미래 구현에 성공할 경우, 상기 기술한 기존의 화학적 방법들에 비해 보다 간편하고 정확하며 분자서열을 해독하는데 소요되는 시간을 상당히 단축할 수 있음이 기대된다.
전술한 단위분자서열을 분석하기 위해, 나노채널이 이용될 수 있다.
나노채널을 이용한 분자서열 분석시스템은 폴리펩타이드, 단백질 혹은 DNA, 등과 같은 다양한 생체고분자들을 구성하고 있는 단위분자서열 (예를 들어, 단백질의 아미노산 분자, 혹은 DNA의 염기분자 서열 등)을 해독하는데 이용될 수 있다.
구체적인 하나의 실시 예로서 DNA 염기분자서열 분석에 적용하는 경우의 구체적인 내용을 아래에 기술 한다.
도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 분자서열 분석시스템(10)은 크게 나노채널(100), 탐침전극(200), 제어전극(300), 그리고 측정소자(400)를 포함한다.
위와 같은 구성을 가진 본 발명의 기본적인 기능을 설명하면, 나노채널(100)을 통과하는 외가닥 DNA(single-stranded DNA(ss-DNA), 20))를 이루는 서로 다른 뉴클레오티드의 전기쌍극자로 유도된 전하분포의 차이 또는 뉴클레오티드 고유 에너지 궤도 차이에 따른 전류의 변화를 한 개 이상의 탐침전극(200)으로 탐지하여 염기서열을 분석하는데, 이때 탐침전극(200)과는 별도로 나노채널(100) 상의 다른 일면에 제어전극(300)을 배치하여 뉴클레오티드의 염기를 일정한 방향으로 고정 또는 정렬하고 이동속도를 제어함으로써 염기서열 분석의 정확성과 효율을 향상시키는 것이다.
위와 같은 본 발명의 구성을 각 구성요소별로 차례로 상세히 설명하면 다음과 같다.
먼저 나노채널(100)은 ss-DNA(20)가 꼬임이나 겹쳐짐 없이 지나갈 수 있는 폭과 높이를 가지는데, 통상 폭과 높이 모두 0.1 나노미터 내지 수백 나노미터의 범위를 가지며, ss-DNA(20)는 전기영동 또는 유체의 압력차에 의해 나노채널(100)을 통과하게 된다. 나노채널(100)로 적용 가능한 다양한 예는 도 3에 도시되어 있다.
여기서 ss-DNA를 사용하는 것은 염기를 외부로 노출시켜 서로 다른 뉴클레오티드의 전기쌍극자로 유도된 포텐셜의 차이 또는 뉴클레오티드 고유 에너지 궤도 차이에 따른 전류의 변화를 감지할 수 있도록 하기 위한 것인데, DNA 이중나선(double-stranded DNA(ds-DNA)) 중의 한 가닥에 대해 다른 한 가닥은 상보적인 서열을 가지므로 하나의 ss-DNA(20)에 대해서만 염기서열을 분석하는 것이 가능하다.
나노채널(100)의 폭은 전술한 바와 같이 ss-DNA(20)가 꼬임이나 겹쳐짐 없이 지나갈 수 있는 폭과 높이를 가지는데, 나노채널(100)의 입구를 넓게 만들고 하류를 따라 폭이나 높이를 연속적 또는 단계적으로 감소시킨 후 ss-DNA(20)의 꼬임이나 겹쳐짐이 없는 일정한 폭과 높이를 가지도록 만들 수도 있다(도 3의 나노채널 중 (d), (e) 참조). 나노채널(100)의 입구를 확장한 것은 ss-DNA(20)의 초기 유입을 쉽게 유도하기 위함인데, 후술할 탐침전극(200)(필요에 따라서는 제어전극도 포함)은 일정한 폭과 높이, 즉 ss-DNA(20)가 꼬임이나 겹쳐짐 없이 지나갈 수 있는 폭과 높이를 갖는 부분에 형성되는 것이 바람직하다.
한편, 제어전극(300)은 뉴클레오티드가 상기 나노채널을 통과할 때 뉴클레오티드의 방향을 동일하게 정렬시키고 이동속도를 제어하는 기능을 하는데, 나노채널(100)을 가로질러서 나노채널(100)의 상부나 하부 또는 나노채널(100)이 형성된 기판(50)의 하부에 배치시킬 수 있다. 일 예로서 도 4a 및 4b는 나노채널(100)의 개방된 상부에 배치시킨 제어전극을 보여주는데 나노채널(100)을 통과하는 ss-DNA(20)와 충분히 상호작용을 할 수 있을 정도로 넓게 형성시킨다.
이 제어전극(300)은 나노채널(100)로 유입되는 뉴클레오티드의 전기적 또는 화학적 성질에 대응하여 뉴클레오티드의 방향을 동일하게 정렬하며 이동속도를 제어하는 역할을 한다. 즉, 제어전극(300)은 나노채널(100)로 유입되는 ss-DNA(20)의 염기의 방향을 일정하게 고정하고, 이에 따라 쌍극자 모멘트의 방향을 고정시킴으로써 탐침전극(200)의 감지 효율과 정확성을 향상시키기 위한 것이다.
여기서 뉴클레오티드의 전기적 성질을 이용한다는 것은 ss-DNA(20)의 백본(backbone)을 이루는 인산기가 음전하를 띄고 있는 성질을 이용하는 것이다. 뉴클레오티드의 인산기는 음전하를 띄므로, 탐침전극(200)과 동일면에 제어전극(300)이 배치되어 음전압이 가해지거나 또는 접지되면 제어전극(300)의 음전하에 의해 인산기가 척력을 받고, 이에 따라 인산기의 반대편(가운데의 5탄당을 기준으로 함)에 위치한 염기가 탐침전극(200)을 향하도록 정렬되는 것이다. 이와는 반대로 탐침전극(200)에 대한 대향면에 제어전극(300)을 배치하고 양전압을 가하더라도 동일한 효과를 얻을 수 있으며, 제어전극(300)을 부유(floating)시키는 것도 가능하다.
위와 같은 제어전극(300)은 금, 은, 구리, 백금, 팔라듐, 티타늄, 니켈, 코발트를 포함하는 도체로 이루어질 수 있으며, 탐침전극(200)과 마찬가지로 단층전극이나 다층전극으로 이루어질 수도 있다.
또한, 뉴클레오티드의 화학적 성질을 이용하여 정렬한다는 것은 뉴클레오티드의 염기와 제어전극 소재인 그래핀 (혹은, 그래파이트, 탄소나노튜브) 사이의 상호작용 (예를 들면, p-p 에너지궤도 상호작용)을 이용하는 것이다. 즉, 그래핀, 그래파이트, 탄소나노튜브 등 뉴클레오티드의 염기와 상호작용 할 수 있는 소재로 제어전극(300)을 형성하면 그 아래나 위를 지나가는 뉴클레오티드의 염기 방향이 제어전극(300)과의 상호결합에 의해 일정하게 유지된다.
그리고 탐침전극(probe electrode, 200)은 나노채널(100)의 길이방향을 수직으로 가로지르는 방향을 따라 나노채널(100)의 어느 일면에 인접하여 전극의 일단 또는 일면에 하나 이상 배치되는데, 나노채널(100)을 통과하는 ss-DNA(20)를 이루는 서로 다른 뉴클레오티드의 쌍극자 모멘트로 유도된 전하분포의 차이 또는 뉴클레오티드 고유 에너지 궤도의 차이에 따른 전류의 변화를 감지하기 위한 구성이다. 즉, 탐침전극(200)은 서로 다른 뉴클레오티드를 구별하여 감지할 수 있는 전극을 말한다.
서로 다른 종류의 뉴클레오티드는 각각의 고유 전하분포에 기인하는 상이한 전기쌍극자(electric dipole)를 가지고, 이에 기인하여 유도되는 전하분포 차이를 탐침전극(200)으로 감지함으로써 뉴클레오티드의 종류를 파악할 수 있다. 도 1 및 도 2에 도시된 바와 같이, 나노채널(100)을 통과하는 ss-DNA(20)에 포함된 일련의 염기 중 탐침전극(200)에 가장 근접한 염기가 생성하는 쌍극자 모멘트에 영향을 받아 탐침전극(200)의 전하 분포가 변동되므로, 이러한 변동량을 감지함으로써 염기의 종류를 읽어내는 것이 가능하다.
도 4a는 나노채널(100)의 개방된 상부에 배치된 단층 혹은 다층의 탐침전극(200)을 보여준다. 이 경우 나노채널(100)을 통과하는 ss-DNA(20)는 먼저 제어전극(300)에 의해 그 방향이 정렬되고 곧 이어 탐침전극(200)에 의해 염기분자들의 쌍극자모멘트를 감지하게 한다. 반면, 도 4b는 나노채널(100)을 수직으로 절단하는 측면 혹은 하부에 배치된 탐침전극(200)을 보여준다. 이 경우 나노채널(100)을 통과하는 ss-DNA(20)는 채널 상부에 넓게 형성된 제어전극(300)에 의해 그 방향이 정렬되면서 동시에 탐침전극(200)에 의해 염기분자들의 쌍극자모멘트를 감지하게 한다. 이러한 구조는 모든 탐침전극(200)이 제어전극(300)이 덮고 있는 공간 안쪽으로 배치되어 있어 채널을 통과하는 ss-DNA(20) 염기분자의 쌍극자모멘트를 감지하는 동안 뉴클레오티드 방향이 제어전극에 의해 일정하게 유지되어 분석의 신뢰도를 높힐 수 있는 장점이 있다.
상기 탐침전극(200)은 전기적 신호를 전달할 수 있는 금, 은, 구리, 백금, 팔라듐, 티타늄, 니켈, 코발트, 그래핀, 그래파이트, 탄소나노튜브를 포함하는 도체 또는 반도체로 형성될 수 있다.
상기 전기쌍극자에 의해 유도되는 전하분포 차이를 감지하는 방법을 대신하여, 뉴클레오티드가 지닌 고유 에너지 궤도 특성에 기인하는 전류 차이를 이용하여 ss-DNA(20)의 염기서열을 분석하는 것도 가능하다.
첫 번째 방법으로서, 상기 나노채널의 서로 마주보는 두 개의 측면 각각에 하나씩 위치하여 서로 대향하는 두 개의 탐침전극으로 이루어진 탐침전극쌍(probe electrode pair) (도 4b)을 이용하여 뉴클레오티드가 나노채널을 통과하는 수직방향으로의 터널링 전류를 측정하는 방법이다. 각 뉴클레오티드는 서로 다른 고유 에너지준위를 가지므로 탐침전극쌍을 흐르는 터널링 전류의 변화를 측정소자 (400)에 의해 감지함으로써 뉴클레오티드의 염기 종류를 파악하는 것이다. 이 경우에도 나노채널(100)을 통과하는 ss-DNA(20)는 채널 상부에 넓게 형성된 제어전극(300)에 의해 그 방향이 정렬되면서 이동속도 또한 제어시킬 수 있다.
또 다른 분석 방법으로서, 나노채널의 개방된 상부에 배치된 탐침전극(200) (도 4a)을 뉴클레오티드 염기의 고유 에너지궤도와 상호작용이 가능한 소재로 구성하고 탐침전극(200)을 흐르는 전류의 변화를 감지함으로써 뉴클레오티드의 종류를 파악하는 것이다. 각 뉴클레오티드 염기는 서로 다른 고유 에너지궤도를 가지므로 탐침전극소재와의 상호 공명에너지가 염기의 종류에 따라 서로 달라서 탐침전극의 미세한 전류의 변화를 감지함으로써 뉴클레오티드의 염기 종류 파악이 가능하다.
탐침전극(200)을 단층전극(210)으로 형성한다면 전극의 한쪽 끝에서 다른 쪽 끝으로 전류를 흐르게 하며, 다층전극(220)으로 형성한다면 하층전극(222)의 한쪽 끝에서 다른 쪽 끝으로 전류를 흐르게 하고 상층전극(225)의 전압을 조절하여 하층전극(222)의 페르미 에너지(Fermi energy)를 조절한다. 이 경우 특정전압에서 뉴클레오티드 염기의 고유 에너지궤도 (예를 들면, p-에너지궤도)와 탐침전극 소재사이에서 에너지 공명을 일으키는 경우 상호작용이 극대화 되어 미세한 전류의 변화를 감지할 수 있다.
다만, 단층전극(210) 또는 다층전극(220)의 하층전극(222)은 뉴클레오티드 염기의 고유 에너지궤도와 상호작용이 가능한 물질로 형성되어야 하므로, 예를 든다면 그래핀(graphene), 그래파이트(graphite), 탄소나노튜브(carbon nanotube)와 같은 소재를 사용하여야 한다. 여기서 하층전극(222)과 상층전극(225) 사이에는 이들 전극을 전기적으로 절연시키는 절연층(224)이 형성되어 있다.
그리고, 탐침전극(200)은 단층전극(210) 또는 다층전극(220)으로 이루어질 수 있는데, 단층전극(210)의 상부 또는 다층전극(220)의 상하층의 적어도 일부분이 얇은 유전막(dielectric layer)으로 코팅될 수 있다. 유전막은 전기적 절연은 물론 측정 감도를 향상시키기 위한 목적으로 형성되는 것이다.
마찬가지의 목적으로 나노채널(100)의 내면 중 적어도 일부분을 유전막으로 코팅하는 것도 가능하며, 특히 탐침전극(200)과 나노채널(100)의 경계면 상에 유전막을 형성하는 것이 효과적이다.
그리고 위에서 설명한 단층전극(210) 또는 다층전극(220)의 구성이나 유전막의 구성 등의 구성 역시 필요에 따라 다양하게 조합될 수 있음은 물론이다.
한편 본 발명은 도 1 내지 도 4에 도시된 것과 같이, 나노채널(100)의 일면이 개방되고, 상기 개방된 일면 위로 탐침전극(200)과 제어전극(300) 중 적어도 어느 하나가 배치될 수 있지만, 도 5에 도시된 것과 같이 입구와 출구를 제외한 나노채널(100)의 전면이 폐쇄되어 있는 구조로도 만들어질 수 있다(도 3의 나노채널 중 (b) 참조).
이 경우 나노채널(100)의 어느 일면의 위로 탐침전극(200)과 제어전극(300)이 형성될 수 있음은 어느 일면이 개방된 경우와 마찬가지이지만, 대안적으로 나노채널(100)을 길이방향에 대해 절단하는 방향을 따라 탐침전극(200)이 형성될 수도 있다. 이는 나노채널(100)을 지나가는 ss-DNA(20)의 염기서열을 보다 근접한 위치에서 감지하여 측정하는 것이 정확성과 속도상 유리하기 때문이다.
측정소자(400) 관련하여, 전술한 탐침전극(200)을 통해 감지된 뉴클레오티드의 전기쌍극자로 유도된 포텐셜이나 고유에너지궤도의 차이에 따른 전류 변화량의 절대값 또는 상대값은 탐침전극(200)에 전기적으로 연결된 측정소자(400)에 의해 측정된다. 즉, 측정소자(400)는 뉴클레오티드의 종류에 따라 각각 달라지는 탐침전극(200)의 전하 분포 및 전류의 변화량을 측정함으로써, 최종적으로는 뉴클레오티드의 종류를 분별할 수 있게 된다.
측정소자(400)로는 전계효과트랜지스터(FET), 연산증폭기(operational amplifier), 단전자 트랜지스터(SET) 또는 양자점접합(QPC) 등이 사용될 수 있다. 도 1 및 도 5에는 단전자 트랜지스터의 구체적인 구성이 나타나 있는데, 수 나노미터에서 수십 나노미터 사이의 크기를 갖는 양자점(410)과, 전자를 방출하는 소스(411)와, 양자점(410)으로부터 전자가 유입되는 드레인(412)과, 양자점(410)의 상태를 조절하는 제1 게이트(413) 및 탐침전극(200)과 양자점(410)을 커플링 시키는데 필요한 제2 게이트(414)로 구성된다.
또한 측정소자(400)의 측정속도 및 민감도를 보다 증가시키기 위해 측정소자(400)의 소스(411)나 드레인(412) 중의 어느 한쪽 또는 양쪽에 고주파(RF) 공명회로를 부착하여 고주파를 인가함으로써 고주파의 투과도나 반사도 변화를 측정하는 것도 가능하며, 측정소자(400)의 소스(411)나 드레인(412)에 최대한 근접하게 추가 증폭기를 부착한 후 추가 증폭기의 신호를 감지할 수도 있다. 고주파를 이용하는 측정소자(400)로는 고주파 단전자 트랜지스터(RF-SET)나 고주파 양자점접합(RF-QPC)을 예로 들 수 있다.
그리고 측정소자(400)는 확장게이트(420)를 통해 탐침전극(200)과 전기적으로 연결되고, 측정소자(400)가 나노채널(100) 주변 환경의 분위기 온도보다 더 낮은 분위기 온도에 놓여 있도록 구성할 수 있다.
또한 본 발명은 나노채널(100)을 기판(50) 위에 형성하고, 측정소자(400) 역시 기판(50)에 일체로 형성시킴으로써 염기서열 분석시스템(10)을 단순화된 구조로 완성시키는 것도 가능하다 (도 1 참조). 특히 전하에 민감한 측정소자(400)를 나노채널(100)이 형성되어있는 기판(50)에 직접 형성한 후 전극에 연결하여 시스템을 간소화시키면 측정속도를 향상시키고 외부 노이즈(extrinsic noise) 효과를 감소시키게 되는 효과를 얻을 수 있다.
한편 본 발명에 따른 염기서열 분석시스템(10)에 포함된 나노채널(100)과 탐침전극(200), 제어전극(300) 및 측정소자(400) 각각은 하나만이 아니라 그 이상의 다수로 이루어질 수 있다. 예를 들어, 나노채널의 개방된 상부에 제어전극(300)에 뒤이어 다수개의 탐침전극(200)이 나노채널(100)의 길이방향을 따라서 각각 열을 이루어 형성될 수 있다.
그러나, 도 6a에 도시된 것과 같이, 나노채널의 상부에 형성된 제어전극과 함께 나노채널을 수직으로 절단하는 측면 혹은 하부에 나노채널(100)의 길이방향을 따라서 다수개의 탐침전극(200)이 각각 열을 이루어 형성하는 것이 더 유리할 수 있다.
또한, 도 6b는 도 6a의 B-B 단면도이며, 도 6c는 도 6a의 C-C 단면도를 나타낸 것이다.
상기 다수개의 탐침전극을 배치한 구조(6a, 6b, 6c)는 상기 나노채널을 이용한 분자서열 분석방법들 (즉, 서로 다른 뉴클레오티드의 전기쌍극자로 유도된 전하분포의 차이 또는 뉴클레오티드 고유 에너지 궤도 차이에 따른 전류의 변화를 감지하는 분석방법) 모두에 적용할 수 있다.
이러한 구조의 장점은 하나의 나노채널에 동일한 구성의 탐침전극 세트를 다수 개 형성함으로써 하나의 ss-DNA를 1회 이동시키는 동안 통과한 모든 염기서열을 한 번에 복수 회 독립적으로 해독이 가능하여 신뢰도를 높이면서 분석에 소요되는 시간을 대폭 단축시킬 수 있다.
이는 본 발명의 실시에 있어서 가장 중요한 핵심요소로서 여기서 열을 이루는 다수개의 탐침전극의 개수가 증가할수록 염기서열 분석의 속도 및 신뢰도가 높아짐은 물론이다. 그러나 모든 탐침전극들은 나노채널 길이 범위 내에 배치되어야 하는 제한이 따른다.
그리고 상기 나노채널을 이용한 분자서열 분석방법 모두에 적용되는 방법으로서, 상기 탐침전극들은 나노채널을 통과하는 ss-DNA 염기분자들과의 상호작용을 크게 하기위해 이들 각각과 화학적으로 결합할 수 있는 상보적 분자(complementary molecules) 들을 코팅할 수 있다.
이러한 방법은 ss-DNA를 구성하는 서로 다른 뉴클레오티드의 전기쌍극자로 유도되는 전하분포의 차이 또는 뉴클레오티드 고유 에너지 궤도 차이에 따른 전류의 변화가 미약하여 탐침전극으로 노이즈를 극복할 수 없는 경우에 적용될 수 있다.
일 예로서, 도 7에 도식된 바와 같이 상기 나노채널에 적어도 4 개의 탐침전극(200)들을 독립적으로 형성시키고, 하나의 탐침전극에는 네 종류의 DNA 염기분자 또는 디옥시리보뉴클레오티드 중 어느 한 종류를 적어도 한 개 이상 코팅하되 각 탐침전극에는 서로 다른 종류를 코팅하여 채널 내로 이동하는 ss-DNA (염기분자 서열; AGCTTCGA) 와의 상보적 화학적 결합(T-A 혹은 C-G)을 통하여 감지효율을 극대화 시킬 수 있게 할 수 있다.
도 7에 도시되어있는 탐침전극(200) 중 200A는 아데닌 또는 아데닌을 염기로 갖는 디옥시리보뉴클레오티드(dATP)가 코팅되어있는 탐침전극이며, 마찬가지로 200G는 구아닌 또는 구아닌을 염기로 갖는 디옥시리보뉴클레오티드(dGTP)가, 200C는 시토신 또는 시토신을 염기로 갖는 디옥시리보뉴클레오티드(dCTP)가, 200T는 티민 또는 티민을 염기로 갖는 디옥시리보뉴클레오티드(dTTP)가가 코팅되어있는 탐침전극이다.
한편, 전술한 것과 같이, 나노채널은 단위분자서열의 분석을 위한 용도로 이용될 수 있고, 본 발명의 내용을 극대화 시키기 위해서는 도 4b, 도 6a, 도 6b, 도 6c 및 도7에 도시된 것과 같이, 본 발명에 따른 나노채널은 나노채널의 상부에 형성된 제어전극과 함께 나노채널을 수직으로 절단하는 측면 또는 하부에 나노채널(100)의 길이방향을 따라서 다수개의 탐침전극(200)이 각각 열을 이루어 형성되도록 제작되는 것이 바람직하다.
즉, 다수개의 탐침전극(200)과 같은 적어도 하나의 금속 게이트를 포함하는 나노채널이 제작되는 것이 더 바람직하다.
이하에서는 본 발명의 일실시예로서, 전술한 적어도 하나의 금속 게이트를 포함하는 나노채널을 제작하는 방법에 대해 도면을 참조하여 구체적으로 설명한다.
도 8a 및 도 8b는 본 발명과 관련하여, 2개의 계층(bi-layer)으로 구성된 최초 웨이퍼(initial wafer)의 일례를 도시한 것이다.
도 8a를 참조하면, 기판(101) 상부 표면에 제1층(102)이 형성될 수 있다. 여기서 제1층(102)의 두께의 일부 또는 전부가 나노채널의 깊이에 대응되므로, 제1층(102)의 두께는 제작하고자 하는 나노채널의 깊이보다 크거나 같아야 한다.
또한, 도 8b는 도 8a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
다음으로, 도 9a 및 도9b는 본 발명과 관련하여, 식각(etching) 과정을 위한 마스킹(masking) 과정의 일례를 도시한 것이다.
도 9a를 참조하면, 제 1층(102)의 상부 일부 표면에 식각 마스크인 제 2층(103)이 형성되어 있다.
상기 식각 마스크인 제 2층(103)을 형성하는 방법으로는 레지스트 도포 후 부분적 노출(exposure)에 이은 현상(development) 과정을 통해 형성하며, 포토리소그래피(photolithography), 전자빔 리소그래피(e-beam lithography) 등 다양한 리소그래피 방법이 이용될 수 있다.
또한, 도 9b는 도 9a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다. 단, 도 9a는 한 쌍의 금속 게이트를 형성하기 위한 실시예로서 한 개의 식각 마스크 중 일부만 활용하고 있으나, 도 9b는 네 쌍의 금속 게이트를 형성하기 위한 또 다른 실시예로서 두 개의 식각 마스크 전부를 활용한다.
한편, 도 10a 및 도10b는 본 발명과 관련하여, 이방성(Anisotropic)의 식각(Etching) 일례를 도시한 것이다.
도 10a를 참조하면, 기판(101)이 정확히 드러나도록 식각된 상태를 보이고 있으나 나노채널의 깊이 이상으로 식각한다면 동일할 결과를 얻을 수 있으므로, 제 1층(102)과 기판(101)의 경계면 위 또는 아래에서 식각이 중단되어도 무방하다.
또한, 도 10b는 도 10a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
한편, 도 11a 및 도 11b는 본 발명과 관련하여, 도 9a 및 도9b에서 생성된 마스크를 제거하는 일례를 도시하는 것이다.
또한, 도 11b는 도 11a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
또한, 도 12a 및 도 12b는 본 발명과 관련하여, 등방성(Isotropic)의 증착(Deposition) 과정이 적용되는 일례를 도시한 것이다.
도 12a를 참조하면, 제 3층(104)이 기판(101) 및 제1층(102)의 드러나 있는 면에 형성된다.
여기서 증착된 제 3층(104)의 일부가 추후에 금속(메탈) 게이트로서의 역할을 담당하게 되고, 전술한 단위분자서열의 분석 시스템에서의 다수개의 탐침전극(200)이 될 수 있다.
이때, 증착된 제3층(104)의 두께가 금속 게이트의 폭이 되며, 제 3층(104)을 증착하는 방법으로 CVD(Chemical Vapor Deposition) 방식 또는 ALD(atomic layer deposition) 방식이 적용될 수 있다. 여기서 CVD 방식은 화학기상증착, ALD 방식은 원자층 증착으로 혼용하여 호칭될 수 있다.
단, 이는 본 발명의 단순한 적용 일례에 불과하고 다른 방법을 통해 제 3층(104) 증착될 수 있다.
또한, 도 12b는 도 12a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
한편, 도 13a 및 도 13b는 본 발명과 관련하여, 도 12a 및 도 12b에서 생성된 객체에 대해 수직방향으로 이방성(Anisotropic)의 식각(Etching)이 적용되는 일례를 도시한 것이다.
도 13a를 참조하면, 기판(101) 및 제1층(102) 윗면에 적층되어있는 제3층(104)의 두께에 대해 이방성(Anisotropic)의 식각(Etching)이 적용된다.
따라서 각각의 제 1층(102)의 높이와 동일한 복수의 제3층(104)이 제 1층(102) 양측면에 각각 형성된다.
또한, 도 13b는 도 13a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
한편, 도 14a 및 도14b는 본 발명과 관련하여, 도 13a 및 도 13b에서 생성된 객체에 대해 등방성(Isotropic)의 증착(Deposition) 과정을 적용하는 일례를 도시한 것이다.
도 14a를 참조하면, 제4층(105)이 상기 도 13a 및 도13b에서 생성된 객체의 드러나 있는 면에 형성된다.
이때, 최종 형성되는 나노채널, 금속 게이트의 형태는 제4층(105)의 두께와 무관하므로, 제4층(105)의 두께는 임의로 결정되어도 무방하다.
단, 나노채널, 금속 게이트의 두께 측정 및 평탄화 공정의 용이함 때문에 제4층(105)의 낮은 부분의 높이는 제 1층(102) 및 제3층(104)의 높이보다 높도록 형성되는 것이 바람직하다.
또한, 도 14b는 도 14a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
한편, 도 15a 및 도15b는 본 발명과 관련하여, 도 14a 및 도14b에서 생성된 객체에 평탄화 공정을 적용하여, 상부로부터 도 15a 및 도15b 에 도시된 점선의 위치까지 제거하는 일례를 도시한 것이다.
여기서 적용되는 평탄화 공정은 다양한 공정이 적용될 수 있으나 균일도가 가장 우수한 CMP(Chemical-Mechanical Polish)가 적용되는 것이 바람직하다.
또한, 제 1층(102), 제3층(104) 또는 제4층(105)의 두께를 엘립소미터(Ellipsometer) 등으로 측정하여 평탄화공정에 대한 완료 시점을 결정할 수도 있다.
도 15b는 도 15a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
한편, 도 16a 및 도16b 은 본 발명과 관련하여, 도 15a 및 도15b 의 결과 객체의 일례를 도시한 것이다.
도 16a를 참조하면, 도 15a 및 도 15b의 평탄화 공정을 거친 제 1층(102), 제3층(104) 및 제4층(105)이 드러난 결과물이 도시되어 있다.
전술한 것과 같이, 제3층(104)은 금속 게이트의 역할을 담당할 수 있다.
또한, 도 16b는 도 16a에서 도시된 본 발명의 구조를 단면(Cross-Sectional) 관점에서 도시한 것이다.
한편, 도 17은 본 발명과 관련하여, 도 15a 및 도15b 에서 생성된 객체에 증착(Deposition) 과정이 적용되는 일례를 도시한 것이다.
도 17을 참조하면, 제5층(106)이 추가로 형성된다다음으로, 도 18은 본 발명과 관련하여, 도 17에서 생성된 객체에 대해 마스킹(masking) 과정, 식각(Etching) 과정 및 생성된 마스크의 제거 과정이 적용되는 일례를 도시한 것이다.
즉, 도 9a 내지 도 11b에서 전술한 것과 같은 마스킹(masking) 과정, 식각(Etching) 과정 및 생성된 마스크의 제거 과정을 통해, 제 5층(106)은 제3층(104)이 형성된 방향과 직각된 방향으로, 소정 영역만이 제 1층(102) 및 제3층(104) 상단에 배치된다.
예를 들어, 제5층(106)의 전체 영역 중 절반 영역만이 제 1층(102) 및 제3층(104)의 상단에 배치되도록 마스킹(masking) 과정, 식각(Etching) 과정 및 생성된 마스크의 제거 과정이 적용될 수 있다.
또한, 도 19는 본 발명과 관련하여, 도 18에서 생성된 객체에 대해 등방성(Isotropic)의 증착(Deposition) 과정이 적용된 일례를 도시한 것이다. 여기서, 증착된 제6층(107)의 두께가 나노채널의 폭이 된다.
또한, 도 20은 본 발명과 관련하여, 도 19에서 생성된 객체에 대해 이방성(Anisotropic)의 식각(Etching)을 적용한 일례를 도시한 것이다.
도 20을 참조하면, 제1층(102) 및 제5층(106) 윗면에 적층되어있는 제6층(107)의 두께에 대해 이방성(Anisotropic)의 식각(Etching)이 적용된다.
따라서 제5층(106)의 높이와 동일한 제6층(107)이 제 5층(106)의 측면에 형성된다.
한편, 도 21은 본 발명과 관련하여, 도 20에서 생성된 객체에 대해 등방성(Isotropic) 증착(Deposition) 과정이 적용된 일례를 도시한 것이다.
도 21을 참조하면, 제7층(108)이 상기 도 20에서 생성된 객체의 드러나 있는 면에 형성된다.
이때, 최종 형성되는 나노채널, 금속 게이트의 형태는 제7층(108)의 두께와 무관하므로, 제7층(108)의 두께는 임의로 결정되어도 무방하다.
단, 나노채널, 금속 게이트의 두께 측정 및 평탄화 공정의 용이함 때문에 제7층(108)의 낮은 부분의 높이는, 제5층(106) 및 제6층(107)의 높이보다 높도록 형성되는 것이 바람직하다.
또한, 도 22는 본 발명과 관련하여, 도 21에서 생성된 객체에 대해 CMP (Chemical-Mechanical Polish) 과정이 적용된 일례를 도시한 것이다.
전술한 것과 같이, 평탄화 공정은 다양한 공정이 적용될 수 있으나 균일도가 가장 우수한 CMP(Chemical-Mechanical Polish)가 적용되는 것이 바람직하다.
이때, 제5층(106), 제6층(107), 또는 제7층(108)의 두께를 엘립소미터(Ellipsometer) 등으로 측정하여 평탄화공정에 대한 완료 시점을 결정할 수도 있다.
한편, 도 23은 본 발명과 관련하여, 도 22에서 생성된 객체에서 일부 영역을 식각하는 과정의 일례를 도시한 것이다.
즉, 건식 식각(dry etch) 또는 습식 식각(wet etch)을 이용하여 상단에 위치한 전체 영역 중 제6층(107)에 해당하는 영역만이 식각될 수 있다.
또한, 도 24는 본 발명과 관련하여, 도 23에서 남아 있는 객체에 이방성(Anisotropic)의 식각(Etching) 과정이 적용되는 일례를 도시한 것이다.
도24에 도시된 것과 같이, 제1층(102), 제3층(104), 제4층(105)의 전체 영역 중 도 23에서 식각된 제 6층에 대응되는 영역은 이방성(Anisotropic)의 식각(Etching)을 통해 제거된다. 이 때 도 23의 식각 과정에서 남아있는 제5층(106), 제7층(108)이 식각 마스크 역할을 하게된다.
또한, 도 25는 본 발명과 관련하여, 도 24의 과정을 거쳐 생성된 금속 게이트를 포함하여 생성된 나노채널의 일례를 도시한 것이다.
도 25를 참조하면, 도 24에서 생성된 객체의 전체 영역 식각 마스크로 사용된 제5층(106)과 제7층(108)만이 제거되도록 식각할 수 있다.
따라서 본 발명을 적용하면, 적어도 하나의 금속 게이트를 포함하는 나노채널을 손쉽게 제조할 수 있다.
또한, 본 발명의 일실시예에 의하면, 전술한 방법은, 프로그램이 기록된 매체에 프로세서가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 프로세서가 읽을 수 있는 매체의 예로는, ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다.
또한, 전술한 도면에 도시된 실시예를 참고로 하여 본 발명이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
Claims (18)
- 기판(101)의 상부 표면에 제1층(102)을 형성하는 제 1 단계;
상기 제1층(102)의 상부 표면 중 일부에 적어도 하나의 제2층(103)을 형성하는 제 2 단계;
상기 제2층(103)을 식각 마스크로 이용하여, 상기 제2층(103)이 형성되지 않아 드러나 있는 제1층(102)을 제거하는 제 3 단계;
상기 제2층(103)를 제거하는 제 4 단계;
등방성 증착 공정을 이용하여, 상기 기판(101) 및 제1층(102)에 제3층(104)을 형성하는 제 5 단계;
이방성 식각 공정을 이용하여, 상기 기판(101) 및 상기 제1층(102) 상부의 제3층(104)을 제거하고, 상기 제1층(102) 측면의 제3층(104)만을 남기는 제 6 단계;
상기 기판(101), 제1층(102) 및 제3층(104)에 제4층(105)을 형성하는 제 7 단계;
상기 제1층(102) 및 제3층(104)이 드러나도록 평탄화하는 제 8 단계;
상기 제1층(102), 제3층(104) 및 제4층(105)에 제5층(106)을 형성하는 제 9 단계;
마스킹(masking) 과정, 식각(Etching) 과정 및 상기 마스크의 제거과정을 이용하여, 상기 제5층(106)의 측면이 상기 제3층(104)의 길이 방향과 수직이 되도록 상기 제5층(106)의 일부를 제거하는 제 10 단계;
등방성 증착 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106)에 제6층(107)을 형성하는 제 11 단계;
이방성 식각 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106) 상부의 제6층(107)을 제거하고, 상기 제5층(106) 측면의 제6층(107)만을 남기는 제 12 단계;
상기 제1층(102), 제3층(104), 제4층(105), 제5층(106) 및 제6층(107)에 제7층(108)을 형성하는 제 13 단계;
상기 제5층(106) 및 제6층(107)이 드러나도록 평탄화하는 제 14 단계;
상기 드러난 제6층(107)을 식각하여 제거하는 제 15 단계;
상기 제5층(106) 및 제7층(108)을 식각 마스크로 이용하여, 상기 기판(101)이 드러나도록 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 제 16 단계; 및
상기 제1층(102), 제3층(104) 및 제4층(105)이 드러나도록 상기 제5층(106) 및 제7층(108)을 제거하는 제 17 단계를 포함하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 1항에 있어서,
상기 제 17 단계를 통해 드러난 제3층(104)은 금속 게이트(metal gate)인 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 2항에 있어서,
상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)의 두께를 제어함으로써 상기 금속 게이트의 폭이 결정되는 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 2항에 있어서,
상기 제 8 단계에서, 상기 제3층의 높이는 상기 평탄화 공정에 따라 제어되고, 상기 제어된 제3층의 높이에 따라 상기 금속 게이트의 높이가 결정되는 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 1항에 있어서,
상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)은 금속(metal)인 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 1항에 있어서,
상기 제 7 단계에서 형성되는 제4층(105)의 두께는 상기 제1층(102)의 높이보다 큰 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 1항에 있어서,
상기 제 16단계의 비등방 식각 공정을 통해, 상기 제 17단계에서 드러난 상기 제1층(102), 제3층(104) 및 제4층(105)의 일부 영역에는 상기 나노채널이 형성되는 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 7항에 있어서,
상기 제 11 단계에서, 등방성 증착 공정을 이용하여 형성되는 제6층(107)의 두께를 제어함으로써 상기 나노채널의 폭이 결정되는 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 제 7항에 있어서,
상기 제 16 단계에서, 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 깊이를 제어함으로써 상기 나노채널의 높이가 결정되는 것을 특징으로 하는, 금속 게이트를 포함하는 나노채널의 제조방법. - 금속 게이트를 포함하는 나노채널을 제조하는 방법을 수행하기 위하여 디지털 처리 장치에 의해 실행될 수 있는 명령어들의 프로그램이 유형적으로 구현되어 있고, 상기 디지털 처리 장치에 의해 판독될 수 있는 기록매체에 있어서,
상기 금속 게이트를 포함하는 나노채널을 제조하는 방법은,
기판(101)의 상부 표면에 제1층(102)을 형성하는 제 1 단계;
상기 제1층(102)의 상부 표면 중 일부에 적어도 하나의 제2층(103)을 형성하는 제 2 단계;
상기 제2층(103)을 식각 마스크로 이용하여, 상기 제2층(103)이 형성되지 않아 드러나 있는 제1층(102)을 제거하는 제 3 단계;
상기 제2층(103)를 제거하는 제 4 단계;
등방성 증착 공정을 이용하여, 상기 기판(101) 및 제1층(102)에 제3층(104)을 형성하는 제 5 단계;
이방성 식각 공정을 이용하여, 상기 기판(101) 및 상기 제1층(102) 상부의 제3층(104)을 제거하고, 상기 제1층(102) 측면의 제3층(104)만을 남기는 제 6 단계;
상기 기판(101), 제1층(102) 및 제3층(104)에 제4층(105)을 형성하는 제 7 단계;
상기 제1층(102) 및 제3층(104)이 드러나도록 평탄화하는 제 8 단계;
상기 제1층(102), 제3층(104) 및 제4층(105)에 제5층(106)을 형성하는 제 9 단계;
마스킹(masking) 과정, 식각(Etching) 과정 및 상기 마스크의 제거과정을 이용하여, 상기 제5층(106)의 측면이 상기 제3층(104)의 길이 방향과 수직이 되도록 상기 제5층(106)의 일부를 제거하는 제 10 단계;
등방성 증착 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106)에 제6층(107)을 형성하는 제 11 단계;
이방성 식각 공정을 이용하여, 상기 제1층(102), 제3층(104), 제4층(105) 및 제5층(106) 상부의 제6층(107)을 제거하고, 상기 제5층(106) 측면의 제6층(107)만을 남기는 제 12 단계;
상기 제1층(102), 제3층(104), 제4층(105), 제5층(106) 및 제6층(107)에 제7층(108)을 형성하는 제 13 단계;
상기 제5층(106) 및 제6층(107)이 드러나도록 평탄화하는 제 14 단계;
상기 드러난 제6층(107)을 식각하여 제거하는 제 15 단계;
상기 제5층(106) 및 제7층(108)을 식각 마스크로 이용하여, 상기 기판(101)이 드러나도록 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 제 16 단계; 및
상기 제1층(102), 제3층(104) 및 제4층(105)이 드러나도록 상기 제5층(106) 및 제7층(108)을 제거하는 제 17 단계를 포함하는 것을 특징으로 하는, 기록매체. - 제 10항에 있어서,
상기 제 17 단계를 통해 드러난 제3층(104)은 금속 게이트(metal gate)인 것을 특징으로 하는, 기록매체. - 제 11항에 있어서,
상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)의 두께를 제어함으로써 상기 금속 게이트의 폭이 결정되는 것을 특징으로 하는, 기록매체. - 제 11항에 있어서,
상기 제 8 단계에서, 상기 제3층(104)의 높이는 상기 평탄화 공정에 따라 제어되고, 상기 제어된 제3층의 높이에 따라 상기 금속 게이트의 높이가 결정되는 것을 특징으로 하는, 기록매체. - 제 10항에 있어서,
상기 제 5 단계에서, 등방성 증착 공정을 이용하여 형성되는 제3층(104)은 금속(metal)인 것을 특징으로 하는, 기록매체. - 제 10항에 있어서,
상기 제 7 단계에서 형성되는 제4층(105)의 두께는 상기 제1층(102)의 높이보다 큰 것을 특징으로 하는, 기록매체. - 제 10항에 있어서,
상기 제 16단계의 비등방 식각 공정을 통해, 상기 제 17단계에서 드러난 상기 제1층(102), 제3층(104) 및 제4층(105)의 일부 영역에는 상기 나노채널이 형성되는 것을 특징으로 하는, 기록매체. - 제 16항에 있어서,
상기 제 11 단계에서, 등방성 증착 공정을 이용하여 형성되는 제6층(107)의 두께를 제어함으로써 상기 나노채널의 폭이 결정되는 것을 특징으로 하는, 기록매체. - 제 16항에 있어서,
상기 제 16 단계에서, 상기 제1층(102), 제3층(104) 및 제4층(105)을 비등방 식각하는 깊이를 제어함으로써 상기 나노채널의 높이가 결정되는 것을 특징으로 하는, 기록매체.
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-
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