KR101578168B1 - Stacked type memory device and operating method thereof - Google Patents
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Abstract
Description
본 발명은 적층형 메모리 장치 및 그 동작 방법에 관한 것으로서, 보다 상세하게는 적층형 메모리 소자의 적층 위치에 따라 리프레쉬 전압의 인가 조건을 조절하는 적층형 메모리 장치 및 그 동작 방법에 관한 것이다.The present invention relates to a stacked memory device and a method of operating the stacked memory device, and more particularly, to a stacked memory device and a method of operating the stacked memory device that adjust the application conditions of a refresh voltage according to the stacking position of the stacked memory device.
최근 들어, 모바일 디바이스의 보급에 따라 전력 소비를 감소시킬 수 있는 설계 환경에 대한 요구가 증가하고 있으며, 특히 저전력 메모리에 대한 연구가 활발히 진행되고 있다. 또한, 단위면적당 메모리 용량을 증가시키기 위한 기술로서 적층형 메모리에 연구도 진행 중에 있다. 적층형 메모리의 경우 복수의 메모리 소자를 3차원 구조로 적층 시킨 것으로, 평면형 메모리와는 달리 내부 전류로 인하여 발생한 열이 쉽게 방출되기 어렵다는 단점이 있고, 이로 인해 저전력 설계를 위한 구성이 더욱 필요한 상태이다.In recent years, there has been an increasing demand for a design environment capable of reducing power consumption in accordance with the spread of mobile devices. Particularly, studies on low power memory are being actively conducted. In addition, studies are being made on a stacked memory as a technique for increasing the memory capacity per unit area. In the case of the stacked type memory, a plurality of memory elements are stacked in a three-dimensional structure. Unlike the planar type memory, the heat generated due to the internal current is not easily dissipated.
일반적으로 메모리에서의 오류 발생의 주요 원인은 외부에서 부딪히는 α-입자로 알려져 있으며, 상위 슬라이스에 배치된 메모리에서 가장 높은 빈도로 오류가 발생하게 된다. 그리고, 하위 슬라이스에 배치된 메모리는 상위 슬라이스에 배치된 메모리의 입자 차폐효과로 상대적으로 낮은 오류 발생 확률(BER: Bit-Error Rate)을 갖는다. 본 발명에서는 이러한 적층형 메모리의 특성을 활용하여, 적층형 메모리 소자의 적층 위치에 따라 리프레쉬 전압의 인가 조건을 조절하고자 한다.In general, the main cause of errors in memory is known as α-particles that collide with the outside, and the error occurs at the highest frequency in the memory placed in the upper slice. The memory disposed in the lower slice has a relatively low bit error rate (BER) due to the particle shielding effect of the memory disposed in the upper slice. In the present invention, the characteristics of the stacked memory are utilized to control the application conditions of the refresh voltage according to the stacking position of the stacked memory device.
이와 관련하여, 대한민국 공개특허 제 10-2014-0089982 호(적층된 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법)는 적층된 메모리 장치를 개시하고 있는데, 적층된 메모리 장치는 복수의 메모리 칩들, 복수의 메모리 칩들 중 적어도 어느 하나에 명령 신호를 전송하기 위한 제1패스, 및 복수의 메모리 칩들 중 적어도 어느 하나의 리프레쉬 동작을 제어하는데 이용되는 리프레쉬 제어 신호를 전송하기 위한 제2패스를 포함한다.Korean Patent Publication No. 10-2014-0089982 (a stacked memory device, a memory system including the same, and a method of operating the same) discloses a stacked memory device in which a stacked memory device includes a plurality of memory chips, A first pass for transmitting a command signal to at least one of the plurality of memory chips, and a second pass for transmitting a refresh control signal used for controlling a refresh operation of at least any one of the plurality of memory chips.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 적층형 메모리 소자의 적층 위치에 따라 리프레쉬 전압의 인가 조건을 조절하는 적층형 메모리 장치 및 그 동작 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a stacked memory device and a method of operating the stacked memory device in which a condition for applying a refresh voltage is adjusted according to a stacking position of a stacked memory device.
다만, 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.It is to be understood, however, that the technical scope of the present invention is not limited to the above-described technical problems, and other technical problems may exist.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면에 따른 적층형 메모리 장치는 적층 상태로 배치된 복수의 메모리 소자 및 메모리 소자에 대한 데이터 기록, 데이터 삭제 및 데이터 독출 동작을 제어하는 제어부를 포함한다. 이때, 제어부는 상부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 주기 보다 하부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 주기를 길게 설정하여 리프레쉬 전압을 공급한다.According to a first aspect of the present invention, there is provided a stacked memory device including a plurality of memory elements arranged in a stacked state, a plurality of memory elements arranged in a stacked state, And a control unit. At this time, the control unit sets the period of the refresh voltage supplied to the memory element arranged below the cycle of the refresh voltage supplied to the memory element disposed at the upper side to be longer, and supplies the refresh voltage.
또한, 본 발명의 제 2 측면에 따른 적층형 메모리 장치는 적층 상태로 배치된 복수의 메모리 소자 및 메모리 소자에 대한 데이터 기록, 데이터 삭제 및 데이터 독출 동작을 제어하는 제어부를 포함한다. 이때, 제어부는 상부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 레벨 보다 하부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 레벨을 낮게 설정하여 리프레쉬 전압을 공급한다.A stacked memory device according to a second aspect of the present invention includes a plurality of memory elements arranged in a stacked state, and a control unit for controlling data write, data erase and data read operations for the memory element. At this time, the control unit sets the level of the refresh voltage supplied to the memory element arranged below the level of the refresh voltage supplied to the memory element arranged at the upper side to a lower level to supply the refresh voltage.
또한, 본 발명의 제 3 측면에 따른 적층형 메모리 장치의 동작 방법은 적층 상태로 배치된 복수의 메모리 소자에 대하여 소정의 데이터를 기록하는 단계 및 상부에 배치된 메모리 소자에 제 1 주기를 갖는 리프레쉬 전압을 공급하고, 하부에 배치된 메모리 소자에 제 2 주기를 갖는 리프레쉬 전압을 공급하는 단계를 포함한다. 이때, 제 2 주기는 제 1 주기 보다 길도록 설정된다.According to a third aspect of the present invention, there is provided a method of operating a stacked memory device, comprising: writing predetermined data to a plurality of memory elements arranged in a stacked state; And supplying a refresh voltage having a second period to the memory element disposed at the lower portion. At this time, the second period is set longer than the first period.
또한, 본 발명의 제 4 측면에 따른 적층형 메모리 장치의 동작 방법은 적층 상태로 배치된 복수의 메모리 소자에 대하여 소정의 데이터를 기록하는 단계 및 상부에 배치된 메모리 소자에 제 1 레벨의 리프레쉬 전압을 공급하고, 하부에 배치된 메모리 소자에 제 2레벨의 리프레쉬 전압을 공급하는 단계를 포함한다. 이때, 제 2 레벨은 제 1 레벨 보다 낮도록 설정된다.According to a fourth aspect of the present invention, there is provided a method of operating a stacked memory device including the steps of writing predetermined data to a plurality of memory elements arranged in a stacked state, and writing a first level of the refresh voltage And supplying a second-level refresh voltage to the memory element disposed underneath. At this time, the second level is set to be lower than the first level.
전술한 본 발명의 과제 해결 수단에 의하면, 적층형 메모리 소자에 있어서 하부에 배치된 메모리에 대하여 리프레쉬 전압의 주기를 증가시키거나, 리프레쉬 전압의 레벨을 낮추는 구성을 적용할 수 있으며, 이를 통해 적층형 메모리에서 소모되는 전력을 감소시킬 수 있다.According to the above-mentioned object of the present invention, it is possible to apply a configuration in which the period of the refresh voltage is lowered or the level of the refresh voltage is lowered in the memory arranged at the lower part in the stacked memory device, It is possible to reduce power consumed.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 적층형 메모리 소자의 개념을 설명하기 위한 도면이다.
도 3은 본 발명에 적용되는 적층형 메모리 소자의 리프레쉬 전압의 주기 변경 구성을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 적층형 메모리 소자의 리프레쉬 전압 공급 방법을 도시한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 적층형 메모리 소자의 리프레쉬 전압 공급 방법을 도시한 도면이다.
도 6 은 본 발명의 일 실시예에 따른 적층형 메모리 소자의 동작 방법을 도시한 도면이다.1 is a diagram illustrating a stacked memory device according to an embodiment of the present invention.
2 is a view for explaining a concept of a stacked memory device according to an embodiment of the present invention.
3 is a diagram for explaining a period changing structure of a refresh voltage of a stacked memory device to which the present invention is applied.
4 is a diagram illustrating a method of supplying a refresh voltage of a stacked memory device according to an embodiment of the present invention.
5 is a diagram showing a method of supplying a refresh voltage of a stacked memory device according to another embodiment of the present invention.
6 is a diagram illustrating a method of operating a stacked memory device according to an embodiment of the present invention.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, which will be readily apparent to those skilled in the art. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.
본 발명의 실시예에 나타나는 구성부들은 서로 다른 특징적인 기능들을 나타내기 위해 독립적으로 도시되는 것으로, 각 구성부들이 분리된 하드웨어나 하나의 소프트웨어 구성단위로 이루어짐을 의미하지 않는다. 즉, 각 구성부는 설명의 편의상 각각의 구성부로 나열하여 기술되고, 각 구성부 중 적어도 두 개의 구성부가 합쳐져 하나의 구성부로 이루어지거나, 하나의 구성부가 복수 개의 구성부로 나뉘어져 기능을 수행할 수 있다. 이러한 각 구성부의 통합된 실시 예 및 분리된 실시 예도 본 발명의 본질에서 벗어나지 않는 한 본 발명의 권리 범위에 포함된다.The components shown in the embodiments of the present invention are shown separately to represent different characteristic functions and do not mean that each component is composed of separate hardware or software constituent units. That is, each constituent unit is described by arranging each constituent unit for convenience of explanation, and at least two constituent units of each constituent unit may be combined to form one constituent unit or one constituent unit may be divided into a plurality of constituent units to perform a function. The integrated embodiments and the separate embodiments of each of these components are also included in the scope of the present invention without departing from the essence of the present invention.
도 1은 본 발명의 일 실시예에 따른 적층형 메모리 장치를 도시한 도면이고, 도 2는 본 발명의 일 실시예에 따른 적층형 메모리 소자의 개념을 설명하기 위한 도면이다.FIG. 1 illustrates a stacked memory device according to an embodiment of the present invention, and FIG. 2 illustrates a concept of a stacked memory device according to an embodiment of the present invention. Referring to FIG.
적층형 메모리 장치(10)는 복수의 메모리 소자가 적층구조로 적층된 적층형 메모리 소자(100)와 적층형 메모리 소자(100)에 대한 데이터 기록, 데이터 독출, 데이터 삭제, 리프레쉬 전압 공급 등을 수행하는 제어부(200)를 포함한다.The
적층형 메모리 소자(100)에 포함되는 메모리 소자는 각 메모리 셀에 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 필요로 하는 것으로, 대표적으로 복수의 DRAM을 포함할 수 있다.The memory device included in the stacked
도 2에 도시된 바와 같이, 적층형 메모리 소자(100)는 수직 방향으로 적층된 복수의 메모리(110, 120, 130)을 포함할 수 있다. 이때, 상부에 배치된 제 1 메모리의 경우, 칩 패키지의 방사성 불순물에서 방출되는 α-입자로 인해 가장 높은 빈도로 오류가 발생하게 된다. 칩 내부에 침투한 α-입자는 실리콘층 내부 원자와의 충돌을 통해 전하를 발생시킨다. 그리고, 한꺼번에 많은 양의 α-입자가 침투할 경우 해당 구역의 전하가 일정한 문턱 전하(critical charge)를 넘기게 되고, 이에 따라 비트 에러가 발생하게 된다.As shown in FIG. 2, the
그리고, 하부에 배치된 제 2 및 제 3 메모리는 상부에 배치된 메모리의 입자 차폐효과로 상대적으로 낮은 오류 발생 확률을 갖는다. 본 발명에서는 이러한 적층형 메모리의 특성을 활용하여, 적층형 메모리 소자의 적층 위치에 따라 리프레쉬 전압의 인가 조건을 조절하고자 한다.The second and third memories arranged at the lower part have a relatively low error occurrence probability due to the particle shielding effect of the memory arranged at the upper part. In the present invention, the characteristics of the stacked memory are utilized to control the application conditions of the refresh voltage according to the stacking position of the stacked memory device.
제어부(200)는 적층형 메모리 소자(100)에 대한 데이터 전송, 데이터 기록/독출/삭제를 위한 각동 구동 전압 공급, 리프레쉬 전압을 공급하기 위한 리프레쉬 전압 제어 등의 동작을 수행한다. 제어부(200)는 적층형 메모리 소자(100)에 포함된 메모리 소자의 적층 위치에 따라 리프레쉬 전압의 조건을 상이하게 설정하여 공급한다.The
도 3은 본 발명에 적용되는 적층형 메모리 소자의 리프레쉬 전압의 주기 변경 구성을 설명하기 위한 도면이다. 3 is a diagram for explaining a period changing structure of a refresh voltage of a stacked memory device to which the present invention is applied.
도 3의 도면은 리프레쉬 전압의 주기를 증가시킬 경우 발생하게 되는 현상을 도시하고 있다. 메모리 소자의 경우, α-입자로 인해 발생하는 전하로 인하여 메모리 셀의 전압에 노이즈가 발생하게 되므로, 이를 고려하여 리프레쉬 간격은 좀 더 짧게 설계하고 있다.The diagram of Fig. 3 shows the phenomenon that occurs when the period of the refresh voltage is increased. In the case of the memory device, noise occurs in the voltage of the memory cell due to the charge generated due to the? -Particle. Therefore, the refresh interval is designed to be shorter in consideration of the noise.
이와 같은 상태에서, 상부 메모리 소자의 리프레쉬 전압의 주기를 증가시킬 경우, 다음 리프레쉬 전압이 인가될 때 까지, 메모리 셀에 비트 에러가 발생할 확률이 증가되는 문제가 발생한다.In such a state, when the period of the refresh voltage of the upper memory element is increased, there arises a problem that the probability of occurrence of a bit error in the memory cell increases until the next refresh voltage is applied.
그러나, 하부 메모리 소자의 경우 상부 메모리 소자에 비하여 α-입자로 인한 비트 에러 발생 확률이 낮고, 이에 따라 평균 전압 노이즈 레벨도 낮으므로, 가능한 범위 내에서 리프레쉬 전압의 주기를 증가시킬 수 있다. 즉, 리프레쉬 전압의 인가 이후 다음 리프레쉬 전압의 인가 까지 걸리는 시간을 증가시키도록 한다. However, in the case of the lower memory device, the probability of occurrence of a bit error due to? -Particles is lower than that of the upper memory device, and accordingly, the mean voltage noise level is also lower. Thus, the period of the refresh voltage can be increased within a possible range. That is, the time taken until the next refresh voltage is applied after the application of the refresh voltage is increased.
이때, 리프레쉬 전압의 주기는 각 메모리 소자의 노이즈 레벨을 고려하여 설정하도록 한다. 상부 메모리 소자의 경우 이미 노이즈 레벨의 상한과 미리 설정된 마진을 고려하여 리프레쉬 전압의 주기가 설정된 만큼 리프레쉬 전압의 주기를 변경하지 않도록 한다. 그러나, 하부 메모리 소자의 경우 노이즈 레벨이 낮춰져 있는 상태인 만큼, 노이즈 레벨의 상한과 미리 설정된 마진을 고려하여 리프레쉬 전압의 주기를 증가시키도록 한다.At this time, the period of the refresh voltage is set in consideration of the noise level of each memory element. In the case of the upper memory device, in consideration of the upper limit of the noise level and the preset margin, the refresh voltage is prevented from changing the cycle of the refresh voltage as much as the cycle of the refresh voltage is set. However, in the case of the lower memory device, since the noise level is lowered, the cycle of the refresh voltage is increased in consideration of the upper limit of the noise level and the predetermined margin.
도 4는 본 발명의 일 실시예에 따른 적층형 메모리 소자의 리프레쉬 전압 공급 방법을 도시한 도면이다.4 is a diagram illustrating a method of supplying a refresh voltage of a stacked memory device according to an embodiment of the present invention.
도시된 바와 같이, 상부 메모리 소자에 대해서는 제 1 주기의 리프레쉬 전압을 공급하고, 하부 메모리 소자에 대해서는 제 1 주기 보다 긴 제 2 주기의 리프레쉬 전압을 공급하도록 한다. 이와 같이, 하부 메모리 소자의 노이즈 레벨이 낮아지는 만큼, 리프레쉬 전압 인가 횟수를 감소시킬 수 있어, 하부 메모리 소자에서 소모하는 전력을 감소시킬 수 있다.As shown in the figure, a refresh voltage of the first period is supplied to the upper memory element, and a refresh voltage of the second period longer than the first period is supplied to the lower memory element. As described above, since the noise level of the lower memory element is lowered, the number of times of applying the refresh voltage can be reduced, and the power consumed by the lower memory element can be reduced.
도 5는 본 발명의 다른 실시예에 따른 적층형 메모리 소자의 리프레쉬 전압 공급 방법을 도시한 도면이다.5 is a diagram showing a method of supplying a refresh voltage of a stacked memory device according to another embodiment of the present invention.
앞선 실시예와 달리, 본 실시예에서는 리프레쉬 전압의 레벨을 조절한다.Unlike the previous embodiment, the present embodiment adjusts the level of the refresh voltage.
하부 메모리 소자의 경우 노이즈 레벨이 상부 메모리 소자 보다 낮은 상태임을 고려하여, 하부 메모리 소자에 공급하는 리프레쉬 전압의 레벨을 낮게 설정하는 방법을 사용할 수 있다. 즉, 상부 메모리 소자에 대해서는 제 1 레벨의 리프레쉬 전압을 공급하고, 하부 메모리 소자에 대해서는 제 1 레벨 보다 낮은 제 2 레벨의 리프레쉬 전압을 공급하도록 한다.In the case of the lower memory element, considering that the noise level is lower than that of the upper memory element, a method of setting the level of the refresh voltage supplied to the lower memory element to a lower level can be used. That is, the refresh voltage of the first level is supplied to the upper memory element, and the refresh voltage of the second level lower than the first level is supplied to the lower memory element.
한편, 적층형 메모리 소자의 특성에 따라 상부 메모리 소자와 하부 메모리 소자 간의 노이즈 레벨의 차이가 상이할 수 있으며, 이를 고려하여 상부 메모리 소자와 하부 메모리 소자의 리프레쉬 전압의 주기와 레벨을 모두 조절하는 구성을 채택할 수 있다.Meanwhile, the difference in noise level between the upper memory device and the lower memory device may differ depending on the characteristics of the stacked memory device, and a configuration for controlling both the period and level of the refresh voltage of the upper memory device and the lower memory device Can be adopted.
즉, 하부 메모리 소자에 공급하는 리프레쉬 전압의 주기를 상부 메모리 소자에 공급하는 리프레쉬 전압의 주기보다 길게 설정하고, 하부 메모리 소자에 공급하는 리프레쉬 전압의 레벨을 상부 메모리 소자에 공급하는 리프레쉬 전압의 레벨보다 낮게 설정할 수 있다.That is, the period of the refresh voltage supplied to the lower memory element is set longer than the period of the refresh voltage supplied to the upper memory element, and the level of the refresh voltage supplied to the lower memory element is set to be higher than the level of the refresh voltage supplied to the upper memory element Can be set low.
도 6은 본 발명의 일 실시예에 따른 적층형 메모리 소자의 동작 방법을 도시한 도면이다.6 is a diagram illustrating a method of operating a stacked memory device according to an embodiment of the present invention.
먼저, 적층형 메모리 소자에 대하여 소정의 데이터를 기록한다(S610). First, predetermined data is recorded in the stacked memory device (S610).
다음으로, 적층형 메모리 소자에 포함된 상부 메모리에 제 1 리프레쉬 전압을 인가하고, 하부 메모리에 제 2 리프레쉬 전압을 인가한다(S620). 제 2 리프레쉬 전압은 제 1 리프레쉬 전압 보다 주기가 길거나, 제 1 리프레쉬 전압 보다 전압 레벨이 낮은 전압이거나, 두 조건을 모두 만족하는 전압 일 수 있다. 한편, 상부 메모리에 인가되는 리프레쉬 전압과 하부 메모리에 인가되는 리프레쉬 전압의 공급 시점은 서로 독립적인 것으로, 동시에 인가될 수 도 있고, 순차적으로 인가될 수 도 있다.Next, a first refresh voltage is applied to the upper memory included in the stacked memory device, and a second refresh voltage is applied to the lower memory (S620). The second refresh voltage may be a voltage having a period longer than the first refresh voltage or a voltage level lower than the first refresh voltage, or a voltage satisfying both of the conditions. On the other hand, the refresh voltage applied to the upper memory and the refresh voltage applied to the lower memory are independent of each other and may be applied simultaneously or sequentially.
이와 같이, 적층형 메모리 소자에 대하여 그 적층위치에 따라 리프레쉬 전압의 인가 주기 또는 리프레쉬 전압의 레벨을 조절하여, 하부 메모리 소자에서 소모하는 전력을 감소시킬 수 있다.As described above, the power consumption in the lower memory element can be reduced by controlling the application period of the refresh voltage or the level of the refresh voltage according to the stacking position of the stacked memory element.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.It will be understood by those skilled in the art that the foregoing description of the present invention is for illustrative purposes only and that those of ordinary skill in the art can readily understand that various changes and modifications may be made without departing from the spirit or essential characteristics of the present invention. will be. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. For example, each component described as a single entity may be distributed and implemented, and components described as being distributed may also be implemented in a combined form.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.
10: 적층형 메모리 장치
100: 적층형 메모리 소자
200: 제어부10: stacked memory device
100: stacked memory device
200:
Claims (6)
적층 상태로 배치된 복수의 메모리 소자 및
상기 메모리 소자에 대한 데이터 기록, 데이터 삭제 및 데이터 독출 동작을 제어하는 제어부를 포함하되,
상기 제어부는 상기 메모리 소자의 적층 위치에 따라 α-입자로 인해 발생하는 오류 발생의 감소를 위해, 상기 복수의 메모리 소자들 중, 상부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 주기 보다 하부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 주기를 길게 설정하여 리프레쉬 전압을 공급하는 적층형 메모리 장치.In the stacked memory device,
A plurality of memory elements arranged in a stacked state and
And a control unit for controlling data write, data erase and data read operations to the memory device,
Wherein the controller is arranged below the cycle of the refresh voltage supplied to the memory element arranged on the upper side among the plurality of memory elements for the purpose of reducing the occurrence of errors due to the alpha particle depending on the stacking position of the memory elements And supplying a refresh voltage by setting the period of the refresh voltage supplied to the memory element to be longer.
상기 제어부는 상부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 레벨 보다 하부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 레벨을 낮게 설정하여 리프레쉬 전압을 공급하는 적층형 메모리 장치.The method according to claim 1,
Wherein the control unit sets the level of the refresh voltage supplied to the memory element disposed below the level of the refresh voltage supplied to the memory element disposed at the upper side to a lower level to supply the refresh voltage.
적층 상태로 배치된 복수의 메모리 소자 및
상기 메모리 소자에 대한 데이터 기록, 데이터 삭제 및 데이터 독출 동작을 제어하는 제어부를 포함하되,
상기 제어부는 상기 메모리 소자의 적층 위치에 따라 α-입자로 인해 발생하는 오류 발생의 감소를 위해, 상기 복수의 메모리 소자들 중, 상부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 레벨 보다 하부에 배치된 메모리 소자에 공급하는 리프레쉬 전압의 레벨을 낮게 설정하여 리프레쉬 전압을 공급하는 적층형 메모리 장치.In the stacked memory device,
A plurality of memory elements arranged in a stacked state and
And a control unit for controlling data write, data erase and data read operations to the memory device,
Wherein the control unit is arranged below the level of the refresh voltage supplied to the memory element arranged on the upper side among the plurality of memory elements for the purpose of reducing the occurrence of errors caused by the alpha particles depending on the stacking position of the memory elements And supplying the refresh voltage by setting the level of the refresh voltage supplied to the memory element to be low.
적층 상태로 배치된 복수의 메모리 소자에 대하여 소정의 데이터를 기록하는 단계 및
상부에 배치된 메모리 소자에 제 1 주기를 갖는 리프레쉬 전압을 공급하고, 하부에 배치된 메모리 소자에 제 2 주기를 갖는 리프레쉬 전압을 공급하는 단계를 포함하되,
상기 메모리 소자의 적층 위치에 따라 α-입자로 인해 발생하는 오류 발생의 감소를 위해, 상기 제 2 주기는 제 1 주기 보다 길도록 설정된 것인 적층형 메모리 장치의 동작 방법.A method of operating a stacked memory device,
Recording predetermined data on a plurality of memory elements arranged in a stacked state, and
Supplying a refresh voltage having a first period to the memory element arranged on the upper side and supplying a refresh voltage having a second period to the memory element arranged on the lower side,
Wherein the second period is set to be longer than the first period for the purpose of reducing the occurrence of errors caused by the? -Particles in accordance with the position of the stacking of the memory elements.
상기 제 2 주기를 갖는 리프레쉬 전압의 전압 레벨은 상기 제 1 주기를 갖는 리프레쉬 전압의 전압 레벨 보다 낮게 설정된 것인 적층형 메모리 장치의 동작 방법.5. The method of claim 4,
The voltage level of the refresh voltage having the second period is set to be lower than the voltage level of the refresh voltage having the first period.
적층 상태로 배치된 복수의 메모리 소자에 대하여 소정의 데이터를 기록하는 단계 및
상부에 배치된 메모리 소자에 제 1 레벨의 리프레쉬 전압을 공급하고, 하부에 배치된 메모리 소자에 제 2 레벨의 리프레쉬 전압을 공급하는 단계를 포함하되,
상기 메모리 소자의 적층 위치에 따라 α-입자로 인해 발생하는 오류 발생의 감소를 위해, 상기 제 2 레벨은 상기 제 1 레벨 보다 낮도록 설정된 것인 적층형 메모리 장치의 동작 방법.A method of operating a stacked memory device,
Recording predetermined data on a plurality of memory elements arranged in a stacked state, and
Supplying a refresh voltage of a first level to a memory element arranged on an upper side and supplying a refresh voltage of a second level to a memory element arranged on a lower side,
Wherein the second level is set to be lower than the first level for the purpose of reducing the occurrence of errors caused by the? -Particle depending on the stacking position of the memory device.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150009541A KR101578168B1 (en) | 2015-01-20 | 2015-01-20 | Stacked type memory device and operating method thereof |
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070048337A (en) * | 2005-11-04 | 2007-05-09 | 삼성전자주식회사 | Appatus for controlling refresh of semiconductor memory device, and method there-of |
| KR20100076092A (en) * | 2008-12-26 | 2010-07-06 | 삼성전자주식회사 | Semiconductor memory device for improving data restoration capability by self refresh, and memory system having the same |
| KR20120024026A (en) * | 2010-09-03 | 2012-03-14 | 삼성전자주식회사 | Semiconductor memory device |
| KR20130128687A (en) * | 2012-05-17 | 2013-11-27 | 삼성전자주식회사 | Semiconductor memory device controlling refresh period, memory system and operating method thereof |
-
2015
- 2015-01-20 KR KR1020150009541A patent/KR101578168B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070048337A (en) * | 2005-11-04 | 2007-05-09 | 삼성전자주식회사 | Appatus for controlling refresh of semiconductor memory device, and method there-of |
| KR20100076092A (en) * | 2008-12-26 | 2010-07-06 | 삼성전자주식회사 | Semiconductor memory device for improving data restoration capability by self refresh, and memory system having the same |
| KR20120024026A (en) * | 2010-09-03 | 2012-03-14 | 삼성전자주식회사 | Semiconductor memory device |
| KR20130128687A (en) * | 2012-05-17 | 2013-11-27 | 삼성전자주식회사 | Semiconductor memory device controlling refresh period, memory system and operating method thereof |
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