KR101577847B1 - 암호 회로를 시험하는 방법, 피시험가능한 보안 암호 회로, 및 이러한 회로를 배선하는 방법 - Google Patents

암호 회로를 시험하는 방법, 피시험가능한 보안 암호 회로, 및 이러한 회로를 배선하는 방법 Download PDF

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Abstract

본 발명은 암호 회로를 시험하는 방법에 관한 것이다. 본 발명은 또한 시험될 수 있는 보안 암호 회로에 관한 것이다. 암호 회로는 레지스터 및 로직 게이트 (211, 212, 213, 214) 를 포함하고, 본 발명에 따른 시험은 회로의 레지스터에 대해 차동 전력 분석 (DPA) 을 수행한다. 암호 회로는 보안이며, 상보적 로직에서 동작하는 제 2 하프 회로 (212, 213) 와 관련된 제 1 하프 회로 (211, 214) 를 포함하고, 제 1 하프 회로의 전원 (Vdd1, 23, 25) 은 제 2 하프 회로의 전원 (Vdd2, 24) 으로부터 분리되고, 차동 전력 분석은 각 하프 회로상에서 병렬로 수행되며, 2개의 전원은 시험 이후에 하나의 동일한 전원으로 결합된다.

Description

암호 회로를 시험하는 방법, 피시험가능한 보안 암호 회로, 및 이러한 회로를 배선하는 방법{METHOD FOR TESTING CRYPTOGRAPHIC CIRCUITS, SECURED CRYPTOGRAPHIC CIRCUIT CAPABLE OF BEING TESTED, AND METHOD FOR WIRING SUCH CIRCUIT}
본 발명은 암호 회로를 시험하는 방법에 관한 것이다. 또한, 본 발명은 피시험가능한 보안 암호 회로에 관한 것이다.
대부분의 전자 회로와 같은 암호 회로는, 사용되기 이전에 시험을 받아야 한다. 따라서, 암호 회로 시험은 전자 회로의 시험의 일반적인 문제의 일부를 형성하지만 일정한 특정 특징을 갖는다.
시험은, 제조 이후에 회로가 그들의 의도한 기능들을 정확하게 충족시키는지를 검사하기 위해 사용된다. 구체적으로는, 회로는 특히,
- 성능에서의 열화를 초래하는, 사용된 화학 물질의 균질성의 부족;
- 회로의 국부적 파손을 초래하는 예를 들어, 먼지와 같은 불순물의 퇴적;
- 회로의 장애를 초래하는 제조 단계의 생략; 및
- 제조 마스크의 사용에서의 혼란
으로부터 발생하는 여러 제조 결함을 포함할 수도 있다.
이들 결함 중에서, 가장 예측불가능한 문제점은,
- 단락, 즉, 2개의 등전위 또는 "노드" 의 의도치 않은 접속;
- 또는 접속절단, 즉, 2개의 등전위가 생기게 하는 노드의 접속절단
을 야기할 수 있는 먼지의 퇴적으로부터 발생한다.
제조 이후의 시험 단계에서, 회로에는 전압이 공급되며 그 입력 중 일부, 매우 특정한 입력은 시험 신호를 수신한다. 이들 시험 신호에 응답하여, 시험 디바이스는 동작 검사를 수행할 수 있다. 시험가능하도록 회로에 대해, 2개 조건:
- 회로는 제어가능해야 하고, 즉, 회로가 알려진 상태가 되게 할 수 있다는 것과;
- 관측가능해야 하고, 즉, 알려진 상태에서의 회로의 특징을 예를 들어, 시뮬레이션에 의해 획득된 이론적 레퍼런스 특징과 비교할 수 있다는 것을 충족시켜야 한다.
이들 2개의 조건의 구현은, 시험 디바이스가 회로상에서 구동될 다수의 상이한 검사인 시험 벡터의 세트를 형성하게 한다. 시험의 제 1 중요한 파라미터는 그것의 커버리지이다. 커버리지는 실제로 검사되는 논리 노드의 비율을 표현한다. 회로가 동작가능하다는 것을 보장하기 위해, 100% 에 접근하는 커버리지가 소망되지만, 실제로는 매우 드물게 달성된다.
시험의 제 2 중요한 파라미터는 그것의 비용인데, 이것은 특히 아래의 2개의 팩터에 의존한다.
- 시험 벡터의 수로서, 이러한 양은 회로와의 상호작용의 지속기간의 조건이기 때문에 최소로 감소되어야 하고, 이 비용은 이러한 지속기간에 비례하고, 특히, 시험의 레이트가 회로 제조 흐름 레이트 보다 높다는 것이 중요하고, 그렇지 않으면, 생산을 제한하는 팩터는 시험 자체가 된다. 이것은 특히 커버리지가 결코 100% 가 아닌 이유 중 하나이다.
- 시험 장비의 삽입으로서, 회로가 그들의 현재 상태에서 시험될 수 있는 것이 드물기 때문에, 기능 시험을 콜하는 것에 동의하는지에 의존하여, 종종 추가 장치가 시험될 회로의 제어성 또는 가관측성 (observability) 을 허용하기 위해 추가되어야 하고, 이러한 장비는 소프트웨어 솔루션과는 반대로 하드웨어 솔루션의 매력을 감소시키는 비용을 갖는다.
여러 시험 기술이 공지되어 있다. 기능 시험을 위해, 장비가 추가되지는 않는다. 사용자는, 시험될 회로의 출력이 동일한 회로의 입력의 잘 결정된 시퀀스와 완전하게 일직선을 이루는지를 단순히 검사한다. 공교롭게도, 이러한 시험 방법은 매우 큰 수의 입력 벡터를 요구하면서 불량한 커버리지를 갖는다. 따라서, 이것은 실제로는 적용할 수 없다.
체인 시험의 경우에서, 회로는 2개의 역할, 즉, 한편으로는 기능성 및 다른 한편으로는 회로의 모든 순차 엘리먼트, 통상적으로 D 또는 DFF 플립-플롭을 링킹하는 오프셋 레지스터의 생산을 충족시킬 수 있도록 변형된다. 따라서, 추가 비용이 회로의 플립-플롭의 수에 링크되고, 후자는 2개의 입력을 요구하고, 제 1 입력을 "테스트 인 (test in)" 이라 칭하고, 제 2 입력을 "테스트 인에이블 (test enable)" 이라 칭하며, 이것은 회로의 표면적을 증가시킨다. 또한, 기능적 라우팅이 플립-플롭 사이의 라우팅에 또한 추가되는데, 이것은 라우팅 가능성을 감소시키고, 회로에서의 중요한 특성이 상호접속에 의해 제한된다. 마지막으로, 체인 시험은 동일한 논리값에 결합된 노드를 시험할 수 있게 한다. 이러한 에러 템플릿은, 단락 및 접속절단인 실제 에러와 엄밀하게는 동일하지 않다.
IDDQ 라 칭하는 아날로그 시험 방법에서, 시험될 회로가 상태에 배치되고, 그 후, 전류계로, 회로에 의해 소비된 전류가 연구된다. 이러한 방법은 특히, 소비된 전류 값의 기능으로서 단락을 검출할 수 있게 한다. 이것은 가관측성에 필요한 장비를 요구하지 않는다. 그러나, IDDQ 방법은 느리다. 이것은 또한, 오직 단락의 검출만을 허용하기 때문에 부분적이다.
"내장 자체 시험 (built-in self test)" 에 대해 BIST 라 칭하는 방법에서, 시험될 부분 외부의 모듈이 추가된다. 특히, 이것의 역할은, 시험될 회로의 제어를 행하고 그것의 시험을 동적인 방식으로 구동하는 것이다. 이러한 방법은, 예를 들어, 정확하게 무엇이 기록되었는지를 사용자가 판독하는 메모리와 같은 사소한 기능을 갖는 간단한 유닛에 적용된다. 이것은 암호 타입의 복잡한 회로에는 적합하지 않다.
복잡성에 부가하여, 암호 회로는 그들의 시험에 관하여 모순된 제약을 갖는다. 구체적으로는, 한편으로는, 기능에서의 단일 에러가 비밀의 완전성, 따라서 포괄적인 시험에 대한 필요성을 손상시킬 수 있지만, 다른 한편으로는, 내부 가관측성을 허용하는 시험 장비의 추가는 회로의 보안을 파괴한다. 특히, 해커에 의해 액세스될 수 있는 암호 알고리즘의 중간 변수의 단일 비트는 그 해커가 암호 분석을 통해 비밀에 도달할 수 있게 한다. 따라서, 보안 회로를 시험할 필요가 있지만, 기존의 시험 방법은 만족스럽지 못하다. 기능 시험은 충분한 커버리지를 허용하지 않지만 100% 커버리지는 암호 회로에 대해 중요하다. DFF 플립-플롭의 체인화에 의한 시험은, 해커가 암호화 프로세서의 상태, 더욱 정확하게는 그것의 키 또는 그것의 중간 값을 판독하기 위해 논리적 방식으로 관리할 수 있기 때문에 취약성을 나타낸다. 이러한 타입의 해킹을 저지하기 위해, 하나의 솔루션은 체인화 구조를 랜덤으로 만드는 것을 제안한다. 그럼에도 불구하고, 이러한 접근방식은 구현의 기밀성 및 복잡성에서가 아니라 축소된 사이즈의 키에 보안의 집중을 부과하는 커크호프 원리 (Kerckhoff principle) 를 위반한다. 한편, BIST 시험은 암호 계산에 적합하지 않으면서, IDDQ 시험도 너무 고가이고 단편화된다.
본 발명의 일 목적은 특히, 상기 언급한 모순된 제약, 및 더욱 일반적으로는 종래 방법의 결점을 극복하면서 암호 회로의 시험을 허용하는 것이다. 따라서, 본 발명의 청구물은, 노드의 세트에 의해 상호접속된 레지스터 및 로직 게이트를 포함하는 암호 회로를 시험하는 방법이며, 상기 방법은,
- 암호 회로의 입력에서의 시험 신호 벡터의 함수로서 노드에서의 전력-소비 트레이스의 측정치를 획득하는 단계; 및
- 전력-소비 트레이스의 측정치에 기초하여 노드의 활동의 레이트를 분석하는 단계로서, 노드는 그것의 활동 레이트가 그것의 활동을 예측하는 예측 템플릿에 따를 때 정확하게 동작하는 것으로 간주되는, 상기 분석하는 단계를 포함하는 차동 전력 분석 (PDA) 을 수행한다.
암호 회로가 보안되지 않은 경우, DPA 에 의한 차동 분석은, 요건이 암호 비밀을 찾기 위해 해킹을 수행하는 것처럼, 시험을 통해 수행된다. 따라서, 활동 예측기에 대한 각 노드의 활동의 적합성은 그것의 무결성을 설정할 수 있다. 그러나, 예측기가 알려지지 않은 암호 비밀에 의존하며, (수 천 정도의) 다수의 전력-소비 트레이스가 요구되기 때문에, DPA 는 여전히 길다. 암호 회로가 비밀을 커스터마이징하는 메카니즘을 가지면, "알려진" 암호 비밀을 도입할 수 있어서, 더 적은 전력-소비 트레이스가 필요하기 때문에 DPA 에 의한 시험이 더 짧아진다. 비밀은 이러한 경우에서, 암호 보호를 보장하기 위한 시험 이후에 커스터마이징된다.
암호 회로가 상보적인 로직에서 제 2 하프-회로와 관련된 제 1 하프-회로 주위에 구성된 차동 로직에 의해 보안되는 경우에, 회로의 전체 활동은 밸런싱되며, 차동 전력 분석은 작동할 수 없다. 본 발명에 따르면, 제 1 하프-회로의 전원 (Vdd1) 은 제 2 하프-회로의 전원 (Vdd2) 으로부터 분리되며, 차동 전력 분석은 각 하프-회로에 대한 활동을 측정함으로써 가능해진다. 분석은 각 하프-회로에 대해 병렬로 수행되며, 2개의 전원은 시험 이후에 단일의 전원으로 결합된다.
제 1 하프-회로의 컴포넌트는 예를 들어, 전원 라인을 통해 제 1 전압 소스 (Vdd1) 에 접속되며, 제 2 하프-회로의 컴포넌트에는 제 2 전압 소스 (Vdd2) 에 대한 전원 라인을 통해 전력이 공급되고, 2개의 전압 소스는 별개이고, 전원 라인은 시험 이후에 접속된다.
다른 실시형태에서, 제 1 하프-회로의 컴포넌트는 예를 들어, 접지 라인을 통해 제 1 기준 전위 (Gnd1) 에 접속되며, 제 2 하프-회로의 컴포넌트에는 제 2 기준 전위 (Gnd2) 에 대한 접지 라인을 통해 전력이 공급되고, 2개의 기준 전위는 분리되며, 접지 라인은 시험 이후에 접속된다.
바람직하게는, 전원 (Vdd1, Vdd2) 은 획득 단계의 종단에서 결합될 수 있다.
차동 분석에 의한 시험은, 레지스터들 사이의 로직 게이트의 노드의 무결성을 추정할 수 있게 하는 회로의 레지스터의 노드에 제한될 수 있다.
전원을 배선하는 방법이 보안 로직에 대해 상술한 시험 방법과 관련된다. 제 1 하프-회로가 제 1 전원 경로를 가지고 제 2 전원 경로가 제 2 하프-회로에 할당되어서, 각 하프-회로는 다른 하프-회로와 병렬로 차동 전력 분석 (DPA) 에 의해 시험될 수 있고, 2개의 전원 경로는 단락될 수 있다.
특정한 예시적인 실시형태에서,
- 제 1 전원 경로는 제 1 전압 소스 (Vdd1) 에 접속될 수 있고 제 1 하프-회로의 컴포넌트의 전원 라인에 전기적으로 접속될 수 있는 제 1 외연 도전 링을 포함하고,
- 제 2 전원 경로는 제 2 전압 소스 (Vdd2) 에 접속될 수 있고 제 2 하프-회로의 컴포넌트의 전원 라인에 전기적으로 접속될 수 있는 제 2 외연 도전 링을 포함하며,
2개의 외연 도전 링은 단락될 수 있다.
다른 예시적인 실시형태에서,
- 제 1 전원 경로는 제 1 접지 전위 (Gnd1) 에 접속될 수 있고 제 1 하프-회로의 컴포넌트의 접지 라인에 전기적으로 접속될 수 있는 제 1 외연 도전 링을 포함하며,
- 제 2 전원 경로는 제 2 접지 전위 (Gnd2) 에 접속될 수 있고 제 2 하프-회로의 컴포넌트의 접지 라인에 전기적으로 접속될 수 있는 제 2 외연 도전 링을 포함하고,
2개의 외연 도전 링은 단락될 수 있다.
이들 2개의 실시형태에서, 2개의 외연 도전 링은 예를 들어, 안티퓨즈 (antifuse) 에 의해 함께 접속되고, 2개의 링 사이의 단락은 안티퓨즈의 용융에 의해 생성된다.
2개의 링은 또한 회로의 케이싱에서 단락될 수도 있다.
본 발명의 다른 청구물은, 상보적인 로직에서 동작하는 제 2 하프-회로와 관련된 제 1 하프-회로를 포함하는 보안 암호 회로의 전원을 배선하는 방법이고, 제 1 전원 경로가 제 1 하프-회로에 할당되고 제 2 전원 경로가 제 2 하프-회로에 할당되어서, 각 하프-회로는 다른 하프-회로와 무관하게 차동 전력 분석 (DPA) 에 의해 시험될 수도 있고, 2개의 전원 경로는 단락될 수 있다.
본 발명의 다른 특징들 및 이점들이 첨부한 도면을 참조하여 이루어진 아래의 설명으로 나타날 것이다.
도 1 은, 회로 내부의 암호 알고리즘의 조합 데이터 경로의 예시이다.
도 2 는, 본 발명에 따른 방법에 의해 사용된 차동 전력 분석의 단계의 프리젠테이션이다.
도 3 은, 보안 암호 회로의 구조의 예시이다.
도 4 는, 2개의 개별 전원을 갖춘 보안 회로의 2개의 절반에 대해 획득된 전력 소비 트레이스의 예이다.
도 5 는, 본 발명에 따른 회로 및 본 발명에 따라 회로에서 이전에 분리된 전원 경로를 단락시키는 방법의 예시적인 실시형태이다.
도 1 은 레지스터의 2개의 플립-플롭 (DFF 1, 2) 사이에서, 회로 내부의 암호 알고리즘의 조합 데이터 경로를 예시한다. 조합 로직 (10) 는 2개의 플립-플롭 (DFF 1, 2) 을 접속시킨다. 따라서, 회로의 모든 플립-플롭은 접속된다. 경로는 특히, DES (Data Encryption Standard) 암호 표준에서와 같이 예를 들어, 8 비트 보다 작은 적당한 사이즈의 로직 콘 (20) 으로 스플릿한다. 도 1 은, 콘 (20) 이 6 비트를 포함하는 입력 슬라이스 (11) 및 4 비트를 포함하는 출력 슬라이스 (12) 를 갖는 DES 상황을 예시한다.
레지스터 (1, 2) 를 접속시키는 이러한 조합 로직 (10) 은 로직 게이트로 이루어진다.
본 발명은, 암호 회로를 해킹하거나 그 보안 레벨을 특징화하기 위해 일반적으로 사용된 암호 집적 회로의 정확한 동작을 시험하기 위해 차동 전력 분석을 사용한다.
차동 전력 분석, 또는 DPA 는, 예를 들어, 순간 전기 소비와 같은 회로에 의해 방출된 물리적 양의 측정치를 활동의 일부와 상관시킬 수 있게 한다. 일반적으로, DPA 기술은, P.Kocher, J.Jaffe 및 B.Jun 에 의한 문헌 ("Differential Power Analysis: Leaking Secrets" in Proceedings of CRYPTO'99, volume 1666 of LNCS, pages 388-397, Springer-Verlag) 에 기재되어 있는 바와 같이 암호 회로를 해킹하거나, 그 보안 레벨을 평가하기 위해 사용된다. 특히, 이론적으로 및 실험적으로 모두, DPA 가 S.Guilley, Ph.Hoogvorst, R.Pacalet 및 J.Schmidt 에 의한 문헌 "Improving Side-Channel Attacks by Exploiting Substitution Boxes Properties" in BFCA - http://www.liafa.jussieu.fr/bfca/, pages 1-25, 2007, May 02-04, Paris 에 특히 나타난 바와 같이, 회로에서 불 변수 (Boolean variable) 의 활동을 예측하기 위해 사용될 수 있다는 것이 설명된다. 0.13 ㎛ CMOS 기술에서, DES 암호화 알고리즘을 구동하는, 보호되지 않는 예를 들어, ASIC 와 같은 배선 유닛의 DPA 를 수행하기 위해 필요한 소비 트레이스라 불리는 측정의 수는 천개 보다 작다. 이러한 수는, 6개의 키 비트를 찾기 위해 분석될 트레이스의 최소 수의 상세를 제공하는 아래의 테이블에 나타난다. 각 라운드에 대해, DES 알고리즘은 "sbox" 라 불리는 대체 박스에 입력하는 8×6 = 48개 키 비트를 사용한다.
Figure 112010061211477-pct00001
동일한 천 개의 전력-소비 트레이스가 6개 키 비트의 8개 워드를 찾기 위해 사용된다. 이러한 이유로, 테이블은 전체가 아닌 "sbox" 당 최대 트레이스에 의해 필요한 트레이스의 수를 요약한다. 키가 알려질 때, 분석은 "평문 (plaintext)" 이라 칭하는 알고리즘의 알려진 입력을 선택함으로써 가속될 수 있다. 진행하는 하나의 방법이, G.Perret 에 의한 문헌 "A note on the Plaintext Choice on Power Analysis Attacks" Technical Report from the Ecole Normal Superieure (ENS), France, November 2005, http://www.di.ens.fr/-piret/publ/power.pdf 에 기재되어 있다. 실험 결과는 상기 테이블의 제 2 라인에 표시된다.
이전에 나타낸 바와 같이, 본 발명은 암호 회로를 시험하기 위해 DPA 를 사용한다. 암호 회로는 감지 데이터, 특히, 키 또는 게름 (germ) 과 같은 예를 들어, 비밀을 처리한다.
2개의 타입의 암호 회로, 즉, 비보안 회로 및 보안 회로가 존재한다. 보안 회로는 구현을 해킹하는 것으로부터 자신을 보호하기 위한 대안을 포함하고, 이들 대안은 가능성 있는 해커를 거부하도록 설계된다. 본 발명은 비보안 회로 및 보안 회로에 적용된다.
비보안 암호 회로의 시험은 회로의 모든 노드, 더욱 구체적으로는 레지스터의 각 노드에서 DPA 에 의해 구동된다. 암호 회로는 수 천개의 노드를 포함할 수도 있다. 본질적으로, 2개 타입의 노드,
- 메모리 또는 레지스터의 출력 등전위;
- 로직 게이트의 출력 등전위
가 존재한다.
조합 노드의 상태를 추론하여 비밀을 찾기 위해 레지스터상에서만 DPA 를 구동하는 것이 가능하다.
제어가능성은 알고리즘의 암호화 본질에 의해 보장된다. 구체적으로는, 회로가 정확하게 제조될 때, 계산의 특성은, 회로의 각 노드가 1/2 에 근접한 활동 레이트를 갖는다는 것을 의미한다. DPA 는, (예측기 또는 선택 기능에 따라) 노드에 대한 활동이 존재하는 트레이스와 활동이 존재하지 않은 트레이스 사이의 차이로 구성된다. 이러한 차이는, 예측기와 이러한 노드 사이에 링크가 존재하지 않기 때문에 임의의 노드에 대해서는 제로이며, 시험된 노드에 대해서는 넌-제로이다. 따라서, 노드는, 표시된 활동이 예측된 활동과 상관될 때 정확하게 동작하는 것으로 간주된다. 가관측성은 절절한 선택 기능을 사용함으로써 레지스터 마다 수행될 수도 있다. 이러한 기능은 특히, 상기 언급된 S.Guilley 등에 의한 문헌에 기재되어 있다. 시험의 커버리지는, 모든 게이트의 총 활동이 전력-소비 트레이스에서 함께 가산되기 때문에 100% 이다. 시험 벡터의 수는 상기 테이블에 나타낸 바와 같이 단지 수 백개이다. 또한, 특히 시험의 측정이 동시에 발생해야 하고, 프로세스를 늦추는 IDDQ 시험에 상대적으로, DPA 에 의한 시험은 2개의 작업으로 분할될 수 있다. 획득, 수 백개의 측정만을 요구하는 "온 라인 (on line)" 부분에는 분석, 이어서 수행될 수 있는 "오프 라인 (off line)" 부분이 후속될 수 있다. 따라서, 다수의 컴퓨팅 전력을 요구할 수도 있는 후자의 단계는 중요한 경로에 없다.
따라서, 도 2 는, 본 발명에 따라 시험에 적용된 차동 전력 분석 (DPA) 의 2개의 단계를 예시한다.
제 1 단계 (11) 는, 시험될 회로의 입력 시험 신호 벡터의 세트로부터 전력-소비 트레이스의 측정치의 획득을 수행한다. 사용된 시험 벡터는 종래의 DPA 분석을 위해 사용된 것일 수 있다.
제 2 단계 (12) 는, 획득 단계에서 취해진 측정치에 기초하여 활동 레이트를 분석한다.
암호 회로에서, 종종 큰 데이터 경로가 더욱 제한된 사이즈의 로직 콘으로 실제로 분할되기 때문에, 비트-바이-비트 추출이 달성가능하다. 예를 들어, DES 암호화에서, 데이터 경로는 64 비트 폭이며 도 1 에 의해 예시된 바와 같이 6 비트의 슬라이스로 분할된다.
상기 나타낸 바와 같이, 보안 회로는 해킹, 특히 상술한 DPA 타입의 해킹을 방지하기 위한 대책을 포함한다. 그 결과, 상술한 시험 방법은, 이러한 경우에서, 시험을 위한 능력이 DPA 에 의한 해킹을 위한 능력을 암시하기 때문에 적용불가능하다. 따라서, 보안 회로의 시험을 위해, 비보안 회로에 대해서와 같이 직접 전력 분석을 통해 중간 값을 시험하는 것이 불가능하다.
일반적으로, 보안 회로의 보호는 DPL (Dual rail with Precharge Logic) 타입의 로직을 사용한다. 2개의 타입,
- WDDL (Wave Dynamic Differential Logic) 과 같은, 일정한 전력-소비 로직, 및
- MDLP (Masked DLP) 와 같은, 평균적으로 일정한 전력-소비 로직
이 알려져 있다.
이들 2개의 경우에서, 이들 로직은 설계 키트에서 제조자에 의해 판매된 표준 셀로 구현될 수 있다. 더욱 정밀하게는, 게이트 프로세싱 상보적 신호가 엘리멘터리 게이트의 이중 레일 게이트를 형성하는 상보적 로직 구조의 2개의 하프, 또는 2개의 네트워크로 분리될 수 있고, 각 엘리멘터리 게이트는 듀얼 게이트와 관련된다. "사실 (true)" 이라 칭할 수 있는 제 1 하프가 페이로드 신호의 체인을 전달하고, "거짓 (false)" 이라 칭할 수 있는 다른 하프가 상보적 신호를 전달한다. 상보적 로직 신호를 전달하는 이들 이중 레일 게이트는, DPA 에 의해 수행된 전력-소비 분석을 방지한다. 구체적으로는, 소비에 관하여, 전기 활동은 게이트가 로직 상태로 스위칭할 때, 듀얼 게이트가 동일한 상태에 유지 (그 역도 가능) 되기 때문에 일정하고 로직 데이터에 독립적이다. 따라서, DPA 분석에 의한 상관에서의 임의의 시도는 실패하게 되어 있다.
도 3 은, 보안 암호 회로의 이러한 구조를 예시한다. 이 도면은, 상보적 신호를 전달하는 2개의 하프로 분리될 수 있는 2개의 이중 레일 게이트 (21, 22) 를 예로서 도시한다. 제 1 이중 레일 게이트 (21) 는 "OR" 게이트 (211, 212) 이다. 제 1 하프의 엘리멘터리 "OR" 게이트 (211) 는 비상보적 신호를 수신하지만, 제 2 하프의 "AND" 게이트 (212) 는 상보적 신호를 수신한다. 각 엘리멘터리 로직 게이트에 대해, 노드가 스위칭할 때, 듀얼 게이트 (212) 의 대응하는 노드는 스위칭하지 않고, 따라서, 2개의 하프가 서로 마스킹한다. 이러한 제 1 이중 레일 게이트 (21) 와 병렬로, 상보성에서 유사하게 동작하는 제 2 이중 레일 "AND" 게이트 (22 (213, 214)) 가 도시되어 있다.
전원 라인 (23, 24, 25) 에 의해 이들 로직 게이트 (211, 212, 213, 214) 에 전압이 공급된다. 또한, 게이트는 전원에 대한 제로 기준 전위를 전달하는 접지 라인 (26, 27) 에 접속된다. 접지 라인 (26, 27) 은 접지 전위일 수도 있는 기준 전위에 함께 접속된다. 예를 들어, 130 nm 기술에서 1.2 볼트의 전압 레벨을 갖는 전원 라인 (23, 24, 25) 이 전원에 함께 접속된다.
이중 레일의 2개의 하프의 동작의 상호 마스킹은 DPA 분석을 방지하여 상술한 바와 같이 동작 시험을 또한 방지한다.
본 발명에 따른 회로에서, 이중 레일 (21, 22) 의 전원 라인은 제조 동안 분리된다. 즉, "OR" 게이트 (211) 로 표현된, 이중 레일 (21) 의 제 1 하프에 전력을 공급하는 전원 라인 (23) 은 "AND" 게이트 (212) 로 표현된 제 2 하프에 전력을 공급하는 전원 라인 (24) 으로부터 물리적으로 분리된다. 따라서, 제 1 전원 라인 (23) 은 제 1 전압 소스 (Vdd1) 에 접속되고 제 2 전원 라인 (Vdd2) 는 상술한 바와 다르게 제 2 전압 소스 (Vdd2) 에 접속된다. 동일한 것이 다른 이중 레일 게이트 (22) 의 전원 라인 (24, 25) 에 적용된다.
따라서, DPA 에 의해 시험가능한 암호 회로를 제조하기 위해, 본 발명은 각각이 게이트의 동작에 필요한 전압 레벨을 또한 전달하는 상이한 전원 전압 소스 (Vdd1, Vdd2) 에 의해 2개의 하프 (211, 212) 에 전력을 공급하는 것을 제안한다. 따라서, 시험 모드에서, 2개의 전원 (Vdd1, Vdd2) 은 분리되고, 이것은 2개의 하프에 대해 DPA 를 병렬로 수행할 수 있게 한다. 2개의 하프는, 상보적 입력을 수신하는 하프와 비상보적 입력을 수신하는 하프 사이에서 교차하는 배선에 의해 반전이 수행되기 때문에 인터트윈 (intertwine) 될 수 있는 신호를 수신한다.
도 4 는, 2개의 하프의 2개의 출력 노드에 대응하는 이중 레일 신호의 다양한 값에 대해 전원 전압 (Vdd1 및 Vdd2) 으로부터 각각 발생하는 전류 (Idd1 및 Idd2) 의 타이밍 차트를 2개의 커브 (41, 42) 로 예시한다. 로직 값이 1 로 스위칭할 때, 전류 피크 (43) 가 소비된다.
따라서, 이중 레일 신호를 구성하는 2개의 노드가 2개의 전력-소비 트레이스의 동시 획득에 의해 개별적으로 시험될 수 있다. 2개의 전원 전압이 함께 접속될 때, 전류는 총 Idd1+Idd2 가 되고, 이것은 노드의 값에 관계없이 항상 동일한 형상을 갖는다.
도 3 에 의해 부분적으로 예시된 바와 같은 집적 회로에서, 로직 게이트 (211, 212, 213, 214) 와 그들의 관련 접속 노드, 전원 라인 및 접지 라인은 레일을 형성하고, 레일의 각 게이트는 전원 라인과 접지 라인 사이에 접속된다. 특히, DPA 에 의한 해킹을 보호하기 위한 게이트의 이중성은, 도 3 에 의해 예시되고 상술한 바와 같이 이중 레일 (21) 을 형성하는 메인 레일에 조인된 제 2 레일을 생성한다. 하나의 레일이 "사실" 하프를 형성하고 다른 레일이 "거짓" 하프를 형성한다. 이중 레일은 예를 들어, 병렬로 배치된다. 따라서, 도 3 은 이전의 이중 레일 (21) 에 평행한 제 2 이중 레일 (22) 을 도시한다. 이러한 경우에서, 상술한 바와 같이 전압 소스 (Vdd1 및 Vdd2) 에 대한 접속을 분리하기 위해, 2개 중에 하나의 전원 라인 (23, 25) 이 예를 들어, 제 1 전압 소스 (Vdd1) 에 접속되고, 그 사이에 피팅된 다른 라인이 예를 들어, 제 2 전압 소스 (Vdd2) 에 접속된다.
상기 언급한 바와 같은 하나의 하프-회로는 "사실" 레일의 세트로 구성되고, 다른 하프-회로는 "거짓" 레일의 세트로 구성되고, 이들은 Vdd1 및 Vdd2 에 의해 각각 전력 공급된다. 이들 하프-회로는 도 3 의 예시적인 실시형태에 예시된 바와 같이 얽힐 수 있지만, 이들은 또한 그렇지 않을 수도 있다.
접지 라인 (26, 27) 의 분리를 고찰하는 것이 또한 가능하다. 이러한 경우에서, 2개 중 하나의 접지 라인은 제 1 기준 전위 (Gnd1) 에 접속되며, 그 사이에 피팅된 다른 접지 라인은 제 2 기준 전위 (Gnd2) 에 접속된다.
도 5 는 본 발명에 따른 제 2 회로의 예시적인 실시형태를 예시한다. 이것은 또한, 시험 단계 이후 전원 (Vdd1 및 Vdd2) 을 단락시키는 가능한 방법을 나타낸다. 따라서, 이 도면은 전원 라인 또는 접지 라인만을 도시하며, 어셈블리가 예를 들어, 실리콘으로 이루어진 집적 회로에서 제조된다.
시험 이후에, 전원 (Vdd1 및 Vdd2) 은 암호 회로를 보호하기 위해, 특히 DPA 에 의한 악의적인 분석에 대해 손상되지 않게 하기 위해 단락될 필요가 있다. 따라서, 제 1 하프 회로의 게이트 및 제 2 하프 회로의 이중 게이트는, 보안 회로의 동작에 따라 동일한 전압 소스에 의해 전력공급된다.
도 5 는, 전원 (Vdd1 및 Vdd2) 이 분리되는 상황을 예시하며, 접지 라인 (26, 27) 모두는 동일한 접지 또는 기준 전위에 접속된다. 이 도면은 트랙에 의해 생성된 전원 라인 (23, 25) 및 접지 라인 (26, 27) 을 도시한다. 접지 라인 (26, 27) 은 예를 들어, 제 1 등전위 링 (31) 에 접속된다. 예를 들어, 회로의 외연에 배치된 이러한 제 1 링은 접지 또는 기준 전위에 스스로 접속된다. 이러한 링 (31) 에 대한 접지 라인의 접속은 컨택트 포인트 (30) 에 의해 예시된다. 전원 라인 (23, 25) 은, 예를 들어 회로의 외연상에 스스로 또한 위치되는 이중 링 (32, 33) 에 접속된다. 제 1 하프 회로의 전원 라인 (23) 에 전기적으로 접속된 제 1 링 (32) 이 제 1 전원 소스에 접속될 수 있는 제 1 전원 경로를 형성한다. 제 2 하프 회로의 전원 라인 (25) 에 전기적으로 접속된 제 2 링 (33) 이 제 2 전원 소스에 접속될 수 있는 제 2 전원 경로를 형성한다. 따라서, 제 1 링 (32) 은 예를 들어, 전압 소스 (Vdd1) 에 접속되고 제 2 링 (33) 은 전압 소스 (Vdd2) 에 접속되고, 이 접속은 컨택트 포인트 (30) 에 의해 제공된다. 하나의 전원 라인 (23) 이 제 1 링 (32) 을 통해 전원 (Vdd1) 에 접속되고, 다음 전원 라인 (25) 이 제 2 링을 통해 전원 (Vdd2) 에 접속된다. 일반적으로, 짝수 전원 라인이 예를 들어, 제 1 링 (32) 을 통해 Vdd1 에 접속되고, 홀수 전원 라인이 예를 들어, 제 2 링 (33) 을 통해 Vdd2 에 접속된다.
이중 전원 링의 2개의 링 (32, 33) 은 안티퓨즈 (34) 에 의해 함께 접속된다. 안티퓨즈는, 시험 단계 이후에 2개의 링 (32, 33) 을 단락시켜서 2개의 하프 회로의 전원 경로를 접속시키도록 제어된다. 따라서, 2개의 전원 경로 사이의 단락은 도 5 에 의해 예시된 바와 같이 안티퓨즈에 의해 실리콘에서 또는 적절한 라우팅에 의해 집적 회로의 패키지에서 생성된다. 결정된 상태에서 회로를 실링하는 다수의 솔루션이 알려져 있다.
링 (31, 32, 33) 을 포함하는 전원 라인은 예를 들어, 회로의 상부 층에서 라우팅된다. 안티퓨즈는 회로의 정확한 동작에 필요한 모든 전류를 전도하도록 충분히 커야한다. 도 5 는 작은 안티퓨즈 (34) 의 분포를 도시하고, 이것은 또한 동일한 양의 전류를 전달할 수 있는 경우에 단일 안티퓨즈를 제공할 수 있다. 특정한 기술은, 안티퓨즈가 번 (burn) 된 이후에 안티퓨즈 (34) 에 대해 대략 500 옴의 컨택트를 획득할 수 있게 한다. 버닝 (burning) 이후 컨택트가 대략 80 옴 정도일 수 있는 다른 기술이 존재한다. 비교로서, 온-상태 컨택트 포인트 (30) 의 저항은 대략 1 옴 정도이다. 따라서, 전원 링 (32, 33) 사이의 양호한 접속은 컨택트 포인트 (30) 보다 많은 다수 안티퓨즈 (34) 를 요구한다. 접속은 도 4 에 의해 예시된 바와 같이 표면 아래에서 또는 상부에서, 심지어 양면상에서 동시에 이루어질 수 있다.
본 발명에 따른 보안 암호 회로는, 예를 들어, 추가의 전원 링을 포함한다. 그 후, 폭의 증가는 이러한 링의 추가에 대응하고, 즉, 대략 1mm 폭인 암호 유닛에 대해 대략 10㎛ 이다. 따라서, 제공될 증가는 대략 1% 정도이다.
Vdd1 에서의 짝수 라인, 및 Vdd2 에서의 홀수 라인의 전원의 분리의 기존의 회로 설계 스트림으로의 통합은 사소한 것이다. 구체적으로, 2개의 링을 생성하는 대신에 3개가 생성된다. 통상적으로, 이러한 동작은 전문적인 CAD 툴에서 코드의 단일 라인으로 수행된다.
다른 실시형태에서, 접지 라인 (26, 27) 이 또한 분리될 수 있다. 따라서, 제 1 전원 경로는 제 1 하프 회로의 컴포넌트 (211, 214) 의 접지 라인 (26) 에 전기적으로 접속된 제 1 접지 전위 (Gnd1) 에 접속될 수 있는 제 1 외연 도전 링을 포함하고, 제 2 전원 경로는 제 2 하프 회로의 컴포넌트 (212, 213) 의 접지 라인 (27) 에 전기적으로 접속된 제 2 접지 전위 (Gnd2) 에 접속될 수 있는 제 2 외연 도전 링을 포함한다. 이전의 경우에서와 같이, 2개의 외연 도전 링은 단락될 수 있다.
본 발명에 따른 시험 방법은 적용하는 것이 쉽다. DPA 분석을 위해 제조를 벗어날 때 회로에 대한 전력-소비 트레이스 측정은, 표준 장치, 예를 들어,
- 피팅된 시험하의 회로를 구동하는 컴퓨터;
- 큰 대역폭, 통상적으로 수 기가헤르쯔를 갖는 획득 카드 (acquisition card) 를 간단히 요구한다.
바람직하게는, 본 발명은 보안 암호 회로의 제조자, 특히,
- TPM 애플리케이션, SIM, 전자 패스포트, 라벨, RFID, 인증 토큰을 위한 스마트 카드;
- 전기통신 애플리케이션을 위한 온-칩 시스템
의 제조자에 의해 사용될 수 있다.

Claims (13)

  1. 비밀 (secret) 을 통합하고 노드들의 세트에 의해 상호접속된 레지스터들 (1, 2) 및 로직 게이트들 (10, 211, 212, 213, 214) 을 포함하는 암호 회로를 시험하는 방법으로서,
    상기 방법은,
    - 상기 암호 회로의 입력에서의 시험 신호 벡터들의 함수로서 상기 노드들에서의 전력 소비 트레이스들의 측정치들을 획득하는 단계 (11); 및
    - 상기 전력 소비 트레이스들의 상기 측정치들에 기초하여 상기 노드들의 활동 레이트를 분석하는 단계 (12) 로서, 노드는 그 활동이 활동 예측 템플릿에 따를 때 정확하게 동작하는 것으로 간주되는, 상기 노드들의 활동 레이트를 분석하는 단계
    를 포함하는 차동 전력 분석 (DPA) 을 수행하는 것을 특징으로 하는 암호 회로를 시험하는 방법.
  2. 제 1 항에 있어서,
    상기 암호 회로의 상기 비밀이 커스터마이징 (customize) 될 수 있기 때문에, 상기 차동 전력 분석 (11, 12) 은 알려진 비밀로 수행되고, 그 후, 상기 비밀은 상기 시험 이후에 커스터마이징되는 것을 특징으로 하는 암호 회로를 시험하는 방법.
  3. 제 1 항에 있어서,
    상보적 로직에서 동작하는 제 2 하프 (half) 회로 (212, 213) 와 관련된 제 1 하프 회로 (211, 214) 를 포함하는 상기 암호 회로가 보안적이기 때문에, 상기 제 1 하프 회로의 전원 (Vdd1, 23, 25) 은 상기 제 2 하프 회로의 전원 (Vdd2, 24) 으로부터 분리되고, 상기 차동 전력 분석은 각 하프 회로상에서 병렬로 수행되며, 상기 2개의 전원은 상기 시험 이후에 하나의 동일한 전원으로 결합되는 것을 특징으로 하는 암호 회로를 시험하는 방법.
  4. 제 2 항에 있어서,
    제 1 하프 회로의 컴포넌트들 (211, 214) 이 전원 라인들 (23, 25) 을 통해 제 1 전압 소스 (Vdd1) 에 접속되고, 제 2 하프 회로의 컴포넌트들 (212, 213) 에는 제 2 전압 소스 (Vdd2) 에 대한 전원 라인 (24) 을 통해 전력공급되고, 상기 2개의 전압 소스는 별개이며, 상기 전원 라인들 (23, 24, 25) 은 상기 시험 이후에 접속되는 것을 특징으로 하는 암호 회로를 시험하는 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 하프 회로의 컴포넌트들 (211, 214) 은 접지 라인 (26) 을 통해 제 1 기준 전위 (Gnd1) 에 접속되고, 상기 제 2 하프 회로의 컴포넌트들 (212, 213) 에는 제 2 기준 전위 (Gnd2) 에 대한 접지 라인 (27) 을 통해 전력공급되고, 상기 2개의 기준 전위는 별개이며, 상기 접지 라인들 (26, 27) 은 상기 시험 이후에 접속되는 것을 특징으로 하는 암호 회로를 시험하는 방법.
  6. 제 3 항에 있어서,
    상기 전원들 (Vdd1, Vdd2, 23, 24, 25) 은 상기 획득하는 단계 이후에 결합되는 것을 특징으로 하는 암호 회로를 시험하는 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전력 소비 트레이스들의 측정치들의 획득은, 상기 레지스터들 (1, 2) 에 대해서만 수행되는 것을 특징으로 하는 암호 회로를 시험하는 방법.
  8. 상보적 로직에서 동작하는 제 2 하프 회로 (212, 213) 와 관련된 제 1 하프 회로 (211, 214) 를 포함하는 보안 암호 회로로서,
    각 하프 회로가 다른 하프 회로와 무관하게 차동 전력 분석 (DPA) 에 의해 시험될 수 있도록 상기 제 1 하프 회로에 할당된 제 1 전원 경로 (23, 25, Vdd1) 및 상기 제 2 하프 회로에 할당된 제 2 전원 경로 (24, Vdd2) 를 포함하며,
    상기 2개의 전원 경로는 단락될 수 있는 것을 특징으로 하는 보안 암호 회로.
  9. 제 8 항에 있어서,
    - 상기 제 1 전원 경로는, 제 1 전압 소스 (Vdd1) 에 접속될 수 있으며, 상기 제 1 하프 회로의 컴포넌트들 (211, 214) 의 전원 라인들 (23, 25) 에 전기적으로 접속될 수 있는 제 1 외연 도전 링 (32) 을 포함하며,
    - 상기 제 2 전원 경로는, 제 2 전압 소스 (Vdd2) 에 접속될 수 있으며, 상기 제 2 하프 회로의 컴포넌트들 (212, 213) 의 전원 라인들 (24) 에 전기적으로 접속될 수 있는 제 2 외연 도전 링 (33) 을 포함하고,
    상기 2개의 외연 도전 링은 단락될 수 있는 것을 특징으로 하는 보안 암호 회로.
  10. 제 8 항에 있어서,
    - 상기 제 1 전원 경로는, 제 1 접지 전위 (Gnd1) 에 접속될 수 있으며, 상기 제 1 하프 회로의 컴포넌트들 (211, 214) 의 접지 라인들 (26) 에 전기적으로 접속될 수 있는 제 1 외연 도전 링 (32) 을 포함하며,
    - 상기 제 2 전원 경로는, 제 2 접지 전위 (Gnd2) 에 접속될 수 있으며, 상기 제 2 하프 회로의 컴포넌트들 (212, 213) 의 접지 라인들 (27) 에 전기적으로 접속될 수 있는 제 2 외연 도전 링 (33) 을 포함하고,
    상기 2개의 외연 도전 링은 단락될 수 있는 것을 특징으로 하는 보안 암호 회로.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 전원 경로들은, 안티퓨즈 (antifuse) 기술이라 칭하는 기술에 의해 함께 접속되며, 상기 안티퓨즈 기술은, 용융 이후에 비가역 방식으로 절연 상태로부터 도전 상태로의 천이를 허용하는 것을 특징으로 하는 보안 암호 회로.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 링들 (32, 33) 은 안티퓨즈들에 의해 함께 접속되고, 상기 2개의 링 사이의 상기 단락은 상기 안티퓨즈들 (34) 을 용융함으로써 생성되는 것을 특징으로 하는 보안 암호 회로.
  13. 상보적 로직에서 동작하는 제 2 하프 회로 (212, 213) 와 관련된 제 1 하프 회로 (211, 214) 를 포함하는 보안 암호 회로의 전원들을 배선하는 방법으로서,
    각 하프 회로가 다른 하프 회로와 무관하게 차동 전력 분석 (DPA) 에 의해 시험될 수 있도록 제 1 전원 경로 (23, 25, Vdd1) 가 상기 제 1 하프 회로에 할당되고, 제 2 전원 경로 (24, Vdd2) 가 상기 제 2 하프 회로에 할당되며,
    상기 2개의 전원 경로는 단락될 수 있는 것을 특징으로 하는 보안 암호 회로의 전원들을 배선하는 방법.
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