KR101561386B1 - Hvdc cotroller for controlling firing pulse interpolation of hvdc system - Google Patents

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이철균
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엘에스산전 주식회사
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    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J3/00Circuit arrangements for ac mains or ac distribution networks
    • H02J3/36Arrangements for transfer of electric power between ac networks via a high-tension dc link

Abstract

Provided is an HVDC controller for controlling the firing pulse interpolation of an HVDC system, which includes a firing pulse interpolation part which outputs a firing pulse, and performs firing pulse interpolation calculation to output a firing pulse interpolation time; and a count delay and input/output processing part which performs count delay by corresponding to a firing pulse interpolation time for the firing pulse received from the firing pulse interpolation part, and performs an input/output process for outputting a firing pulse to a thyristor.

Description

HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치{HVDC COTROLLER FOR CONTROLLING FIRING PULSE INTERPOLATION OF HVDC SYSTEM}HVDC CONTROLLING FIRING PULSE INTERPOLATION OF HVDC SYSTEM BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치에 관한 것으로, 상세하게는 HVDC 시스템에서 디지털 방식의 제어를 수행할 때 발생될 수 있는 점호펄스 지연을 최소화할 수 있도록 예측 제어를 수행하는 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치에 관한 것이다.More particularly, the present invention relates to a HVDC control apparatus for predicting control pulse delay of an HVDC system, and more particularly, to a HVDC control apparatus for performing a predictive control so as to minimize a delay pulse, To an HVDC control apparatus for an assist pulse prediction control of an HVDC system.

전력 계통을 연계하는 방식에는 교류 전력 계통을 그대로 연계하는 방식과, 전력 변환기를 통해 교류 전력을 직류 전력으로 변환하여 계통을 연계하는 방식이 있다. There are two ways of linking the power system: one is to connect AC power system as it is, and the other is to convert AC power to DC power through power converter to connect system.

근래에는 교류 전력 계통을 그대로 연계하는 방식보다 교류 전력을 직류 전력으로 변환하여 전력 계통을 연계하는 방식에 대한 관심이 증대되고 있다. In recent years, there has been a growing interest in a method of converting AC power into DC power and linking the power system rather than directly linking the AC power system.

국내에서도 전력 변환기를 이용한 초고압 직류 송전(High Voltage Direct Current; HVDC) 시스템을 제주와 해남 사이에 설치하여 제주와 해남의 전력 계통을 연계하고 있다.In Korea, a high voltage direct current (HVDC) system using a power converter is installed between Jeju and Haenam to link the power system of Jeju and Haenam.

초고압 직류 송전(HVDC) 방식이라 함은, 전기 송전 방식의 하나로서, 발전소에서 발전한 고압의 교류 전력을 직류전력으로 변환시켜 송전한 후, 원하는 수전 지역에서 다시 교류 전력으로 재 변환하는 공급 방식을 말한다. High voltage direct current transmission (HVDC) system is a type of electric power transmission system that converts high-voltage alternating-current power generated by a power plant into direct-current power and transmits it again, and then re-converts it into alternating- .

직류송전 방식의 장점은 여러 가지가 꼽힌다.There are several advantages of the DC transmission system.

우선 직류 전압은 교류 전압의 최대 값에 비해 크기가 약 70%에 불과해, 초고압 직류 송전 시스템은 기기의 절연이 용이하고, 전압이 낮기 때문에 각 기기에 설치돼 있는 절연체의 수량 및 철탑의 높이를 줄일 수 있다. First, the DC voltage is only about 70% of the maximum value of the AC voltage. Therefore, the UHV DC transmission system is easy to insulate and low in voltage, so the number of insulators installed in each device and the height of the pylon .

초고압 직류 송전 시스템은 동일한 전력을 보내는 경우 교류 방식에 비해 직류 방식이 송전 손실이 적기 때문에 송전 효율이 높아질 수 있는 것이 가장 큰 장점이다. 초고압 직류 송전 시스템은 직류가 교류에 비해 2배 이상의 전류를 운송할 수 있다.The most important advantage of the ultra high voltage DC transmission system is that the power transmission efficiency can be increased because the DC transmission system has less transmission loss than the AC system when the same power is transmitted. In an ultra high voltage direct current transmission system, the direct current can carry more than twice as much current as the alternating current.

초고압 직류 송전 시스템은 전선 사용량을 줄일 수 있고 송전선로의 면적을 줄일 수 있어 효과적이며 전압이나 주파수가 다른 두 교류 계통 사이에 연결해 계통의 안정도를 향상시킬 수도 있다. An ultra high voltage DC transmission system can reduce the use of electric wires and reduce the area of the transmission line, which is effective and can improve the stability of the system by connecting between two AC systems of different voltage and frequency.

초고압 직류 송전 시스템은 송전 거리에 대한 제약이 없고 450Km가 넘는 육지 전력 전송이나 40Km가 넘는 해저를 통한 전력 전송에 있어서도 직류 송전 방식이 건설비가 저렴하다.The high-voltage DC transmission system has no restriction on the transmission distance, and the DC transmission system is also inexpensive to construct the land power transmission over 450 Km or the power transmission through the sea floor over 40 Km.

따라서 HVDC 전송 시스템은 신재생 에너지의 전력 시스템 연계 방안, 특히 대규모 해상풍력 발전단지의 전력 전송에 이용된다. Therefore, HVDC transmission system is used for power system connection of renewable energy, especially power transmission of large scale offshore wind farm.

다른 국가, 예컨대 중국, 인도 등의 경우 발전소와 전기 사용자 사이의 거리가 1000Km 이상이 되기 때문에 초고압 직류 송전 시스템의 보급이 급속하게 확장되고 있는 상황이다.In other countries, such as China and India, the distance between the power plant and the electric user is more than 1000 Km, so the distribution of the ultra high voltage DC transmission system is rapidly expanding.

이러한 HVDC 시스템은 싸이리스터(Thyristor) 밸브를 이용하는 전류형 HVDC 시스템과 IGBT 소자를 이용하는 전압형 HVDC 시스템으로 구분된다.This HVDC system is classified into a current type HVDC system using a thyristor valve and a voltage type HVDC system using an IGBT element.

HVDC 시스템에서 점호펄스(Firing Pulse)는 DC와 AC를 상호 변환하는 싸이리스터의 동작을 제어하는 가장 중요한 요소이다.In the HVDC system, the firing pulse is the most important factor controlling the operation of the thyristor to convert DC to AC.

HVDC 제어기로부터 생성된 점호펄스는 광 또는 전기 신호로 싸이리스터로 전달되는데 싸이리스터는 이 신호에 따라서 동작을 하게 된다. 그러나 디지털 방식의 HVDC 제어 시스템에서는 제어 연산이 수십에서 수백[usec]의 시간 간격을 가지고 이산 (Discreet) 적으로 이루어지기 때문에 알고리즘 적으로 생성된 점호펄스가 싸이리스터에 도달하기까지는 최대 1개의 제어연산 주기(수십~수백 [usec]) 만큼의 지연이 발생될 수 밖에 없다. 상기의 점호펄스 지연으로 인한 오차는 1 [deg] 이상 (46.3 [usec]가 1 [deg]임) 이 발생되며 실제 HVDC의 정상적인 운전 상태에서는 점호펄스가 4~5도 사이에서 운전되고 있음을 고려할 때 HVDC의 성능에 영향을 미칠 수 있는 매우 큰 오차라고 할 수 있다.The ignition pulse generated from the HVDC controller is transferred to the thyristor by optical or electric signal, and the thyristor operates according to this signal. However, in a digital HVDC control system, control operations are performed discreetly with a time interval of several tens to several hundreds of usec. Therefore, until the algorithmically generated increment pulse arrives at the thyristor, A delay of several tens to several hundreds [usec] is inevitable. The error due to the delayed pulse delay is 1 [deg] or more (46.3 [usec] is 1 [deg]). In the actual operation state of the HVDC, it is considered that the arc pulse is operated between 4 and 5 degrees Can be a very large error that can affect the performance of HVDC.

도 1은 종래의 HVDC 제어장치를 설명하기 위한 도면이다.1 is a view for explaining a conventional HVDC control apparatus.

도 1을 참조하면, 종래의 HVDC 시스템(1)은 HVDC 제어장치(10)와 싸이리스터(20)를 포함하여 구성된다. Referring to FIG. 1, a conventional HVDC system 1 includes an HVDC controller 10 and a thyristor 20.

HVDC 제어장치(10)는 점호 펄스 연산을 수행하는 점호 펄스 연산부(11)와 연산 보정 및 입출력 처리를 수행하는 연산 보정 및 입출력 처리부(12)를 포함하여 구성되며, 싸이리스터(20)에 점호 펄스를 출력한다.The HVDC control apparatus 10 includes an increment pulse operation unit 11 for performing an increment pulse operation and an operation correction and input / output processing unit 12 for performing operation correction and input / output processing, .

종래의 HVDC 제어장치(10)는 고속의 DSP (Digital Signal Processor)를 통해 구현된 점호 펄스 연산부(11)를 사용하여 제어 연산 시간을 감소시켜 전반적인 점호펄스 지연 시간을 줄이는 방법 등이 적용되고 있으나 점호 펄스 연산부(11)를 구현하는 고속의 DSP는 가격이 비싸고 또한 산업용으로 적용하기 어려운 문제점이 있다.The conventional HVDC control apparatus 10 is applied to a method of reducing the overall calculation pulse delay time by decreasing the control calculation time using the pulse pulse arithmetic operation unit 11 implemented through a high-speed DSP (Digital Signal Processor) A high-speed DSP that implements the pulse operation unit 11 is expensive and difficult to be applied to an industrial application.

점호 펄스 연산부(11)는 점호펄스를 생성하는 제어 알고리즘을 포함하고 있으며 점호 펄스 연산부(11)의 DSP 성능에 따라 수십usec]의 제어연산 주기로 연산을 수행하고 있다.The increment pulse operation section 11 includes a control algorithm for generating an increment pulse and performs an operation at a control operation cycle of several tens of usec according to the DSP performance of the increment pulse operation section 11. [

연산 보정 및 입출력 처리부(12)는 FPGA로 구현될 수 있으며, 연산 보정 및 입출력 처리부(12)의 FPGA의 성능에 따라 1usec 이내의 처리 속도를 수행하고 있다.The computation correction and input / output processing unit 12 can be implemented in an FPGA and performs a processing speed within 1 usec according to the performance of the FPGA of the computation correction and input / output processing unit 12. [

점호 펄스 연산부(11)에서 생성된 점호펄스를 디지털 출력을 통해 싸이리스터(20)로 전송하는 역할을 수행한다. And transmits the counting pulse generated by the counting pulse arithmetic operation unit 11 to the thyristor 20 through digital output.

이때 연산 보정 및 입출력 처리부(12)에서는 별도의 로직을 적용하여 이산연산에 의한 점호펄스 지연을 최소화시키는 경우가 있다. At this time, the arithmetic correction and input / output processing unit 12 may apply additional logic to minimize the delay of the incremental pulse by the discrete operation.

최근 고속의 DSP가 많이 개발되어 있으나 HVDC 시스템에서는 안정성이 충분히 검증된 DSP를 주로 사용하는 경향이 있다. 따라서 HVDC 시스템에서는 최신의 고속 DSP를 사용하기에는 부담이 있기 때문에 DSP의 속도에 제약이 있을 수 있다. 이것은 점호펄스 지연에 직접적으로 영향을 미치는 요소가 된다. Recently, high-speed DSPs have been widely developed, but HVDC systems tend to use DSPs whose stability has been sufficiently verified. Therefore, the HVDC system has a burden to use the latest high-speed DSP, so the speed of the DSP may be restricted. This is a factor directly affecting the pulse delay.

또한 종래의 경우, 점호 펄스 연산부(11)에서 점호펄스 생성 연산이 완료된 이후에 싸이리스터(20)로 전달되기 때문에 구조적으로 지연이 생길 수 밖에 없다. 이 지연을 얼마나 감소시킬 수 있는 것이 중요 문제이며 이 문제의 해결에 대해서는 점호 펄스 연산부(11)의 연산 지연이나 신호 전달 지연 등으로 인해 근본적인 해결이 불가능하다.Also, in the conventional case, after the arc pulse generating operation is completed in the arc pulse operating section 11, it is transmitted to the thyristor 20, and therefore there is a structural delay. It is an important problem that it is possible to reduce this delay, and it is impossible to solve this problem by a calculation delay of the pulse pulse arithmetic operation unit 11 or a signal transmission delay.

본 발명이 해결하고자 하는 과제는, HVDC 시스템에서 디지털 방식의 제어를 수행할 때 발생될 수 있는 점호펄스 지연을 최소화할 수 있도록 예측 제어를 수행하는 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide an HVDC control apparatus for an assist pulse predictive control of an HVDC system that performs predictive control so as to minimize a delay pulse that can be generated when a digital type control is performed in an HVDC system .

본 발명의 일측면에 의하면, 점호 펄스를 출력하고, 점호 펄스 예측 연산을 수행하여 점호 펄스 예측 시간을 출력하는 점호 펄스 예측부; 및 상기 점호 펄스 예측부로부터 수신한 점호 펄스에 대하여 상기 점호 펄스 예측 시간에 상응하여 카운트 지연을 수행하고 싸이리스터에 점호 펄스를 출력하기 위한 입출력 처리를 수행하는 카운트 지연 및 입력 출력 처리부를 포함하는 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치가 제공된다.According to an aspect of the present invention, there is provided an apparatus for generating a pulse signal, the pulse signal processor comprising: a pulse count predicting unit for outputting a pulse count and performing a pulse count prediction calculation to output a count pulse count; And a count delay and an input output processor for performing a count delay in accordance with the advance pulse predicted time with respect to the advance pulse received from the advance pulse predictor and outputting a count pulse to the thyristor, There is provided an HVDC control device for controlling pulse advance prediction of a system.

상기 점호 펄스 예측부는 범용 DSP로 구현될 수 있다.The guard pulse predictor may be implemented as a general-purpose DSP.

상기 범용 DSP는 200usec이내 연산속도를 가질 수 있다.The general-purpose DSP can have an operation speed within 200 usec.

상기 점호 펄스 예측부는 점호 펄스를 예측하기 위한 제1 신호와 제2 신호를 제어 연산 주기동안 선형화하여 다음 연산 이전에 제1 신호와 제2 신호가 만나는 점호 펄스 예측 위치를 계산하고, 현재 연산 위치에서 점호 펄스 예측 위치까지의 시간을 점호 펄스 예측 시간으로 결정할 수 있다.Wherein the control pulse predicting unit linearizes the first signal and the second signal for predicting the increment pulse during the control operation period to calculate the advance pulse prediction position where the first signal and the second signal meet before the next operation, It is possible to determine the time to the advance pulse prediction position as the advance pulse prediction time.

상기 카운트 지연 및 입출력 처리부는 FPGA로 구현될 수 있다.The count delay and the input / output processor may be implemented in an FPGA.

상기 FPGA는 1usec 이내의 처리 속도를 가질 수 있다. The FPGA may have a processing speed of less than 1 microseconds.

본 발명에 의하면, HVDC 시스템에서 디지털 방식의 제어를 수행할 때 점호 펄스의 예측 제어를 수행함으로써 범용 DSP와 FPGA를 사용하여 점호펄스 지연을 최소화할 수 있다.According to the present invention, by performing predictive control of the ignition pulse when performing digital control in the HVDC system, it is possible to minimize the ignition pulse delay using the general-purpose DSP and the FPGA.

도 1은 종래의 HVDC 제어장치를 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 HVDC 제어장치를 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 HVDC 제어장치의 점호 펄스 예측 제어를 설명하기 위한 그래프이다.
1 is a view for explaining a conventional HVDC control apparatus.
2 is a view for explaining a HVDC control apparatus according to an embodiment of the present invention.
FIG. 3 is a graph for explaining the pulse pulse predicting control of the HVDC controller according to the embodiment of the present invention.

이하에서는 본 발명의 구체적인 실시 예를 도면과 함께 상세히 설명하도록 한다. 그러나, 본 발명의 사상이 제시되는 실시 예에 제한된다고 할 수 없으며, 또 다른 구성요소의 추가, 변경, 삭제 등에 의해서 퇴보적인 다른 발명이나, 본 발명 사상의 범위 내에 포함되는 다른 실시 예를 용이하게 제안할 수 있다.Hereinafter, specific embodiments of the present invention will be described in detail with reference to the drawings. It should be understood, however, that there is no intention to limit the scope of the present invention to the embodiment shown, and other embodiments which are degenerative by adding, changing or deleting other elements or other embodiments falling within the spirit of the present invention Can be proposed.

본 발명에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀 두고자 한다.Although the term used in the present invention is a general term that is widely used at present, there are some terms selected arbitrarily by the applicant in a specific case. In this case, since the meaning is described in detail in the description of the corresponding invention, It is to be understood that the present invention should be grasped as a meaning of a non-term.

즉, 이하의 설명에 있어서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다.That is, in the following description, the word 'comprising' does not exclude the presence of other elements or steps than those listed.

도 2는 본 발명의 일실시예에 따른 HVDC 제어장치를 설명하기 위한 도면이다.2 is a view for explaining a HVDC control apparatus according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일실시예에 따른 HVDC 시스템(2)은 HVDC 제어장치(100)와 싸이리스터(200)를 포함하여 구성된다.Referring to FIG. 2, the HVDC system 2 according to an embodiment of the present invention includes an HVDC controller 100 and a thyristor 200.

HVDC 제어장치(100)는 점호 펄스 예측 연산을 수행하는 점호 펄스 예측부(110)와, 점호 펄스 예측부(110)의 예측된 시간에 상응하여 카운트 지연을 수행하고 입출력 처리를 수행하는 카운트 지연 및 입력 출력 처리부(120)를 포함하여 구성되며, 싸이리스터(200)에 점호 펄스를 출력한다.The HVDC controller 100 includes a counting delay unit 110 for counting the number of pulses in accordance with a predicted time of the counting pulse predictor 110, And an input output processing unit 120, and outputs an address pulse to the thyristor 200.

상세히, 상기 점호 펄스 예측부(110)는 점호 펄스를 연산시에 1개의 제어 연산 주기를 예측할 수 있다. 보다 상세하게는, 연산 장치로서 범용 DSP(제어부)가 연산을 수행하기 이전에, 점호펄스 예측부(110)에 의하여 점호 펄스 예측이 수행됨으로써, 상기 범용 DSP(제어부)가 연산을 수행하기 이전에 제어 연산주기와 점호 펄스 위치를 예측하여 이를 연산에 반영한다고 할 수 있다. 다만, 설명의 편의를 위하여, 도 2에는 본 발명의 점호 펄스 예측부를 범용 DSP로 함께 기재하여 둔다. In detail, the agile pulse predicting unit 110 can predict one control operation cycle at the time of calculating the increment pulse. More specifically, advance pulse prediction is performed by the advance pulse predicting unit 110 before the general-purpose DSP (control unit) performs an arithmetic operation as an arithmetic unit, so that before the general-purpose DSP (control unit) The control operation cycle and the position of the ignition pulse can be predicted and reflected in the operation. However, for the sake of convenience of explanation, FIG. 2 also shows the increment pulse prediction unit of the present invention together with a general-purpose DSP.

카운트 지연 및 입출력 처리부(120)는 FPGA로 구현될 수 있으며, 카운트 지연 및 입출력 처리부(120)의 FPGA의 성능에 따라 1usec 이내의 처리 속도를 수행하고 있다.The count delay and input / output processing unit 120 may be implemented in an FPGA and perform a processing speed within 1 usec according to the count delay and the performance of the FPGA of the input / output processing unit 120.

카운트 지연 및 입출력 처리부(120)는 점호 펄스 예측부(110)에서 생성된 점호펄스를 디지털 출력을 통해 싸이리스터(200)로 전송하는 역할을 수행한다. The count delay and input / output processing unit 120 performs a role of transmitting the increment pulse generated by the increment pulse predicting unit 110 to the thyristor 200 through digital output.

카운트 지연 및 입출력 처리부(120)는 점호 펄스 예측부(110)에 의해 예측된 시간까지 시간을 지연시킨 후(카운트 지연) 싸이리스터(200)에 신호를 전달한다.The count delay and the input / output processing unit 120 delay the time until the time predicted by the advance pulse predicting unit 110 (count delay), and then transmit the signal to the thyristor 200.

도 3은 본 발명의 일실시예에 따른 HVDC 제어장치의 점호 펄스 예측 제어를 설명하기 위한 그래프이다.FIG. 3 is a graph for explaining the pulse pulse predicting control of the HVDC controller according to the embodiment of the present invention.

도 3을 참조하면, 점호 펄스 예측부(110)는 신호1과 신호2를 200 usec의 제어 연산 주기동안 선형화하여 다음 연산 이전에 만나는 점을 예측할 수 있다. 즉, 상기 점호 펄스 예측부(110)는 인터폴레이션을 통하여 1개의 제어 연산 주기 이전에 점호 펄스 생성을 미리 예측한다. 200usec이내 연산속도를 가지는 범용 DSP(제어부)에 의한 제어 연산이 수행되는데 있어서, 상기 점호 펄스 예측부(110)에 의하여 예측되는 점호 펄스 예측 위치를 연산에 반영한다. Referring to FIG. 3, the pulse pulse predicting unit 110 linearizes the signal 1 and the signal 2 during a control operation cycle of 200 usec, and predicts a point before the next operation. That is, the guard pulse predicting unit 110 predicts generation of the guard pulse before one control operation cycle through interpolation. In order to perform a control operation by a general-purpose DSP (control unit) having an operation speed within 200 usec, the advance pulse predicted position predicted by the advance pulse predictor 110 is reflected in the operation.

현재 연산 위치에서 점호 펄스 예측 위치까지의 시간은 점호 펄스 예측시간이 되며, 이것은 카운트 지연 및 입출력 처리부(120)에서의 카운트 지연 시간이 된다. 점호 펄스 예측부(110)는 점호 펄스 예측시간을 카운트 지연 및 입출력 처리부(120)에 전달한다. The time from the current computation position to the increment pulse prediction position is the increment pulse prediction time, which is the count delay and the count delay time in the input / output processing unit 120. [ The guard pulse predictor 110 transfers the guard pulse predicted time to the count delay and the input / output processor 120.

카운트 지연 및 입출력 처리부(120)는 점호 펄스 예측부(110)로부터 점호펄스 신호와 점호 펄스 예측 시간을 전달받으면, 펄스 예측 시간에 상응하여 카운트 지연을 수행하여 정확한 시간에 점호펄스를 싸이리스터(200)에 출력한다.The count delay and input / output processing unit 120 receives the command pulse signal and the command pulse predicted time from the command pulse predicting unit 110, performs a count delay corresponding to the pulse predicted time, and outputs a command pulse to the thyristor 200 .

점호 펄스 예측부(110)의 제어 연산 주기인 200usec라는 시간은 신호1, 2의 특성을 고려할 때 매우 짧은 시간이기 때문에 선형화 시에 큰 오차가 발생하지 않는다. 또한, 점호 펄스 예측부(110)를 구현할 때 고속의 DSP를 쓸 경우에는 선형화 시간이 감소되기 때문에 오차는 더욱 감소하게 될 수 있다.Since the time period of 200 usec, which is the control operation cycle of the increment pulse predicting unit 110, takes a very short time in consideration of the characteristics of the signals 1 and 2, a large error does not occur in the linearization. In addition, when a high-speed DSP is used in implementing the guard pulse predicting unit 110, the linearization time is reduced and the error can be further reduced.

지금까지 본 발명에 따른 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서는 여러가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention. Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims and the claims.

Claims (4)

HVDC(High Voltage Direct Current) 시스템에서 DC와 AC의 상호 변환을 수행하는 싸이리스터의 동작을 제어하는 점호 펄스를 생성하여 출력하는 제어 장치로서,
상기 싸이리스터로 전달하고자 하는 점호 펄스를 시간을 연산하기 위한 제어 연산이 주기적으로 이루어지며,
상기 제어 연산의 다음 주기 이전에 상기 점호 펄스를 예측하기 위한 수단으로서,
상기 점호 펄스의 생성을 예측하고, 예측되는 점호 펄스 예측 위치와 점호 펄스 예측 시간을 출력하는 점호 펄스 예측부와,
상기 점호 펄스 예측부로부터 수신한 점호 펄스에 대하여 상기 점호 펄스 예측 시간에 상응하여 카운트 지연을 수행하고, 상기 싸이리스터로 상기 점호 펄스를 출력하는 카운트 지연 및 입력 출력 처리부를 포함하는 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치.
A control device for generating and outputting an ignition pulse for controlling the operation of a thyristor for performing a DC to AC conversion in an HVDC (High Voltage Direct Current) system,
A control operation is periodically performed to calculate the time of the ignition pulse to be transmitted to the thyristor,
Means for predicting the advance pulse before the next cycle of the control operation,
An advance pulse predictor for predicting the generation of the advance pulse and outputting the predicted advance pulse predicted position and the advance pulse predicted time;
And a count delay and an input output processing unit for performing a count delay in accordance with the count value of the control pulse received from the pulse count predicting unit and outputting the count pulse to the thyristor, HVDC controller for predictive control.
제1 항에 있어서,
상기 점호 펄스 예측부는 상기 점호 펄스를 예측하기 위하여 제1 신호와 제2 신호를 현재의 제어 연산 주기동안에 선형화함으로써, 다음 연산 이전에 제1 신호와 제2 신호가 만나는 점호 펄스 예측 위치를 계산하고, 현재 연산 위치에서 점호 펄스 예측 위치까지의 시간을 점호 펄스 예측 시간으로 결정하는 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치.
The method according to claim 1,
Wherein the control pulse predicting unit linearizes the first signal and the second signal during the current control operation period to predict the advance pulse and calculates the advance pulse predictive position where the first signal and the second signal meet before the next operation, A HVDC control apparatus for an ignition pulse predictive control of an HVDC system for determining a time from a current computation position to a predicted pulse position as a predicted pulse prediction time.
제1 항에 있어서,
상기 점호 펄스 예측부는 200usec이내 연산속도를 가지는 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치.
The method according to claim 1,
Wherein the control pulse predicting unit is a HVDC controller for the pulse pulse predictive control of an HVDC system having an operating speed within 200 usec.
제1 항에 있어서,
상기 카운트 지연 및 입력 출력 처리부는 1usec 이내의 처리 속도를 가지는 HVDC 시스템의 점호 펄스 예측 제어를 위한 HVDC 제어장치.
The method according to claim 1,
Wherein the count delay and the input output processing unit have a processing speed of 1 microsecond or less.
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001022552A1 (en) 1999-09-22 2001-03-29 Abb Ab Control of extinction angle for a line-commutated converter
KR100526952B1 (en) 2003-09-18 2005-11-08 주식회사 포스콘 Predictive current control apparatus for phase-controlled rectifier using on-line parameter estimation and method thereof
JP2010521955A (en) 2007-03-19 2010-06-24 シーメンス アクチエンゲゼルシヤフト Controller for power converter station in high voltage DC power transmission equipment.

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