KR101553817B1 - method of manufacturing Avalanche Photodiode - Google Patents

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Abstract

The present invention relates to a method for manufacturing an avalanche photodiode. An n-type ohm contact layer, a light adsorption layer made of InGaAs, a grading layer made of InGaAsP, an n-type electric field control layer made of InP, a p-type guard ring layer made of InP to have a first doping concentration, a p-type ohm contact layer, and a first mask layer made of InP are stacked on a substrate in order. The method includes the following steps: forming a second mask layer on the first mask layer to have a first exposed region exposed from the central part of the mask layer to a first separated distance set from the central part after etching the first mask layer to have the central part thinner than peripheral parts outside of the central part; forming a first device for the formation of the p-type window layer to be formed within the p-type guard ring layer in the first exposed region; forming a volatilization control layer covering the first device to control the volatilization of the first device; performing heat treatment to allow the first device to be expanded and apart from the electric field control layer within the p-type guard ring region to form the p-type window layer. According to the method for manufacturing an avalanche photodiode, a mesa structure of the avalanche photodiode can reduce capacitance at a junction of the p-type and the n-type and parasitic capacitance by the p-type electrode, so the avalanche photodiode is applicable to high-speed optical communications. And the central part of the p-type window layer is formed closer to the electric field control layer than the peripheral parts, thereby increasing amplification efficiency.

Description

애벌란치 포토다이오드의 제조방법{method of manufacturing Avalanche Photodiode}A method of manufacturing avalanche photodiode,

본 발명은 애벌란치 포토다이오드의 제조방법에 관한 것으로서, 상세하게는 초고속 광통신용으로 이용되는 애벌란치 포토다이오드의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing an avalanche photodiode, and more particularly, to a method of manufacturing an avalanche photodiode used for ultrafast optical communication.

일반적으로 광 통신에서 광수신측은 광섬유 등을 통해 전송된 광신호를 수광소자를 이용해 전기적 신호로 변환한다.Generally, in optical communication, a light receiving side converts an optical signal transmitted through an optical fiber or the like into an electrical signal using a light receiving element.

광 통신에서 수신측의 수광소자로서 포토다이오드(Photo diode)가 사용되고 있으며, 그 중에 애벌란치 포토 다이오드(Avalanche Photodiode)가 가장 널리 사용되고 있다. A photo diode is used as a light receiving element on the receiving side in optical communication, and avalanche photodiode is the most widely used.

애벌란치 포토 다이오드는 높은 전기장이 가해진 영역에 캐리어가 주입되어 애벌란치 효과에 의한 증폭을 얻는 소자이다. 이러한 애벌란치 포토 다이오드로서 대표적인 것이 평면형과 메사(Mesa)형 애벌란치 포토 다이오드가 있다. The avalanche photodiode is a device that injects a carrier into a region where a high electric field is applied to obtain amplification by avalanche effect. Typical avalanche photodiodes are planar and mesa avalanche photodiodes.

평면형 애벌란치 포토 다이오드는 국내 등록특허 제0175440호 등 다양하게 게시되어 있다.A planar avalanche photodiode is variously disclosed in domestic patent No. 0175440.

이러한 평면형 애벌란치 포토 다이오드 구조는 신뢰성이 매우 좋고 특성도 우수하나 구조적으로 메사구조에 비해 정전용량을 줄이기가 어려운 단점이 있다.Such a planar avalanche photodiode structure is very reliable and has excellent characteristics, but it has a disadvantage that it is difficult to reduce the capacitance compared to the mesa structure structurally.

평면형 애벌란치 포토 다이오드의 경우 기생정전용량을 줄이기 위해 플립칩 본딩(Flip-Chop Bonding) 기술을 적용하여 세라믹 또는 유전체 기판상에 애벌란치 포토 다이오드칩을 탑-사이드 다운(top-side down) 또는 바텀-사이드 업(bottom-side up) 방식으로 부착하여 제작하여 사용하고 있으나, 이 경우 제작과정이 복잡해지고 이로 인한 가격 상승 요인이 발생되는 단점이 있다.In the case of a planar avalanche photodiode, a flap-chip bonding technique is applied to reduce parasitic capacitance, and an avalanche photodiode chip is mounted on a ceramic or dielectric substrate in a top-side down or bottom Side-up type, but the manufacturing process is complicated in this case, which causes a rise in price due to the complicated manufacturing process.

한편, 메사구조의 경우 구조적으로 정전용량이 평면형보다 적어지지만 단순히 각 층들이 순차적으로 적층한 후 식각에 의해 메사구조로 형성하는 경우 메사 에칭 계면에서의 전기장의 세기가 광신호가 입력되는 중앙 영역보다 높아 신호의 증폭효율이 떨어지는 문제가 있다.On the other hand, in the case of the mesa structure, although the electrostatic capacity is less than the planar structure in the structure, when the layers are sequentially stacked and then formed into the mesa structure by etching, the electric field intensity at the mesa etching interface is higher than the central region where the optical signal is inputted There is a problem that the amplification efficiency of the signal is low.

이러한 문제점을 개선하기 위해 광신호가 입력되는 중앙영역의 도핑 농도를 주변영역보다 높이기 위해 이온 주입방식으로 주입하는 경우 해당 층의 결정성이 이온 주입과정에서 파괴될 수 있는 문제점이 있다.In order to solve this problem, when the doping concentration of the central region to which the optical signal is input is higher than that of the peripheral region, the crystallinity of the layer may be destroyed during the ion implantation process.

본 발명은 상기와 같은 문제점을 개선하기 위하여 창안된 것으로서, 메사구조를 갖으면서 광신호가 입력되는 영역이 주변영역보다 높은 전기장이 형성될 수 있으면서도 결정성 파괴를 방지할 수 있고, 제작성이 좋은 애벌란치 포토다이오드의 제조방법을 제공하는데 그목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to overcome the above problems, and it is an object of the present invention to provide a semiconductor device having a mesa structure and capable of preventing the crystalline destruction from occurring, The present invention provides a method of manufacturing a photodiode.

상기의 목적을 달성하기 위하여 본 발명에 따른 애벌란치 포토다이오드의 제조방법은 가. 기판 위에 n형 옴접촉층과, InGaAs로 형성된 광흡수층과, InGaAsP로 형성된 그레이딩층과, InP로 형성된 n형 전기장 조절층과, 제1도핑농도를 갖게 InP로 형성된 p형 가드링층, p형 옴접촉층 및 InP로 된 제1마스크층을 순차적으로 적층하는 단계와; 나. 상기 제1마스크층의 중앙부분의 두께가 상기 중앙부분을 벗어난 주변부분 보다 얇게 식각하는 단계와; 다. 상기 제1마스크층의 상기 중앙부분 및 상기 중앙부분으로부터 설정된 제1이격거리까지 노출되는 제1노출영역을 갖게 상기 제1마스크층 위에 제2마스크층을 형성하는 단계와; 라. 상기 p형 가드링층 내에 형성할 P형 윈도우층 형성용 제1소재를 상기 제1노출영역에 형성하는 단계와; 마. 상기 제1소재의 휘발을 억제하기 위해 상기 제1소재를 덮는 휘발억제층을 형성하는 단계와; 바. 상기 제1소재가 상기 p형 가드링 영역 내에 상기 전기장 조절층과는 이격되게 확산되어 p형 윈도우층을 형성하도록 열처리를 수행하는 단계와; 사. 상기 제2마스크층에 의해 보호되지 않은 상기 제1마스크층을 식각에 의해 제거하는 단계와; 아. 상기 제2마스크층을 식각에 의해 제거하고, 노출된 상기 p형 옴컨택트층에 p형 전극을 형성하는 단계와; 자. 상기 p형 전극 형성영역을 벗어난 영역의 상기 제1마스크층과 상기 p형 옴접촉층을 제거하는 단계와; 차. 상기 p형 가드링층으로부터 상기 n형 옴접촉층의 일부까지 메사구조를 갖도록 식각하는 단계와; 카. 상기 n형 전극을 형성할 n형 옴접촉층의 일부 영역 및 상기 p형전극 표면을 제외한 상기 n형 옴접촉층으로부터 상기 p형 윈도우층까지 표면을 덮도록 질화규소 소재로 표면 보호층을 형성하는 단계; 타. 상기 n형 옴접촉층에 n형 전극을 형성하는 단계;를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing an avalanche photodiode comprising: a. An n-type ohmic contact layer, a light absorption layer formed of InGaAs, a grading layer formed of InGaAsP, an n-type electric field adjustment layer formed of InP, a p-type guard ring layer formed of InP having a first doping concentration, a p- Depositing a contact layer and a first mask layer of InP in sequence; I. Etching a thickness of the central portion of the first mask layer to be thinner than a peripheral portion of the first mask layer outside the central portion; All. Forming a second mask layer on the first mask layer with a first exposed region exposed from the central portion and the center portion of the first mask layer to a first set distance; la. Forming a first material for forming a P-type window layer in the first exposed region to be formed in the p-type guard ring layer; hemp. Forming a volatilization suppressing layer covering the first material to suppress volatilization of the first material; bar. Performing a heat treatment so that the first material diffuses in the p-type guard ring region away from the electric field control layer to form a p-type window layer; four. Removing the first mask layer not protected by the second mask layer by etching; Ah. Removing the second mask layer by etching, and forming a p-type electrode in the exposed p-type ohmic contact layer; character. Removing the first mask layer and the p-type ohmic contact layer in an area outside the p-type electrode formation area; car. Etching from the p-type guard ring layer to a portion of the n-type ohmic contact layer to have a mesa structure; Car. Forming a surface protection layer of a silicon nitride material so as to cover a surface of the n-type ohmic contact layer to form the n-type electrode and the surface from the n-type ohmic contact layer excluding the p-type electrode surface to the p-type window layer ; Get on. And forming an n-type electrode on the n-type ohmic contact layer.

상기 제1마스크층은 InP로 형성하고, 상기 제1소재는 Zn3P2 또는 Zn이 적용되며, 상기 마단계에는 500 내지 550℃에서 1 내지 20분 동안 열처리를 수행한다.Wherein the first mask layer is formed of InP, and the first material is Zn 3 P 2 Or Zn is applied, and the annealing step is performed at 500 to 550 ° C for 1 to 20 minutes.

또한, 상기 p형 가드링층의 제1도핑농도는 1×1016 /㎤ 내지 8×1016 /㎤ 가 되게 형성하고, 상기 p형 윈도우층의 제2도핑농도는 2×1017 /㎤ 이상이 되게 형성하는 것이 바람직하다.The first doping concentration of the p-type guard ring layer is formed to be 1 x 10 16 / cm 3 to 8 x 10 16 / cm 3, and the second doping concentration of the p-type window layer is not less than 2 x 10 17 / Or the like.

상기 전기장 조절층의 두께는 0.05㎛ 내지 0.5㎛ 이고, 상기 전기장 조절층의 도핑 농도는 5×1016 /㎤ 내지 5×1017 /㎤ 이 되게 적용한다.The thickness of the electric field adjusting layer is 0.05 탆 to 0.5 탆, and the electric field adjusting layer has a doping concentration of 5 × 10 16 / cm 3 to 5 × 10 17 / cm 3.

본 발명에 따른 애벌란치 포토다이오드의 제조방법에 의하면, 메사구조를 갖기 때문에 p형과 n형의 접합영역에서의 정전용량과 p형 전극에 의한 기생정전용량을 줄일 수 있어 초고속 광통신에 적용할 수 있고, p형 윈도우층의 중앙부분이 주변부분보다 전기장조절층에 가깝게 형성되어 증폭효율도 향상시키는 장점을 제공한다.According to the manufacturing method of the avalanche photodiode according to the present invention, since the mesa structure is provided, the capacitance in the p-type and n-type junction regions and the parasitic capacitance due to the p-type electrode can be reduced, And the center portion of the p-type window layer is formed closer to the electric field adjusting layer than the peripheral portion, thereby improving the amplification efficiency.

도 1은 본 발명에 따른 제조방법에 의해 제조된 애벌란치 포토다이오드를 나타내 보인 단면도이고,
도 2 내지 도 13은 도 1의 애벌란치 포토다이오드의 제조과정을 설명하기 위한 도면이다.1 is a cross-sectional view illustrating an avalanche photodiode manufactured by a manufacturing method according to the present invention,
FIGS. 2 to 13 are views for explaining a manufacturing process of the avalanche photodiode of FIG. 1. FIG.

이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예에 따른 애벌란치 포토다이오드의 제조방법을 더욱 상세하게 설명한다.Hereinafter, a method of manufacturing an avalanche photodiode according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제조방법에 의해 제조된 애벌란치 포토다이오드를 나타내 보인 단면도이다.1 is a cross-sectional view showing an avalanche photodiode manufactured by the manufacturing method of the present invention.

도 1을 참조하면, 본 발명에 따른 애벌란치 포토다이오드(100)는 기판(110) 위에 n형 옴접촉층(120), 광흡수층(130), 그레이딩층(140), n형 전기장 조절층(150), p형 가드링층(160) 및 p형 옴접촉층(180) 및 p형전극(192)이 수직상으로 순차적으로 적층되어 있고, p형 가드링층(160) 내에 p형 윈도우층(170)이 형성된 구조로 되어 있다.1, an avalanche photodiode 100 according to the present invention includes an n-type ohmic contact layer 120, a light absorption layer 130, a grading layer 140, an n-type electric field adjustment layer Type guard layer 160 and a p-type ohmic contact layer 180 and a p-type electrode 192 are vertically stacked in this order and a p-type window layer 170 ) Are formed.

참고로 도 1에서 n형 전기장 조절층(150)과 p형 윈도우층(170)의 이격공간 사이에 표기된 마크들은 활성영역을 나타내기 위한 것으로 별도의 층을 의미하지는 않는다.In FIG. 1, marks between the n-type electric field control layer 150 and the p-type window layer 170 indicate the active region and do not mean a separate layer.

또한, 본 발명의 에벌란치 포토다이오드(100)는 n형 옴접촉층(120) 위에 광흡수층(130)으로부터 p형 가드링층(160) 까지 메사구조로 돌출되게 형성되어 있다.The eminal photodiode 100 of the present invention is formed on the n-type ohmic contact layer 120 so as to protrude from the light absorbing layer 130 to the p-type guard ring layer 160 into the mesa structure.

이러한 에벌란치 포토다이오드(100)에서 기판(110)은 반절연 반도체(semi-insulationg)로 된 InP 기판을 적용한다.In this emitter photodiode 100, the substrate 110 is an InP substrate made of a semi-insulating glass.

n형 옴접촉층(120)은 n형 InP로 형성되며 성장을 위한 버퍼 기능과 n형 전극(191)과 전기적 접속 기능을 한다.The n-type ohmic contact layer 120 is formed of n-type InP and functions as a buffer for growth and an electrical connection with the n-type electrode 191.

광흡수층(130)은 n형 옴접촉층(120) 위에 메사 구조를 갖되 도핑되지 않은 InGaAs로 형성되어 있다.The light absorption layer 130 is formed of undoped InGaAs having a mesa structure on the n-type ohmic contact layer 120.

그레이딩층(140)은 광흡수층(130) 위에 형성되며, 광흡수층(130)과 전기장 조절층(150) 사이의 밴드갭 차이를 메우기 위해 여러가지 밴드갭을 갖는 InGaAsP를 순차적으로 다층으로 적층하여 형성되어 있다.The grading layer 140 is formed on the light absorption layer 130 and is formed by sequentially laminating multiple layers of InGaAsP having various band gaps in order to fill the bandgap difference between the light absorption layer 130 and the electric field adjustment layer 150 have.

n형 전기장 조절층(150)은 그레이딩층(140) 위에 InP에 n형 도펀트 예를 들면, Si가 도핑되어 형성된다.The n-type electric field adjusting layer 150 is formed on the grading layer 140 by doping InP with an n-type dopant such as Si.

n형 전기장 조절층(150)의 수직방향에서의 두께는 0.05㎛ 내지 0.5㎛가 되게 하고, 불순물 도핑 농도는 5×1016 /㎤ 내지 5×1017 /㎤ 범위가 되게 형성되어 있다.The thickness of the n-type electric field adjusting layer 150 in the vertical direction is set to 0.05 탆 to 0.5 탆, and the impurity doping concentration is set to be in the range of 5 × 10 16 / cm 3 to 5 × 10 17 / cm 3.

p형 가드링층(160)은 n형 전기장 조절층(150) 위에 불순물이 제1도핑농도를 갖게 p형 InP로 형성된다.The p-type guard ring layer 160 is formed of p-type InP on the n-type electric field control layer 150 with impurities having a first doping concentration.

여기서, p형 가드링층(160)의 불순물로서는 Zn, Be, Cd, C 등이 적용될 수 있고, 제1도핑농도는 1×1016 /㎤ 내지 8×1016 /㎤ 범위가 되게 형성한다.The impurity of the p-type guard ring layer 160 may be Zn, Be, Cd or C, and the first doping concentration may be in the range of 1 x 10 16 / cm 3 to 8 x 10 16 / cm 3.

p형 윈도우층(170)은 p형 가드링층(160)의 상면 가장자리 및 측면으로 이격되는 위치에서 n형 전기장 조절층(140)과 이격되게 p형 가드링층(160) 내에 국소적으로 형성되어 있다.The p-type window layer 170 is locally formed in the p-type guard ring layer 160 so as to be spaced apart from the n-type electric field control layer 140 at a position spaced apart from the upper face edge and the side face of the p-type guard ring layer 160 .

p형 윈도우층(170)은 p형 가드링층(160)의 제1도핑 농도보다 높은 제2도핑농도를 갖게 형성되어 있다.The p-type window layer 170 is formed to have a second doping concentration higher than the first doping concentration of the p-type guard ring layer 160.

p형 윈도우층(170)의 제2도핑농도는 2×1017 /㎤ 이상으로 형성하면 되고, 바람직하게는 2×1017 /㎤ 내지 1×1019 /㎤ 정도가 되게 한다.The second doping concentration of the p-type window layer 170 may be 2 x 10 17 / cm 3 or more, and preferably about 2 × 10 17 / cm 3 to 1 × 10 19 / cm 3.

p형 윈도우층(170)은 중앙부분(170a)이 중앙부분(170a)으로부터 가장자리로 이어지는 주변영역(170b)보다 전기장 조절층(150)에 대해 이격거리가 가깝게 형성되어 있다.The p-type window layer 170 has a center portion 170a formed closer to the electric field adjusting layer 150 than the peripheral region 170b extending from the center portion 170a to the edge.

여기서, 중앙부분(170a)은 n형 전기장 조절층(150)과 나란하게 이격된 부분을 말하고, 주변부분(170b)은 중앙부분(170a)을 중심으로 양측으로 벗어나면서 p형 가드링층(160) 상면까지 연장된 부분을 말한다.The center portion 170a refers to a portion of the p-type guard ring layer 160 that is spaced apart from the n-type electric field control layer 150 and the peripheral portion 170b is offset toward both sides of the center portion 170a. Refers to a portion extending to the upper surface.

p형 윈도우층(170)은 p형 가드링층(170) 적층 이후 도핑원소를 확산시켜 형성하는 것이 바람직하다.The p-type window layer 170 is preferably formed by diffusing the doping element after the p-type guard ring layer 170 is stacked.

이러한 p형 윈도우층(170)은 p형 가드링층(160)보다 도핑농도가 높으면서 중앙부분(170a)이 중앙부분(170a)을 벗어난 주변부분(170b)보다 전기장조절층(150)에 이격거리가 가깝게 형성되어 있어 전기장의 세기가 중앙부분(170a)이 주변부분(170b)보다 더 높아 증폭효율을 향상시킬 수 있다. The p-type window layer 170 has a higher doping concentration than the p-type guard ring layer 160 and a distance from the electric field adjusting layer 150 to the peripheral portion 170b of the center portion 170a that deviates from the center portion 170a And the intensity of the electric field is higher than that of the peripheral portion 170b of the central portion 170a, so that the amplification efficiency can be improved.

p형 옴접촉층(180)은 p형 윈도우층(170) 상면 일부에 전기적 접속을 위해 링 형태로 형성되어 있다.The p-type ohmic contact layer 180 is formed in a ring shape for electrical connection to a part of the upper surface of the p-type window layer 170.

p형 옴접촉층(180)은 p형 InGaAs로 형성되어 있다.The p-type ohmic contact layer 180 is formed of p-type InGaAs.

n형 전극(191)은 n형 옴접촉층(120)과 접속되게 형성되어 있다.The n-type electrode 191 is formed to be connected to the n-type ohmic contact layer 120.

p형 전극(192)은 p형 옴접촉층(180)과 접속되게 p형 옴접촉층(180) 위에 형성되어 기판(115) 위의 표면보호층(195) 위까지 연장되게 형성되어 있다.The p-type electrode 192 is formed on the p-type ohmic contact layer 180 to be connected to the p-type ohmic contact layer 180 and extends over the surface protection layer 195 on the substrate 115.

표면 보호층(195)은 무반사 코팅층의 역할을 하면서 소자를 보호할 수 있도록 n형 옴접촉층(120)으로부터 p형 윈도우층(170)까지 노출된 표면을 덮도록 형성되어 있다.The surface protection layer 195 is formed to cover the exposed surface from the n-type ohmic contact layer 120 to the p-type window layer 170 so as to protect the device while serving as an anti-reflective coating layer.

표면 보호층(195)은 질화규소(SiNx)로 형성되어 있다.The surface protection layer 195 is formed of silicon nitride (SiNx).

이하에서는 이러한 포토 다이오드(100)의 제조과정의 바람직한 실시예를 도 2 내지 도 13을 함께 참조하면서 설명한다.Hereinafter, a preferred embodiment of the manufacturing process of the photodiode 100 will be described with reference to FIGS. 2 to 13. FIG.

먼저, 도 2에 도시된 바와 같이 기판(110) 위에 n형 옴접촉층(120), InGaAs로 형성된 광흡수층(130)과, 한 층 이상의 InGaAsP로 형성된 그레이딩층(140)과, InP로 형성된 n형 전기장 조절층(150)과, 제1도핑농도를 갖게 InP로 형성된 p형 가드링층(160), p형 옴접촉층(180) 및 제1마스크층(210)을 순차적으로 적층하고, 제1마스크층(210)은 식각에 의해 중앙부분(212)의 두께가 중앙부분(212)을 벗어난 주변부분(214) 보다 두께가 얇게 형성한다.2, an n-type ohmic contact layer 120, a light absorption layer 130 formed of InGaAs, a grading layer 140 formed of one or more layers of InGaAsP, and an n-type ohmic contact layer 120 formed of InP are formed on the substrate 110, The p-type guard ring layer 160, the p-type ohmic contact layer 180, and the first mask layer 210 are sequentially stacked, and the first electric field adjusting layer 150, the first electric field adjusting layer 150, The mask layer 210 is formed by etching such that the thickness of the central portion 212 is thinner than the peripheral portion 214 outside the central portion 212.

여기서, 제1마스크층(210)은 InP로 형성하고, 중앙부분(212)은 원형으로 형성한다.Here, the first mask layer 210 is formed of InP and the center portion 212 is formed of a circular shape.

다음은 도 3에 도시된 바와 같이 제1마스크층(210)의 중앙부분(212) 및 중앙부분(212)으로부터 설정된 제1이격거리까지 노출되는 제1노출영역(224)을 갖게 제1마스크층(210) 위에 제2마스크층(220)을 형성한다.The first mask layer 210 has a first exposed region 224 exposed to a first set distance from a central portion 212 and a central portion 212 of the first mask layer 210, A second mask layer 220 is formed on the second mask layer 210.

여기서, 제2마스크층(220)은 질화규소(SiNx) 또는 이산화규소(SiO2)로 형성한다.Here, the second mask layer 220 is formed of a silicon nitride (SiNx) or silicon dioxide (SiO 2).

다음은 제2마스크층(220) 위에 리프트 오프용 희생층(230)을 형성한다.Next, a sacrificial layer 230 for lift-off is formed on the second mask layer 220.

여기서 희생층(230)은 포토레지스터가 적용될 수 있다.Here, the sacrifice layer 230 may be a photoresistor.

이후, 도 4에 도시된 바와 같이 p형 가드링층(160) 내에 형성할 P형 윈도우층 형성용 제1소재(250)를 상면 전체에 증착하고, 희생층(230)을 리프트 오프 방식으로 제거하여 제1노출영역(224)에만 제1소재(250)가 잔류되게 한 다음, 도 5에 도시된 바와 같이 후술되는 열처리과정에서 제1소재(250)의 휘발을 억제하기 위해 제1소재(250)를 덮는 휘발억제층(260)을 형성한다.4, the P-type window layer forming first material 250 to be formed in the p-type guard ring layer 160 is deposited on the entire upper surface, and the sacrificial layer 230 is removed by a lift-off method The first material 250 is left only in the first exposed region 224 and then the first material 250 is removed in order to suppress the volatilization of the first material 250 during a heat treatment process, The anti-volatilization layer 260 is formed.

휘발억제층(260)은 SiO2로 형성하면 된다.The volatilization inhibiting layer 260 may be formed of SiO 2 .

이후, 제1소재가 제1마스크층(210)을 통해 하부의 p형 가드링(160) 영역 내에 n형 전기장 조절층(150)과는 이격되게 확산될 수 있게 열처리를 수행하여 도 6에 도시된 바와 같이 p형 윈도우층(170)을 형성한다.Thereafter, the first material is heat-treated through the first mask layer 210 so as to be diffused from the n-type electric field adjusting layer 150 in the lower p-type guard ring 160 region, The p-type window layer 170 is formed.

여기서, 제1소재는 Zn3P2 또는 Zn이 적용되며, 열처리는 500 내지 550℃에서 1 내지 20분 동안 수행한다.Here, the first material is Zn 3 P 2 Or Zn is applied, and the heat treatment is performed at 500 to 550 DEG C for 1 to 20 minutes.

이러한 열처리에 의한 확산과정에서 계단형태로 중앙부분(212)이 얇게 형성된 제1마스크층(212)에 의해 대응되는 패턴으로 p형 윈도우층(170)의 중앙부분(170a)이 주변부분(170b)보다 n형 전기장 조절층(150)에 대해 이격거리가 가깝게 단차진 영역을 갖게 형성된다. The center portion 170a of the p-type window layer 170 is covered with the peripheral portion 170b in a corresponding pattern by the first mask layer 212 having the central portion 212 formed in a stepwise shape in the diffusion process by the heat treatment, And the n-type electric field adjusting layer 150 is formed to have a stepped region that is closer to the separation distance than the n-type electric field adjusting layer 150.

이후, 제2마스크층(220)에 의해 보호되지 않은 제1마스크층(210)을 도 7에 도시된 바와 같이 식각에 의해 제거하고, 도 8에 도시된 바와 같이 제2마스크층(220)도 식각에 의해 제거한 후, 노출된 p형 옴컨택트층(180) 위에 링형태의 p형 전극(192)의 일부를 형성한다.Then, the first mask layer 210, which is not protected by the second mask layer 220, is removed by etching as shown in FIG. 7, and the second mask layer 220 After removal by etching, a part of the ring-shaped p-type electrode 192 is formed on the exposed p-type ohmic contact layer 180.

다음으로, 도 9에 도시된 바와 같이 링형태의 p형 전극(192) 형성영역을 벗어난 영역의 제1마스크층(210)과 p형 옴접촉층(180)을 식각에 의해 제거한다.Next, as shown in FIG. 9, the first mask layer 210 and the p-type ohmic contact layer 180 in an area outside the region where the ring-shaped p-type electrode 192 is formed are removed by etching.

이후, 도 10에 도시된 바와 같이 p형 가드링층(160)으로부터 n형 옴접촉층(120)의 상면 일부까지 메사구조를 갖도록 식각하고, 도 11에 도시된 바와같이 p형전극(192)의 나머지를 형성할 영역에 대응되는 부분의 n형 옴접촉층(120)을 완전히 제거한다.Thereafter, as shown in FIG. 10, etching is performed from the p-type guard ring layer 160 to a part of the top surface of the n-type ohmic contact layer 120 so as to have a mesa structure. As shown in FIG. 11, The n-type ohmic contact layer 120 corresponding to the region where the remainder is to be formed is completely removed.

여기서, p형전극(192)의 나머지를 형성할 영역에 대응되는 부분을 식각에 의해 제거시 InP기판(110)의 일부까지 제거되어도 된다.Here, the portion corresponding to the region of the p-type electrode 192 to be formed may be removed to a part of the InP substrate 110 by etching.

이후, 도 12에 도시된 바와 같이 n형 옴접촉층(120)으로부터 p형 윈도우층(170)까지 노출된 전체 표면을 덮도록 질화실리콘(SiNx) 소재로 표면 보호층(195)을 형성한 후, 도 13에 도시된 바와 같이 n형 전극(191)을 형성할 영역과, p형전극(192) 위에 적층된 표면보호층(195)을 식각에 의해 제거한 후, 도 1에 도시된 바와 같이 노출된 n형 옴접촉층(120)을 통해 n형 전극(191)과, p형전극(192) 위에 나머지 p형전극(192) 형성영역을 따라 p형 전극(192)을 도전소재로 동시에 형성한다.12, a surface protection layer 195 is formed of a silicon nitride (SiNx) material so as to cover the entire surface exposed from the n-type ohmic contact layer 120 to the p-type window layer 170 , A region where the n-type electrode 191 is to be formed and a surface protective layer 195 stacked on the p-type electrode 192 are removed by etching as shown in Fig. 13, The n-type electrode 191 is formed through the n-type ohmic contact layer 120 and the p-type electrode 192 is formed simultaneously with the formation of the remaining p-type electrode 192 on the p-type electrode 192 with a conductive material .

이러한 제조방법에 의하면, p형 가드링층(160) 증착 이후 2차로 계단형 마스크 형상을 통해 불순물을 확산시켜 p형 윈도우층(170)을 형성할 수 있어 이온 주입방식에 비해 p형 윈도우층(170) 형성과정에서 p형 가드링층(160)의 결정성이 손상되지 않으며, 중앙부분(170a)의 전기장이 높게 형성할 수 있어 증폭효율이 향상된다.According to this manufacturing method, after the deposition of the p-type guard ring layer 160, the impurity is diffused through the stepwise mask shape in the second order to form the p-type window layer 170. As compared with the ion implantation method, The crystallinity of the p-type guard ring layer 160 is not damaged, and the electric field of the central portion 170a can be formed to be high, so that the amplification efficiency is improved.

110: 기판 120: n형 옴접촉층
130: 광흡수층 140: 그레이딩층
150: n형 전기장 조절층 160: p형 가드링층
170: p형 윈도우층 180: p형 옴접촉층
191: n형 전극 192: p형전극110: substrate 120: n-type ohmic contact layer
130: light absorbing layer 140: grading layer
150: n-type electric field adjusting layer 160: p-type guard ring layer
170: p-type window layer 180: p-type ohmic contact layer
191: n-type electrode 192: p-type electrode

Claims (5)

가. 기판 위에 n형 옴접촉층과, InGaAs로 형성된 광흡수층과, InGaAsP로 형성된 그레이딩층과, InP로 형성된 n형 전기장 조절층과, 제1도핑농도를 갖게 InP로 형성된 p형 가드링층, p형 옴접촉층 및 InP로 된 제1마스크층을 순차적으로 적층하는 단계와;
나. 상기 제1마스크층의 중앙부분의 두께가 상기 중앙부분을 벗어난 주변부분 보다 얇게 식각하는 단계와;
다. 상기 제1마스크층의 상기 중앙부분 및 상기 중앙부분으로부터 설정된 제1이격거리까지 노출되는 제1노출영역을 갖게 상기 제1마스크층 위에 제2마스크층을 형성하는 단계와;
라. 상기 p형 가드링층 내에 형성할 P형 윈도우층 형성용 제1소재를 상기 제1노출영역에 형성하는 단계와;
마. 상기 제1소재의 휘발을 억제하기 위해 상기 제1소재를 덮는 휘발억제층을 형성하는 단계와;
바. 상기 제1소재가 상기 p형 가드링층 내에 상기 전기장 조절층과는 이격되게 확산되어 p형 윈도우층을 형성하도록 열처리를 수행하는 단계와;
사. 상기 제2마스크층에 의해 보호되지 않은 상기 제1마스크층을 식각에 의해 제거하는 단계와;
아. 상기 제2마스크층을 식각에 의해 제거하고, 노출된 상기 p형 옴접촉층에 p형 전극을 형성하는 단계와;
자. 상기 p형 전극 형성영역을 벗어난 영역의 상기 제1마스크층과 상기 p형 옴접촉층을 제거하는 단계와;
차. 상기 p형 가드링층으로부터 상기 n형 옴접촉층의 일부까지 메사구조를 갖도록 식각하는 단계와;
카. n형 전극을 형성할 n형 옴접촉층의 일부 영역 및 상기 p형전극 표면을 제외한 상기 n형 옴접촉층으로부터 상기 p형 윈도우층까지 표면을 덮도록 질화규소 소재로 표면 보호층을 형성하는 단계;
타. 상기 n형 옴접촉층에 n형 전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 애벌란치 포토다이오드의 제조방법.end. An n-type ohmic contact layer, a light absorption layer formed of InGaAs, a grading layer formed of InGaAsP, an n-type electric field adjustment layer formed of InP, a p-type guard ring layer formed of InP having a first doping concentration, a p- Depositing a contact layer and a first mask layer of InP in sequence;
I. Etching a thickness of the central portion of the first mask layer to be thinner than a peripheral portion of the first mask layer outside the central portion;
All. Forming a second mask layer on the first mask layer with a first exposed region exposed from the central portion and the center portion of the first mask layer to a first set distance;
la. Forming a first material for forming a P-type window layer in the first exposed region to be formed in the p-type guard ring layer;
hemp. Forming a volatilization suppressing layer covering the first material to suppress volatilization of the first material;
bar. Performing a heat treatment so that the first material is diffused in the p-type guard ring layer so as to be spaced apart from the electric field control layer to form a p-type window layer;
four. Removing the first mask layer not protected by the second mask layer by etching;
Ah. Removing the second mask layer by etching, and forming a p-type electrode in the exposed p-type ohmic contact layer;
character. Removing the first mask layer and the p-type ohmic contact layer in an area outside the p-type electrode formation area;
car. Etching from the p-type guard ring layer to a portion of the n-type ohmic contact layer to have a mesa structure;
Car. forming a surface protection layer of a silicon nitride material so as to cover a surface of the n-type ohmic contact layer for forming the n-type electrode and the surface from the n-type ohmic contact layer excluding the p-type electrode surface to the p-type window layer;
Get on. Forming an n-type electrode on the n-type ohmic contact layer; and forming an n-type electrode on the n-type ohmic contact layer. 제1항에 있어서, 상기 제1마스크층은 InP로 형성하고, 상기 제1소재는 Zn3P2 또는 Zn이 적용되며, 상기 마단계에는 500 내지 550℃에서 1 내지 20분 동안 열처리를 수행하는 것을 특징으로 하는 애벌란치 포토다이오드의 제조방법.The method of claim 1, wherein the first mask layer is formed of InP, the first material is Zn 3 P 2 or Zn, and the annealing is performed at 500 to 550 ° C for 1 to 20 minutes ≪ / RTI > 제2항에 있어서, 상기 p형 가드링층의 제1도핑농도는 1×1016 /㎤ 내지 8×1016 /㎤ 가 되게 형성하는 것을 특징으로 하는 애벌란치 포토다이오드의 제조방법.The method for manufacturing an avalanche photodiode according to claim 2, wherein the first doping concentration of the p-type guard ring layer is 1 x 10 16 / cm 3 to 8 x 10 16 / cm 3. 제3항에 있어서, 상기 p형 윈도우층의 제2도핑농도는 2×1017 /㎤ 이상이 되게 형성하는 것을 특징으로 하는 애벌란치 포토다이오드의 제조방법.4. The method of claim 3, wherein the second doping concentration of the p-type window layer is greater than or equal to 2 x 10 < 17 > / cm < 3 >. 제4항에 있어서, 상기 전기장 조절층의 두께는 0.05㎛ 내지 0.5㎛ 이고, 상기 전기장 조절층의 도핑 농도는 5×1016 /㎤ 내지 5×1017 /㎤ 인 것을 특징으로 하는 애벌란치 포토다이오드의 제조방법.
5. The avalanche photodiode according to claim 4, wherein the thickness of the electric field adjusting layer is 0.05 m to 0.5 m and the doping concentration of the electric field adjusting layer is 5 x 10 16 / cm 3 to 5 x 10 17 / ≪ / RTI >
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